JP5612516B2

JP5612516B2 - 半導体素子の製造方法

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Publication number: JP5612516B2
Application number: JP2011054658A
Authority: JP
Inventors: 康之柴田; 吉鎬梁; 崇子千野根
Original assignee: Stanley Electric Co Ltd
Current assignee: Stanley Electric Co Ltd
Priority date: 2011-03-11
Filing date: 2011-03-11
Publication date: 2014-10-22
Anticipated expiration: 2031-03-11
Also published as: US8530256B2; JP2012191066A; US20120231608A1

Description

本発明は、半導体素子、たとえば光半導体素子の製造方法に関する。

通常、光半導体素子(light emitting diode; LED)は、成長基板上に、ｎ層、活性層（発光層）、ｐ層等で構成される半導体多層膜（半導体層）を成膜した後、成長基板及び半導体多層膜表面に電極を形成する。絶縁性の成長基板を使用する場合は、反応性イオンエッチング等の手法を用いて、半導体層の一部の領域をｎ層が露出するまでエッチングし、ｎ層とｐ層のそれぞれに電極を形成する。

成長基板の選択は、半導体層の結晶品質に大きな影響を与える。しかし成長基板の導電性、熱伝導性、光吸収係数は、光半導体素子の電気、熱、光学特性にも影響する。良好な結晶性の半導体層を形成可能な成長基板が、他の特性のすべてが優良な半導体素子を実現するとは限らない。このため半導体層を成長基板から剥離し、発光に寄与する半導体層に電極を直接形成する、シンフィルムＬＥＤまたは半導体レーザ(laser diode; LD)が提案されている（たとえば、特許文献１、２、３及び４参照）。成長基板を除去することにより、電気、熱、光学特性を向上させることができる。成長基板の除去には、一般的にはレーザリフトオフが用いられる。

成長基板上に空洞（ボイド）含有層を形成し、その上にｎ層、発光層、ｐ層を成長させ、支持基板を貼り合わせた後、空洞含有層に衝撃を与えることで成長基板を剥離する半導体素子の製造方法の発明が開示されている（たとえば、特許文献５参照）。特許文献５記載の発明においては、空洞含有層は、横方向（層の面内方向）成長優位の条件と、縦方向（層の厚さ方向）成長優位の条件とを交互に変更して形成される。空洞含有層の開口は、空洞含有層上に形成されるｎ層で閉じられる。

特許文献５記載の半導体素子の製造方法においては、以下の問題が生じる場合があった。

図４（Ａ）〜（Ｃ）は、空洞含有層を含む断面図である。図４（Ａ）〜（Ｃ）を参照し、従来技術の問題点を説明する。

図４（Ａ）を参照する。成長基板５０上に、ＧａＮで構成される空洞含有層５１が形成されている。材料ガスＧが供給され、空洞含有層５１上に、ｎ型ＧａＮ膜であるｎ層５２が成膜されつつある。空洞含有層５１及び成膜中のｎ層５２には空洞（ボイド）５３が形成されている。図４（Ａ）には、空洞５３の開口部Ｒが大きい場合を示した。ｎ層５２の横方向成長により、空洞５３が閉じられつつある。その一方で、空洞５３内部の半導体やＧａＮ結晶５４が分解して生じた窒素（Ｎ_２）ガスが、開口部Ｒを通り、空洞５３の内部から外部へ抜けていく。このＮ_２ガスは、開口部Ｒが大きい状態では、材料ガスＧの開口部Ｒ周辺への到達を特に妨げることがなく、ｎ層５２の横方向成長にほとんど影響を与えない。

図４（Ｂ）を参照する。図４（Ｂ）は、図４（Ａ）のｎ層５２の成膜を続けたものである。空洞５３は、ｎ層５２の成長により徐々に閉じる。図４（Ｂ）には、空洞５３が徐々に閉じられ、開口部Ｒが小さくなった状態を示した。開口部Ｒが小さくなると、空洞５３内部から外部へ抜けていくＮ_２ガスの勢いが強くなり、開口部Ｒの周辺へ材料ガスＧが到達しにくくなる結果、空洞５３を閉じようとするｎ層５２の横方向成長が阻害される。

図４（Ｃ）は、ｎ層５２の成長により、閉じられた後の空洞５３の形状を示す断面図である。本図には、開口部Ｒが大きいときに形成された空洞部にＶ_１、開口部Ｒが小さいときに形成された空洞部にＶ_２の符号を付して示した。開口部Ｒが小さく、横方向成長が阻害された状態でｎ層５２の形成を行うと、空洞５３が閉じるまでに時間を要し、空洞部Ｖ_２、ひいては空洞５３の高さが高くなる。

特許文献５に記載された発明においては、ｎ層５２、発光層、ｐ層を形成し、成長基板５０を剥離した後、空洞含有層５１及びｎ層５２のうち空洞５３が形成された部分を研磨することによって、ｎ層５２を平坦化させる。この際、空洞５３の高さが高いと、研磨に要する時間が長くなる。また、研磨する部分のｎ層５２が厚くなるため、ｎ層５２の形成工程にも長時間を要する。このような問題に対し、ｎ層５２の成長温度を最適値に設定することで開口を閉じる速度を調節することを考えた。

図５は、ｎ層５２の成長温度と、形成される空洞５３との関係をまとめた表である。成長温度は低い温度として９８０℃、中程度の温度として１０００℃、高い温度として１０２０℃を選択した。中程度の温度でｎ層５２を成長させた場合、上述のように、ＧａＮ結晶の蒸発（分解、脱離）の影響が大きく、なかなか空洞５３が閉じず、ｎ層５２の形成工程や、後の研磨工程に時間を要する。なお、成長基板５０の剥離という観点からは、空洞５３は良好に形成されているということができる。

低い温度でｎ層５２を成長させた場合、たとえば空洞含有層５１の構成元素の分解、脱離が少なく、十分な大きさに空洞５３を形成するのは困難である。空洞５３は、ｎ層５２の成長時においてもＧａＮの分解、脱離が生じることで形成されていくためである。形成される空洞５３が少ないことから、成長基板５０の剥離がスムーズに行われない場合がある。

高い温度でｎ層５２を成長させると、横方向成長を促進することが可能である。しかし空洞５３は、ｎ層５２成長中もその内部で脱離が進むことで大きくなる。よって横方向成長が促進された結果、空洞５３が閉じるのが早すぎてしまい、その後の脱離は抑制されるため、十分な大きさの空洞５３を形成することは難しい。このため、成長基板５０の剥離に必要な、成長基板５０に対する占有面積（成長基板５０と空洞含有層５１の接触している面積の比率）とすること（成長基板５０をスムーズに剥離すること）が困難となる。

このように、ｎ層５２の成長温度を最適化して空洞５３を所望の大きさに形成しつつ、空洞５３の高さを低くすることは困難であった。

なお、空洞含有層５１形成時において、空洞５３の開口率（空洞５３上部の開口部Ｒの、層の面内における面積率）を小さくするためには、たとえば空洞含有層５１の厚さを厚くする、空洞含有層５１形成時の成長温度を高くする、という方法が考えられる。前者の方法によれば、空洞含有層５１の成長時間が長くなり、また空洞５３の高さがその分高くなり、好ましくない。後者の方法によれば、開口率だけでなく、空洞５３自体が小さくなり、剥離に必要な占有面積とするのが難しい。このように、空洞５３を適当な大きさとしつつ、開口率をたとえば５０％程度以下とするのは困難であった。

再公表特許ＷＯ９８−１４９８６号公報特開２００５−５１６４１５号公報特開２０００−２２８５３９号公報特開２００４−１７２３５１号公報特開２０１０−１５３４５０号公報

本発明の目的は、短時間で半導体素子を製造することのできる半導体素子の製造方法を提供することである。

本発明の一観点によると、（ａ）成長基板上に、ＩＩＩ族窒化物系化合物半導体から構成され、空洞を備える空洞含有層を形成する工程と、（ｂ）前記空洞含有層上に、ｎ型のＩＩＩ族窒化物系化合物半導体から構成され、前記空洞を閉じるｎ層を形成する工程と、（ｃ）前記ｎ層上に、ＩＩＩ族窒化物系化合物半導体から構成される活性層を形成する工程と、（ｄ）前記活性層上に、ｐ型のＩＩＩ族窒化物系化合物半導体から構成されるｐ層を形成する工程と、（ｅ）前記ｐ層上方に、支持基板を接着する工程と、（ｆ）前記空洞が形成されている位置を境界として、前記成長基板を剥離する工程と、（ｇ）前記ｎ層を平坦化する工程とを有し、前記工程（ｂ）は、（ｂ１）前記ｎ層の一部を形成する工程と、（ｂ２）前記工程（ｂ１）において前記ｎ層を形成する温度よりも高い温度で、前記ｎ層の他の一部を形成する工程とを含み、前記空洞の開口率が５％〜４０％の範囲内のいずれかの値となった時点で、前記工程（ｂ１）から前記工程（ｂ２）に移行する半導体素子の製造方法が提供される。

本発明によれば、短時間で半導体素子を製造することの可能な半導体素子の製造方法を提供することができる。

実施例による半導体素子の製造方法の概略を示すフローチャートである。（Ａ）〜（Ｆ）は、実施例による半導体素子の製造方法を示す断面図である。（Ａ）〜（Ｆ）は、実施例による半導体素子の製造方法を示す断面図である。（Ａ）〜（Ｃ）は、空洞含有層を含む断面図である。ｎ層５２の成長温度と、形成される空洞５３との関係をまとめた表である。

以下、本発明の実施例について、図面を参照しつつ説明する。本発明は半導体素子の製造方法に関するが、光半導体素子の製造方法を例にとって説明を行う。

図１は、実施例による半導体素子の製造方法の概略を示すフローチャートである。実施例による半導体素子の製造方法においては、まずステップＳ１０１において、成長基板上に、ＩＩＩ族窒化物系化合物半導体（ＩＩＩ−Ｖ族窒化物系化合物半導体）からなり、内部に多数の空洞を含む空洞含有層を形成する。空洞含有層形成工程（ステップＳ１０１）は、下地層形成工程（ステップＳ１０１ａ）及び繰り返し層形成工程（ステップＳ１０１ｂ）を含む。

次に、空洞含有層上に、たとえばＭＯＣＶＤ法により、ＩＩＩ族窒化物系化合物半導体エピタキシャル層を形成する。ＩＩＩ族窒化物系化合物半導体エピタキシャル層は、ｎ層（ｎ型半導体層）、活性層（発光層）、ｐ層（ｐ型半導体層）を含む。ｎ層、活性層（発光層）、及びｐ層は、ＩＩＩ族窒化物系化合物半導体、たとえばＧａＮ系半導体から構成される。

ＩＩＩ族窒化物系化合物半導体エピタキシャル層形成工程においては、まず空洞含有層上に、たとえばｎ型のＧａＮで構成されるｎ層を形成する（ステップＳ１０２）。ステップＳ１０２のｎ層形成工程は、低温ｎ型ＧａＮ膜成長工程（ステップＳ１０２ａ）、及び、高温ｎ型ＧａＮ膜成長工程（横方向成長促進工程）（ステップＳ１０２ｂ）を含む。続いて、ｎ層上に、通電により発光を行う活性層（発光層）を形成する（ステップＳ１０３）。更に、活性層（発光層）上に、ｐ型のＧａＮ系半導体からなるｐ層を形成する（ステップＳ１０４）。

ステップＳ１０５においては、半導体エピタキシャル層（ｐ層）上方に、支持基板を接着する。その後、ステップＳ１０６において、空洞が形成された位置を境界として、成長基板を半導体エピタキシャル層（ｎ層、活性層、及びｐ層）から剥離する。ステップＳ１０７の表面処理工程においては、たとえば研磨により、成長基板の剥離によって表出した半導体エピタキシャル層（ｎ層）表面の平坦化を行う。ステップＳ１０８においては、表面処理が行われた半導体エピタキシャル層（ｎ層）上に電極を形成する。その後、支持基板付きの半導体エピタキシャル層を、個々のチップに分離する（ステップＳ１０９）。

図２（Ａ）〜（Ｆ）及び図３（Ａ）〜（Ｆ）は、実施例による半導体素子の製造方法を示す断面図である。

図２（Ａ）〜（Ｄ）を参照して、空洞含有層形成工程（ステップＳ１０１）を説明する。図２（Ａ）に、ステップＳ１０１ａの下地層形成工程の概略を示す。たとえば、径２インチ、厚さ４３０μｍのサファイア基板である成長基板１０をサセプタ上に載置し、ＭＯＣＶＤ装置にセットする。窒素１３．５ＬＭ、水素４．５ＬＭの雰囲気下でトリメチルガリウム（ＴＭＧ）を、流量１１μｍｏｌ／ｍｉｎ、アンモニア（ＮＨ_３）を流量３．３ＬＭで供給し、５００℃で厚さ２００ｎｍのＧａＮからなる下地層１１ａを形成する。下地層１１ａの形成後、ＴＭＧの供給を停止して雰囲気温度を１０００℃まで昇温する。なお、１０００℃は、低温ｎ型ＧａＮ膜成長工程（ステップＳ１０２ａ）において、ＧａＮ膜を成長させる温度である。

図２（Ｂ）を参照する。ステップＳ１０１ｂの繰り返し層形成工程においては、雰囲気温度を１０００℃に保ったまま、窒素６ＬＭ、水素７．５ＬＭの雰囲気下で、下地層１１ａ上に、ＧａＮからなる繰り返し層１１ｂを形成する。繰り返し層１１ｂは、第１ステップ層１１ｂ_１と第２ステップ層１１ｂ_２を交互に複数セット、たとえば４セット繰り返して成膜することにより形成する。第１ステップ層１１ｂ_１は、主に縦方向成長が助長される条件で成膜を行い、第２ステップ層１１ｂ_２は、主に横方向成長が助長される条件で成膜を行う。

図２（Ｂ）に示すように、ＴＭＧを流量２３μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ_３を流量２．２ＬＭで供給し、下地層１１ａ上に、厚さ２０ｎｍのＧａＮ層である第１ステップ層１１ｂ_１を形成する。

図２（Ｃ）を参照する。ＴＭＧを流量４５μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ_３を流量４．４ＬＭで供給し、第１ステップ層１１ｂ_１上に、厚さ８０ｍのＧａＮ層である第２ステップ層１１ｂ_２を形成する。

図２（Ｄ）を参照する。厚さ２０ｎｍの第１ステップ層１１ｂ_１と厚さ８０ｎｍの第２ステップ層１１ｂ_２を、交互に４層ずつ成膜することで、厚さ４００ｎｍのＧａＮからなる繰り返し層１１ｂを形成する。下地層１１ａと繰り返し層１１ｂとから構成される層を、空洞含有層１１と呼ぶ。空洞含有層１１は、下地層１１ａと繰り返し層１１ｂとで構成される柱状構造体１１ｃ、及び、柱状構造体１１ｃ間の空洞１１ｄを含む。空洞含有層１１形成後（繰り返し層１１ｂ成膜後）の開口率を測定したところ、６２％であった。開口率は成膜条件などによって変わるが、本発明においては、空洞含有層１１が厚くなりすぎず、空洞も剥離に必要な程度に大きくするために、空洞含有層１１形成時点で５０％以上となる条件を選ぶことが好ましい。

成長条件の異なる第１ステップ層１１ｂ_１と第２ステップ層１１ｂ_２とを、交互に繰り返して形成することで、結晶の核となる接触部と、横方向成長で融合する非接触部を残しながら、最終的には、半導体エピタキシャル層（ｎ層、活性層、及びｐ層）を、表面平滑性にすぐれ、高い結晶性を有する層とすることができる。

図２（Ｅ）及び（Ｆ）を参照して、ｎ層形成工程（ステップＳ１０２）を説明する。ｎ層形成工程においては、空洞含有層１１上に、空洞１１ｄを閉じるｎ型ＧａＮ膜（ｎ層１２）を形成する。

まず、低温ｎ型ＧａＮ膜成長工程（ステップＳ１０２ａ）において、空洞含有層１１上に、相対的に低温、たとえば９９５℃〜１００５℃、実施例においては雰囲気温度を１０００℃として、厚さ１μｍにｎ型ＧａＮ膜を成膜する。成膜においては、たとえばＴＭＧを流量４５μｍｏｌ／ｍｉｎ、ＮＨ_３を流量５．５ＬＭ、及びドーパントガスとしてＳｉＨ_４を８６．６ｃｃｍで供給した。

図２（Ｅ）は、低温ｎ型ＧａＮ膜形成後の断面を示す。低温ｎ型ＧａＮ膜成長工程においては、比較的横方向成長の弱い条件でｎ型ＧａＮ膜を形成し、空洞１１ｄの開口率を下げる一方で、空洞１１ｄ内部のＧａＮ結晶の分解、脱離を十分に行わせ、後の成長基板剥離工程（ステップＳ１０６）で成長基板１０をスムーズに剥離するのに十分な大きさの空洞１１ｄを形成する。低温ｎ型ＧａＮ膜形成後の開口率を測定したところ、１９％であった。

なお、ステップＳ１０２ａは、次のステップＳ１０２ｂに比べ横方向成長は弱いが、開口率を小さくする必要はあるため、空洞含有層形成工程における第２ステップ層１１ｂ_２成膜時よりも横方向成長優位の条件であることが強いことが好ましい。

図２（Ｆ）を参照する。相対的に低温でｎ型ＧａＮ膜を成長させた後、高温ｎ型ＧａＮ膜成長工程（横方向成長促進工程）（ステップＳ１０２ｂ）においては、材料ガスを供給したままで、ｎ型ＧａＮ膜の成長温度を上昇させる。ステップＳ１０２ｂにおいては、相対的に高温、たとえば１０１０℃〜１０３０℃、実施例においては雰囲気温度を１０２０℃として、厚さ５μｍにｎ型ＧａＮ膜を成膜する。材料ガス及びその供給量は、ステップＳ１０２ａの低温ｎ型ＧａＮ膜成長工程と等しい。

図２（Ｆ）は、高温ｎ型ＧａＮ膜形成後の断面を示す。高温ｎ型ＧａＮ膜成長工程（横方向成長促進工程）においては、横方向成長の強い条件でｎ型ＧａＮ膜を形成し、形成されるｎ型ＧａＮ膜によって、空洞１１ｄを閉じる。

実施例による半導体素子の製造方法においては、低温ｎ型ＧａＮ膜成長工程（ステップＳ１０２ａ）と高温ｎ型ＧａＮ膜成長工程（ステップＳ１０２ｂ）とを含む工程によって、空洞１１ｄを閉じるｎ型ＧａＮ膜（ｎ層１２）が形成される。空洞１１ｄを閉じはじめる低温ｎ型ＧａＮ膜成長工程では、相対的に横方向成長の弱い条件でｎ型ＧａＮ膜を成膜し、空洞１１ｄを十分な大きさに形成する。

高温ｎ型ＧａＮ膜成長工程（横方向成長促進工程）においては、相対的に横方向成長の強い条件でｎ型ＧａＮ膜を形成する。横方向成長が優位であるため、空洞１１ｄの開口部からの抜けガスが強くなっても、開口部を早い段階で閉じることができる。このため、空洞１１ｄ高さ、及び、ｎ層１２厚さの増大を抑止することができる。したがって、ｎ層形成工程（ステップＳ１０２）の時間短縮に加え、たとえば研磨によりｎ層１２の平坦化を行う表面処理工程（ステップＳ１０７）の時間短縮も実現することができる。

なお、実施例においては、低温ｎ型ＧａＮ膜成長工程において形成するｎ型ＧａＮ膜の厚さを１μｍ（空洞１１ｄの開口率が１９％となる膜厚）としたが、膜厚はこれに限られない。開口率が５％以上４０％以下の範囲内のいずれかの値となる時点まで、相対的に横方向成長の弱い条件でｎ型ＧａＮ膜を成膜し、その後成長条件を変更することができる。開口率が５％未満となる時点まで、成長条件の変更を遅らせた場合、空洞１１ｄの高さが高くなり、効果が不十分となることがある。開口率が４０％を超える時点で高温ｎ型ＧａＮ膜成長工程（横方向成長促進工程）に移行した場合、空洞１１ｄが十分な大きさに形成されないことがある。開口率が５％〜４０％の範囲まで減少した時点で成長条件を変更することで、上述の効果を十分に奏することが可能である。また、低温ｎ型ＧａＮ膜成長工程を省き、高温ｎ型ＧａＮ膜成長工程に移ると、十分な大きさの空洞１１ｄが形成される前に、開口部が塞がれるため、成長基板剥離工程（ステップＳ１０６）で成長基板１０をスムーズに剥離するのが困難となる場合がある。

更に、実施例においては、高温ｎ型ＧａＮ膜成長工程（横方向成長促進工程）において形成するｎ型ＧａＮ膜の厚さを５μｍとしたが、膜厚はこれに限られない。また、空洞１１ｄの開口率が０％になるまで、たとえば１０１０℃〜１０３０℃でｎ型ＧａＮ膜を形成すればよく、開口率が０％となった後は、成長温度を上下させてもかまわない。更に、実施例においては、成長温度を上げることで横方向成長を促進させたが、たとえばＮＨ_３の供給量を増加させて横方向成長を促すことも可能である。この場合、たとえば成長温度を１０００℃、ＴＭＧの流量を４５μｍｏｌ／ｍｉｎ、ＮＨ_３の流量を６．５ＬＭ、ドーパントガスＳｉＨ_４の供給量を８６．６ｃｃｍとして、ｎ型ＧａＮ膜の成膜を行い、ステップＳ１０２ｂの横方向成長促進工程とすることができる。

図３（Ａ）を参照する。ｎ層形成工程（ステップＳ１０２）の後、活性層（発光層）形成工程（ステップＳ１０３）に進み、ｎ層１２上に、活性層（発光層）１３を形成する。

活性層（発光層）形成工程においては、まず雰囲気温度を７６０℃とし、ＴＭＧを流量３．６μｍｏｌ／ｍｉｎ、トリメチルインジウム（ＴＭＩ）を流量３．６μｍｏｌ／ｍｉｎ、ＮＨ_３を流量４．４ＬＭで供給して、ＧａＮ／Ｉｎ_ｙＧａＮ（各２ｎｍ）のペアを３０ペア形成することにより、歪み緩和層（図示せず）を形成する。なお、ＴＭＧ及びＴＭＩの流量は１μｍｏｌ／ｍｉｎ〜１０μｍｏｌ／ｍｉｎの範囲で変更可能である。この場合、Ｉｎ組成が２０％程度となるようにＴＭＩとＴＭＧの流量を同時に変更する。またＮＨ_３の流量は３．３ＬＭ〜５．５ＬＭの範囲で変更することができる。また、ＧａＮに代えてＩｎ_ｘＧａＮを形成することとしてもよい。この場合、ｘ＜ｙを満たすように流量を調整する。更に、歪緩和層の膜厚は、ＧａＮ／Ｉｎ_ｙＧａＮの各層の膜厚やペア数を変更することにより５０ｎｍ〜３００ｎｍの範囲で変更可能である。また、歪緩和層には、Ｓｉを最大５Ｅ１７ａｔｏｍ/ｃｍ^２ドープしてもよい。

次に、雰囲気温度を７３０℃とし、ＴＭＧを流量３．６μｍｏｌ／ｍｉｎ、ＴＭＩを流量１０μｍｏｌ／ｍｉｎ、ＮＨ_３を流量４．４ＬＭで供給して、ＧａＮ障壁層／Ｉｎ_ｙＧａＮ井戸層（各１４ｎｍ／２ｎｍ）からなるペアを５ペア形成することにより、多重量子井戸構造の活性層（発光層）１３を形成する。ＴＭＧ及びＴＭＩの流量は１μｍｏｌ／ｍｉｎ〜１０μｍｏｌ／ｍｉｎの範囲で変更可能である。この場合、Ｉｎの組成比を示すｙの値が０．３５程度となるようにＴＭＩとＴＭＧの流量を同時に変更する。またＮＨ_３の流量は３．３ＬＭ〜５．５ＬＭの範囲で変更することができる。更に、活性層（発光層）１３には、Ｓｉを最大５Ｅ１７ａｔｏｍ/ｃｍ^２ドープしてもよい。

続いて、ｐ層形成工程（ステップＳ１０４）に進み、活性層（発光層）１３上に、ｐ層１４を形成する。

ｐ層形成工程においては、まず雰囲気温度を８７０℃とし、ＴＭＧを流量８．１μｍｏｌ／ｍｉｎで、トリメチルアルミニウム（ＴＭＡ）を流量７．６μｍｏｌ／ｍｉｎで、ＮＨ_３を流量４．４ＬＭで、更にドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することにより、Ｍｇが１Ｅ２０ａｔｏｍ／ｃｍ^２ドープされた膜厚４０ｎｍ程度のｐ型ＡｌＧａＮ層（図示せず）を形成する。ＴＭＧの流量は４μｍｏｌ／ｍｉｎ〜２０μｍｏｌ／ｍｉｎの範囲で変更可能である。この場合、Ａｌの組成が２０％程度となるようにＴＭＧとＴＭＡの流量を同時に変更する。またＮＨ_３の流量は３．３ＬＭ〜５．５ＬＭの範囲で変更することができる。更に、ｐ型ＡｌＧａＮ層の膜厚は２０ｎｍ〜６０ｎｍの範囲で変更可能である。

次に、雰囲気温度を８７０℃とし、ＴＭＧを流量１８μｍｏｌ／ｍｉｎで、ＮＨ_３を流量４．４ＬＭで、更にドーパントガスとしてＣＰ２Ｍｇを供給することにより、Ｍｇが１Ｅ２０ａｔｏｍ／ｃｍ^２ドープされた膜厚２００ｎｍ程度のｐ層１４を形成する。ＴＭＧの流量は８μｍｏｌ／ｍｉｎ〜３６μｍｏｌ／ｍｉｎの範囲で変更可能である。またＮＨ_３の流量は３．３ＬＭ〜５．５ＬＭの範囲で変更することができる。更に、ｐ層１４の膜厚は１００ｎｍ〜３００ｎｍの範囲で変更可能である。

約９００℃の窒素雰囲気下で約１分間の熱処理を行うことにより、ｐ層１４を活性化させる。

図３（Ｂ）及び（Ｃ）を参照して、支持基板接着工程（ステップＳ１０５）について説明する。

図３（Ｂ）を参照する。真空蒸着法等により、ｐ層１４上にＰｔ層（１０Å）およびＡｇ層（３０００Å）をこの順に堆積し、電極層１５を形成する。Ｐｔ層によりｐ層１４との間でオーミック接触が確保され、Ａｇ層により高反射率が確保される。続いて、Ｔｉ層（１０００Å）、Ｐｔ層（２０００Å）及びＡｕ層（２０００Å）をこの順に堆積し、電極層１５上に、接着層１６を形成する。接着層１６は、後述する支持基板２０との接着部を構成する。

図３（Ｃ）を参照する。成長基板１０に代えて半導体エピタキシャル層（ｎ層１２、活性層１３、及びｐ層１４）を支持するための支持基板２０を準備する。支持基板２０としては、たとえばＳｉ単結晶基板を用いることができる。支持基板２０上には、Ｐｔ層、Ｔｉ層、Ｎｉ層、Ａｕ層、ＡｕＳｎ層がこの順に積層された接着層２１が真空蒸着法等により形成される。続いて、接着層２１と接着層１６とを密着させ、真空または窒素雰囲気中で熱圧着することにより、半導体エピタキシャル層のｐ層１４側に支持基板２０を貼り付ける。なお、支持基板２０は、接着層２１上にＣｕ等の金属膜をめっき成長させることにより形成されるものであってもよい。

図３（Ｄ）を参照する。成長基板剥離工程（ステップＳ１０６）においては、空洞１１ｄが形成されている位置を境界として、成長基板１０を半導体エピタキシャル層（活性層１３）から分離する。成長基板１０は、空洞含有層１１内部にほぼ均一に分布した幅数μｍ程度の柱状構造体１１ｃを介して半導体エピタキシャル層（ｎ層１２）に接合しているので、この接続部に対して外部から僅かな力を加えることにより、たとえば空洞含有層１１を起点として成長基板１０を容易に剥離することができる。一例として、成長基板１０に軽い衝撃を与えることにより、剥離を行うことが可能である。また、超音波等を用いてウエハに振動を与えることにより、成長基板１０を剥離することもできる。更に、空洞含有層１１内部の空洞１１ｄに液体を浸透させ、これを加熱することにより生じる水蒸気圧を利用して、成長基板１０を剥離することもできる。また、ウエハを酸やアルカリ溶液に浸漬して空洞１１ｄ内部にエッチャントを浸透させることにより、柱状構造体１１ｃのエッチングを行い、成長基板１０を剥離することも可能である。更に、ＬＬＯ法を補助的に使用して成長基板１０を剥離することとしてもよい。

なお、支持基板接着工程（ステップＳ１０５）が終了した段階で、支持基板２０の応力等によって成長基板１０が、空洞１１ｄが形成されている位置を境界として、自然剥離していても実質上問題はない。したがって、支持基板接着工程が実施された後、支持基板２０の応力によって自然剥離が生じるように空洞含有層１１の機械強度を調整しておくことで、成長基板剥離工程（ステップＳ１０６）は省略することが可能である。

図３（Ｅ）を参照し、表面処理工程（ステップＳ１０７）について説明する。表面処理工程においては、成長基板１０を剥離することによって表出した面を塩酸処理することにより、空洞含有層１１に付着した金属Ｇａを除去するとともに、ｎ層１２表面を露出、研磨し、所定厚さにｎ層１２を平坦化させる。成長基板剥離工程で、ウエハを酸やアルカリに浸漬して空洞１１ｄ内部にエッチャントを浸透させた場合、金属Ｇａはそのとき除去されるが、除去されずに残った場合は、本工程であらためて除去される。なお、エッチャントとしては、塩酸に限らず、ＧａＮ膜をエッチングすることが可能なものであればよく、たとえば、リン酸、硫酸、ＫＯＨ、ＮａＯＨ等を使用することができる。エッチャントとしてＫＯＨ等を用いることにより、ｎ層１２表面には、マイクロコーンと呼ばれるＧａＮ結晶構造に由来する六角錐状の突起が多数形成され、これが光取り出し効率の向上に寄与する。また、表面処理はウェットエッチングに限らずＡｒプラズマや塩素系プラズマを用いたドライエッチングによって実施してもよい。

図３（Ｆ）を参照し、電極形成工程（ステップＳ１０８）について説明する。表面処理が施されたｎ層１２表面に、真空蒸着法等によりＴｉ層及びＡｌ層を順次堆積し、更にボンディング性向上のため、最表面にＴｉ層／Ａｕ層を堆積することによって、ｎ電極３０を形成する。電極材料としてはＴｉ層／Ａｌ層のほか、Ａｌ層／Ｒｈ層、Ａｌ層／Ｉｒ層、Ａｌ層／Ｐｔ層、Ａｌ層／Ｐｄ層等を用いることができる。

電極形成工程に続いて、チップ分離工程（ステップＳ１０９）を行う。チップ分離工程においては、ｎ電極３０が形成された支持基板２０付き半導体エピタキシャル層を、個別のチップに分離する。この工程は、まず、半導体エピタキシャル層表面に各チップ間に溝を設けるようにしたパターンをレジストによりパターニングする。次に、反応性イオンエッチングを用いて半導体エピタキシャル層表面から電極層１５に達する深さまで溝を形成する。その後、支持基板２０等をダイシングし、各チップに分離する。また、レーザスクライブ等の技術を用いてもよい。以上の各工程を経ることにより、半導体素子が製造される。

実施例による半導体素子の製造方法は、ｎ層形成工程（ステップＳ１０２）が、低温ｎ型ＧａＮ膜成長工程（ステップＳ１０２ａ）と高温ｎ型ＧａＮ膜成長工程（ステップＳ１０２ｂ）とを含む点に特徴を有する。実施例による半導体素子の製造方法によれば、空洞１１ｄを、高さを抑えながら、成長基板１０をスムーズに剥離可能な大きさに形成することができる。空洞１１ｄ高さ、及び、ｎ層１２厚さの増大を抑止することができ、ｎ層形成工程（ステップＳ１０２）、及び、表面処理工程（ステップＳ１０７）、ひいては半導体素子の製造に要する時間を短縮することが可能である。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。

半導体素子一般、たとえば光半導体素子の製造に好適に利用することができる。

１０成長基板
１１空洞含有層
１１ａ下地層
１１ｂ繰り返し層
１１ｂ_１第１ステップ層
１１ｂ_２第２ステップ層
１１ｃ柱状構造体
１１ｄ空洞
１２ｎ層
１３活性層（発光層）
１４ｐ層
１５電極層
１６接着層
２０支持基板
２１接着層
３０ｎ電極
５０成長基板
５１空洞含有層
５２ｎ層
５３空洞
５４ＧａＮ結晶

Claims

（ａ）成長基板上に、ＩＩＩ族窒化物系化合物半導体から構成され、空洞を備える空洞含有層を形成する工程と、
（ｂ）前記空洞含有層上に、ｎ型のＩＩＩ族窒化物系化合物半導体から構成され、前記空洞を閉じるｎ層を形成する工程と、
（ｃ）前記ｎ層上に、ＩＩＩ族窒化物系化合物半導体から構成される活性層を形成する工程と、
（ｄ）前記活性層上に、ｐ型のＩＩＩ族窒化物系化合物半導体から構成されるｐ層を形成する工程と、
（ｅ）前記ｐ層上方に、支持基板を接着する工程と、
（ｆ）前記空洞が形成されている位置を境界として、前記成長基板を剥離する工程と、
（ｇ）前記ｎ層を平坦化する工程と
を有し、
前記工程（ｂ）は、
（ｂ１）前記ｎ層の一部を形成する工程と、
（ｂ２）前記工程（ｂ１）において前記ｎ層を形成する温度よりも高い温度で、前記ｎ層の他の一部を形成する工程と
を含み、
前記空洞の開口率が５％〜４０％の範囲内のいずれかの値となった時点で、前記工程（ｂ１）から前記工程（ｂ２）に移行する半導体素子の製造方法。
前記工程（ｂ１）においては、９９５℃〜１００５℃の範囲内の温度で、前記ｎ層を形成し、前記工程（ｂ２）においては、１０１０℃〜１０３０℃の範囲内の温度で、前記ｎ層を形成する請求項１に記載の半導体素子の製造方法。