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JP5699891B2 - Electronic device and manufacturing method thereof - Google Patents

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JP5699891B2
JP5699891B2 JP2011220824A JP2011220824A JP5699891B2 JP 5699891 B2 JP5699891 B2 JP 5699891B2 JP 2011220824 A JP2011220824 A JP 2011220824A JP 2011220824 A JP2011220824 A JP 2011220824A JP 5699891 B2 JP5699891 B2 JP 5699891B2
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Description

本発明は、電子装置とその製造方法に関する。   The present invention relates to an electronic device and a method for manufacturing the same.

サーバやパーソナルコンピュータ等の電子機器の高速化や高性能化に伴い、電子機器に使用される半導体パッケージ等の電子装置の高集積化が進みつつある。   As electronic devices such as servers and personal computers increase in speed and performance, electronic devices such as semiconductor packages used in electronic devices are becoming increasingly integrated.

半導体パッケージとしては様々な種類のものが開発されている。その一例としては、樹脂基材の上に半導体素子を搭載したものや、シリコンを材料とするインターポーザ上に半導体素子を搭載したものの他、複数の半導体素子を高さ方向に積層したものがある。   Various types of semiconductor packages have been developed. As an example, a semiconductor element is mounted on a resin base material, a semiconductor element is mounted on an interposer made of silicon, and a plurality of semiconductor elements are stacked in the height direction.

このうち、樹脂基材の上に半導体素子を搭載してなる半導体パッケージにおいては、半導体素子と樹脂基材との接続にはんだバンプが使用されることが多い。   Among these, in a semiconductor package in which a semiconductor element is mounted on a resin base material, a solder bump is often used for connection between the semiconductor element and the resin base material.

ところが半導体素子の回路の微細化による端子数の増大に伴い、バンプ端子も微細化する必要があり、この結果、隣接するはんだバンプ同士の間隔が狭くなり、リフローによって溶融したはんだバンプ同士が電気的にショートするおそれがある。更に、バンプ端子の微細化に伴いはんだバンプの直径が小さくなると、はんだバンプを流れる電流密度が増大し、電流に沿ってはんだ材料が流れるエレクトロマイグレーションの発生が顕著となるおそれもある。   However, as the number of terminals increases due to the miniaturization of the circuit of the semiconductor element, the bump terminals also need to be miniaturized. As a result, the interval between adjacent solder bumps becomes narrower, and the solder bumps melted by reflow are electrically connected. There is a risk of short circuit. Further, when the diameter of the solder bump is reduced with the miniaturization of the bump terminal, the current density flowing through the solder bump increases, and there is a possibility that the occurrence of electromigration in which the solder material flows along the current becomes remarkable.

そこで、このような問題を回避するために、はんだバンプを用いた接続方法に代えて、銅バンプ等の電極同士を熱圧着することにより各電極の金属材料を固相拡散させ、電極同士を接合する方法が提案されている。   Therefore, in order to avoid such a problem, instead of the connection method using the solder bump, the metal material of each electrode is solid-phase diffused by thermocompression bonding of electrodes such as copper bumps, and the electrodes are joined together. A method has been proposed.

この方法によれば、はんだバンプとは異なり電極をリフローして溶融させる必要がないため、隣接する電極の間隔を狭めてもこれらの電極が電気的にショートする危険性がなく、電子装置の微細化に有利である。   According to this method, unlike solder bumps, there is no need to reflow and melt the electrodes, so there is no risk of these electrodes being electrically short-circuited even if the interval between adjacent electrodes is narrowed. It is advantageous to make.

このように熱圧着によって電極同士を接合させる方法においては、接合した二つの電極の接合界面の全面にわたって均一な接合強度を確保し、電極同士の接続信頼性を向上させるのが好ましい。   Thus, in the method of joining electrodes by thermocompression bonding, it is preferable to ensure uniform joining strength over the entire surface of the joining interface between the two joined electrodes and to improve the connection reliability between the electrodes.

平将人、外４名、「表面活性化接合における不均一性の改善に関する研究」、第２４回エレクトロニクス実装学会春期講演大会Masato Hira, 4 others, "Study on improvement of non-uniformity in surface activated bonding", 24th Electronics Packaging Society Spring Lecture Meeting

電子装置とその製造方法において、電極同士の接続信頼性を向上させることを目的とする。   An object of the present invention is to improve the connection reliability between electrodes in an electronic device and a manufacturing method thereof.

以下の開示の一観点によれば、第１の電子部品の主面に設けられた第１の電極の側面を、該第１の電極の高さよりも高いバリア層で覆う工程と、第２の電子部品の主面に設けられた第２の電極の上面に前記バリア層の先端が食い込んだ状態で、前記第１の電極と前記第２の電極とを熱圧着する工程とを有する電子装置の製造方法が提供される。。 According to one aspect of the following disclosure, the step of covering the side surface of the first electrode provided on the main surface of the first electronic component with a barrier layer higher than the height of the first electrode, And a step of thermocompression-bonding the first electrode and the second electrode in a state in which a tip of the barrier layer bites into an upper surface of a second electrode provided on a main surface of the electronic component. A manufacturing method is provided. .

また、その開示の別の観点によれば、第１の電極が設けられた第１の電子部品と、前記第１の電極の側面を覆い、かつ、高さが前記第１の電極の高さよりも高いバリア層と、第２の電極を備えた第２の電子部品とを有し、前記第１の電極と前記第２の電極の各々が、前記バリア層の先端により前記第２の電極の上面が塑性変形された状態で熱圧着した電子装置が提供される。 According to another aspect of the disclosure, the first electronic component provided with the first electrode and the side surface of the first electrode are covered, and the height is higher than the height of the first electrode. A higher barrier layer and a second electronic component having a second electrode, wherein each of the first electrode and the second electrode is connected to the second electrode by a tip of the barrier layer. An electronic device is provided that is thermocompression bonded with its upper surface plastically deformed.

以下の開示によれば、第１の電極よりもバリア層を高くするため、熱圧着時にバリア層の先端により第２の電極が塑性変形し、第１の電極と第２の電極との接合界面が盛り上がり、その接合界面の中央付近で第１の電極と第２の電極とが良好に接続される。   According to the following disclosure, in order to make the barrier layer higher than the first electrode, the second electrode is plastically deformed by the tip of the barrier layer during thermocompression bonding, and the bonding interface between the first electrode and the second electrode The first electrode and the second electrode are well connected near the center of the bonding interface.

図１（ａ）〜（ｃ）は、熱圧着により電極同士を接合する方法について説明するための断面図である。1A to 1C are cross-sectional views for explaining a method of joining electrodes by thermocompression bonding. 図２は、第１の電極と第２の電極との接合界面の電子顕微鏡像を基にして描いた図である。FIG. 2 is a diagram drawn on the basis of an electron microscope image of the bonding interface between the first electrode and the second electrode. 図３（ａ）〜（ｃ）は、第１実施形態に係る電子装置の製造途中の断面図（その１）である。FIGS. 3A to 3C are cross-sectional views (part 1) in the middle of manufacturing the electronic device according to the first embodiment. 図４（ａ）〜（ｃ）は、第１実施形態に係る電子装置の製造途中の断面図（その２）である。4A to 4C are cross-sectional views (part 2) in the middle of manufacturing the electronic device according to the first embodiment. 図５（ａ）〜（ｃ）は、第１実施形態における第１の電極と第２の電極の熱圧着時の拡大断面図である。5A to 5C are enlarged cross-sectional views of the first electrode and the second electrode in the first embodiment at the time of thermocompression bonding. 図６は、第１実施形態に係る電子装置の断面図である。FIG. 6 is a cross-sectional view of the electronic device according to the first embodiment. 図７（ａ）〜（ｃ）は、第２実施形態に係る電子装置の製造途中の断面図である。7A to 7C are cross-sectional views of the electronic device according to the second embodiment in the middle of manufacture. 図８（ａ）〜（ｃ）は、第３実施形態に係る電子装置の製造途中の断面図（その１）である。8A to 8C are cross-sectional views (part 1) in the middle of manufacturing the electronic device according to the third embodiment. 図９（ａ）〜（ｃ）は、第３実施形態に係る電子装置の製造途中の断面図（その２）である。9A to 9C are cross-sectional views (part 2) in the middle of manufacturing the electronic device according to the third embodiment. 図１０は、第３実施形態に係る電子装置の製造途中の断面図（その３）である。FIG. 10 is a cross-sectional view (part 3) of the electronic device according to the third embodiment in the middle of manufacture. 図１１（ａ）〜（ｃ）は、第４実施形態に係る電子装置の製造途中の断面図（その１）である。11A to 11C are cross-sectional views (part 1) in the middle of manufacturing the electronic device according to the fourth embodiment. 図１２（ａ）〜（ｃ）は、第４実施形態に係る電子装置の製造途中の断面図（その２）である。12A to 12C are cross-sectional views (part 2) in the middle of manufacturing the electronic device according to the fourth embodiment. 図１３（ａ）、（ｂ）は、第４実施形態において、第１の電極と第２の電極の熱圧着時の拡大断面図である。FIGS. 13A and 13B are enlarged sectional views at the time of thermocompression bonding of the first electrode and the second electrode in the fourth embodiment. 図１４は、第４実施形態に係る電子装置の断面図である。FIG. 14 is a cross-sectional view of an electronic device according to the fourth embodiment. 図１５は、第４実施形態において、第２の電子部品側にバリア層を形成した場合の断面図である。FIG. 15 is a cross-sectional view when a barrier layer is formed on the second electronic component side in the fourth embodiment. 図１６は、第５実施形態の第１例に係る電子装置の断面図である。FIG. 16 is a cross-sectional view of the electronic device according to the first example of the fifth embodiment. 図１７は、第５実施形態の第２例に係る電子装置の断面図である。FIG. 17 is a cross-sectional view of an electronic device according to a second example of the fifth embodiment.

本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。   Prior to the description of the present embodiment, preliminary matters serving as the basis of the present embodiment will be described.

前述のように、電極同士を熱圧着により接合する方法は電子装置の微細化に有利である。   As described above, the method of joining the electrodes together by thermocompression is advantageous for miniaturization of the electronic device.

図１（ａ）〜（ｃ）は、熱圧着により電極同士を接合する方法について説明するための断面図である。   1A to 1C are cross-sectional views for explaining a method of joining electrodes by thermocompression bonding.

熱圧着にあたっては、まず、図１（ａ）に示すように、半導体素子１に形成された第１の電極２と、配線基板４に形成された第２の電極３との位置合わせをする。これら第１の電極２と第２の電極３は、銅を材料とする銅バンプである。   In thermocompression bonding, first, as shown in FIG. 1A, the first electrode 2 formed on the semiconductor element 1 and the second electrode 3 formed on the wiring substrate 4 are aligned. The first electrode 2 and the second electrode 3 are copper bumps made of copper.

次いで、図１（ｂ）に示すように、第１の電極２と第２の電極３の各々に熱を印加しながら、不図示のフリップチップボンダから半導体チップ１に押圧力を印加して、第２の電極３の上面に第１の電極２を押し当てる。   Next, as shown in FIG. 1B, while applying heat to each of the first electrode 2 and the second electrode 3, a pressing force is applied to the semiconductor chip 1 from a flip chip bonder (not shown), The first electrode 2 is pressed against the upper surface of the second electrode 3.

押し当てた直後においては、図示のように第１の電極２と第２の電極３の各々の上面は平坦な状態となっている。   Immediately after the pressing, the upper surfaces of the first electrode 2 and the second electrode 3 are flat as shown in the figure.

第１の電極２と第２の電極３の各々において銅の固相拡散を促すべくこの状態をしばらく維持すると、図１（ｃ）に示すように、フリップチップボンダからの押圧力によって第１の電極２と第２の電極３の各々が塑性変形する。   If this state is maintained for a while to promote the solid-phase diffusion of copper in each of the first electrode 2 and the second electrode 3, as shown in FIG. 1C, the first force is applied by the pressing force from the flip chip bonder. Each of the electrode 2 and the second electrode 3 is plastically deformed.

その塑性変形の方向は、第１の電極２と第２の電極３の部位によって異なった方向となる。   The direction of the plastic deformation is different depending on the portions of the first electrode 2 and the second electrode 3.

例えば、第１の電極２の端部２ａは、高さ方向の押圧力が集中することが原因で第２の電極３に強く押圧されるため、基板横方向への動きが拘束されて、実質的には高さ方向にしか塑性変形できない。   For example, the end portion 2a of the first electrode 2 is strongly pressed against the second electrode 3 due to the concentration of the pressing force in the height direction, so that the movement in the lateral direction of the substrate is constrained and substantially It can be plastically deformed only in the height direction.

一方、第２の電極３にはそのような拘束力が働かないため、矢印で示すように基板横方向にも塑性変形が進行し、第２の電極３の中央から外側に向かって銅が流れ出してしまう。   On the other hand, since such a restraining force does not act on the second electrode 3, plastic deformation also proceeds in the lateral direction of the substrate as indicated by an arrow, and copper flows out from the center of the second electrode 3 to the outside. End up.

このような銅の流れ出しによって、第２の電極３の中央付近においては第１の電極２との接合に要する銅が不足し、これらの電極同士の接合強度が弱まることになる。   Due to such a flow of copper, the copper required for bonding to the first electrode 2 is insufficient near the center of the second electrode 3, and the bonding strength between these electrodes is weakened.

図２は、第１の電極２と第２の電極３との接合界面の電子顕微鏡像を基にして描いた図である。なお、図中の点線は、結晶粒界を示している。   FIG. 2 is a diagram drawn on the basis of an electron microscope image of the bonding interface between the first electrode 2 and the second electrode 3. In addition, the dotted line in a figure has shown the crystal grain boundary.

図２に示されるように、第１の電極２の端部２ａ付近においては、前述したような強い押圧力が加わるため、第１の電極２と第２の電極３との界面に固相接合が形成され、各電極は良好に接合されている。   As shown in FIG. 2, in the vicinity of the end 2 a of the first electrode 2, a strong pressing force as described above is applied, so that solid phase bonding is applied to the interface between the first electrode 2 and the second electrode 3. And each electrode is well bonded.

しかし、第１の電極２の中央付近では、前述のような銅の流れ出しによって第１の電極２と第２の電極３との間に隙間Sが生じており、両者は接合されていない。   However, in the vicinity of the center of the first electrode 2, a gap S is generated between the first electrode 2 and the second electrode 3 due to the flow of copper as described above, and the two are not joined.

このように、単に第１の電極２を第２の電極３に押圧しただけでは、これらの界面の接合強度が場所によって不均一となり、半導体素子１と配線基板４との接続信頼性が低下してしまう。   Thus, simply pressing the first electrode 2 against the second electrode 3 makes the bonding strength of these interfaces non-uniform depending on the location, and the connection reliability between the semiconductor element 1 and the wiring board 4 is reduced. End up.

以下、本実施形態について説明する。   Hereinafter, this embodiment will be described.

（第１実施形態）
本実施形態では、以下のようにして対向する二つの電極の接続信頼性を向上させる。 (First embodiment)
In this embodiment, the connection reliability of the two electrodes facing each other is improved as follows.

図３〜図４は、本実施形態に係る電子装置の製造途中の断面図である。   3 to 4 are cross-sectional views in the course of manufacturing the electronic device according to the present embodiment.

まず、図３（ａ）に示すように、第１の電子部品１１として主面１１ａに複数の第１の電極パッド１２が設けられた半導体素子を用意する。なお、第１の電極パッド１２の材料は特に限定されないが、本実施形態では銅膜をパターニングすることにより第１の電極パッド１２を形成する。   First, as shown in FIG. 3A, a semiconductor element in which a plurality of first electrode pads 12 are provided on the main surface 11 a is prepared as the first electronic component 11. The material of the first electrode pad 12 is not particularly limited, but in the present embodiment, the first electrode pad 12 is formed by patterning the copper film.

そして、第１の電極パッド１２の各々の上に電解めっきにより銅を成長させることにより第１の電極１３として銅バンプを形成する。   Then, copper bumps are formed as the first electrodes 13 by growing copper on each of the first electrode pads 12 by electrolytic plating.

なお、その電解めっきに際しては不図示のめっきレジストによって第１の電極１３以外の主面１１ａがマスクされ、電解めっきが終了後にそのめっきレジストが除去される。   In the electrolytic plating, the main surface 11a other than the first electrode 13 is masked by a plating resist (not shown), and the plating resist is removed after the electrolytic plating is completed.

また、第１の電極１３の大きさは特に限定されないが、本実施形態では第１の電極１３の平面形状を一辺が約１０μmの正方形とし、第１の電極１３の高さを約８〜１０μmとする。   In addition, the size of the first electrode 13 is not particularly limited. In the present embodiment, the planar shape of the first electrode 13 is a square having a side of about 10 μm, and the height of the first electrode 13 is about 8 to 10 μm. And

次に、図３（ｂ）に示すように、第１の電極１３の上面１３ａ及び側面１３ｂ上と、主面１１ａとに、後述のように銅の流れ出しを阻止するバリア層１５として絶縁性の熱硬化性樹脂を１μm〜２μmの厚さに塗布し、その熱硬化性樹脂を熱硬化させる。本工程で使用し得る熱硬化性樹脂としては、シリカフィラーを含有するエポキシ系の樹脂がある。   Next, as shown in FIG. 3B, an insulating layer is formed on the upper surface 13a and the side surface 13b of the first electrode 13 and the main surface 11a as a barrier layer 15 for preventing the flow of copper as will be described later. A thermosetting resin is applied to a thickness of 1 μm to 2 μm, and the thermosetting resin is thermoset. As a thermosetting resin that can be used in this step, there is an epoxy resin containing a silica filler.

このようにシリカフィラー等の無機フィラーを含有する熱硬化性樹脂は、熱硬化によってその圧縮応力が銅のそれよりも高くなる。特に、熱硬化性樹脂におけるシリカフィラーの含有率を重量比で５０％以上、より好ましくは６０％以上とすることで、バリア層１５の圧縮応力を銅のそれよりも確実に高めることができる。   Thus, the thermosetting resin containing inorganic fillers, such as a silica filler, becomes higher in compressive stress than that of copper by thermosetting. In particular, by setting the content of the silica filler in the thermosetting resin to 50% or more, more preferably 60% or more by weight, the compressive stress of the barrier layer 15 can be reliably increased than that of copper.

なお、銅よりも圧縮応力が高い材料としては窒化シリコン（SiN）や酸化シリコン（SiO2）等の絶縁性材料もあり、バリア層１５として窒化シリコン層や酸化シリコン層等の絶縁層を形成してもよい。これらの絶縁層は、CVD法、スパッタ法、及びゾルゲル法のいずれかにより形成され得る。 In addition, as materials having higher compressive stress than copper, there are insulating materials such as silicon nitride (SiN) and silicon oxide (SiO 2 ), and an insulating layer such as a silicon nitride layer and a silicon oxide layer is formed as the barrier layer 15. May be. These insulating layers can be formed by any one of a CVD method, a sputtering method, and a sol-gel method.

次いで、図３（ｃ）に示すように、ダイヤモンド製の切削バイト１７を利用してバリア層１５を切削することにより複数の第１の電極１３の各々の上面１３ａを露出させる。   Next, as shown in FIG. 3C, the upper surface 13 a of each of the plurality of first electrodes 13 is exposed by cutting the barrier layer 15 using a diamond cutting tool 17.

なお、研磨法やCMP(Chemical Mechanical Polishing)法により本工程を行ってもよいが、これらの方法と比較して切削法は露出した上面１３ａの平坦性を高めやすいという点において優れている。   Although this step may be performed by a polishing method or a CMP (Chemical Mechanical Polishing) method, the cutting method is superior to these methods in that the flatness of the exposed upper surface 13a is easily improved.

続いて、図４（ａ）に示すように、アルゴンイオンを用いるイオンミリングによって第１の電極１３の上面１３ａをエッチングする。そのイオンミリングにおいては、銅を材料とする第１の電極１３のエッチングレートがバリア層１５のエッチングレートよりも速くなるため、主面１１ａから測った第１の電極１３の高さH1がバリア層１５の高さH2よりも低くなる。 Subsequently, as shown in FIG. 4A, the upper surface 13a of the first electrode 13 is etched by ion milling using argon ions. In the ion milling, since the etching rate of the first electrode 13 made of copper is faster than the etching rate of the barrier layer 15, the height H1 of the first electrode 13 measured from the main surface 11a is the barrier. It becomes lower than the height H 2 of the layer 15.

これらの高さの差ΔH（＝H2−H1）は特に限定されないが、本実施形態ではその差ΔHを１μm〜２μm程度とする。 The height difference ΔH (= H 2 −H 1 ) is not particularly limited, but in the present embodiment, the difference ΔH is about 1 μm to 2 μm.

なお、イオンミリングに代えて第１の電極１３を選択的にウエットエッチングすることにより第１の電極１３の高さを低くしてもよい。そのようにバリア層１５を残しながら第１の電極１３中の銅を選択的にエッチングし得るエッチング液としては、例えば、硫酸水素カリウムを主成分とする水溶液がある。   Note that the height of the first electrode 13 may be lowered by selectively wet-etching the first electrode 13 instead of ion milling. As such an etchant that can selectively etch the copper in the first electrode 13 while leaving the barrier layer 15, for example, there is an aqueous solution mainly composed of potassium hydrogen sulfate.

以上により、第１の電子部品１１として供される半導体素子に対する処理を終える。なお、その第１の電子部品１１の主面１１ａにはバリア層１５が残存するが、本実施形態ではバリア層の材料として絶縁性材料を使用するため、主面１１ａに形成された複数の第１の電極１３同士がバリア層１５によって電気的に接続されることはない。   Thus, the process for the semiconductor element provided as the first electronic component 11 is completed. Although the barrier layer 15 remains on the main surface 11a of the first electronic component 11, in this embodiment, since an insulating material is used as the material of the barrier layer, a plurality of second layers formed on the main surface 11a are used. One electrode 13 is not electrically connected by the barrier layer 15.

次に、図４（ｂ）に示すように、第１の電子部品１１との接続の対象となる第２の電子部品２１として樹脂基材２２を備えた配線基板を用意する。   Next, as illustrated in FIG. 4B, a wiring board including a resin base material 22 is prepared as the second electronic component 21 to be connected to the first electronic component 11.

その第２の電子部品２１の主面２１ａには複数の第２の電極パッド２３が設けられており、各々の第２の電極パッド２３の上には銅を材料とする第２の電極２４が形成される。   A plurality of second electrode pads 23 are provided on the main surface 21 a of the second electronic component 21, and a second electrode 24 made of copper is formed on each second electrode pad 23. It is formed.

なお、第２の電極パッド２３の材料は特に限定されないが、本実施形態では銅膜をパターニングすることにより第２の電極パッド２３を形成する。   The material of the second electrode pad 23 is not particularly limited, but in the present embodiment, the second electrode pad 23 is formed by patterning the copper film.

そして、不図示のフリップチップボンダに第１の電子部品１１をセットし、第１の電極１３と第２の電極２４との位置合わせを行う。   Then, the first electronic component 11 is set in a flip chip bonder (not shown), and the first electrode 13 and the second electrode 24 are aligned.

その位置合わせを容易にするため、平面視したときの第２の電極２４の大きさは第１の電極１３のそれよりも大きくするのが好ましく、本実施形態では第２の電極２４の平面形状を一辺が約１５μmの正方形とする。これについては後述の各実施形態でも同様である。   In order to facilitate the alignment, the size of the second electrode 24 in plan view is preferably larger than that of the first electrode 13, and in this embodiment, the planar shape of the second electrode 24 is set. Is a square with a side of about 15 μm. The same applies to each embodiment described later.

これ以降は、第１の電極１３と第２の電極２４とを熱圧着する工程に移る。   Thereafter, the process proceeds to the step of thermocompression bonding the first electrode 13 and the second electrode 24.

なお、その熱圧着の前又はその最中に、第１の電極１３と第２の電極２４の各々の表面を還元性雰囲気に曝すことにより、これらの表面の自然酸化膜を除去して第１の電極１３と第２の電極２４との熱圧着が自然酸化膜で阻害されるのを防止してもよい。そのような還元性雰囲気としては、例えば、蟻酸雰囲気がある。   In addition, before or during the thermocompression bonding, the surfaces of the first electrode 13 and the second electrode 24 are exposed to a reducing atmosphere to remove the natural oxide film on these surfaces, thereby removing the first. The thermal compression bonding between the electrode 13 and the second electrode 24 may be prevented from being inhibited by the natural oxide film. An example of such a reducing atmosphere is a formic acid atmosphere.

図５（ａ）〜（ｃ）は、第１の電極１３と第２の電極２４の熱圧着時の拡大断面図である。   5A to 5C are enlarged cross-sectional views of the first electrode 13 and the second electrode 24 during thermocompression bonding.

まず、図５（ａ）に示すように、前述のフリップチップボンダからの熱によって第１の電極１３と第２の電極２４の各々を２００℃〜３００℃程度の温度に加熱しながら、第２の電子部品２１に向けて第１の電子部品１１を押圧する。このとき第１の電子部品１１の全体に加える荷重は、例えば１０kg〜２０kgとする。   First, as shown in FIG. 5A, the second electrode 24 and the second electrode 24 are heated to a temperature of about 200 ° C. to 300 ° C. by the heat from the above-described flip chip bonder. The first electronic component 11 is pressed toward the electronic component 21. At this time, the load applied to the entire first electronic component 11 is, for example, 10 kg to 20 kg.

本実施形態では、前述のように第１の電極１３とバリア層１５とに高低差があるため、高さが高いバリア層１５がまず第２の電極２４に当接し、その先端１５ａが変形する。   In this embodiment, since the first electrode 13 and the barrier layer 15 have a height difference as described above, the barrier layer 15 having a high height first comes into contact with the second electrode 24, and its tip 15a is deformed. .

更に押圧を続けると、図５（ｂ）に示すように、バリア層１５の先端１５ａが第２の電極２４の上面２４ａに食い込むようになると共に、第１の電極１３と第２の電極２４の各々の上面１３ａ、２４ａ同士が当接する。   If the pressing is further continued, the tip 15a of the barrier layer 15 bites into the upper surface 24a of the second electrode 24 as shown in FIG. 5B, and the first electrode 13 and the second electrode 24 Each upper surface 13a and 24a contact | abut.

そして、この状態を所定時間維持すると、図５（ｃ）に示すように、互いに当接した第１の電極１３と第２の電極２４が塑性変形すると共に、銅の固相拡散によって第１の電極１３と第２の電極２４の各々が接合界面Cを介して互いに接合する。   When this state is maintained for a predetermined time, as shown in FIG. 5C, the first electrode 13 and the second electrode 24 which are in contact with each other are plastically deformed and the first phase is diffused by the solid phase diffusion of copper. Each of the electrode 13 and the second electrode 24 is bonded to each other through the bonding interface C.

ここで、本実施形態では、バリア層１５の先端１５ａが第２の電極２４に食い込んでいるため接合界面Cが盛り上がった形状となり、第１の電極１３と第２の電極２４がそれらの中央付近で十分な強度で押圧される。   Here, in this embodiment, since the tip 15a of the barrier layer 15 bites into the second electrode 24, the joining interface C is raised, and the first electrode 13 and the second electrode 24 are in the vicinity of the center thereof. Is pressed with sufficient strength.

しかも、第２の電極２４に食い込んだバリア層１５の先端１５ａにより、第２の電極２４中の銅が基板横方向に塑性変形しようとするのが当該先端１５ａによって阻止される。そのため、基板横方向に塑性変形する銅が原因で接合界面Cの中央付近において銅が不足するのが防止され、第１の電極１３と第２の電極２４の接合界面Cの全域において均一な接合強度が得られるようになる。   Moreover, the tip 15a of the barrier layer 15 biting into the second electrode 24 prevents the copper in the second electrode 24 from plastically deforming in the lateral direction of the substrate. Therefore, copper shortage near the center of the bonding interface C due to copper plastically deformed in the lateral direction of the substrate is prevented, and uniform bonding is performed over the entire area of the bonding interface C between the first electrode 13 and the second electrode 24. Strength can be obtained.

特に、本実施形態では、シリカフィラーを含有するエポキシ樹脂のように圧縮応力が銅よりも高い材料でバリア層１５を形成する。そのため、バリア層１５の先端１５ａが過剰に潰れるのを防止しながら、銅を材料とする第２の電極１４に先端１５ａを容易に食い込ませて、基板横方向への銅の流れ出しの防止と接合界面Cの盛り上げとを実現することができる。   In particular, in this embodiment, the barrier layer 15 is formed of a material having a higher compressive stress than copper, such as an epoxy resin containing a silica filler. Therefore, while preventing the tip 15a of the barrier layer 15 from being excessively crushed, the tip 15a is easily bited into the second electrode 14 made of copper, thereby preventing and joining the copper to the lateral direction of the substrate. The rise of the interface C can be realized.

なお、前述の塑性変形が原因の第２の電極１４の上面の高さの変形量ΔZ2は、第１の電極１３とバリア層１５の先端１５ａとの段差ΔZ1以上となる。   Note that the amount of deformation ΔZ2 of the height of the upper surface of the second electrode 14 due to the plastic deformation described above is equal to or greater than the step ΔZ1 between the first electrode 13 and the tip 15a of the barrier layer 15.

図６は、本工程を終了後の第１の電子部品１１と第２の電子部品１３の断面図である。以上により、第１の電子部品１１と第２の電子部品１３とを接続してなる電子装置２５の基本構造が完成する。   FIG. 6 is a cross-sectional view of the first electronic component 11 and the second electronic component 13 after the process is completed. As described above, the basic structure of the electronic device 25 formed by connecting the first electronic component 11 and the second electronic component 13 is completed.

上記した本実施形態によれば、図５（ｃ）に示したように、第２の電極２４の銅が基板横方向に流れ出るのをバリア層１５によって阻止するので、銅の不足が原因で第１の電極１３と第２の電極２４との接合強度が低下するのを防止できる。   According to the present embodiment described above, as shown in FIG. 5C, the barrier layer 15 prevents the copper of the second electrode 24 from flowing out in the lateral direction of the substrate. It is possible to prevent the bonding strength between the first electrode 13 and the second electrode 24 from being lowered.

なお、上記では第１の電極１３と第２の電極２４の材料として銅を使用したが、銅に代えて金を電極材料として使用してもよい。更に、銀、インジウム、及び錫のいずれか単体、又はこれらの合金を第１の電極１３と第２の電極２４の材料として使用してもよい。   In the above, copper is used as the material of the first electrode 13 and the second electrode 24, but gold may be used as the electrode material instead of copper. Furthermore, any one of silver, indium, and tin, or an alloy thereof may be used as the material for the first electrode 13 and the second electrode 24.

これらのいずれの材料を使用する場合でも、接合界面Cで固相拡散を生じさせる目的で、第１の電極１３と第２の電極２４の各々を同じ材料で形成するのが好ましい。これについては後述の各実施形態でも同様である。   Whichever of these materials is used, each of the first electrode 13 and the second electrode 24 is preferably formed of the same material for the purpose of causing solid phase diffusion at the bonding interface C. The same applies to each embodiment described later.

（第２実施形態）
前述の第１実施形態では、図３（ｃ）の工程において第１の電極１３の上面１３ａを露出させた後、図４（ａ）の工程においてイオンミリングで第１の電極１３の高さH1を低下させた。 (Second Embodiment)
In the first embodiment described above, after the upper surface 13a of the first electrode 13 is exposed in the process of FIG. 3C, the height H of the first electrode 13 is obtained by ion milling in the process of FIG. Reduced 1

本実施形態では、第１の電極１３の露出と高さの低下とを一工程で済ますことができる方法について説明する。   In the present embodiment, a method that can expose the first electrode 13 and reduce the height in one step will be described.

図７（ａ）〜（ｃ）は、本実施形態に係る電子装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。   7A to 7C are cross-sectional views in the middle of manufacturing the electronic device according to the present embodiment. In these drawings, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.

この電子装置を製造するには、まず、第１実施形態で説明した図３（ａ）〜（ｂ）の工程を行うことにより、図７（ａ）に示すように、第１の電極１３の上面１３ａと側面１３ｂとがバリア層１５で覆われた状態とする。   In order to manufacture this electronic device, first, by performing the steps of FIGS. 3A to 3B described in the first embodiment, as shown in FIG. It is assumed that the upper surface 13a and the side surface 13b are covered with the barrier layer 15.

次に、図７（ｂ）に示すように、CMP法によりバリア層１５を研磨することにより、第１の電極１３の上面１３ａからバリア層１５を除去する。   Next, as shown in FIG. 7B, the barrier layer 15 is removed from the upper surface 13 a of the first electrode 13 by polishing the barrier layer 15 by the CMP method.

そのCMPで使用するスラリとして、本実施形態では、第１の電極１３のエッチングレートがバリア層１５のエッチングレートよりも速くなるスラリを使用する。第１の電極１３の材料が銅であり、バリア層１５の材料がシリカフィラーを含有するエポキシ樹脂の場合、そのようなスラリとしては二酸化珪素粒と過酸化アンモニウムを含むスラリがある。   In this embodiment, as the slurry used in the CMP, a slurry in which the etching rate of the first electrode 13 is faster than the etching rate of the barrier layer 15 is used. When the material of the first electrode 13 is copper and the material of the barrier layer 15 is an epoxy resin containing a silica filler, such a slurry includes a slurry containing silicon dioxide particles and ammonium peroxide.

そのスラリのうち、二酸化珪素粒は研磨剤として機能し、過酸化アンモニウムは銅に対する酸化剤として機能する。   Of the slurry, the silicon dioxide particles function as an abrasive and the ammonium peroxide functions as an oxidizing agent for copper.

このようなスラリを使用すると、第１の電極１３の方がバリア層１５よりも速く研磨されるため、第１の電極１３の高さH1がバリア層１５の高さH2よりも自動的に低くなる。 When such a slurry is used, the first electrode 13 is polished faster than the barrier layer 15, so that the height H 1 of the first electrode 13 is automatically higher than the height H 2 of the barrier layer 15. It becomes low.

その結果、第１実施形態のように第１の電極１３の高さを低くするために行われるイオンミリング（図４（ａ）参照）が不要となり、工程の簡略化が図られる。   As a result, the ion milling (see FIG. 4A) performed to reduce the height of the first electrode 13 as in the first embodiment is not necessary, and the process can be simplified.

この後は、第１実施形態で説明した図５（ａ）〜図５（ｃ）の工程を行うことにより、図７（ｃ）に示す電子装置２５の基本構造を完成させる。   Thereafter, the basic structure of the electronic device 25 shown in FIG. 7C is completed by performing the steps of FIGS. 5A to 5C described in the first embodiment.

以上説明した本実施形態によれば、図７（ｂ）に示したように、CMPのスラリによるエッチングレートの違いを利用することにより、第１の電極１３の上面１３ａの露出と高さH1の低下とを一工程で済ますことができる。 According to the present embodiment described above, as shown in FIG. 7B, the exposure and height H 1 of the upper surface 13a of the first electrode 13 are utilized by utilizing the difference in the etching rate due to the CMP slurry. Can be reduced in one step.

これにより、電子装置２５の製造工程を簡略化してその製造コストを低減することができる。   Thereby, the manufacturing process of the electronic device 25 can be simplified and the manufacturing cost can be reduced.

（第３実施形態）
第１実施形態と第２実施形態では、複数の第１の電極１３同士がバリア層１５によって電気的に接続されるのを防止するため、バリア層１５の材料として絶縁性材料を使用した。 (Third embodiment)
In the first embodiment and the second embodiment, an insulating material is used as the material of the barrier layer 15 in order to prevent the plurality of first electrodes 13 from being electrically connected by the barrier layer 15.

これに対し、本実施形態では、バリア層１５の材料として金属等の導電性材料を使用することが可能な電子装置の製造方法について説明する。   On the other hand, in the present embodiment, a method for manufacturing an electronic device capable of using a conductive material such as metal as the material of the barrier layer 15 will be described.

図８〜図１０は、本実施形態に係る電子装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態で説明したのと同じ符号を付し、以下ではその説明を省略する。   8 to 10 are cross-sectional views of the electronic device according to the present embodiment during manufacture. In these drawings, the same elements as those described in the first embodiment are denoted by the same reference numerals as those described in the first embodiment, and description thereof is omitted below.

まず、図８（ａ）に示すように、第１の電子部品１１として用意した半導体素子の上面１１ａにフォトレジストを塗布し、それを露光、現像してマスク層２７を形成する。そのマスク層２７は、第１の電極パッド１２の各々が露出する複数の開口２７ａを備える。   First, as shown in FIG. 8A, a photoresist is applied to the upper surface 11a of the semiconductor element prepared as the first electronic component 11, and the mask layer 27 is formed by exposing and developing the photoresist. The mask layer 27 includes a plurality of openings 27a through which the first electrode pads 12 are exposed.

次いで、図８（ｂ）に示すように、マスク層２７の上面と開口２７ａの内面に、スパッタ法でバリア層１５としてニッケル膜を約１μm〜２μm程度の厚さに形成する。   Next, as shown in FIG. 8B, a nickel film is formed as a barrier layer 15 on the upper surface of the mask layer 27 and the inner surface of the opening 27a to a thickness of about 1 μm to 2 μm by sputtering.

バリア層１５の材料としては、アルゴンのイオンミリングにおけるエッチングレートが銅のそれよりも遅い材料を使用するのが好ましい。そのような材料としては、上記の二ニッケルの他、チタンもある。   As the material of the barrier layer 15, it is preferable to use a material whose etching rate in argon ion milling is slower than that of copper. As such a material, there is titanium in addition to the above-mentioned nickel.

更に、バリア層１５の成膜方法もスパッタ法に限定されず、蒸着法によりバリア層１５を形成してもよい。   Furthermore, the method for forming the barrier layer 15 is not limited to the sputtering method, and the barrier layer 15 may be formed by an evaporation method.

次に、図８（ｃ）に示すように、バリア層１５を給電層にしながら電解めっきにより開口２７ａを銅膜で埋め込み、各開口２７ａ内に銅を材料とする第１の電極１３を形成する。   Next, as shown in FIG. 8C, the opening 27a is filled with a copper film by electrolytic plating while using the barrier layer 15 as a power feeding layer, and the first electrode 13 made of copper is formed in each opening 27a. .

続いて、図９（ａ）に示すように、切削バイト１７を利用してマスク層２７上の不要な銅膜とバリア層１５とを切削することにより、その銅膜とバリア層１５とをマスク層２７の上面２７ｂから除去する。   Subsequently, as shown in FIG. 9A, the unnecessary copper film and the barrier layer 15 on the mask layer 27 are cut using the cutting tool 17 to mask the copper film and the barrier layer 15. The upper surface 27b of the layer 27 is removed.

次に、図９（ｂ）に示すように、酸素プラズマを用いるアッシングでマスク層２７を除去する。なお、薬液を用いたウェットプロセスによってマスク層２７を除去してもよい。   Next, as shown in FIG. 9B, the mask layer 27 is removed by ashing using oxygen plasma. Note that the mask layer 27 may be removed by a wet process using a chemical solution.

そして、図９（ｃ）に示すように、アルゴンイオンを用いるイオンミリングによって第１の電極１３の上面１３ａをエッチングする。   Then, as shown in FIG. 9C, the upper surface 13a of the first electrode 13 is etched by ion milling using argon ions.

本実施形態においてバリア層１５の材料として使用するニッケルやチタンは、第１の電極１３の材料である銅よりもエッチングレートが遅いため、本工程では第１の電極１３が優先的にエッチングされてその高さH1がバリア層１５の高さH2よりも低くなる。これらの高さの差ΔH（＝H2−H1）は、第１実施形態と同様に１μm〜２μm程度である。 In this embodiment, nickel or titanium used as the material of the barrier layer 15 has a slower etching rate than copper, which is the material of the first electrode 13, and therefore the first electrode 13 is preferentially etched in this step. The height H 1 is lower than the height H 2 of the barrier layer 15. The difference ΔH (= H 2 −H 1 ) between these heights is about 1 μm to 2 μm as in the first embodiment.

この後は、第１実施形態で説明した図５（ａ）〜図５（ｃ）の工程を行うことにより、図１０に示す電子装置３０の基本構造を完成させる。   Thereafter, the basic structure of the electronic device 30 shown in FIG. 10 is completed by performing the steps of FIGS. 5A to 5C described in the first embodiment.

以上説明した本実施形態によれば、図９（ａ）の工程でマスク層２７の上面２７ａからバリア層１５を除去する。そのため、バリア層１５として導電性のある金属層を形成しても、複数の第１の電極１３の同士がバリア層１５によって電気的に接続されることがなく、第１実施形態よりもバリア層１５の材料の選択の幅を増やすことができる。   According to the present embodiment described above, the barrier layer 15 is removed from the upper surface 27a of the mask layer 27 in the step of FIG. Therefore, even if a conductive metal layer is formed as the barrier layer 15, the plurality of first electrodes 13 are not electrically connected to each other by the barrier layer 15, and the barrier layer is more than the first embodiment. The range of selection of 15 materials can be increased.

（第４実施形態）
本実施形態では、各電子部品の間に封止樹脂を備えた電子装置の製造方法について説明する。 (Fourth embodiment)
In the present embodiment, a method for manufacturing an electronic device including a sealing resin between electronic components will be described.

図１１〜図１２は、本実施形態に係る電子装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。   11 to 12 are cross-sectional views of the electronic device according to the present embodiment during manufacture. In these drawings, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.

最初に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。   First, steps required until a sectional structure shown in FIG.

まず、第１実施形態で説明した図３（ａ）〜（ｂ）の工程を行うことにより、第１の電子部品１１として供される半導体素子の上側全面にバリア層１５が形成された状態とする。   First, by performing the steps of FIGS. 3A to 3B described in the first embodiment, the barrier layer 15 is formed on the entire upper surface of the semiconductor element used as the first electronic component 11. To do.

次いで、バリア層１５の上に第１の樹脂３１として熱硬化性の樹脂を塗布し、その第１の樹脂３１によって隣接する第１の電極１３の間の隙間を埋めた後、第１の樹脂３１を８０℃〜２００℃程度の温度に加熱して半硬化の状態とする。   Next, after applying a thermosetting resin as the first resin 31 on the barrier layer 15 and filling the gap between the adjacent first electrodes 13 with the first resin 31, the first resin 31 is heated to a temperature of about 80 ° C. to 200 ° C. to be in a semi-cured state.

第１の樹脂３１の材料は特に限定されないが、本実施形態ではエポキシ樹脂やベンゾシクロブテン等の熱硬化性樹脂を第１の樹脂３１として使用する。   The material of the first resin 31 is not particularly limited, but in the present embodiment, a thermosetting resin such as an epoxy resin or benzocyclobutene is used as the first resin 31.

次に、図１１（ｂ）に示すように、切削バイト１７を利用して第１の樹脂３１とバリア層１５の各々を切削することにより第１の電極１３の上面１３ａを露出させると共に、第１の電極１３の横のみに第１の樹脂３１を残す。   Next, as shown in FIG. 11B, the first resin 31 and the barrier layer 15 are cut by using the cutting tool 17 to expose the upper surface 13a of the first electrode 13, and the first The first resin 31 is left only on the side of the first electrode 13.

その切削の際、第１の樹脂３１は半硬化の状態となっているため、切削バイト１７で第１の樹脂３１を容易に切削できると共に、切削後の第１の樹脂３１が流動して第１の電極１３の上面１３ａを覆うのを防止できる。   At the time of the cutting, the first resin 31 is in a semi-cured state. Therefore, the first resin 31 can be easily cut with the cutting tool 17 and the first resin 31 after the cutting flows. It is possible to prevent the upper surface 13a of one electrode 13 from being covered.

次いで、図１１（ｃ）に示すように、アルゴンイオンを用いるイオンミリングによって第１の電極１３をエッチングする。第１実施形態で説明したように、そのイオンミリングにおける第１の電極１３のエッチングレートはバリア層１５のそれよりも速い。よって、このようにイオンミリングを行うことで、第１の電子部品１１の主面１１ａから測った第１の電極１３の高さH1がバリア層１５の高さH2よりも低くなる。これらの高さの差ΔH（＝H2−H1）は、第１実施形態と同様に、１μm〜２μm程度とされる。 Next, as shown in FIG. 11C, the first electrode 13 is etched by ion milling using argon ions. As described in the first embodiment, the etching rate of the first electrode 13 in the ion milling is faster than that of the barrier layer 15. Therefore, by performing ion milling in this way, the height H 1 of the first electrode 13 measured from the main surface 11 a of the first electronic component 11 becomes lower than the height H 2 of the barrier layer 15. The height difference ΔH (= H 2 −H 1 ) is set to about 1 μm to 2 μm as in the first embodiment.

なお、そのイオンミリングでは第１の樹脂３１の上面もエッチングされてその高さが若干低下する。   In the ion milling, the upper surface of the first resin 31 is also etched and its height is slightly reduced.

以上により、第１の電子部品１１として供される半導体素子に対する処理を終える。   Thus, the process for the semiconductor element provided as the first electronic component 11 is completed.

次に、図１２（ａ）に示すように、第１の電子部品１１との接続の対象となる第２の電子部品２１として樹脂基材２２を備えた配線基板を用意する。   Next, as shown to Fig.12 (a), the wiring board provided with the resin base material 22 as the 2nd electronic component 21 used as the object of the connection with the 1st electronic component 11 is prepared.

第１実施形態で説明したように、第２の電子部品２１の主面２１ａには複数の第２の電極パッド２３が設けられており、各々の第２の電極パッド２３の上には銅を材料とする第２の電極２４が形成される。   As described in the first embodiment, a plurality of second electrode pads 23 are provided on the main surface 21 a of the second electronic component 21, and copper is formed on each second electrode pad 23. A second electrode 24 is formed as a material.

次に、図１２（ｂ）に示す断面構造を得るまでの工程について説明する。   Next, steps required until a sectional structure shown in FIG.

まず、第２の電子部品２１の上側全面に第２の樹脂３２としてエポキシ樹脂やベンゾシクロブテン等の熱硬化性樹脂を塗布し、第２の樹脂３２により隣接する第２の電極２４の間の隙間を埋める。   First, a thermosetting resin such as an epoxy resin or benzocyclobutene is applied as the second resin 32 to the entire upper surface of the second electronic component 21, and the second resin 32 is used between the adjacent second electrodes 24. Fill the gap.

そして、第２の樹脂３２を８０℃〜２００℃程度の温度に加熱して半硬化の状態とした後、切削バイト１７を利用して第２の樹脂３２を切削することにより第２の電極２４の上面２４ａを露出させると共に、第２の電極２４の横のみに第２の樹脂３２を残す。   Then, after the second resin 32 is heated to a temperature of about 80 ° C. to 200 ° C. to be in a semi-cured state, the second resin 32 is cut using the cutting tool 17 to thereby form the second electrode 24. The second resin 32 is left only on the side of the second electrode 24.

本工程では、予め第２の樹脂３２を半硬化の状態としたため、切削バイト１７で第２の樹脂３２を容易に切削できると共に、切削後の第２の樹脂３２が流動して第２の電極２４の上面２４ａを覆うのを防止できる。   In this step, since the second resin 32 is in a semi-cured state in advance, the second resin 32 can be easily cut with the cutting tool 17, and the second resin 32 after the cutting flows to the second electrode. It is possible to prevent the upper surface 24a of 24 from being covered.

次いで、図１２（ｃ）に示すように、前述の第１の電子部品１１を再び用意する。そして、不図示のフリップチップボンダに第１の電子部品１１をセットし、第１の電極１３と第２の電極２４との位置合わせを行う。   Next, as shown in FIG. 12C, the first electronic component 11 described above is prepared again. Then, the first electronic component 11 is set in a flip chip bonder (not shown), and the first electrode 13 and the second electrode 24 are aligned.

これ以降は、第１の電極１３と第２の電極２４とを熱圧着する工程に移る。   Thereafter, the process proceeds to the step of thermocompression bonding the first electrode 13 and the second electrode 24.

図１３（ａ）、（ｂ）は、第１の電極１３と第２の電極２４の熱圧着時の拡大断面図である。   13A and 13B are enlarged cross-sectional views of the first electrode 13 and the second electrode 24 at the time of thermocompression bonding.

まず、図１３（ａ）に示すように、前述のフリップチップボンダからの熱によって第１の電極１３と第２の電極２４の各々を２００℃〜３００℃程度の温度に加熱しながら、第２の電子部品２１に向けて第１の電子部品１１を押圧する。このとき第１の電子部品１１の全体に加える荷重は、例えば１０kg〜２０kgとする。   First, as shown in FIG. 13A, the second electrode 24 and the second electrode 24 are heated to a temperature of about 200 ° C. to 300 ° C. by the heat from the above-described flip chip bonder. The first electronic component 11 is pressed toward the electronic component 21. At this time, the load applied to the entire first electronic component 11 is, for example, 10 kg to 20 kg.

そして、その押圧を更に続けることで、図１３（ｂ）に示すように、第１の電極１３と第２の電極２４の各々を接合界面Cを介して互いに接合する。   Then, by further continuing the pressing, each of the first electrode 13 and the second electrode 24 is bonded to each other via the bonding interface C as shown in FIG.

このとき、バリア層１５の先端１５ａが第２の電極２４の上面に食い込むことで、第１実施形態で説明したのと同じ理由により、接合界面Cの全域において均一な接合強度が得られるようになる。   At this time, the tip 15a of the barrier layer 15 bites into the upper surface of the second electrode 24 so that uniform bonding strength can be obtained over the entire area of the bonding interface C for the same reason as described in the first embodiment. Become.

更に、本実施形態では、このように第１の電極１３と第２の電極２４とが接合するのと同時に、第１の樹脂３１と第２の樹脂３２の各々によって第１の電子部品１１と第２の電子部品２１との間の隙間を充填することができる。   Furthermore, in the present embodiment, the first electronic component 11 and the second resin 32 are bonded to the first electronic component 11 and the second resin 32 at the same time as the first electrode 13 and the second electrode 24 are joined as described above. A gap between the second electronic component 21 can be filled.

また、第１の電極１３と第２の電極２４の加熱温度（２００℃〜３００℃）は、第１の樹脂３１と第２の樹脂３２の各々の熱硬化温度（１５０℃〜２５０℃）よりも高いため、本工程では第１の樹脂３１と第２の樹脂３２も熱硬化させることができる。   Further, the heating temperature (200 ° C. to 300 ° C.) of the first electrode 13 and the second electrode 24 is higher than the thermosetting temperature (150 ° C. to 250 ° C.) of each of the first resin 31 and the second resin 32. Therefore, in this step, the first resin 31 and the second resin 32 can also be thermoset.

これにより、第１の樹脂３１と第２の樹脂３２を熱硬化させる工程を別途行わなくても、第１の電極１３と第２の電極２４との熱圧着と同時に第１の電子部品１１と第２の電子部品２１の接続強度を補強することができ、工程の簡略化が図られる。   Thus, the first electronic component 11 and the first electrode 13 and the second electrode 24 can be simultaneously bonded to the first electronic component 11 without performing the step of thermosetting the first resin 31 and the second resin 32 separately. The connection strength of the second electronic component 21 can be reinforced, and the process can be simplified.

しかも、第２の電極２４に食い込んだバリア層１５の先端１５ａが、接合界面Cに第１の樹脂３１と第２の樹脂３２が侵入するのを防止するように機能するため、接合界面Cにこれらの樹脂が介在する危険性が低減される。特に、半硬化の第１の樹脂３１や第２の樹脂３２は、熱硬化温度に達する前にその流動性が一旦高まるという性質があるので、先端１５ａによりその流れを阻止する実益がある。   In addition, the tip 15a of the barrier layer 15 that has bitten into the second electrode 24 functions to prevent the first resin 31 and the second resin 32 from entering the bonding interface C. The risk of these resins intervening is reduced. In particular, the semi-cured first resin 31 and the second resin 32 have a property that their fluidity is temporarily increased before reaching the thermosetting temperature, and therefore there is an actual benefit of preventing the flow by the tip 15a.

この結果、第１の樹脂３１と第２の樹脂３２が接合界面Cに介在することで生じる接合不良を防止でき、第１の電極１３と第２の電極２４の接続信頼性を維持することができる。   As a result, it is possible to prevent poor bonding that occurs when the first resin 31 and the second resin 32 are present at the bonding interface C, and to maintain the connection reliability between the first electrode 13 and the second electrode 24. it can.

図１４は、本工程を終了後の第１の電子部品１１と第２の電子部品２１の断面図である。以上により、第１の電子部品１１と第２の電子部品２１とを接続してなる電子装置３９の基本構造が完成する。   FIG. 14 is a cross-sectional view of the first electronic component 11 and the second electronic component 21 after the completion of this process. As described above, the basic structure of the electronic device 39 formed by connecting the first electronic component 11 and the second electronic component 21 is completed.

上記した本実施形態では、第１の電子部品１１と第２の電子部品１３との間の狭い隙間に第１の樹脂３１と第２の樹脂３２とを充填することができ、第１の電子部品１１と第２の電子部品１３との接続強度を補強できる。   In the present embodiment described above, the first resin 31 and the second resin 32 can be filled in the narrow gap between the first electronic component 11 and the second electronic component 13, and the first electronic The connection strength between the component 11 and the second electronic component 13 can be reinforced.

更に、図１３（ｂ）に示したように、第１の樹脂３１と第２の樹脂３２が接合界面Cに流入するのをバリア層１５の先端１５ａによって阻止できるので、接合界面Cに樹脂が介在する危険性を低減して、第１の電極１３と第２の電極２４の接続信頼性を維持できる。   Further, as shown in FIG. 13B, since the first resin 31 and the second resin 32 can be prevented from flowing into the bonding interface C by the tip 15a of the barrier layer 15, the resin is bonded to the bonding interface C. The risk of interposition can be reduced, and the connection reliability between the first electrode 13 and the second electrode 24 can be maintained.

なお、本実施形態は上記に限定されない。例えば、上記では図１４のように第１の電子部品１１側にバリア層１５を形成したが、図１５のように第２の電子部品２１側にバリア層１５を形成するようにしてもよい。これについては前述の第１〜第３実施形態でも同様である。   Note that the present embodiment is not limited to the above. For example, in the above description, the barrier layer 15 is formed on the first electronic component 11 side as shown in FIG. 14, but the barrier layer 15 may be formed on the second electronic component 21 side as shown in FIG. The same applies to the first to third embodiments described above.

（第５実施形態）
前述の第１〜第４実施形態では、第１の電子部品１１として半導体素子を使用し、第２の電子部品２１として樹脂基材２２を備えた配線基板を使用した。 (Fifth embodiment)
In the first to fourth embodiments described above, a semiconductor element is used as the first electronic component 11, and a wiring board including the resin base material 22 is used as the second electronic component 21.

本実施形態では、第１の電子部品１１と第２の電子部品２１の様々な例について説明する。   In the present embodiment, various examples of the first electronic component 11 and the second electronic component 21 will be described.

（第１例）
図１６は、第１例に係る電子装置５０の断面図である。なお、図１６において、第１〜第４実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 (First example)
FIG. 16 is a cross-sectional view of the electronic device 50 according to the first example. In FIG. 16, the same elements as those described in the first to fourth embodiments are denoted by the same reference numerals as those in these embodiments, and the description thereof is omitted below.

この電子装置５０は、配線基板４９と、その上に積層された第１〜第３の電子部品４１〜４３とを有する。   The electronic device 50 includes a wiring board 49 and first to third electronic components 41 to 43 stacked thereon.

第１〜第３の電子部品４１〜４３は、いずれもシリコン基板にトランジスタ等の素子を集積形成してなる半導体素子である。   Each of the first to third electronic components 41 to 43 is a semiconductor element formed by integrating elements such as transistors on a silicon substrate.

このうち、第１の電子部品４１と第２の電子部品４２は、各々の第１の電極１３と第２の電極２４を接続してなり、その接続には第３実施形態で説明した熱圧着が用いられ、前述の第１の樹脂３１と第２の樹脂３２によってその接続強度が補強される。   Among these, the first electronic component 41 and the second electronic component 42 are formed by connecting the first electrode 13 and the second electrode 24, and the thermocompression bonding described in the third embodiment is used for the connection. The connection strength is reinforced by the first resin 31 and the second resin 32 described above.

また、第２の電子部品４２と第３の電子部品４３との接続態様もこれと同じである。   Further, the connection mode between the second electronic component 42 and the third electronic component 43 is the same.

なお、第２の電子部品４２と第３の電子部品４３には、各々の表面側と裏面側とを電気的に接続するための貫通導体４４が設けられる。その貫通導体４４の材料としては、第１の電極１３と第２の電極２４と同様に銅を使用し得る。   The second electronic component 42 and the third electronic component 43 are provided with through conductors 44 for electrically connecting the front surface side and the back surface side. As the material of the through conductor 44, copper can be used similarly to the first electrode 13 and the second electrode 24.

一方、第３の電子部品４３は、配線基板４９と対向する第１の電極パッド４７を有しており、その第１の電極パッド４７には第１のはんだバンプ４８が接合される。   On the other hand, the third electronic component 43 has a first electrode pad 47 facing the wiring substrate 49, and a first solder bump 48 is bonded to the first electrode pad 47.

配線基板４９は樹脂を材料とするものであって、第３の電子部品４３と対向する主面には第２の電極パッド５１が設けられ、その第２の電極パッド５１に前述の第１のはんだバンプ４８が接合される。   The wiring board 49 is made of a resin, and a second electrode pad 51 is provided on the main surface facing the third electronic component 43, and the first electrode described above is provided on the second electrode pad 51. Solder bumps 48 are joined.

なお、配線基板４９と第３の電子部品４３との間にはアンダーフィル樹脂５４が充填されており、これにより配線基板４９と第３の電子部品４３との接続強度が補強される。   An underfill resin 54 is filled between the wiring board 49 and the third electronic component 43, thereby reinforcing the connection strength between the wiring board 49 and the third electronic component 43.

そして、配線基板４９の他方の主面には第３の電極パッド５２が設けられており、当該第３の電極パッド５１には外部接続端子として機能する第２のはんだバンプ５３が接合される。   A third electrode pad 52 is provided on the other main surface of the wiring substrate 49, and a second solder bump 53 that functions as an external connection terminal is bonded to the third electrode pad 51.

このような電子装置５０によれば、第１〜第４実施形態と同様に、バリア層１５によって第１の電極１３と第２の電極２４との接合強度が高められる。   According to such an electronic device 50, the bonding strength between the first electrode 13 and the second electrode 24 is increased by the barrier layer 15 as in the first to fourth embodiments.

更に、第１〜第３の電子部品４１〜４３を高さ方向に積層することにより、サーバやパーソナルコンピュータにおける実装密度の向上にも資することができる。   Furthermore, by stacking the first to third electronic components 41 to 43 in the height direction, it is possible to contribute to an improvement in mounting density in a server or a personal computer.

（第２例）
図１７は、第２例に係る電子装置６０の断面図である。なお、図１７において、第１〜第４実施形態や第１例で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。 (Second example)
FIG. 17 is a cross-sectional view of an electronic device 60 according to the second example. In FIG. 17, the same elements as those described in the first to fourth embodiments and the first example are denoted by the same reference numerals, and description thereof is omitted below.

この電子装置６０は、第１例で説明した配線基板４９の上に、第１〜第３の電子部品７１〜７３を備える。   The electronic device 60 includes first to third electronic components 71 to 73 on the wiring board 49 described in the first example.

第１の電子部品７１と第２の電子部品７２は、いずれもシリコン基板にトランジスタ等の素子を集積形成してなる半導体素子である。また、第３の電子部品７３は、シリコンを材料とするインターポーザであって、前述の第１の電子部品７１や第２の電子部品７２の各々の電極ピッチを配線基板４９のそれに整合させる配線基板として機能する。   Each of the first electronic component 71 and the second electronic component 72 is a semiconductor element formed by integrating elements such as transistors on a silicon substrate. Further, the third electronic component 73 is an interposer made of silicon, and a wiring substrate that matches the electrode pitch of each of the first electronic component 71 and the second electronic component 72 with that of the wiring substrate 49. Function as.

そして、第１の電子部品７１と第３の電子部品７３は、各々の第１の電極１３と第２の電極２４を接続してなり、その接続には第３実施形態で説明した熱圧着が用いられ、前述の第１の樹脂３１と第２の樹脂３２によってその接続強度が補強される。   The first electronic component 71 and the third electronic component 73 are formed by connecting the first electrode 13 and the second electrode 24, and the thermocompression described in the third embodiment is used for the connection. Used, the connection strength is reinforced by the first resin 31 and the second resin 32 described above.

なお、第２の電子部品７２と第３の電子部品７３との接続態様もこれと同じである。   In addition, the connection aspect of the 2nd electronic component 72 and the 3rd electronic component 73 is also the same.

一方、第３の電子部品７３は、その表面側と裏面側とを電気的に接続するための貫通導体７７を有する。更に、第３の電子部品７３において、配線基板４９と対向する主面には第１の電極パッド８１が設けられており、その第１の電極パッド８１に第１のはんだバンプ４８が接合される。   On the other hand, the 3rd electronic component 73 has the penetration conductor 77 for electrically connecting the surface side and the back surface side. Further, in the third electronic component 73, a first electrode pad 81 is provided on the main surface facing the wiring substrate 49, and the first solder bump 48 is bonded to the first electrode pad 81. .

そして、その第１のはんだバンプ４８は、第１例と同様に、配線基板４９の第２の電極パッド５１に接合される。   Then, the first solder bump 48 is bonded to the second electrode pad 51 of the wiring board 49 as in the first example.

本実施形態に係る電子装置６０によれば、前述の第１例と同様にバリア層１５によって第１の電極１３と第２の電極２４との接合強度を高めることができる。そして、シリコンインターポーザとして供される第３の電子部品７３の上に二つの電子部品７１、７２を実装することにより、電子装置６０の高性能化を実現することもできる。   According to the electronic device 60 according to the present embodiment, the bonding strength between the first electrode 13 and the second electrode 24 can be increased by the barrier layer 15 as in the first example. Further, by mounting the two electronic components 71 and 72 on the third electronic component 73 provided as a silicon interposer, it is possible to achieve high performance of the electronic device 60.

以上説明した各実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed for each embodiment described above.

（付記１） 第１の電子部品の主面に設けられた第１の電極の側面を、該第１の電極の高さよりも高いバリア層で覆う工程と、
第２の電子部品の主面に設けられた第２の電極に前記バリア層の先端が当接した状態で、前記第１の電極と前記第２の電極とを熱圧着する工程と、
を有することを特徴とする電子装置の製造方法。 (Additional remark 1) The process of covering the side surface of the 1st electrode provided in the main surface of the 1st electronic component with the barrier layer higher than the height of the 1st electrode,
Thermocompression bonding the first electrode and the second electrode with the tip of the barrier layer in contact with the second electrode provided on the main surface of the second electronic component;
A method for manufacturing an electronic device, comprising:

（付記２） 前記バリア層の横に第１の樹脂を塗布する工程と、
前記第２の電極の横に第２の樹脂を塗布する工程とを更に有し、
前記第１の電極と前記第２の電極とを熱圧着する工程において、前記第１の電子部品と前記第２の電子部品との間の隙間を前記第１の樹脂と前記第２の樹脂で充填することを特徴とする付記１に記載の電子装置の製造方法。 (Additional remark 2) The process of apply | coating 1st resin beside the said barrier layer,
Applying a second resin beside the second electrode;
In the step of thermocompression bonding the first electrode and the second electrode, a gap between the first electronic component and the second electronic component is formed by the first resin and the second resin. The manufacturing method of the electronic device according to attachment 1, wherein filling is performed.

（付記３） 前記第１の樹脂と前記第２の樹脂の各々として熱硬化性の樹脂を使用し、かつ、前記第１の電極と前記第２の電極とを熱圧着する工程において、前記第１の樹脂と前記第２の樹脂の各々の熱硬化温度よりも高い温度に前記第１の電極と前記第２の電極を加熱することを特徴とする付記２に記載の電子装置の製造方法。   (Supplementary Note 3) In the step of using a thermosetting resin as each of the first resin and the second resin and thermocompression bonding the first electrode and the second electrode, The method of manufacturing an electronic device according to appendix 2, wherein the first electrode and the second electrode are heated to a temperature higher than the thermosetting temperature of each of the first resin and the second resin.

（付記４） 前記第１の電極の前記側面を前記バリア層で覆う工程は、
前記第１の電極の上面と前記側面に前記バリア層を形成する工程と、
前記第１の電極の前記上面から前記バリア層を除去し、該上面を露出させる工程と、
露出した前記上面をエッチングすることにより、前記第１の電極の高さを前記バリア層の高さよりも低くする工程とを有することを特徴とする付記１乃至付記３のいずれかに記載の電子装置の製造方法。 (Supplementary Note 4) The step of covering the side surface of the first electrode with the barrier layer includes:
Forming the barrier layer on the top and side surfaces of the first electrode;
Removing the barrier layer from the top surface of the first electrode and exposing the top surface;
The electronic device according to any one of appendices 1 to 3, further comprising: etching the exposed upper surface to lower the height of the first electrode than the height of the barrier layer. Manufacturing method.

（付記５） 前記第１の電極の前記側面を前記バリア層で覆う工程は、
前記第１の電極の上面と前記側面に前記バリア層を形成する工程と、
前記第１の電極のエッチングレートが前記バリア層のエッチングレートよりも速くなるスラリを用いてCMP(Chemical Mechanical Polishing)法で前記バリア層を研磨することにより、前記第１の電極の前記上面から前記バリア層を除去する工程とを有することを特徴とする付記１乃至付記３のいずれかに記載の電子装置の製造方法。 (Supplementary Note 5) The step of covering the side surface of the first electrode with the barrier layer includes:
Forming the barrier layer on the top and side surfaces of the first electrode;
By polishing the barrier layer by a CMP (Chemical Mechanical Polishing) method using a slurry in which the etching rate of the first electrode is faster than the etching rate of the barrier layer, the upper surface of the first electrode is removed from the upper surface. The method for manufacturing an electronic device according to any one of appendix 1 to appendix 3, further comprising a step of removing the barrier layer.

（付記６） 前記第１の電極の前記側面を前記バリア層で覆う工程は、
前記第１の電子部品の前記主面に、開口を備えたマスク層を形成する工程と、
前記マスク層の上面と前記開口の内面に前記バリア層として金属層を形成する工程と、
前記バリア層を給電層にする電解めっきにより、前記開口内の前記金属層上に前記第１の電極を形成する工程と、
前記第１の電極を形成した後、前記マスク層の前記上面から前記バリア層を除去する工程と、
前記上面から前記バリア層を除去した後、前記第１の電極の前記上面をエッチングすることにより、前記第１の電極の高さを前記バリア層の高さよりも低くする工程とを有することを特徴とする付記１乃至付記３のいずれかに記載の電子装置の製造方法。 (Supplementary Note 6) The step of covering the side surface of the first electrode with the barrier layer includes:
Forming a mask layer having an opening on the main surface of the first electronic component;
Forming a metal layer as the barrier layer on the upper surface of the mask layer and the inner surface of the opening;
Forming the first electrode on the metal layer in the opening by electrolytic plating using the barrier layer as a power feeding layer;
Removing the barrier layer from the top surface of the mask layer after forming the first electrode;
And removing the barrier layer from the upper surface, and then etching the upper surface of the first electrode so that the height of the first electrode is lower than the height of the barrier layer. The manufacturing method of the electronic device according to any one of appendix 1 to appendix 3.

（付記７） 第１の電極が設けられた第１の電子部品と、
前記第１の電極の側面を覆い、かつ、高さが前記第１の電極の高さよりも高いバリア層と、
第２の電極を備えた第２の電子部品とを有し、
前記第１の電極と前記第２の電極の各々が、前記バリア層の先端により前記第２の電極の上面が塑性変形された状態で接合したことを特徴とする電子装置。 (Supplementary note 7) a first electronic component provided with a first electrode;
A barrier layer covering a side surface of the first electrode and having a height higher than the height of the first electrode;
A second electronic component comprising a second electrode,
An electronic device, wherein each of the first electrode and the second electrode is joined in a state in which an upper surface of the second electrode is plastically deformed by a tip of the barrier layer.

（付記８） 前記第１の電子部品と前記第２の電子部品の一方は、樹脂基材を備えた配線基板であり、他方は半導体素子であることを特徴とする付記７に記載の電子装置。   (Additional remark 8) One of said 1st electronic component and said 2nd electronic component is a wiring board provided with the resin base material, and the other is a semiconductor element, The electronic apparatus of Additional remark 7 characterized by the above-mentioned .

（付記９） 前記第１の電子部品と前記第２の電子部品の一方は、シリコンを材料とするインターポーザであり、他方は半導体素子であることを特徴とする付記７に記載の電子装置。   (Supplementary note 9) The electronic device according to supplementary note 7, wherein one of the first electronic component and the second electronic component is an interposer made of silicon, and the other is a semiconductor element.

（付記１０） 前記第１の電子部品と前記第２の電子部品はいずれも半導体素子であることを特徴とする付記７に記載の電子装置。   (Supplementary note 10) The electronic device according to supplementary note 7, wherein both the first electronic component and the second electronic component are semiconductor elements.

１…半導体素子、２…第１の電極、２ａ…端部、３…第２の電極、４…配線基板、１１…第１の電子部品、１１ａ…主面、１２…第１の電極パッド、１３…第１の電極、１３ａ…上面、１３ｂ…側面、１５…バリア層、１５ａ…先端、１７…切削バイト、２１…第２の電子部品、２１ａ…主面、２２…樹脂基材、２３…第２の電極パッド、２４…第２の電極、２５、３０、３９、５０、６０…電子装置、２７…マスク層、２７ａ…開口、３１…第１の樹脂、３２…第２の樹脂、４１〜４３…第１〜第３の電子部品、４４…貫通導体、４７…第１の電極パッド、４８…第１のはんだバンプ、４９…配線基板、５１…第２の電極パッド、５２…第３の電極パッド、５３…第２のはんだバンプ、５４…アンダーフィル樹脂、７１〜７３…第１〜第３の電子部品、７７…貫通導体、８１…第１の電極パッド。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor element, 2 ... 1st electrode, 2a ... End part, 3 ... 2nd electrode, 4 ... Wiring board, 11 ... 1st electronic component, 11a ... Main surface, 12 ... 1st electrode pad, DESCRIPTION OF SYMBOLS 13 ... 1st electrode, 13a ... Upper surface, 13b ... Side surface, 15 ... Barrier layer, 15a ... Tip, 17 ... Cutting tool, 21 ... Second electronic component, 21a ... Main surface, 22 ... Resin base material, 23 ... 2nd electrode pad, 24 ... 2nd electrode, 25, 30, 39, 50, 60 ... Electronic device, 27 ... Mask layer, 27a ... Opening, 31 ... 1st resin, 32 ... 2nd resin, 41 ˜43... First to third electronic components 44... Penetrating conductor 47... First electrode pad 48 .. first solder bump 49 .. wiring substrate 51 .. second electrode pad 52. Electrode pads, 53... Second solder bumps, 54... Underfill resin, 71 to 73. Electronic components, 77 ... through conductors, 81 ... first electrode pad.

Claims (6)

第１の電子部品の主面に設けられた第１の電極の側面を、該第１の電極の高さよりも高いバリア層で覆う工程と、
第２の電子部品の主面に設けられた第２の電極の上面に前記バリア層の先端が食い込んだ状態で、前記第１の電極と前記第２の電極とを熱圧着する工程と、
を有することを特徴とする電子装置の製造方法。 Covering the side surface of the first electrode provided on the main surface of the first electronic component with a barrier layer higher than the height of the first electrode;
Thermocompression bonding the first electrode and the second electrode in a state in which the tip of the barrier layer bites into the upper surface of the second electrode provided on the main surface of the second electronic component;
A method for manufacturing an electronic device, comprising: 前記バリア層の横に第１の樹脂を塗布する工程と、
前記第２の電極の横に第２の樹脂を塗布する工程とを更に有し、
前記第１の電極と前記第２の電極とを熱圧着する工程において、前記第１の電子部品と前記第２の電子部品との間の隙間を前記第１の樹脂と前記第２の樹脂で充填することを特徴とする請求項１に記載の電子装置の製造方法。 Applying a first resin beside the barrier layer;
Applying a second resin beside the second electrode;
In the step of thermocompression bonding the first electrode and the second electrode, a gap between the first electronic component and the second electronic component is formed by the first resin and the second resin. 2. The method of manufacturing an electronic device according to claim 1, wherein filling is performed. 前記第１の樹脂と前記第２の樹脂の各々として熱硬化性の樹脂を使用し、かつ、前記第１の電極と前記第２の電極とを熱圧着する工程において、前記第１の樹脂と前記第２の樹脂の各々の熱硬化温度よりも高い温度に前記第１の電極と前記第２の電極を加熱することを特徴とする請求項２に記載の電子装置の製造方法。   In the step of using a thermosetting resin as each of the first resin and the second resin, and thermocompression bonding the first electrode and the second electrode, The method for manufacturing an electronic device according to claim 2, wherein the first electrode and the second electrode are heated to a temperature higher than a thermosetting temperature of each of the second resins. 前記第１の電極の前記側面を前記バリア層で覆う工程は、
前記第１の電極の上面と前記側面に前記バリア層を形成する工程と、
前記第１の電極の前記上面から前記バリア層を除去し、該上面を露出させる工程と、
露出した前記上面をエッチングすることにより、前記第１の電極の高さを前記バリア層の高さよりも低くする工程とを有することを特徴とする請求項１乃至請求項３のいずれか一項に記載の電子装置の製造方法。 The step of covering the side surface of the first electrode with the barrier layer includes:
Forming the barrier layer on the top and side surfaces of the first electrode;
Removing the barrier layer from the top surface of the first electrode and exposing the top surface;
4. The method according to claim 1, further comprising: etching the exposed upper surface to make the height of the first electrode lower than the height of the barrier layer. 5. The manufacturing method of the electronic device of description. 第１の電極が設けられた第１の電子部品と、
前記第１の電極の側面を覆い、かつ、高さが前記第１の電極の高さよりも高いバリア層と、
第２の電極を備えた第２の電子部品とを有し、
前記第１の電極と前記第２の電極の各々が、前記バリア層の先端により前記第２の電極の上面が塑性変形された状態で熱圧着したことを特徴とする電子装置。 A first electronic component provided with a first electrode;
A barrier layer covering a side surface of the first electrode and having a height higher than the height of the first electrode;
A second electronic component comprising a second electrode,
An electronic device, wherein each of the first electrode and the second electrode is thermocompression bonded in a state where an upper surface of the second electrode is plastically deformed by a tip of the barrier layer. 前記塑性変形による前記上面の高さの変形量が、第１の電極と前記バリア層との段差以上であることを特徴とする請求項５に記載の電子装置。   The electronic device according to claim 5, wherein an amount of deformation of the height of the upper surface due to the plastic deformation is equal to or greater than a step between the first electrode and the barrier layer.
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