JP5698255B2 - 直交ベクトルを用いたデータ交換装置 - Google Patents

Description

本発明は、例えば、マイクロプロセッサやメモリで発生するような集積回路ユニット間でのデータ交換のデバイス及び方法に関する。

一般に集積回路のユニット間におけるデータ交換は数多くのイニシエータユニットとターゲットユニットとの間で発生する。複数のイニシエータユニットは、それらがターゲットユニットに対する送信のために符号化したデジタルメッセージを送信する。

非特許文献１には従来の技術が説明されている。この文献によれば、送信されるメッセージの複数のビットがウォルシュ（Ｗａｌｓｈ）関数から導出された複数の直交ベクトルのセットを適用することにより符号化され、それから送信のために算術加算される。これらのメッセージは互いに干渉することもなく、ターゲットユニットのレベルで復号化される。

シン ワン等（Xin Wang et al.）著"ＣＤＭＡ技術のネットワーク−オンチップへの適用（Applying CDMA technique to Network-on-Chip）"，超大規模集積（ＶＬＳＩ）システムについてのＩＥＥＥトランザクション（IEEE Transactions on very large scale integration (VLSI) systems），ＩＥＥＥサービスセンタ，ピスカタウェイ（Piscataway），ニュージャージー州、ＵＳＡ，第１５巻第１０号、２００７年１０月、１０９１〜１１００頁

本願の発明者は従来技術の改良を目的とし、本発明の目的の１つは従来技術の不都合な部分の全て、或いは、その一部を克服することにある。例えば、本願の発明者は従来技術の通信時間差（複数のイニシエータユニットがビットをターゲットユニットに送信するのに必要なクロックサイクルの数）を減少させることを試みた。また、本願の発明者は従来の回路に要求されていたシリコン表面積を削減することを試みた。

従って、本発明の実施例では、集積回路の複数の第１のユニットから前記集積回路の少なくとも１つの第２のユニットにメッセージを送信する方法であって、前記複数の第１のユニットは第１のデジタルメッセージを第２のデジタルメッセージに変換し、前記複数の第１のユニットの前記第２のメッセージが付加され、前記少なくとも１つの第２のユニットに送信されることを特徴とする方法を提供する。前記第１のメッセージの前記第２のメッセージへの変換は、単位行列の複数の行或いは複数の列から得られる複数のベクトルによる直交変換の適用を含む。

本発明の実施例に従えば、ランクｉの第１のメッセージのビットは、ランクｉの第２のメッセージのｎビットワードに、
ａ）ランクｎの単位行列の行或いは列から得られるベクトルを適用して、ランクｉの前記第１のメッセージの前記ビットを中間的なｎビットワードに変換する工程と、
ｂ）前記中間的なｎビットワードのランクｉのビットを値“０”で置換することにより、ランクｉの前記第２のメッセージのｎビットワードを取得する工程とにより、
変換される。

本発明の実施例に従えば、前記単位行列のランクｎは、前記第１のメッセージの数に等しい。

本発明の実施例に従えば、ランクｉの前記第１のメッセージのビットｂ_iに関し、ｉは１からｐまでの値をもち、前記第２のメッセージはｎビットｂ_ijを含み、ｊは１からｎまでの値をもち、ランクｉの前記第２のメッセージにおいてｂ_ijの位置を示し、各ビットｂ_ijは時刻ｔ_jにおいて提供され、各時刻ｔ_jについて、ビットｂ_ijの合計Ｓ_jは、式：Ｓ_j＝Σ^i=p _i=1ｂ_ijに従って計算され、前記第２のユニットに提供される。

本発明の実施例に従えば、複数の合計Ｓ_jが、前記第２のユニットで復号化されて前記第１のメッセージの複数のビットｂ_iを復元し、
複数の合計Ｓ_jの復号化は、
ａ）ｊは１からｎの値をもち、同時に送信される複数の第１のメッセージに対応した最初のｐ個の合計Ｓ_jが全て“０”に等しいなら、前記複数の第１のメッセージの複数のビットｂ_iは全て“０”に等しいと規定する工程と、
ｂ）最初のｐ個の合計Ｓ_jが全て等しく、かつ、ゼロ（０）ではないなら、前記複数の第１のメッセージの複数のビットｂ_iは全て“１”に等しいと規定する工程と、
ｃ）最初のｐ個の合計Ｓ_jが全て同じ値をもたないなら、合計Ｓ_iがおそらくは最初のｐ個の合計Ｓ_jによりとられたであろう２つの値の内の大きい方の値に等しいなら、ランクｉのメッセージのビットｂ_iは“０”に等しいと規定し、合計Ｓ_iがおそらくは最初のｐ個の合計Ｓ_jによりとられたであろう２つの値の内の小さい方の値に等しいなら、ビットｂ_iは“１”に等しいと規定する。

本発明の実施例に従えば、前記第１のメッセージの前記第２のメッセージへの変換は、前記第１のメッセージの複数のビットと、前記単位行列の複数の行要素或いは複数の列要素との間の排他的論理和（ＸＯＲ）演算を実行することを含む。

本発明の実施例に従えば、複数のベクトルが第１のユニットに割当てられることと、第１のユニットへの１つ以上のベクトルの割当てが時間により変更されることとの内、少なくともいずれかが実行される。

本発明の実施例に従えば、前記第１のメッセージは並列に処理される複数のビットを含む。

本発明はまた、複数の第１のユニットと相互接続ユニットに接続された少なくとも１つの第２のユニットとを有する集積回路を提供するものである。前記複数の第１のユニットは、第１のメッセージを単位行列の複数の行或いは複数の列から得られる複数のベクトルにより実行される直交変換の適用を含む符号化を行うことにより第２のデジタルメッセージを提供可能であり、前記相互接続ユニットは、前記複数の第１のユニットの前記第２のメッセージを付加し、前記少なくとも１つの第２のユニットに前記付加された前記第２のメッセージを送信することが可能な少なくとも１つの加算器を有する。

本発明の実施例に従えば、前記回路は、ランクｉの第１のメッセージのビットを、ランクｉの第２のメッセージのｎビットワードに変換する手段をさらに有し、
ａ）ランクｎの単位行列の行或いは列から得られるベクトルを適用することにより、ランクｉの第１のメッセージの前記ビットは中間的なｎビットワードに変換され、
ｂ）前記中間的なｎビットワードのランクｉのビットを値“０”で置換することによりランクｉの前記第２のメッセージのｎビットワードを取得する。

本発明の実施例に従えば、前記単位行列の次元ｎは、前記第１のメッセージの数ｐ以上である。

本発明の実施例に従えば、前記第２のユニットは復号化器を有し、
前記復号化器は、
ａ）ｊは１からｎの値をもち、前記相互接続ユニットにより提供され、同時に送信される複数の第１のメッセージに対応した最初のｐ個の合計Ｓ_jが全て“０”に等しいかどうかを判断することが可能な手段と、
ｂ）最初のｐ個の合計Ｓ_jが全て等しく、かつ、ゼロ（０）ではないかどうかを判断することが可能な手段と、
ｃ）最初のｐ個の合計Ｓ_jが全て“０”に等しいなら、前記第１のメッセージの複数のビットｂ_iは全て“０”に等しいと規定することが可能な手段と、
ｄ）最初のｐ個の合計Ｓ_jが全て等しく、かつ、ゼロ（０）ではないなら、前記第１のメッセージの複数のビットｂ_iは全て“０”に等しいと規定することが可能な手段と、
そして、最初のｐ個の合計Ｓ_jが全て同じ値をもたないなら、
ｅ）合計Ｓ_iがおそらくは最初のｐ個の合計Ｓ_jによりとられたであろう２つの値の内の大きい方の値に等しいなら、ランクｉのメッセージのビットｂ_iは“０”に等しいと規定し、合計Ｓ_iがおそらくは最初のｐ個の合計Ｓ_jによりとられたであろう２つの値の内の小さい方の値に等しいなら、ランクｉのビットｂ_iは“１”に等しいと規定する手段と、を有する。

本発明の実施例に従えば、前記第１のメッセージを前記第２のメッセージへ変換することを可能にする手段は、前記第１のメッセージの複数のビットと、前記単位行列の複数の行要素或いは複数の列要素との間の排他的論理和（ＸＯＲ）或いは相補的排他的論理和（ＸＯＲ⁻⁻⁻）演算を実行する。

本発明の実施例に従えば、前記回路は、前記第１のユニットへの複数のベクトルの割当てを時間により変更することと、前記第１のユニットへ複数のベクトルを割当てることとの内、少なくともいずれかを実行可能なコントローラを有する。

本発明の実施例に従えば、前記第１のメッセージは複数のビットを含み、前記回路は、前記第１のメッセージの複数のビットを並列に処理可能な回路を含む。

本発明の前述した目的、特徴、及び利点について、添付図面と共に、次の非限定的な具体的な実施例の説明において詳細に検討する。

本発明に従うメッセージを送信する回路を示す図である。 本発明に従うデコーダの動作を示す図である。

本願の発明者は従来技術の回路の通信時間差を減少させようと試みたので、本願の発明者は（アダマール行列に対応する）ウォルシュ関数に由来する直交ベクトルの使用による通信時間差が２つの因子によるものであることを見出した。

一方で、これらの行列や関数が次数ｎであり、行列の必要なデジタル化のために第１行は他の行に対して線形的に独立ではなく、破棄されねばならないために、ただ（ｎ−１）個のベクトルだけが用いられる。これはバンド幅損失という結果を招き、その損失は、例えば、ｎ＝３２では３％、ｎ＝４では２５％にも相当する。

他方、上記行列の次元は２の整数乗に等しいだけである。これは、イニシエータユニットの数に依存し、非常に大きいこともある付加的なバンド幅損失を招く結果になる。例えば、１６個のイニシエータユニットがあるとき、（次数が１６の行列はわずかに１５個のイニシエータユニットを符号化できるのみであり、行の損失のために）次数が３２の行列が用いられねばならず、そのとき、バンド幅損失は５０％であり、これはかなりな量である。

本願の発明者はできれば同時に、上記２つの因子を最小化しようと試みたので、本願の発明者は２値のマトリクス、それは一方でその全てのラインが２つずつ線形的に独立であり、他方、任意の数のイニシエータユニットにより良く適合できる次元をもつマトリクスを探した。発明者は次数ｎの単位行列で何回も試行を繰り返すことを選択した。その単位行列は上記の利点に加えて、従来技術の他の側面も改善することが可能である。

図１は本発明に従う回路１を示している。回路１はｐ個のイニシエータユニットの系列を有する。これは説明を簡単にするためにこれ以後、イニシエータＩｎｉｔ₁，Ｉｎｉｔ₂，……，Ｉｎｉｔ_pと呼ぶ、各イニシエータＩｎｉｔ_iは符号化器Ｃｏｄ_iに接続される。ここで、ｉは１からｐの値をとる。各符号化器Ｃｏｄ_iはｐ以上の次数ｎの単位行列の行或いは列から導出されるベクトルに割当てられる。各符号化器Ｃｏｄ_iは、ターゲットユニット２０に接続される相互接続ユニット１０に接続される。コントローラ１００はイニシエータＩｎｉｔ_iとターゲットユニット２０に接続され、特に、システムを同期させ、データ交換を管理する。

ターゲットユニット２０は復号化器ＤＥＣを有する。ターゲットユニット２０は同じ復号化器を用いる１つ以上のターゲット回路に対応しても良い。もちろん、相互接続ユニット１０はまた、夫々が復号化器をもつ複数のターゲット回路に接続しても良い。

相互接続回路１０は複数の半加算器ＡＤＤ₂、……ＡＤＤ_Pを有する。加算器ＡＤＤ₂は符号化器Ｃｏｄ₁に接続される入力と符号化器Ｃｏｄ₂に接続される入力とをもつ。加算器ＡＤＤ₂の出力は不図示の加算器ＡＤＤ₃の入力に接続され、その加算器ＡＤＤ₃はランク３の符号化器に接続される別の入力をもっている。一般に、最初のものは除き、ランクｉの加算器ＡＤＤ_iは、ランクｉの符号化器とランクｉ−１の加算器に接続にされる入力をもつ。加算器ＡＤＤ_iの出力はターゲットユニット２０に接続される出力をもつランクｐの最後のものを除き、ランクｉ＋１び加算器の入力に接続される。

図１の回路の第１の動作モードについて詳細に説明する。ここでは、複数のイニシエータにより提供される複数のメッセージが１ビットだけをもち、単位行列の次元がイニシエータの数ｐに等しいと仮定する。

イニシエータＩｎｉｔ₁は従って、符号化器Ｃｏｄ₁にビットｂ₁を提供する。ｉが１からｐまでの値をもつ、ランクｉのイニシエータＩｎｉｔ_iは符号化器Ｃｏｄ_iにビットｂ_iを提供する。

符号化器Ｃｏｄ₁は、ビットｂ₁を次数ｐの単位行列の行或いは列から導出されるベクトルによりｐビットｂ₁₁、ｂ₁₂、……、ｂ_1pのワードｍ₁に変換する。同じことが任意の符号化器Ｃｏｄ_iに対しても生じる。その符号化器ではビットｂ₁から、ｊは１からｐまでの値をもつ、ｐビットｂ_ijのワードｍ_iを提供する。例えば、符号化器Ｃｏｄ_iは、ビットｂ₁とその行列のランクｉの行要素各々との間の排他的論理和（ＸＯＲ）の論理演算を実行する。

複数のビットｂ_ij各々は各クロックサイクルにおいて符号化器Ｃｏｄ_iの出力に提供される。即ち、複数のビットｂ_i1は時刻ｔ₁において各符号化器から出力され、複数のビットｂ_ijは時刻ｔ_jにおいて提供される。

相互接続ユニット１０において、ビットｂ_ijは各クロックサイクルにおいて算術加算される。即ち、時刻ｔ_jにおいて、相互接続ユニット１０は符号化器Ｃｏｄ_iにより提供される全てのビットｂ_ijの合計Ｓ_jを計算する。合計Ｓ_jは、ターゲットユニット２０の復号化器に提供される。もちろん、合計Ｓ_jは、加算器ＡＤＤ₂、ＡＤＤ_pによって計算されるが、合計Ｓ_jの計算を可能にする他の何らかのアーキテクチュアも本発明の技術分野に属するものである。

ユニット２０の復号化器は従って、時刻ｔ₁から時刻ｔ_pまでｐ個の合計Ｓ_jのセットを受信する。これらの合計Ｓ_jはデコードされて送信されたメッセージを復元する。これは、符号化において用いられた複数のベクトルが直交しているので、何のあいまいさもなく可能である。一旦復号化されると、送信されたメッセージは対応するターゲットユニットに搬送される。

上述した本発明に従う方法の利点の中でも、単位行列の使用によりシステムのバンド幅に対して顕著な改善が可能となることは気に留めたい点である。

一方で、全く、ウォルシュ関数に基く２値のマトリクスはただ疑似直交性があるだけであり、理解されるように、複数の列の１つはメッセージを符号化するのに用いることはできない。これとは対照的に、単位行列は直接的にも直交する２値のマトリクスであり、その複数の行や複数の列から生じる全てのベクトルはメッセージを符号化するのに用いられる。その結果得られるバンド幅利得は、例えば、次数６４のマトリクスに対して２％である。

これに対して、ウォルシュ関数に基くマトリクスの次元は２のベき乗に等しいだけである。従って、次元１６の次には次元３２になる。それで、従来技術では、１６個から３１個の数のメッセージを送信するために、全ての場合において、３２個のクロックパルスが必要となる。これとは反対に、単位行列は奇数の次元も含むどんな次元でも良く、これは正確に用いられるイニシエータの数に適合できる。バンド幅利得は５０％に達することもあるので、それは非常に大きいものである。

もちろん、上述の動作モードは本発明の趣旨を逸脱することなくいくつかの変更が可能である。

例えば、イニシエータが複数のメッセージを同時に配信するように適合されても良く、単位行列のいくつかの行がそのイニシエータに割当てられても良いことを理解されたい。

単位行列の次元は、イニシエータの数、或いは、同時に送信されるメッセージの数に必ずしも等しくある必要はない。一般には、用いられる単位行列がおそらくは同時に送信されるメッセージの最大数以上の次元をもてば十分である。

また、イニシエータにより提供されるメッセージは複数のビットを有し、そのビットは上述のように並行に処理されても良い。

さらに、単位行列の複数の行或いは複数の列から導出される直交ベクトルの要素は必ずしも単位行列の要素に対応している必要はない。例えば、用いられるベクトルの成分は、単位行列の要素の逆数、単位行列の複数の行（或いは複数の列）の線形結合、或いは、直交性を変えることはない何らかの別の変換に対応していても良い。

また、ＸＯＲ以外の演算子が用いられてビットｂ_iからワードｍ_iを取得しても良い。例えば、ＸＯＲ⁻⁻⁻関数（相補的排他的論理和の関数）が用いられて、それに従って復号化アルゴリズムを変更するように提供されても良い。

次に、図１の回路の第２の実施例について説明する。それは、第１のモードと比較して符号化器によって提供されるワードが単位行列から導出されるベクトルを直接適用することには対応していない。

最初に、第１のモードのように、ｉが１からｐまでの値をとる各符号化器Ｃｏｄ_iは、ランクｐの単位行列の行或いは列をランクｉのメッセージのビットｂ_iに適用して、これをｐビットワードｍ_iに変換する。ワードｍ_iは複数のビットｂ_ijから形成され、ｊは１からｐまでの範囲の値をとる。好ましくは、ワードｍ_iを取得するために、符号化器Ｃｏｄ_iは、ビットｂ_iと、次元ｐの単位行列の行の各要素との間のＸＯＲ論理演算を実行すると良い。その単位行列の用いられる行或いは列はランクｉのものであるかもしれないが、必ずしもそうである必要はない。

本願の発明者は、ワードｍ_iのランクｉのビットが値“０”で置換されるなら、ｊが１からｐまでの範囲の値をとる、多くの合計Ｓ_jによりおそらくはとられる可能性のある値は制限されることに着目した。この場合、まったく、合計Ｓ_jの全ては同じであり、それらは“０”だけの値をとるか、或いは“１”だけの値をとるかであるか、或いは、それらは全て等しくはなく、それらは２つの連続するアナログの値Ｎ或いはＮ−１のいずれかだけをとる。本願の発明者は従って、本発明においてこの特徴を用いることにした。

従って、図１の第２の実施例においては、単位行列の行或いは列をビットｂ_iに適用することにより取得されるｐビットワードｍ_iは、ｐビットワードＭ_iに変形される中間的なワードである、その変形は、ワードｍ_iのランクｉのビットを値“０”で置換し、さらにワードＭ_iをワードｍ_iに対応させることを含む。

ワードＭ_iは相互接続ユニット１０に提供される。そこで、これらのワードは加算されて、ターゲットユニット２０の復号化器に送信される複数の合計Ｓ_jを形成する。

ランクｉの複数のビットを強制的に“０”にするために、これ以後、図２との関連で理解されるように復号化器は単純化される。

図２はターゲットユニット２０の復号化器により用いられる復号化アルゴリズムを図示している。以前に示したように、時刻ｔ₁からｔ_pに沿って、復号化器は複数の合計Ｓ₁、Ｓ₂、……、Ｓ_pのセットを受信する。

ステップ２００では、復号化器は、ｊが１からｐまでの範囲の値をとる、全ての合計Ｓ_jが同一であるかどうかを調べる。

もし、そうであるなら、ステップ２１０ではそれらの合計Ｓ_jが全てゼロ（０）であるかどうかを調べる。

もし、複数ある合計Ｓ_jが全てゼロであるなら、これは、全ての送信されるビットが値“０”に対応していることを意味する。これは図２のステップ２２０で示されている。

複数ある合計Ｓ_jが全て同じであるがゼロではないなら、これは全ての送信されたビットが値“１”に対応することを示す（ステップ２３０）。理解されるように、この場合には、合計Ｓ_j各々の値がｐ−１に等しいことが知られているが、復号化器はこの値を決定して、送信されたメッセージを復号化する必要はない。結果として、その復号化器は単純化される。

ステップ２００で、全ての合計Ｓ_jが同一ではないなら、ステップ２５０に進む。

ステップ２５０では、復号化器は何らかの方法でランクｉの合計Ｓ_iがＮ或いはＮ−１に等しいかどうかを判断する。もし、合計Ｓ_iがＮに等しいなら、ビットｂ_iは“１”の値をもつ。ここで再び述べるが、１とｐ−１との間の値をとるＮの値は問題にはならず、復号化器はそれを知る必要はないし、また、複数のビットｂ_iを定義するためにそれを決定する必要はない。

従って、図２では、いずれかの合計Ｓ_iに基いて、復号化器はステップ２５０において、ｋが１からｐまでの範囲の値をとり、合計Ｓ_iより大きな合計Ｓ_kが存在するかどうかを判断する。もし、そのような場合であれば、合計Ｓ_iは値Ｎ−１に対応し、ビットｂ_iは“１”に等しく（ステップ２６０）、さもなければ、ビットｂ_iは“０”に等しい（ステップ２７０）。従って、送信されたメッセージは全ての合計を検証した後に、これらの合計の値を判断する必要なく、復号化される。

従って、図１の回路の第２の動作モードによりその復号化器をかなり単純化することが可能になる。それは、単純な比較器で構成されても良いかもしれず、その結果、シリコン表面積の効率をかなり向上させるものとなる。

さらに、複数の合計Ｓ_jに関しては４つの状態に分解されるので、復号化器が必要なのはより少ないデータで良い。その結果、相互接続ユニット１０をターゲットユニット２０に接続するバスは行の数がより少なくても良く、それはさらに用いられるシリコン表面積の効率を向上させる。

もちろん、第１の実施例の場合のように、第２の動作モードも本発明の趣旨を逸脱することなく変形することができる。

従って、イニシエータは複数の同時メッセージを提供することができる。この場合、単位行列の複数の行或いは複数の列はこのイニシエータに割当てられ、このイニシエータと関係のある符号化器はこれらのメッセージに対応する符号化ワードを配信することが可能である。

さらに、複数のイニシエータにより提供された複数のメッセージが複数のビットを有するとき、これらのビットは並行に処理され、各ビットが上述のように処理されても良い。

また、単位行列の次元は送信されるメッセージの数よりも大きくても良い。例えば、単位行列がｎの次元をもち、メッセージの数がｎ未満の数ｐに等しいと仮定しよう。前述のように、ランクｉのメッセージのビットｂ_iが、その行列の行或いは列、例えば、ランクｉの行を適用して符号化され、その後、取得されたワードのランクｉのビットが相互接続ユニット１０への送信前に強制的に“０”にされる。この場合、復号化では、最初のｐ個の合計Ｓ_jが考慮され、ランクｐ＋１からランクｎまでの合計は送信されたビットの値を復元するには無駄になる。

しかしながら、その行列のランクは送信されるメッセージの数に適合され、システムの通信遅延を低減することが好ましい。このことは、コントローラ１００のレベルで備えられ、そのシステムの管理において、送信されたメッセージの数に行列の次元を適合させると良い。

なお、本発明に従う方法は非常に柔軟性に富み種々の状況に適合させることができる。

例えば、イニシエータが複数のメッセージを同時に送信することを望む場合、コントローラは送信されるメッセージと同じ数のベクトルをそこに割当てることができる。これらのベクトルは優先権をもっていない他のイニシエータから借用することができる。これらのイニシエータも行列のサイズを増やすことにより作成される。

また、コントローラはイニシエータに割当てられるベクトル割当てを時間により変更することができる。

なお、本発明では、一般に、相互接続ユニット１０は条件付き論理要素を有しておらず、これはデバイスを単純化する。さらに、本発明に従う回路を有するか、或いは、本発明に従う方法を実施する何らかの電子デバイスはもちろん、本発明の技術分野に属するものである。

上述のように本発明の具体的な実施例について異なる変型例とともに説明した。なお、当業者であれば、発明の特徴を示すことなく、これら種々の実施例と変型例との内、少なくともいずれかの種々の要素を組み合わせることが可能である。

言うまでもなく、本発明は、当業者が容易に想到するであろう種々の変更、変形、改造をもおそらくは含むものである。そのような変更、変形、改造は本発明の精神と範囲の中にあるものであることが意図されている。従って、前述の説明はただの例示に過ぎず、本発明を限定することを意図したものではない。本発明は以下の請求の範囲とその均等物において規定されるようにのみ限定されるものである。

Claims (13)

1. 集積回路の複数の第１のユニット（Ｉｎｉｔ₁，Ｉｎｉｔ₂，……，Ｉｎｉｔ_p）から前記集積回路の少なくとも１つの第２のユニット（２０）にメッセージを送信する方法であって、
   前記複数の第１のユニットそれぞれにより第１のデジタルメッセージを第２のデジタルメッセージに変換し、
   前記複数の第１のユニットそれぞれの変換により得られた第２のデジタルメッセージを加算し、
   前記加算された第２のデジタルメッセージを前記少なくとも１つの第２のユニットに送信し、
   前記第１のデジタルメッセージの前記第２のデジタルメッセージへの変換は、単位行列の複数の行或いは複数の列から得られる複数のベクトルによる直交変換を適用することを含み、
   ランクｉの第１のメッセージのビットｂ _i は、ランクｉの第２のメッセージのｎビットワードＭ _i に、
   ａ）ランクｎの単位行列の行或いは列から得られるベクトルを適用して、ランクｉの前記第１のメッセージの前記ビットを中間的なｎビットワードｍ _i に変換する工程と、
   ｂ）前記中間的なｎビットワードのランクｉのビットを値“０”で置換することによりランクｉの前記第２のメッセージの前記ｎビットワードを取得する工程とにより、
   変換されることを特徴とする方法。
2. 前記単位行列のランクｎは、前記第１のメッセージの数に等しいことを特徴とする請求項１に記載の方法。
3. ランクｉの前記第１のメッセージのビットｂ_iに関し、ｉは１からｐまでの値をもち、
   前記第２のメッセージの前記ｎビットワードはｎ個のビットｂ_ijを含み、
   ｊは１からｎまでの値をもち、ｊはランクｉの前記第２のメッセージにおけるｂ_ijの位置を示すものであり、
   各ビットｂ_ijは時刻ｔ_jにおいて提供され、
   各時刻ｔ_jについて、ビットｂ_ijの合計Ｓ_jは、
   Ｓ_j＝Σ^i=p _i=1ｂ_ijに従って計算され、
   前記第２のユニットに提供されることを特徴とする請求項１又は２に記載の方法。
4. 複数の、合計Ｓ_jは、前記第２のユニットで復号化されて前記第１のメッセージの複数のビットｂ_iを復元し、
   前記複数の、合計Ｓ_jの復号化は、
   ａ）ｊは１からｎの範囲の値をもち、同時に送信される複数の第１のメッセージに対応した最初のｐ個の合計Ｓ_jが全て“０”に等しいなら、前記複数の第１のメッセージの複数のビットｂ_iは全て“０”に等しいと結論する工程と、
   ｂ）前記最初のｐ個の合計Ｓ_jが全て等しく、かつ、ゼロ（０）ではないなら、前記複数の第１のメッセージの複数のビットｂ_iは全て“１”に等しいと結論する工程と、
   ｃ）前記最初のｐ個の合計Ｓ_jが全て同じ値をもたないなら、合計Ｓ_i より大きな合計Ｓ _k が存在するかどうかを判断し、前記合計Ｓ _i より大きな合計Ｓ _k が存在しないなら、ランクｉのメッセージのビットｂ_iは“０”に等しいと規定し、前記合計Ｓ _i より大きな合計Ｓ _k が存在するなら、ビットｂ_iは“１”に等しいと結論する工程と、
   を有することを特徴とする請求項３に記載の方法。
5. 前記第１のメッセージの前記第２のメッセージへの変換は、前記第１のメッセージの複数のビットと、前記単位行列の複数の行要素或いは列要素との間の排他的論理和（ＸＯＲ）演算の実行を含むことを特徴とする請求項１乃至４のいずれか１項に記載の方法。
6. 複数のベクトルが前記複数の第１のユニットに割当てられることと、
   前記複数の第１のユニットへの１つ以上のベクトルの割当てが時間により変更されることとの内、少なくともいずれかが実行されることを特徴とする請求項１乃至５のいずれか１項に記載の方法。
7. 前記第１のメッセージは並列に処理される複数のビットを含むことを特徴とする請求項１乃至６のいずれか１項に記載の方法。
8. 複数の第１のユニット（Ｉｎｉｔ₁，Ｉｎｉｔ₂，……，Ｉｎｉｔ_p）と相互接続ユニット（１０）に接続された少なくとも１つの第２のユニット（２０）とを有する集積回路であって、
   前記複数の第１のユニットそれぞれは、第１のメッセージを単位行列の複数の行或いは複数の列から得られる複数のベクトルによる直交変換の適用を含む符号化を行うことにより第２のデジタルメッセージを提供可能であり、
   前記相互接続ユニットは、前記複数の第１のユニットそれぞれにより提供される前記第２のデジタルメッセージを加算し、前記少なくとも１つの第２のユニットに前記加算された第２のデジタルメッセージを送信することが可能な少なくとも１つの加算器と、
   ランクｉの第１のメッセージのビットを、ランクｉの第２のメッセージのｎビットワードに変換する手段とを有し、
   ａ）ランクｎの単位行列の行或いは列から得られるベクトルを適用することにより、ランクｉの前記第１のメッセージの前記ビットは中間的なｎビットワードに変換され、
   ｂ）前記中間的なｎビットワードのランクｉのビットを値“０”で置換することによりランクｉの前記第２のメッセージのｎビットワードを取得することを特徴とする集積回路。
9. 前記単位行列の次元ｎは、前記第１のメッセージの数ｐ以上であることを特徴とする請求項８に記載の集積回路。
10. 前記第２のユニットは復号化器を有し、
    前記復号化器は、
    ａ）ｊは１からｎの値をもち、前記相互接続ユニットにより提供され、同時に送信される複数の第１のメッセージに対応した最初のｐ個の合計Ｓ_jが全て“０”に等しいかどうかを判断する手段と、
    ｂ）前記最初のｐ個の合計Ｓ_jが全て等しく、かつ、ゼロ（０）ではないかどうかを判断する手段と、
    ｃ）前記最初のｐ個の合計Ｓ_jが全て“０”に等しいなら、前記第１のメッセージの複数のビットｂ_iは全て“０”に等しいと規定する手段と、
    ｄ）前記最初のｐ個の合計Ｓ_jが全て等しく、かつ、ゼロ（０）ではないなら、前記第１のメッセージの複数のビットｂ_iは全て“１”に等しいと規定する手段と、
    そして、前記最初のｐ個の合計Ｓ_jが全て同じ値をもたないなら、
    ｅ）合計Ｓ_i より大きな合計Ｓ _k が存在するかどうかを判断し、前記合計Ｓ _i より大きな合計Ｓ _k が存在しないなら、ランクｉのメッセージのビットｂ_iは“０”に等しいと規定し、前記合計Ｓ _i より大きな合計Ｓ _k が存在するなら、ランクｉのビットｂ_iは“１”に等しいと規定する手段と、
    を有することを特徴とする請求項８又は９に記載の集積回路。
11. 前記変換する手段は、前記第１のメッセージの複数のビットと、前記単位行列の複数の行要素或いは複数の列要素との間の排他的論理和（ＸＯＲ）或いは相補的排他的論理和（ＸＯＲ⁻⁻⁻）の演算を実行することを特徴とする請求項８乃至１０のいずれか１項に記載の集積回路。
12. 前記複数の第１のユニットへの前記複数のベクトルの割当てを時間により変更することと、前記複数の第１のユニットへ前記複数のベクトルを割当てることとの内、少なくともいずれかを実行可能なコントローラ（１００）をさらに有することを特徴とする請求項８乃至１１のいずれか１項に記載の集積回路。
13. 前記第１のメッセージは複数のビットを含み、
    前記集積回路は、前記第１のメッセージの前記複数のビットを並列に処理可能な回路を含むことを特徴とする請求項８乃至１２のいずれか１項に記載の集積回路。

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