JP5688375B2 - 相変化メモリデバイスを有する分圧器を含む不揮発性メモリ回路 - Google Patents

Description

（背景）
本発明はメモリ回路に関する。

プログラマブルロジックデバイス（ＰＬＤ）（また、時々コンプレックスＰＬＤ（ＣＰＬＤ）、プログラマブルアレイロジック（ＰＡＬ）、プログラマブルロジックアレイ（ＰＬＡ）、フィールドＰＬＡ（ＦＰＬＡ）、消去可能ＰＬＤ（ＥＰＬＤ）、電気的消去可能ＰＬＤ（ＥＥＰＬＤ）、ロジックセルアレイ（ＬＣＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他の名称により呼ばれる）は、固定された集積回路（ＩＣ）の利点とカスタムＩＣの柔軟性を提供する周知のＩＣである。このようなデバイスは、典型的に、ユーザの特定のニーズに合うようにプログラムできる部分を少なくとも有する“規格品”デバイスを提供する。特定用途向け集積回路（ＡＳＩＣ）は、従来固定されたＩＣである。しかし、プログラマブルな単数の部分または複数の部分を有するＡＳＩＣを提供することは可能である。そのため、ＩＣデバイスがＡＳＩＣおよびＰＬＤ両方の特性を有することは可能である。この明細書で使用されるＰＬＤという用語は、このようなデバイスを含むために充分広いとみなされる。

ＰＬＤは、プログラムまたはリプログラムされ得るコンフィギュレーション要素を有する。コンフィギュレーション要素に新規データを入力することは、ＰＬＤのロジック機能および関連するルーティング経路をプログラムまたはリプログラムする。フィールドプログラマグルなコンフィギュレーション要素は、しばしばランダムアクセスメモリ（ＲＡＭ）セルとしてインプリメントされ、ＰＬＤのＲＡＭセルは時々“コンフィギュレーションＲＡＭ”（ＣＲＡＭ）と呼ばれる。ＣＲＡＭは、一般的に６トランジスタスタティックＲＡＭ（６Ｔ−ＳＲＡＭ）としてインプリメントされる。そのため、ＣＲＡＭは、一般的にＳＲＡＭを指す。このため、ＣＲＡＭという用語は、この明細書では、ＳＲＡＭとしてインプリメントされるコンフィギュレーションメモリを指すために使用される。

ＣＲＡＭは、いくつかの不都合な点を被る。第一に、ＣＲＡＭは、ソフトエラー（これらは時々“ワンオフエラー”と呼ばれる）に影響を受けやすい。ソフトエラー率（ＳＥＲ）は、コンポーネントデバイスのサイズが低減されるか、コンポーネントデバイスに印加される電圧（例えば、Ｖｃｃ）が低減されるにつれ上昇する。この結果、ソフトエラーは、ＣＲＡＭに使用されるコンポーネントデバイスのサイズ、またはそのコンポーネントデバイスに印加される電圧を減縮ことを制限する。それゆえに、より大きいコンポーネントデバイス、およびより高い印加電圧が使用される。更に、時には、デバイスにより多くのキャパシタンスを加えるレイアウトが使用され、このことはＣＲＡＭがソフトエラーの影響を受けにくくする。これはレイアウトプロセスを複雑化する。第二に、ＣＲＡＭは揮発性メモリであるため、ＰＬＤの電源がオンにされる度にコンフィギュレーションデータはＣＲＡＭにロードされ、保存されなければならない。これはＰＬＤを準備することへ所望されない遅れの原因になる。

ＣＲＡＭでのソフトエラーを修正する１つのやり方は、コンフィギュレーションデータをリロードすることである。これは、しかし、ＰＬＤの動作を中断することを要求する。ソフトエラーを修正する別のテクニックは、複数のリダンダンシー（例えば、３重リダンダンシー）を使用することである。これは、次には、より大きいＣＲＡＭブロックを使用することを要求する。それに加えて、これらの両方法は、エラー検出方法の使用を要求する。

（概要）
１つの側面では、本発明の実施形態は、第一相変化メモリ（ＰＣＭ）デバイスおよび第一ＰＣＭデバイスに結合された第二ＰＣＭデバイスを有する分圧器を含むメモリ回路を提供する。１つの実施形態では、第一ＰＣＭデバイスはセット抵抗状態にあり、第二ＰＣＭデバイスはリセット抵抗状態にある。また、１つの実施形態では、分圧器は、更に、第一ＰＣＭデバイスに結合された第一スイッチ、ならびに第一スイッチおよび第二ＰＣＭデバイスに結合された第二スイッチを含む。１つの実施形態では、メモリ回路は、更に、分圧器に結合されたハーフラッチ、ならびにハーフラッチおよび分圧器に結合されたカスケードトランジスタを含む。

本発明のメモリ回路の実施形態は、データを保存するためにＰＣＭデバイスを使用するため、これは、ＣＲＡＭよりもソフトエラーの影響を受けにくい。更に、本発明のメモリ回路の実施形態は不揮発性であり、コンフィギュレーション時間を減らす。外部フラッシュメモリおよび内部ブロックメモリの両方は、提案された分散コンフィギュレーションＰＣＭ（ＣＰＣＭ）メモリセルと比較して遅いコンフィギュレーション時間を有する。
本発明は、例えば、以下の項目も提供する。
（項目１）
メモリ回路であって、
第一相変化メモリ（ＰＣＭ）デバイス、および
該第一ＰＣＭデバイスに結合された第二ＰＣＭデバイス
を含む分圧器
を含む、メモリ回路。
（項目２）
項目１のメモリ回路であって、上記第一ＰＣＭデバイスはセット抵抗の状態にあり、上記第二ＰＣＭデバイスはリセット抵抗の状態にある、メモリ回路。
（項目３）
項目２のメモリ回路であって、
上記分圧器は、更に、
上記第一ＰＣＭデバイスに結合された第一スイッチ、および
該第一スイッチおよび上記第二ＰＣＭデバイスに結合された第二スイッチ
を含む、メモリ回路。
（項目４）
項目３のメモリ回路であって、更に、
上記分圧器に結合されたハーフラッチ、および
該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタ
を含む、メモリ回路。
（項目５）
項目４のメモリ回路であって、
上記ハーフラッチは、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタに直列で結合されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む相補型金属酸化物半導体（ＣＭＯＳ）インバータを含み、該ハーフラッチの入力ノードは、該ＮＭＯＳトランジスタのゲートおよび該ＰＭＯＳトランジスタのゲートに結合され、
上記カスケードトランジスタはＰＭＯＳトランジスタであり、そのトランジスタのゲートは該ハーフラッチの出力ノードに結合され、そのトランジスタのドレインは、該ハーフラッチの該入力ノードに結合され、
上記第一スイッチはＮＭＯＳトランジスタであり、そして
上記第二スイッチはＮＭＯＳトランジスタである、メモリ回路。
（項目６）
項目５のメモリ回路であって、更に、
上記分圧器に結合されたアドレスラインスイッチ、および
該分圧器と上記ハーフラッチの間に結合されたリードラインスイッチ
を含む、メモリ回路。
（項目７）
項目６のメモリ回路であって、更に、
上記ハーフスイッチの出力ノードに結合されたパスゲートトランジスタ
を含む、メモリ回路。
（項目８）
項目６のメモリ回路であって、上記アドレスラインスイッチはＮＭＯＳトランジスタであり、上記リードラインスイッチはＮＭＯＳトランジスタである、メモリ回路。
（項目９）
項目１のメモリ回路であって、上記第一ＰＣＭデバイスおよび上記第二ＰＣＭデバイスは柱状セルメモリデバイスである、メモリ回路。
（項目１０）
項目１のメモリ回路を含む分散メモリ。
（項目１１）
項目１のメモリ回路を含むプログラマブルロジックデバイス。
（項目１２）
項目１のメモリ回路を含むプログラマブルロジックデバイスを含むデジタルシステム。

発明の新しい特色は、添付の特許請求範囲に示される。しかし、説明の目的で、発明の特定の実施形態のいくつかの側面は、次の図面への参照により記述される。
図１は、本発明のメモリ回路の１つの実施形態のブロック図である。 図２は、本発明のメモリ回路の別の実施形態の詳細な図である。 図３Ａおよび図３Ｂは、図１および図２のメモリ回路の相変化メモリデバイスをプログラミングするための例示的なタイミング図である。 図４は、例示的なＰＬＤを含む例示的なデータ処理システムを示し、例示的なＰＬＤには、本発明の実施形態に従ったメモリ回路がインプリメントされ得る。

（詳細説明）
次の記述は、当業者が発明を作成および使用することを可能にするように示され、特定の用途およびそれらの必須条件の脈絡で提供される。例示的な実施形態への様々な改変は当業者に直ちに明白であり、この明細書で定義される一般的な原理は、他の実施形態および用途に、発明の精神および範囲から離れることなく適用され得る。そのため、本発明は、示された実施形態に制限されるように意図されているのではなく、この明細書に開示される原理および機能と一貫する最も広い範囲を与えられるものである。

図１は、本発明のメモリ回路の１つの実施形態のブロック図である。図１では、メモリ回路１００は、アドレスラインスイッチ１１０、分圧器１２０、リードラインスイッチ１３０、ハーフラッチ１４０、カスケードトランジスタ１５０（ハーフラッチ１４０とカスケードトランジスタ１５０の組み合わせは、この明細書ではセンスアンプと呼ばれ得る）、およびパスゲート１６０を含む。パスゲート１６０は、例えば、ルックアップテーブル（ＬＵＴ）を構成するか、グローバルルーティングに使用するための２つの金属相互接続線を接続するために使用され得る。注意すべきは、メモリ回路１００はパスゲート１６０を除くように定義され得ることである。代わりに、メモリ回路１００は、アドレスラインスイッチ１１０およびパスゲート１６０を除くように定義され得る。メモリ回路１００のようなメモリ回路は、時に不揮発性メモリセルと呼ばれることも注意すべきである。

分圧器１２０は、図１に示されるように直列に結合されたＰＣＭデバイス１２１、スイッチ１２２、スイッチ１２８、およびＰＣＭデバイス１２７を含む。ＰＣＭデバイス１２１およびスイッチ１２２は、この明細書では、上部ＰＣＭデバイス１２１および上部スイッチ１２２とそれぞれ呼ばれ得る。同様に、ＰＣＭデバイス１２７およびスイッチ１２８は、この明細書では、下部ＰＣＭデバイス１２７および下部スイッチ１２８とそれぞれ呼ばれ得る。

１つの実施形態では、ハーフラッチ１４０は、相補型金属酸化物半導体（ＣＭＯＳ）インバータであり、これはｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタ１４１およびｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタ１４２を含む。

１つの実施形態では、アドレスラインスイッチ１１０、リードラインスイッチ１３０、スイッチ１２２およびスイッチ１２８、ならびにパスゲート１６０は全てＮＭＯＳトランジスタであるのに対し、カスケードトランジスタ１５０は、ＰＭＯＳトランジスタである。１つの実施形態では、スイッチ１２２およびスイッチ１２８は、同じサイズのＮＭＯＳトランジスタである。

１つの実施形態では、アドレスライン（ＡＬ）信号およびリードライン（ＲＬ）信号は、アドレスラインスイッチ１１０およびリードラインスイッチ１３０の状態をそれぞれ制御する。データライン（ＤＬ）信号は、アドレスラインスイッチ１１０へ入力される信号である。注意すべきはＤＬ電圧およびＤＬ電流の両方はアドレスラインスイッチ１１０に入力されることである。上部セレクトライン（ＴＳＬ）信号および下部セレクトライン（ＢＳＬ）信号は、上部スイッチ１２２および下部スイッチ１２８の状態をそれぞれ制御する。センス電圧（ＳＶ）信号は、図１に示されるように上部ＰＣＭデバイス１２１の１つの端子に印加される。オーバードライブ電圧（ＯＶ）信号は、図１に示されるようにハーフラッチ１４０およびカスケードトランジスタ１５０に印加される。ＯＶは、所与の技術に対してゲート酸化物の全域に印加される最大の信頼可能な電圧と定義される。ＯＶは、ＶｃｃとＶｏｄの和である。Ｖｏｄは、トランジスタ１６０の酸化物の厚さに依存し、トランジスタ１６０がＶｔ（Ｖｔはトランジスタの閾値電圧を表す）の降下なしにドレインからソースまで全電圧信号Ｖｃｃを通すことを可能にするためにＶｃｃに加えて必要とされる電圧を表す。言い換えれば、ＯＶ＝Ｖｃｃ＋Ｖｏｄである。

１つの実施形態では、ＰＣＭデバイス１２１およびＰＣＭデバイス１２７のそれぞれは、柱状セル構造を有するＰＣＭデバイスである。また、１つの実施形態では、ＰＣＭデバイス１２１およびＰＣＭデバイス１２７のそれぞれは、第一層、および第一層に接続された第２層を含むＰＣＭデバイスである。１つの実施形態では、第一層は窒化チタン（ＴｉＮ）の層を含む。このような第一層は、この明細書ではＴｉＮ層と呼ばれ得る。第二層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、およびテルル（Ｔｅ）、ならびに窒素（Ｎ）のカルコゲナイド合金の層を含み、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、およびテルル（Ｔｅ）は、集合的にＧＳＴと呼ばれる。このような第二層は、この明細書ではＧＳＴ：Ｎ層と呼ばれ得る。１つの実施形態では、ＰＣＭデバイス１２１のＴｉＮ層は、ＳＶと結合された金属コンタクトに結合され、ＰＣＭデバイス１２１のＧＳＴ：Ｎ層は、タングステン（Ｗ）から成るコンタクト（この明細書ではＷプラグと呼ばれ得る）に結合される。このＷプラグは、次には、上部スイッチ１２２のドレインと結合され得る。また、１つの実施形態では、ＰＣＭデバイス１２７のＴｉＮ層はグランドに結合されている金属コンタクトに結合され、ＰＣＭデバイス１２７のＧＳＴ：Ｎ層は、Ｗプラグに結合される。このＷプラグは、次には、下部スイッチ１２８のドレインに結合される。

注意すべきは、柱状セル構造は、ある他のセル構造よりも少ないエリアを必要とすることである。別の実施形態では、ＰＣＭデバイスは水平セル構造を有し得、これは線状セル構造とも呼ばれ得る。

１つの実施形態では、ＰＣＭデバイスは、メモリ回路のＣＭＯＳデバイスのためのＣＭＯＳプロセスと容易に統合される。

１つの実施形態では、ＰＣＭデバイス１２１およびＰＣＭデバイス１２７は、同じ材料で組み立てられ、同じ特徴およびレイアウトを有する。別の実施形態では、ＰＣＭデバイス１２１およびＰＣＭデバイス１２７は、異なる材料で組み立てられ得、異なる特徴を有し得、異なるレイアウトを有し得る。

１つの実施形態では、ＰＣＭデバイス１２１およびＰＣＭデバイス１２７は、摂氏１２５度（℃）の温度で１０年のデータリテンションを達成し得る。これは、いくつかのＩＣに要求される８５℃から１２５℃の温度での１０年のデータリテンションを満たすか上回る。また、１つの実施形態では、ＰＣＭデバイス１２１およびＰＣＭデバイス１２７は、１０^７サイクルを超えるサイクルの耐久性を達成し得る。これは、いくつかのＩＣに要求される１０^２から１０^３サイクルをはるかに超える。

ＰＣＭデバイスは、ＳＥＴの状態（すなわち、低抵抗状態）にあり得るか、ＲＥＳＥＴの状態（すなわち、高抵抗状態）にあり得る。ＰＣＭデバイスの重要なパラメータのいくつかは、保持電圧Ｖｈ、閾値電圧Ｖｔｈ、ＳＥＴ状態抵抗、およびＲＥＳＥＴ状態抵抗を含む。１つの実施形態では、ＰＣＭデバイスの初期状態または未使用状態は、ＲＥＳＥＴ状態である。これは、ＰＣＭデバイス材料の低温堆積を介して達成され得、ＰＬＤのようなＩＣを構成するときに大量のクローバ電流を回避することを可能にする。ＰＣＭデバイスのＶｔｈは、数ある中で、ＰＣＭデバイスの材料組成、材料の厚さ、およびＰＣＭデバイスのセル構造に依存する。

１つの実施形態では、ＳＥＴ状態抵抗は、ＲＥＳＥＴ状態抵抗より約３のオーダー低い。別の実施形態では、ＳＥＴ状態抵抗は、ＲＥＳＥＴ状態抵抗より約６のオーダー低い。注意すべきは、本発明の実施形態は、上記の例のＳＥＴ状態抵抗およびＲＥＳＥＴ状態抵抗の比率に限られないことである。

１つの実施形態では、デバイスに印加される電流を約０．２から０．７ミリアンペア（ｍＡ）に制限しながらＰＣＭデバイスにそのＶｔｈを超えるデバイス電圧を印加することは、ＰＣＭデバイスをＲＥＳＥＴ状態からＳＥＴ状態に遷移させる。また、１つの実施形態では、０．７ｍＡを超える電流を印加しながらＰＣＭデバイスにＶｈより高くＶｔｈより低いデバイス電圧を印加することは、ＰＣＭデバイスをＳＥＴ状態からＲＥＳＥＴ状態に遷移させる。注意すべきは、１つの実施形態では、ＳＥＴ状態からＲＥＳＥＴ状態に遷移するときに、ＰＣＭデバイスに印加された電流は早急に遮断されることである。これはＰＣＭデバイス材料をアモルファス状態に保つことを可能にする。電流を早急に遮断されることは、ＰＣＭデバイス材料のいくらかを結晶化させ得、この結晶化は、ＰＣＭデバイスの抵抗を低減する。１つの実施形態では、ＰＣＭデバイスをセットまたはリセットするためにＰＣＭデバイスに印加された電流パルスは、１０ナノ秒（ｎｓ）のオーダーの短パルスである。そのため、１つの実施形態では、ＰＣＭデバイスのプログラミングスピードは、１０ナノ秒のオーダーである。１つの実施形態では、電流パルス期間は、デバイスをＳＥＴ状態にするためには約５０ｎｓであり、デバイスをＲＥＳＥＴ状態にするためには約２０ｎｓである。また、１つの実施形態では、ＡＬ信号の期間は約１００ｎｓである。

メモリ回路１００の１つの実施形態では、ＲＥＳＥＴ状態抵抗は、１メガオーム（ＭΩ）から１ギガオーム（ＧΩ）の値域にあり、Ｖｔｈは、所与の技術ノードに対して、ＯＶをはるかに下回る。１つの実施形態では、Ｖｃｃは約１．２ボルト（Ｖ）、ＯＶは約１．５５Ｖ、Ｖｈは約０．５Ｖ、そしてＶｔｈは約１．２Ｖである。上記からもわかるように、１つの実施形態では、Ｖｔｈは、Ｖｃｃのオーダーにある。

１つの実施形態では、リード電流（Ｉｒｅａｄ）、すなわち、分圧器１２０を通る電流は、ＳＶおよびＰＣＭデバイス（さらに詳細には、ＲＥＳＥＴ状態のＰＣＭデバイス）により制限される。また、１つの実施形態では、Ｉｒｅａｄは、上部スイッチ１２２および下部スイッチ１２８に低いゲートバイアスを（Ｖｔ以上で）使用することによって制限され得る。注意すべきは、１つの実施形態では、低いＩｒｅａｄを有するメモリ回路は、より大きいＩＣとの使用に、より適切であり得ることである。

ＶｔｈがＯＶをはるかに下回る１つの実施形態では、Ｉｒｅａｄは、約１０ＭΩのＲＥＳＥＴ状態抵抗、約０．５ＶのＳＶ、そして約５０マイクロアンペア（μＡ）のＩｓｅｒに対して、メモリ回路につき約５０ナノアンペア（ｎＡ）である。Ｉｓｅｒは、メモリ回路１００（より詳細には、メモリ回路１００のＰＣＭ１２７およびトランジスタ１２８）がソフトエラーのイベントを克服できる電流を表す。このような場合、１×１０^６個のメモリセルの合計スタティックセル電流は約５０ｍＡ（５０ｎＡ×１×１０^６）である。ＶｔｈがＯＶをはるかに下回る別の実施形態では、約１００ＭΩのＲＥＳＥＴ状態抵抗、約０．５ＶのＳＶ、そして約５μＡのＩｓｅｒに対して、Ｉｒｅａｄは、メモリ回路につき約５ｎＡである。１つの実施形態では、メモリ回路１００は、フラッシュメモリに要求されるような速い読みを要求しない。

図３Ａおよび図３Ｂは、図１および図２のメモリ回路のＰＣＭデバイスをプログラミングするための例示的なタイミング図である。図３Ａは、（図１および図２の）上部ＰＣＭデバイスをＳＥＴ状態に、および（図１および図２の）下部ＰＣＭデバイスをＲＥＳＥＴ状態にプログラミングするための例示的なタイミング図である。一方、図３Ｂは、（図１および図２の）上部ＰＣＭデバイスをＲＥＳＥＴ状態に、および（図１および図２の）下部ＰＣＭデバイスをＳＥＴ状態にプログラミングするための例示的なタイミング図である。メモリ回路１００の動作は、この明細書に、図３Ａおよび図３Ｂならびに以下の表１と共に記述されている。表１は、ＰＣＭデバイス１２１およびＰＣＭデバイス１２７のプログラミングの間、ならびにスリープモード、読みモード、および通常動作モードの間の、図１の様々な信号の例示的な値を示す。

注意すべきは、上記の表１では、Ｖｈ＜Ｖ１＜Ｖｔｈであることである。表１では、通常動作モード中、ＯＶ＝Ｖｃｃ＋Ｖｏｄであることにも注意すべきである。更に、１つの実施形態では、Ｖｔｈは、ＤＬ電圧の最低必須条件である（すなわち、１つの実施形態では、ＰＣＭをセットするためにはＤＬ電圧はＶｔｈより高くなければならない）。それに加えて、ＧＮＤはグランドを表し、Ｖ１はアドレスラインスイッチ１１０へのＤＬ電圧入力を表し、ＶｔはＭＯＳデバイス（例えば、アドレスラインスイッチ１１０、ならびにスイッチ１２２、スイッチ１２８、およびスイッチ１３０）の閾値電圧を表し、ＶｃｃはＭＯＳデバイスに印加された電源電圧を表し、Ｘはどれでも良い状態を表し、そしてＩｓｏｕｒｃｅはアドレスラインスイッチに印加される電流を表す（すなわち、ＩｓｏｕｒｃｅはＤＬ電流を表し、これはプログラミング電流とも呼ばれ得る）。注意すべきは、例えば、表１のＤＬに関して、Ｘは、ＤＬ電圧がＧＮＤからＶｔｈであり得ることを示すことである。

表１では、縦欄ＤＬ、ＡＬ、ＴＳＬ、ＢＳＬ、ＲＬ、ＳＶ、およびＯＶは、それぞれ、ＤＬ信号、ＡＬ信号、ＴＳＬ信号、ＢＳＬ信号、ＲＬ信号、ＳＶ信号、およびＯＶ信号の値を示す。また、表１では、横欄Ｓｅｔ Ｔｏｐ、Ｒｅｓｅｔ Ｂｏｔｔｏｍ、Ｒｅｓｅｔ Ｔｏｐ、およびＳｅｔ Ｂｏｔｔｏｍは、それぞれ、上部ＰＣＭデバイス１２１をセット、下部ＰＣＭデバイス１２７をリセット、上部ＰＣＭデバイス１２１をリセット、および下部ＰＣＭデバイス１２７をセットするための様々な信号の値を示す。１つの実施形態では、上部ＰＣＭデバイス１２１をセットすること、および下部ＰＣＭデバイス１２７をリセットすることの両方が、ＡＬ信号の１つのクロックサイクルで起こる。同様に、１つの実施形態では、上部ＰＣＭデバイス１２１をリセットすること、および下部ＰＣＭデバイス１２７をセットすることの両方が、ＡＬ信号の１つのクロックサイクル内で起こる。別の実施形態では、上部および下部デバイスは、ＡＬ信号の複数クロックサイクル内でプログラムされ得る。更に、表１では、横欄Ｓｌｅｅｐ、Ｒｅａｄ、およびＮｏｒｍａｌ ＯＰは、それぞれ、スリープモード、読みモード、および通常動作モード中の様々な信号の値を示す。

表１からわかるように、上部ＰＣＭデバイス１２１および下部ＰＣＭデバイス１２７のセット中もリセット中も、ＲＬ信号、ＳＶ信号、およびＯＶ信号は全てグランドされる。言い換えれば、ＰＣＭデバイスのプログラミング中は、ＲＬ信号、ＳＶ信号、およびＯＶ信号は全てグランドされる。ＰＣＭデバイスのプログラミング中にＲＬ信号がグランドされるときに、リードラインスイッチ１３０は開かれる。その結果、１つの実施形態では、ハーフラッチ１４０、カスケードトランジスタ１５０、およびパスゲート１６０は、ＰＣＭデバイスのプログラミング中には分圧器１２０から電気的にデカップリングされる。同様に、ＰＣＭデバイスのプログラミング中にＳＶ信号がグランドされるときに、ＳＶ信号に結合されたＰＣＭデバイス１２１の端子はグランドされる。図１からもわかるように、ＰＣＭデバイス１２７の１つの端子もグランドされる。同様に、ＰＣＭデバイスのプログラミング中にＯＶ信号がグランドされるときに、ハーフラッチ１４０の端子およびＯＶ信号に結合されたカスケードトランジスタ１５０の端子もグランドされる。この状態は、ハーフラッチ１４０およびカスケードトランジスタ１５０を実際上オフの状態にする。

１つの実施形態では、ＰＣＭデバイス１２１をＳＥＴ状態にプログラミングしている間は、ＡＬ信号はＶｔｈ＋Ｖｔ以上であるのに対し、ＰＣＭデバイス１２７をＲＥＳＥＴ状態にプログラミングしている間は、ＡＬ信号はＶ１＋Ｖｔ以上であり、Ｖ１は、Ｖｈより高くＶｔｈより低い。別の実施形態では、ＰＣＭデバイス１２１をＳＥＴ状態にプログラミングしている間であり、かつ、ＰＣＭデバイス１２７をＲＥＳＥＴ状態にプログラミングしている間は、ＡＬ信号はＶｔｈ＋Ｖｔである。このような実施形態は、図３Ａおよび図３Ｂに示されるように、より簡単なＡＬ信号を可能にする。また、１つの実施形態では、ＰＣＭデバイス１２１をＳＥＴ状態にプログラミングしている間は、ＴＳＬ信号はＶｔｈ＋Ｖｔ以上であり、ＤＬ電圧信号はＶｔｈ以上であり、ＤＬ電流信号はセットする電流（Ｓｅｔ Ｉ）に制限され、そしてＢＳＬ信号はグランドされる。１つの実施形態では、セットする電流は、電流源（図示なし）によって制御され、電流源は、ＤＬ電流信号を供給し、ＰＣＭデバイス１２１をＳＥＴ状態にするために使用される最大ＤＬ電流信号を制限する。ＰＣＭデバイス１２７をＲＥＳＥＴ状態にプログラミングしている間は、ＴＳＬ信号はグランドされ、ＤＬ電圧信号はＶ１と等しく、ＤＬ電流信号はリセット電流レベル（Ｒｅｓｅｔ Ｉ）にあり、そしてＢＳＬ信号はＶ１＋Ｖｔ以上である。１つの実施形態では、リセット電流レベルは、ＰＣＭデバイス１２７のトランジスタ１２８上のゲートバイアスで制御される。１つの実施形態では、プログラミング電流Ｓｅｔ ＩおよびＲｅｓｅｔ Ｉは、約１ｍＡより低く、このことはメモリ回路のサイズを小さく保つことを可能にする。別の実施形態では、ＰＣＭデバイス１２７をＲＥＳＥＴ状態にプログラミングしている間は、ＢＳＬ信号はＶｔｈ＋Ｖｔと等しい。このような場合、ＴＳＬ信号およびＢＳＬ信号両方の高いバイナリ数値電圧は、Ｖｔｈ＋Ｖｔである。

１つの実施形態では、ＰＣＭデバイス１２１をＲＥＳＥＴ状態にプログラミングしている間は、ＡＬ信号はＶ１＋Ｖｔ以上であるのに対し、ＰＣＭデバイス１２７をＳＥＴ状態にプログラミングしている間は、ＡＬ信号はＶｔｈ＋Ｖｔ以上である。別の実施形態では、ＰＣＭデバイス１２１をＲＥＳＥＴ状態にプログラミングしている間であり、かつ、ＰＣＭデバイス１２７をＳＥＴ状態にプログラミングしている間は、ＡＬ信号はＶｔｈ＋Ｖｔである。また、１つの実施形態では、ＰＣＭデバイス１２１をＲＥＳＥＴ状態にプログラミングしている間は、ＴＳＬ信号はＶ１＋Ｖｔ以上であり、ＤＬ電圧信号はＶ１と等しく、ＤＬ電流信号はリセット電流レベル（Ｒｅｓｅｔ Ｉ）にあり、そしてＢＳＬ信号はグランドされる。１つの実施形態では、リセット電流レベルは、ＰＣＭデバイス１２１上のゲートバイアスで制御される。別の実施形態では、ＰＣＭデバイス１２１をＲＥＳＥＴ状態にプログラミングしている間は、ＴＳＬ信号はＶｔｈ＋Ｖｔと等しい。同様に、１つの実施形態では、ＰＣＭデバイス１２７をＳＥＴ状態にプログラミングしている間は、ＴＳＬ信号はグランドされ、ＤＬ電圧信号はＶｔｈ以上であり、ＤＬ電流信号はセットする電流（Ｓｅｔ Ｉ）に制限され、そしてＢＳＬ信号はＶｔｈ＋Ｖｔ以上である。１つの実施形態では、セットする電流は、電流源によって制御され、電流源はＤＬ電流信号を供給し、ＰＣＭデバイス１２７をＳＥＴ状態にするために使用される最大ＤＬ電流信号を制限する。

１つの実施形態では、スリープモード中には、ＤＬ信号はＸであり、ＡＬ信号はグランドされ、ＴＳＬ信号はＶｃｃと等しく、ＢＳＬ信号はグランドされ、ＲＬ信号はＶｈ＋Ｖｔより低く、ＳＶ信号はＶｈより低く、そしてＯＶ信号はＶｈより低い。注意すべきは、スリープモードは、使用されないビットをオフにすることを可能にすることである。スリープモードは、使用されないロジックエレメント（ＬＥ）をオフにするために使用され得、そのため使用されないＬＥのメモリ回路のメモリリード電流Ｉｒｅａｄを避け、全体電流Ｉｃｃを低減することも注意すべきである。Ｉｃｃはチップによって消費される合計スタティック電流を表す。１つの実施形態では、スリープモード中には、上部ＰＣＭデバイス１２１はＳＥＴ状態にあるのに対し、下部ＰＣＭデバイス１２７はＲＥＳＥＴ状態にある。

１つの実施形態では、読みモードの間は、ＤＬ信号はＸであり、ＡＬ信号はグランドされ、ＴＳＬ信号はＶｃｃと等しく、ＢＳＬ信号はＶｃｃと等しく、ＲＬ信号はＶｈ＋Ｖｔより低く、ＳＶ信号はＶｈより低く、そしてＯＶ信号はＶｈより低い。１つの実施形態では、読みモードの間は、ハーフラッチ１４０を作動させるには、ＳＶ信号はＯＶ信号と等しい。注意すべきは、読み動作の間は、ＯＶ信号はＳＶ信号のレベルまで降下することである。

１つの実施形態では、通常動作モードの間は、ＤＬ信号はＸであり、ＡＬ信号はグランドされ、ＴＳＬ信号はＶｃｃと等しく、ＢＳＬ信号はＶｃｃと等しく、ＲＬ信号はＶｈ＋Ｖｔより低く、ＳＶ信号はＶｈより低く、そしてＯＶ信号はＶｃｃ＋Ｖｏｄと等しい。通常動作モードでは、ＰＣＭデバイスの状態が読まれた後、ハーフラッチ１４０の端子での電圧、およびＯＶ信号に結合されたカスケードトランジスタ１５０の端子での電圧は、読み動作の間にＯＶ信号がＳＶ信号のレベルに降下するため、ＳＶからＯＶに上げられる。通常動作の間は、データはパスゲート１６０を通される。

表１からわかるように、スリープモード、読みモード、および通常動作モードの間は、ＡＬ信号はグランドされる。その結果、アドレスラインスイッチ１１０はオフであり、分圧器１２０はＤＬ電圧信号およびＤＬ電流信号から電気的にデカップリングされる。

ＰＣＭデバイス１２１がＳＥＴ状態にあり、ＰＣＭデバイス１２７がＲＥＳＥＴ状態にある場合、読み動作の間は、端子１２５での電圧はＳＶにほぼ等しい。注意すべきは、ＳＥＴ状態にあるＰＣＭデバイス１２１は、分圧器１２０の電圧（すなわち、端子１２５での電圧）を、約ＳＶに、アクティブに維持することである。端子１２５での電圧はＳＶにほぼ等しいため、高いバイナリ数値電圧が、リードラインスイッチ１３０を介して、ハーフラッチ１４０に入力される。言い換えれば、高いバイナリ数値電圧は、端子１３５に印加される。ハーフラッチ１４０は、端子１３５での電圧を反転し、端子１５５で低いバイナリ数値電圧を提供する。端子１５５は、パスゲート１６０のゲートに結合されている。上述されたように、１つの実施形態では、パスゲート１６０はＮＭＯＳトランジスタである。それゆえに、端子１５５での電圧が低いバイナリ数値を有するときには、パスゲート１６０はオンに切り替えられない。端子１５５は、カスケードトランジスタ１５０（１つの実施形態ではＰＭＯＳトランジスタ）のゲートにも結合されているため、カスケードトランジスタ１５０はオンに切り替えられ、そのためＯＶ信号を端子１３５に結合する。このことは端子１３５での高いバイナリ数値電圧を補充する。

一方、ＰＣＭデバイス１２１がＲＥＳＥＴ状態にあり、ＰＣＭデバイス１２７がＳＥＴ状態にある場合、端子１２５での電圧はグランドにほぼ等しい。注意すべきは、ＳＥＴ状態にあるＰＣＭデバイス１２７は、分圧器１２０の電圧（すなわち、端子１２５での電圧）をアクティブに引き下げることである。端子１２５での電圧はグランドにほぼ等しいため、低いバイナリ数値電圧が、リードラインスイッチ１３０を介して、ハーフラッチ１４０に入力される。言い換えれば、低いバイナリ数値電圧は、端子１３５に印加される。ハーフラッチ１４０は、端子１３５での電圧を反転し、端子１５５で高いバイナリ数値電圧を提供する。上述されたように、１つの実施形態では、パスゲート１６０はＮＭＯＳトランジスタである。それゆえに、端子１５５での電圧が高いバイナリ数値を有するときには、パスゲート１６０はオンに切り替えられる。端子１５５は、カスケードトランジスタ１５０のゲートにも結合されているため、カスケードトランジスタ１５０はオンに切り替えられず、そのため端子１３５を電気的にＯＶ信号からデカップリングされたままにする。そのため、このような場合、カスケードトランジスタ１５０は、端子１３５での電圧を上昇させない。

１つの実施形態では、スリープモード、読みモード、および通常動作モードの間は、最大ＳＶ信号はリセット電圧より低く制限され、最低ＳＶ信号はセンスアンプのノイズマージンによって制限される。リセット電圧は、ＰＣＭデバイスがＲＥＳＥＴ状態にあるときはＶｔｈであり、ＰＣＭデバイスがＳＥＴ状態にあるときはＶｈである。センスアンプのノイズマージンは、センスアンプがその状態を失わずに耐え得るノイズのレベルである。言い換えれば、センスアンプのノイズマージンは、センスアンプがラッチし得る最低入力電圧である。１つの実施形態では、センスアンプのノイズマージンは、ＳＶ信号レベルが、可能な範囲で最小化され得るように評価され、下げされる。ＳＶ信号はＩｒｅａｄに影響を及ぼすため、ＳＶ信号レベルを下げることは、Ｉｒｅａｄを下げる。

注意すべきは、メモリ回路１００は、ソフトエラーのイベントから回復するため、ソフトエラー抵抗力があることである。ハーフラッチ１２０でのデータエラーの場合、エラーは、ＯＶ信号をＳＶ信号に低減し（これは上述されたように、通常読みプロセスの一部である）、データを分圧器１２０からハーフラッチ１４０にリロードすることによって修繕され得る。１つの実施形態では、このような修正は、メモリブロックの縦列またはメモリブロックの横列単位でなされ得る。別の実施形態では、ビット単位でなされ得る。メモリ回路１００は、Ｖｍｉｎ（Ｖｍｉｎはデータロスを避けるためにＲＡＭに要求される最低供給電圧である）に耐性があることにも注意すべきである。この結果、メモリ回路１００は、データディスターブに影響を受けない。それに加えて、メモリ回路１００は、ＣＲＡＭおよびＲＡＭメモリ回路に存在する読み／書きマージンの問題を欠点として持たない。

図２は、本発明のメモリ回路の別の実施形態の詳細な図である。図２では、メモリ回路２００は、アドレスラインスイッチ２１０、分圧器２２０、およびパスゲート２６０を含む。注意すべきは、メモリ回路２００はパスゲート２６０を除くように定義され得ることである。代わりに、メモリ回路２００は、アドレスラインスイッチ２１０およびパスゲート２６０を除くように定義され得、この場合メモリ回路２００は分圧器２２０と同じである。メモリ回路２００のようなメモリ回路は、時にメモリセルと呼ばれることも注意すべきである。

分圧器２２０は、図２に示されるように直列に結合されたＰＣＭデバイス２２１、スイッチ２２２、スイッチ２２８、およびＰＣＭデバイス２２７を含む。ＰＣＭデバイス２２１およびスイッチ２２２は、この明細書では、上部ＰＣＭデバイス２２１および上部スイッチ２２２とそれぞれ呼ばれ得る。同様に、ＰＣＭデバイス２２７およびスイッチ２２８は、この明細書では、下部ＰＣＭデバイス２２７および下部スイッチ２２８とそれぞれ呼ばれ得る。

１つの実施形態では、アドレスラインスイッチ２１０、スイッチ２２２、スイッチ２２８、およびパスゲート２６０は、全てＮＭＯＳトランジスタである。

メモリ回路２００では、ＡＬ信号は、アドレスラインスイッチ２１０の状態を制御する。ＤＬ信号はアドレスラインスイッチ２１０へ入力される信号である。注意すべきは、ＤＬ電圧信号およびＤＬ電流信号の両方はアドレスラインスイッチ２１０に入力されることである。ＴＳＬ信号およびＢＳＬ信号は、上部スイッチ２２２および下部スイッチ２２８の状態をそれぞれ制御する。ＳＶは、上部ＰＣＭデバイス２２１の１つの端子に印加される。

例外については下述されるが、メモリ回路２００は、メモリ回路１００と同様であり、同様な態様で動作する。メモリ回路１００の相対部と同様な機能を果たすメモリ回路２００のコンポーネントおよび信号には、それらの相対部の参照番号と１００異なるものが指定されている。例えば、メモリ回路２００のアドレスラインスイッチ２１０および分圧器２２０は、それぞれ、メモリ回路１００のアドレスラインスイッチ１１０および分圧器１２０に対応する。メモリ回路２００は、メモリ回路１００と同様であり、同様な形式で動作するため、メモリ回路１００との相違のいくつかについて述べる以外は、この明細書では更に詳細に記述されない。

分圧器２２０のＰＣＭデバイスは、分圧器１２０のＰＣＭデバイスと同様であり、同様な態様でプログラムされる。図２からわかるように、メモリ回路２００は、ＰＣＭデバイス２２１およびＰＣＭデバイス２２７のプログラミングの間に、分圧器２２０をパスゲート２６０から電気的にデカップリングするリードラインスイッチを含まない。その代わりに、メモリ回路２００では、ＰＣＭデバイス２２１およびＰＣＭデバイス２２７のプログラミングの間は、パスゲート２６０の端子２６１および端子２６２（それぞれ、ドレイン端子およびソース端子）はグランドされる。その結果、パスゲート２６０は、ＰＣＭデバイス２２１およびＰＣＭデバイス２２７のプログラミングの間はオンにされない。

上述されたように、図３Ａおよび図３Ｂは、図１および図２のメモリ回路のＰＣＭデバイスをプログラミングするための例示的なタイミング図である。図３Ａは、上部ＰＣＭデバイス２２１をＳＥＴ状態に、および下部ＰＣＭデバイス２２７をＲＥＳＥＴ状態にプログラミングするための例示的なタイミング図である。一方、図３Ｂは、上部ＰＣＭデバイス２２１をＲＥＳＥＴ状態に、および下部ＰＣＭデバイス２２７をＳＥＴ状態にプログラミングするための例示的なタイミング図である。以下の表２は、ＰＣＭデバイスのプログラミング、スリープモード、および通常動作モードの間の、図２の関連する信号の値を示す。

表１および表２からわかるように、これらの表の関連する信号の値は、プログラミングの間は同一である。また、ＳＶ信号の値を例外として、表１および表２の関連する信号の値は、スリープモードおよび通常動作モードの間は同一である。メモリ回路２００はリードラインスイッチを含まないため、ＲＬ信号はメモリ回路２００には該当せず、表２には示されない。同様に、メモリ回路２００は、データを分圧器２２０から読み込むメモリ回路２００内のハーフラッチまたはラッチがないため、別個のリードモードを含まない。更に、メモリ回路２００はカスケードトランジスタおよびハーフラッチを含まないため、ＯＶ信号はメモリ回路２００には該当せず、表２には示されない。最後に、スリープモードの間は、ＳＶ信号は、表１と表２で同じ値を有する。しかし、通常動作モードの間は、表２のＳＶ信号はＶｃｃ＋Ｖｏｄであり、これはＳＶ信号が表１で有する値と異なる。注意すべきは、表２では、ＳＶ信号は、ＯＶ信号が表１で有する値と同じ値を有することである。

上述されたように、スリープモードの間は、表２の関連する信号は、表１にある表２の相対部と同じ値を有する。これらの値は、表１に関して記述されているため、これらの値は、この明細書では表２に関して記述されない。通常動作モードの間は、ＳＶ信号を例外として、表２の全信号は、表１と同じ値を有する。通常動作モードでは、ＰＣＭデバイスの状態が読まれた後、これらの値はパスゲート２６０を通される。

上記からわかるように、スリープモードおよび通常動作モードの間は、ＡＬ信号はグランドされる。この結果、アドレスラインスイッチ２１０はオフであり、分圧器２２０はＤＬ電圧信号およびＤＬ電流信号から電気的にデカップリングされる。

ＰＣＭデバイス２２１がＳＥＴ状態にあり、ＰＣＭデバイス２２７がＲＥＳＥＴ状態にある場合、通常動作モードの間は、端子２２５での電圧はＳＶにほぼ等しい。端子２２５は、パスゲート２６０のゲートに直接結合されているため、高いバイナリ数値電圧がパスゲート２６０のゲートに印加される。上述されたように、１つの実施形態では、パスゲート２６０はＮＭＯＳトランジスタである。また、通常動作モードの間は、端子２６１および端子２６２（それぞれ、パスゲート２６０のドレイン端子およびソース端子）はグランドされない。それゆえに、端子２２５での電圧が高いバイナリ数値を有するときには、パスゲート２６０はオンに切り替えられる。このことは、端子２６１および端子２６２を電気的に結合する。

一方、ＰＣＭデバイス２２１がＲＥＳＥＴ状態にあり、ＰＣＭデバイス２２７がＳＥＴ状態にある場合、端子２２５での電圧はグランドにほぼ等しい。この結果、低いバイナリ数値電圧がパスゲート２６０のゲートに印加される。上述されたように、１つの実施形態では、パスゲート２６０はＮＭＯＳトランジスタである。それゆえに、端子２２５での電圧が低いバイナリ数値を有するときには、パスゲート２６０はオンに切り替えられない。この結果、端子２６１および端子２６２は電気的に結合されない。

メモリ回路２００の１つの実施形態では、ＲＥＳＥＴ状態抵抗は、１ＭΩから１ＧΩの値域にあり、Ｖｔｈは、所与の技術ノードに対して、ＯＶより高い。１つの実施形態では、Ｖｃｃは約１．２Ｖ、ＯＶは約１．５５Ｖ、そしてＶｔｈは約１．７から２Ｖである。別の実施形態では、Ｖｃｃは約０．９Ｖ、ＯＶは約１．２Ｖ、そしてＶｔｈは約１．３５から１．７Ｖである。

プロセスノードのＯＶと比較して、Ｖｔｈは高く、ＳＶは等しい１つの実施形態では、６５ナノメートル（ｎｍ）プロセスノードにおいて、Ｉｒｅａｄは、約１ＧΩのＲＥＳＥＴ状態抵抗、約１．５５ＶのＳＶ、そして約１．５μＡのＩｓｅｒに対して、メモリ回路につき約１．５ｎＡである。このような場合、１×１０^６個のメモリセルの合計スタティック電流は約１．５ｍＡである。１つの実施形態では、メモリ回路２００は、フラッシュメモリに要求されるような速い読みを要求しない。

ＳＶがＯＶと等しい１つの実施形態では、より高い電圧のトランジスタが、アドレスラインスイッチ２１０、上部スイッチ２２２、および下部スイッチ２２８に使用される。このようなより高い電圧のトランジスタは、より高い電圧信号を、ＰＣＭデバイス２２１、ＰＣＭデバイス２２７、およびパスゲート２６０に通すことが可能である。

注意すべきは、メモリ回路１００およびメモリ回路２００は、標準的なＣＲＡＭメモリセルよりもエリアが狭いことである。更に注意すべきは、メモリ回路２００は、ハーフラッチ回路、リードラインスイッチ、およびカスケードトランジスタを含まないため、メモリ回路２００はメモリ回路１００より４つ少ないトランジスタを有することである。それに加えて、メモリ回路２００は、メモリ回路１００に在るＲＬ信号およびＯＶ信号のような信号を含まない。この結果、メモリ回路２００は、メモリ回路１００よりも信号の複雑さを伴わない。更に、メモリ回路２００は、メモリ回路１００よりもさらにソフトエラーに影響を受けにくい。実際に、メモリ回路２００は、分圧器２２０がパスゲート２６０のゲートに結合された端子２２５での電圧をアクティブに維持するために、ソフトエラーの影響を受けない。

注意すべきは、ＰＣＭデバイスはソフトエラーの影響を受けず、不揮発性であることである。同様に、メモリ回路１００およびメモリ回路２００は不揮発性である。それに加えて、メモリ回路１００およびメモリ回路２００の分圧器は、漏洩電流を制限する。この結果、より低い待機電力がメモリ回路１００およびメモリ回路２００に使用される。更に、メモリ回路１００およびメモリ回路２００は、それらがそれぞれソフトエラーに抵抗があり、影響を受けないため、スケーラブルである。このため、メモリ回路１００およびメモリ回路２００は、より小さいプロセスノードを使用して作成される、より小さいデバイスに使用され得る。

図４は、例示的なＰＬＤを含む例示的なデータ処理システムを示し、例示的なＰＬＤには、本発明の実施形態に従ったメモリ回路がインプリメントされ得る。図４は、一例として、データ処理システム４００のＰＬＤ４１０を示す。１つの例として、この発明のメモリ回路は、ＰＬＤ４１０のロジックブロック内の分散メモリにインプリメントされ得る。このような分散メモリは、ＬＵＴを構成するため、ならびにグローバルおよびローカル金属信号線を接続するために使用され得る。１つの実施形態では、この分散インプリメンテーションは従来のＣＲＡＭを代替する。１つの実施形態では、ＰＬＤ４１０は、分散メモリを複数含み得る（しかし、図面を過剰複雑化することを避けるために１つの分散メモリだけが示される）。分散メモリ４１１は、メモリ回路１００またはメモリ回路２００のようなメモリ回路を複数含む（しかし、図面を過剰複雑化することを避けるために１つのメモリ回路、メモリ回路４１２、だけが示される）。１つの実施形態では、メモリ回路４１２および分散メモリ４１１は、ＰＬＤ４１０と同じダイ／チップ上にある。１つの実施形態では、ＰＬＤ４１０のメモリブロック４１３のようなメモリブロックは、ＰＣＭベースのメモリセルを含み得る。１つの実施形態では、ＰＬＤ４１０は、メモリブロック４１３のようなメモリブロックを複数含み得る（しかし、図面を過剰複雑化することを避けるために１つのこのようなメモリブロックだけが示される）。１つの実施形態では、メモリブロック４１３は、ＰＬＤ４１０と同じダイ／チップ上にある。１つの実施形態では、メモリブロック４１３は、小型エンベデッドアレイブロック（ＳＥＡＢ）または中型エンベデッドアレイブロック（ＭＥＡＢ）であり得る。別の実施形態では、充分に速いセットおよびリセット時間があれば、メモリブロック４１３は、メガＲＡＭ（ＭＲＡＭ）ブロックであり得る。１つの実施形態では、メモリブロック４１３は、不揮発性メモリブロックである。データ処理システム４００は、１つ以上の次のコンポーネント：プロセッサー４４０、メモリ４５０、入出力（Ｉ／Ｏ）回路網４２０、および周辺デバイス４３０を含み得る。これらのコンポーネントは、システムバス４６５によって共に結合され、エンドユーザシステム４７０に含まれる回路基板４６０に実装される。システム４００のようなデータ処理システムは、エンドユーザシステム４７０のような単一のエンドユーザシステムを含み得るか、データ処理システムとして共に機能するシステムを複数含み得る。

システム４００は、コンピューターネットワーキング、データネットワーキング、インストルメンテーション、ビデオ処理、デジタル信号処理（“ＤＳＰ”）、またはプログラマブルもしくはリプログラマブルロジックを使用することの利点が所望されるいかなる他の用途のような、広く多様な用途に使用され得る。ＰＬＤ４１０は、多様な異なるロジック機能を実行するために使用され得る。例えば、ＰＬＤ４１０は、プロセッサー４４０（また、代わりの実施形態では、ＰＬＤそのものが唯一のシステムプロセッサーとしての役割を果たし得る）と協同で機能するプロセッサーまたはコントローラーとして構成され得る。ＰＬＤ４１０は、システム４００の共有リソースへのアクセスをアービトレーションするためのアービタとしても使用され得る。また別の例では、ＰＬＤ４１０は、プロセッサー４４０と、システム４００の他のコンポーネントの１つとの間のインターフェイスとして構成され得る。注意すべきは、システム４００は、単に例示的であることである。

１つの実施形態では、システム４００はデジタルシステムである。この明細書で使用される場合、デジタルシステムは、純然たるデジタルシステムに制限されるように意図されておらず、デジタルおよびアナログのサブシステムの両方を含むハイブリッドシステムをも含む。

図４では、本発明のメモリ回路の実施形態は、ＰＬＤの脈絡で考察される。しかし、注意すべきは、本発明のメモリ回路の実施形態は、ＰＬＤにのみ使用されるように制限されないことである。言い換えれば、本発明のメモリ回路の実施形態は、他のタイプのＩＣに使用され得る。

本発明は、示された実施形態に関して詳細に記述されているが、様々な変更、改変、および適合は、本開示に基づいてなされ得、本発明の範囲内にあることが意図されることが認識される。発明は、現在最も実用的であり好まれるとみなされる実施形態に関して記述されているが、本発明は、開示された実施形態に制限されるのではなく、これに反して、添付の特許請求の範囲内に含まれる様々な改変および同等な配列を範囲に入れるように意図されることが理解される。

（追加的な実施形態）
（実施形態１） メモリ回路を動作させる方法であって、該方法は、
第一相変化メモリ（ＰＣＭ）デバイスを第一抵抗状態にセットすること、および
第二ＰＣＭデバイスを第二抵抗状態にセットすることであって、該第一ＰＣＭデバイスおよび該第二ＰＣＭデバイスは、分圧器のコンフィギュレーションで結合される、こと
を含む、方法。
（実施形態２） 実施形態１の方法であって、前記第一ＰＣＭデバイスをセットすることおよび前記第二ＰＣＭデバイスをセットすることは、前記メモリ回路に結合されたアドレススイッチラインの１つのクロックサイクル内で起こる、方法。
（実施形態３） 実施形態１の方法であって、前記第一抵抗状態はセット抵抗状態であり、前記第二抵抗状態はリセット抵抗状態である、方法。
（実施形態４） 実施形態３の方法であって、更に、
前記第一ＰＣＭデバイスに結合された第一スイッチをオンに切り替えること、および
該第一スイッチおよび前記第二ＰＣＭデバイスに結合された第二スイッチをオンに切り替えることであって、パスゲートは該第一スイッチを該第二スイッチに結合するノードに結合されている、こと
を含む、方法。
（実施形態５） 実施形態４の方法であって、更に、
前記第一ＰＣＭデバイスおよび前記第二ＰＣＭデバイスをセットすることを可能にするためにアドレスラインスイッチをオンに切り替えること
を含む、方法。
（実施形態６） 実施形態５の方法であって、
前記第一ＰＣＭデバイスをセットすることは、該第一ＰＣＭデバイスに第一パルスを印加することを含み、
前記第二ＰＣＭデバイスをセットすることは、該第二ＰＣＭデバイスに第二パルスを印加することを含み、該第一パルスは該第二パルスよりも持続時間が長い、方法。
（実施形態７） 実施形態４の方法であって、更に、
第一端子で前記ノードに結合され、第二端子で前記パスゲートに結合されたハーフラッチに結合されたリードラインスイッチをオンに切り替えること、
該第二端子での信号を該ハーフラッチの入力に印加すること、および
該パスゲートに該ハーフラッチの出力を印加すること
を含む、方法。
（実施形態８） 実施形態７の方法であって、更に、
前記パスゲートおよび前記第二端子に結合されたカスケードトランジスタを使用すること
を含む、方法。
（実施形態９） メモリ回路であって、該メモリ回路は、
（ａ）分圧器であって、該分圧器は、
（ｉ）第一相変化メモリ（ＰＣＭ）デバイスであって、該第一ＰＣＭデバイスはセット抵抗状態にある、第一ＰＣＭデバイス、
（ｉｉ）該第一ＰＣＭデバイスに結合された第一スイッチ、
（ｉｉｉ）該第一スイッチに結合された第二スイッチ、および
（ｉｖ）該第二スイッチに結合された第二ＰＣＭデバイスであって、該第二ＰＣＭデバイスはリセット抵抗状態にある、第二ＰＣＭデバイス
を含む、分圧器、
（ｂ）該分圧器に結合されたハーフラッチ、ならびに
（ｃ）該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタ
を含む、メモリ回路。
（実施形態１０） 実施形態９のメモリ回路であって、
前記ハーフラッチは、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタに直列で結合されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む相補型金属酸化物半導体（ＣＭＯＳ）インバータを含み、該ハーフラッチの入力ノードは、該ＮＭＯＳトランジスタのゲートおよび該ＰＭＯＳトランジスタのゲートに結合され、
前記カスケードトランジスタは、ＰＭＯＳトランジスタであり、そのゲートは該ハーフラッチの出力ノードに結合され、そのドレインは該ハーフラッチの入力ノードに結合され、
前記第一スイッチは、ＮＭＯＳトランジスタであり、そして
前記第二スイッチは、ＮＭＯＳトランジスタである、メモリ回路。
（実施形態１１） 実施形態１０のメモリ回路であって、更に、
前記分圧器に結合されたアドレスラインスイッチ、および
該分圧器と前記ハーフラッチとの間に結合されたリードラインスイッチであって、
該アドレスラインスイッチはＮＭＯＳトランジスタであり、該リードラインスイッチはＮＭＯＳトランジスタである、リードラインスイッチ
を含む、メモリ回路。
（実施形態１２）実施形態９のメモリ回路であって、更に、
前記ハーフラッチの出力ノードに結合されたパスゲートトランジスタ
を含む、メモリ回路。
（実施形態１３）実施形態９のメモリ回路を含む分散メモリ。
（実施形態１４）実施形態９のメモリ回路を含むプログラマブルロジックデバイス。
（実施形態１５）実施形態９のメモリ回路を含むプログラマブルロジックデバイスを含むデジタルシステム。

Claims (26)

1. メモリ回路であって、該メモリ回路は、
   分圧器であって、該分圧器は、
   第一相変化メモリ（ＰＣＭ）デバイスと、
   該第一ＰＣＭデバイスに結合された第二ＰＣＭデバイスと
   を含む、分圧器と、
   該分圧器に結合されたハーフラッチと、
   該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタと
   を含み、
   該ハーフラッチは、オーバードライブ電圧端子に結合され、
   更に、該カスケードトランジスタの第一端子は、該ハーフラッチの出力ノードに結合され、該カスケードトランジスタの第二端子は、該ハーフラッチの入力ノードに結合され、該カスケードトランジスタの第三端子は、該オーバードライブ電圧端子に直接結合され、該第一端子は、該カスケードトランジスタのゲート端子である、メモリ回路。
2. 請求項１のメモリ回路であって、前記第一ＰＣＭデバイスはセット抵抗の状態にあり、前記第二ＰＣＭデバイスはリセット抵抗の状態にある、メモリ回路。
3. 請求項２のメモリ回路であって、
   前記分圧器は、更に、
   前記第一ＰＣＭデバイスに結合された第一スイッチと、
   該第一スイッチおよび前記第二ＰＣＭデバイスに結合された第二スイッチと
   を含む、メモリ回路。
4. 請求項３のメモリ回路であって、
   前記ハーフラッチは、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタに直列で結合されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む相補型金属酸化物半導体（ＣＭＯＳ）インバータを含み、該ハーフラッチの前記入力ノードは、該ＮＭＯＳトランジスタのゲートおよび該ＰＭＯＳトランジスタのゲートに結合され、
   前記カスケードトランジスタはＰＭＯＳトランジスタであり、該カスケードトランジスタの前記第二端子は、該カスケードトランジスタのドレイン端子であり、該カスケードトランジスタの前記第三端子は、該カスケードトランジスタのソース端子であり、
   前記第一スイッチはＮＭＯＳトランジスタであり、そして
   前記第二スイッチはＮＭＯＳトランジスタである、メモリ回路。
5. 請求項４のメモリ回路であって、更に、
   前記分圧器に結合されたアドレスラインスイッチと、
   該分圧器と前記ハーフラッチとの間に結合されたリードラインスイッチと
   を含む、メモリ回路。
6. 請求項５のメモリ回路であって、更に、
   前記ハーフラッチの出力ノードに結合されたパスゲートトランジスタ
   を含む、メモリ回路。
7. 請求項５のメモリ回路であって、前記アドレスラインスイッチはＮＭＯＳトランジスタであり、前記リードラインスイッチはＮＭＯＳトランジスタである、メモリ回路。
8. 請求項１のメモリ回路であって、前記第一ＰＣＭデバイスおよび前記第二ＰＣＭデバイスは柱状セルメモリデバイスである、メモリ回路。
9. 請求項１のメモリ回路を含む分散メモリ。
10. 請求項１のメモリ回路を含むプログラマブルロジックデバイス。
11. 請求項１のメモリ回路を含むプログラマブルロジックデバイスを含むデジタルシステム。
12. メモリ回路を動作させる方法であって、該方法は、
    第一相変化メモリ（ＰＣＭ）デバイスを第一抵抗状態にセットすることと、
    第二ＰＣＭデバイスを第二抵抗状態にセットすることであって、該第一ＰＣＭデバイスおよび該第二ＰＣＭデバイスは、分圧器構成において結合されている、ことと、
    該分圧器に結合されたハーフラッチを用いることと、
    該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタを用いることと
    を含み、
    該ハーフラッチは、オーバードライブ電圧端子に結合され、
    更に、該カスケードトランジスタの第一端子は、該ハーフラッチの出力ノードに結合され、該カスケードトランジスタの第二端子は、該ハーフラッチの入力ノードに結合され、該カスケードトランジスタの第三端子は、該オーバードライブ電圧端子に直接結合され、該カスケードトランジスタの第一端子は、該カスケードトランジスタのゲート端子である、方法。
13. 請求項１２の方法であって、前記第一ＰＣＭデバイスをセットすることと、前記第二ＰＣＭデバイスをセットすることとは、前記メモリ回路に結合されたアドレススイッチラインの１つのクロックサイクル内で起こる、方法。
14. 請求項１２の方法であって、前記第一抵抗状態はセット抵抗状態であり、前記第二抵抗状態はリセット抵抗状態である、方法。
15. 請求項１４の方法であって、更に、
    前記第一ＰＣＭデバイスに結合された第一スイッチをオンに切り替えることと、
    該第一スイッチおよび前記第二ＰＣＭデバイスに結合された第二スイッチをオンに切り替えることと
    を含み、パスゲートが該第一スイッチを該第二スイッチに結合するノードに結合されている、方法。
16. 請求項１５の方法であって、更に、
    前記第一ＰＣＭデバイスおよび前記第二ＰＣＭデバイスをセットすることを可能にするためにアドレスラインスイッチをオンに切り替えること
    を含む、方法。
17. 請求項１６の方法であって、
    前記第一ＰＣＭデバイスをセットすることは、該第一ＰＣＭデバイスに第一パルスを印加することを含み、
    前記第二ＰＣＭデバイスをセットすることは、該第二ＰＣＭデバイスに第二パルスを印加することを含み、該第一パルスは該第二パルスよりも持続時間が長い、方法。
18. 請求項１５の方法であって、更に、
    第一端子で前記ノードに結合され、第二端子で前記パスゲートに結合されたハーフラッチに結合されたリードラインスイッチをオンに切り替えることと、
    該リードラインスイッチの該第二端子での信号を該ハーフラッチの入力端子に印加することと、
    該パスゲートに該ハーフラッチの出力を印加することと
    を含む、方法。
19. 請求項１８の方法であって、
    前記カスケードトランジスタの第二端子は、前記リードラインスイッチの前記第二端子に結合されている、方法。
20. メモリ回路であって、該メモリ回路は、
    分圧器であって、該分圧器は、
    第一相変化メモリ（ＰＣＭ）デバイスであって、該第一ＰＣＭデバイスはセット抵抗状態にある、第一ＰＣＭデバイスと、
    該第一ＰＣＭデバイスに結合された第一スイッチと、
    該第一スイッチに結合された第二スイッチと、
    該第二スイッチに結合された第二ＰＣＭデバイスであって、該第二ＰＣＭデバイスはリセット抵抗状態にある、第二ＰＣＭデバイスと
    を含む、分圧器と、
    該分圧器に結合されたハーフラッチと、
    該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタと
    を含み、
    該ハーフラッチは、オーバードライブ電圧端子に結合され、
    更に、該カスケードトランジスタの第一端子は、該ハーフラッチの出力ノードに結合され、該カスケードトランジスタの第二端子は、該ハーフラッチの入力ノードに結合され、該カスケードトランジスタの第三端子は、該オーバードライブ電圧端子に直接結合され、該第一端子は、該カスケードトランジスタのゲート端子である、メモリ回路。
21. 請求項２０のメモリ回路であって、
    前記ハーフラッチは、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタに直列で結合されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む相補型金属酸化物半導体（ＣＭＯＳ）インバータを含み、該ハーフラッチの入力ノードは、該ＮＭＯＳトランジスタのゲートおよび該ＰＭＯＳトランジスタのゲートに結合され、
    前記カスケードトランジスタは、ＰＭＯＳトランジスタであり、該カスケードトランジスタの前記第二端子は、該カスケードトランジスタのドレイン端子であり、該カスケードトランジスタの前記第三端子は、該カスケードトランジスタのソース端子であり、
    前記第一スイッチは、ＮＭＯＳトランジスタであり、そして
    前記第二スイッチは、ＮＭＯＳトランジスタである、メモリ回路。
22. 請求項２１のメモリ回路であって、更に、
    前記分圧器に結合されたアドレスラインスイッチと、
    該分圧器と前記ハーフラッチとの間に結合されたリードラインスイッチと
    を含み、該アドレスラインスイッチはＮＭＯＳトランジスタであり、該リードラインスイッチはＮＭＯＳトランジスタである、メモリ回路。
23. 請求項２０のメモリ回路であって、更に、
    前記ハーフラッチの出力ノードに結合されたパスゲートトランジスタ
    を含む、メモリ回路。
24. 請求項２０のメモリ回路を含む分散メモリ。
25. 請求項２０のメモリ回路を含むプログラマブルロジックデバイス。
26. 請求項２０のメモリ回路を含むプログラマブルロジックデバイスを含むデジタルシステム。

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