JP5671896B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

近年、半導体装置の配線材料等として、電気抵抗が低く大電流密度耐性が高いカーボンナノチューブやグラフェン等の炭素元素の構造体が注目されている。

グラフェンを用いた構造体としては、例えば、グラフェンの微細性や高電気伝導特性を生かした多層グラフェン配線構造や、ネットワーク・ナノグラファイト（Networked Nano-Graphite：ＮＮＧ）配線構造が提案されている。ネットワーク・ナノグラファイトとは、グラフェンシートが単純に積層されたグラファイトとは異なり、多層グラフェンのナノ粒子が互いに複雑にネットワークした膜である。また、トランジスタへの適用例としては、多層グラフェン配線の一部の領域を単層グラフェンとし、単層グラフェンをチャネルとするトランジスタを形成したアクティブ配線構造が提案されている。

特開２００８−２３５５２０号公報 特開２００９−１６４４３２号公報

K. S. Novoselov, et al., "Electric Field Effect in Atomically Thin Carbon Films", Science, Vol. 306, 2004, pp.666-669 T. Takami, et al., "Catalyst-Free Growth of Networked Nanographite on Si and SiO2 Substrates by Photoemission-Assisted Plasma-Enhanced Chemical Vapor Deposition", e-Journal of Surface Science and Nanotechnology, Vol. 7, 2009, pp. 882-890 （独）科学技術振興機構、戦略的創造研究推進事業CREST2008〜2009、p.33

しかしながら、多層グラフェン構造のグラフェン面に垂直な方向の電気抵抗は、グラフェン面内の電気抵抗に対して１０００倍程度大きいため、チャネルとして用いるグラフェン層に対する良好な電気的コンタクトを形成することが困難であった。

本発明の目的は、グラフェン層に対して良好なコンタクトを形成しうる配線構造体を有する半導体装置及びその製造方法を提供することにある。

実施形態の一観点によれば、グラフェン層と、前記グラフェン層の第１の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、前記グラフェン層の第２の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する半導体装置が提供される。

また、実施形態の他の観点によれば、基板上に、グラフェン層を形成する工程と、前記グラフェン層上に、ネットワーク・ナノグラファイト層を形成する工程と、第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去し、前記第１の領域及び前記第２の領域に、前記グラフェン層と前記ネットワーク・ナノグラファイト層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。

また、実施形態の更に他の観点によれば、基板上に、ネットワーク・ナノグラファイト層を形成する工程と、第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去する工程と、前記ネットワーク・ナノグラファイト層が形成された前記基板上にグラフェン層を形成し、前記第１の領域及び前記第２の領域に、前記ネットワーク・ナノグラファイト層と前記グラフェン層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。

開示の半導体装置及びその製造方法によれば、チャネル部から連続するグラフェン層上にネットワーク・ナノグラファイト層を形成してチャネルに接続される配線部を形成するので、チャネルのグラフェン層に対するコンタクト抵抗を大幅に低減することができる。また、グラフェン層とネットワーク・ナノグラファイト層との積層体により配線層を形成するので、面内方向及び垂直方向の電気抵抗の低い配線構造体を形成することができる。これにより、消費電力の小さい半導体装置を実現することができる。

図１は、第１実施形態による半導体装置の構造を示す斜視図である。 図２は、ネットワーク・ナノグラファイトの構造を示す断面ＴＥＭ像である。 図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図５は、第２実施形態による半導体装置の構造を示す斜視図である。 図６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。

図１は、本実施形態による半導体装置の構造を示す斜視図である。図２は、ネットワーク・ナノグラファイトの構造を示す断面ＴＥＭ像である。図３及び図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。

基板１０上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上には、グラフェン層１４と、グラフェン層１４上に形成されたネットワーク・ナノグラファイト層１６を含む配線２６が形成されている。配線２６は、グラフェン層１４とネットワーク・ナノグラファイト層１６とが積層された第１の配線部２０及び第２の配線部２２と、第１の配線部２０と第２の配線部２２との間のグラフェン層１４により形成されたチャネル部２４とを有している。チャネル部２４のグラフェン層１４は、第１の配線部２０及び第２の配線部２２のグラフェン層１４から連続して形成されている。配線２６上には、ゲート絶縁膜２８が形成されている。チャネル部２４に形成されたゲート絶縁膜２８上には、ゲート電極３２が形成されている。

このように、本実施形態による半導体装置は、第１の配線部２０及び第２の配線部２２をソース電極及びドレイン電極とし、第１の配線部２０と第２の配線部２２との間のグラフェン層１４をチャネルとしたグラフェントランジスタを含む配線構造体を有している。この配線構造体は、配線層内にアクティブ素子であるグラフェントランジスタを含むものであり、いわばアクティブ配線である。

チャネル部２４は、グラフェン層１４により形成されている。グラフェン層１４は、基板１０の表面に平行な方向に延在する１層又は２層のグラフェンのシートにより形成されている。グラフェンシートを１層又は２層としているのは、グラフェントランジスタのチャネル材料に適した半導体的性質を有するグラフェン層１４とするためである。半導体的性質を有するグラフェン層が得られる場合には、３層以上のグラフェンシートを有するグラフェン層としてもよい。

第１の配線部２０及び第２の配線部２２は、チャネル部２４から連続するグラフェン層１４と、グラフェン層１４上に形成されたネットワーク・ナノグラファイト層１６との積層体により形成されている。

図２は、グラフェン層１４とネットワーク・ナノグラファイト層１６との積層膜の断面を透過型電子顕微鏡により撮影した写真である。図２に示すように、ネットワーク・ナノグラファイト層は、微視的にはグラフェンの積層体と見ることができるが、個々のグラフェンの積層体はランダムに配置されており、全体として複雑なネットワークを形成している。ネットワーク・ナノグラファイトは、このような結晶構造に起因して、グラファイトに見られるような電気伝導性の方向依存性は小さい。

すなわち、グラフェンシートが単純に積層された通常のグラファイトは、グラフェンシートの延在方向（グラフェン面内）の電気抵抗は非常に小さいが、グラフェンシートの積層方向（グラフェン面に垂直な方向）の電気抵抗は、グラフェンシートの延在方向の電気抵抗のおよそ１０００倍程度である。このため、第１の配線部２０及び第２の配線部をグラファイトにより形成すると、面内方向の電気抵抗は大幅に低減できるが、垂直方向の電気抵抗を十分に低減することはできない。

これに対し、第１の配線部２０及び第２の配線部２２をネットワーク・ナノグラファイトにより形成することにより、グラファイトにより形成する場合と比較して、垂直方向の電気抵抗を大幅に低減することができる。本願発明者等の検討では、第１の配線部２０及び第２の配線部２２をネットワーク・ナノグラファイトにより形成することにより、グラファイトを用いた場合と比較して、垂直方向の電気抵抗を約１／１００にできることが実験的に推測された。また、第１の配線部２０及び第２の配線部２２のグラフェン層１４上にネットワーク・ナノグラファイト層を形成することにより、グラフェン層１４に対して良好な電気的コンタクトを得ることができる。

次に、本実施形態による半導体装置の製造方法について図３及び図４を用いて説明する。

まず、基板１０上に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積する（図３（ａ））。成膜条件は、例えば、原料ガスとしてＴＥＯＳ及びＯ_２を用い、ＴＥＯＳ流量を５ｓｃｃｍ、Ｏ_２流量を２００ｓｃｃｍ、ガス圧を６０Ｐａ、成長温度を３５０℃、成長時間を１０ｍｉｎとする。これにより、基板１０上に、シリコン酸化膜の層間絶縁膜１２を形成する。

基板１０は、配線構造体を支持しうるものであれば、特に限定されるものではない。例えば、本実施形態の配線構造体を半導体装置の配線層として利用する場合には、シリコン基板等の半導体基板そのものや、トランジスタ等の素子や所望の配線層が形成された半導体基板が、基板１０に該当する。

層間絶縁膜１２は、その上に配線構造体を形成しうる絶縁性の材料であれば、特に限定されるものではない。層間絶縁膜１２には、例えば、シリコン酸化膜やシリコン窒化膜等のシリコン系絶縁膜を適用することができる。なお、本願明細書では、層間絶縁膜１２が形成された基板１０を、一括して「基板」と呼ぶこともある。

次いで、層間絶縁膜１２上に、ＣＶＤ法により、例えば１〜２層のグラフェンを含むグラフェン層１４を成長する。ＣＶＤ法としては、触媒金属を用いないプラズマＣＶＤ法が好ましく、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ_４及びＡｒを用い、ＣＨ_４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を１ｍｉｎとする。この条件で成膜を行うことにより、層間絶縁膜１２上にグラフェン層１４を形成することができる。触媒金属を用いないのは、成長したグラフェン層１４の下層に触媒金属が残存することを防止するためである。

なお、グラフェン層１４は、他の方法、例えば転写（貼り付け）法により形成するようにしてもよい。その場合、基板１０とは別の基板上にグラフェンを成長した後、このグラフェンを層間絶縁膜１２上に転写（貼り付け）する。別の基板上へのグラフェンの成長は、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｕ等の金属を触媒として用いたＣＶＤ法を適用することができる。成膜条件は、例えば、基板としてＣｕ基板を、原料ガスとしてＣ_２Ｈ_２及びＡｒを用い、Ｃ_２Ｈ_２の流量を５ｓｃｃｍ、Ａｒの流量を１０００ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を６００℃、成長時間を２０ｍｉｎとする。別の基板を用いることにより、触媒金属を用いて高温で良質のグラフェンを成長することができるため、良質のグラフェン層１４を得ることができる。

次いで、グラフェン層１４上に、ＣＶＤ法により、例えば膜厚１００ｎｍ程度のネットワーク・ナノグラファイト層１６を成長する（図３（ｂ））。ＣＶＤ法としては、触媒金属を用いないプラズマＣＶＤ法が好ましく、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ_４及びＡｒを用い、ＣＨ_４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。この条件で成膜を行うことにより、グラフェン層１４上にネットワーク・ナノグラファイト層１６を形成することができる。触媒金属を用いないのは、成長したネットワーク・ナノグラファイト層１６の下層に触媒金属が残存することを防止するためである。

なお、上述の条件で層間絶縁膜１２上にネットワーク・ナノグラファイト層１６を成長すると、層間絶縁膜１２とネットワーク・ナノグラファイト層１６との間には、数層のグラフェン層が形成される。層間絶縁膜１２上にグラフェン層１４を別途成長する代わりに、ネットワーク・ナノグラファイト層１６の成長の際に形成されるグラフェン層を用いてもよい。

次いで、フォトリソグラフィにより、配線２６の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。配線２６の形成予定領域とは、第１の配線部２０、第２の配線部２２及びチャネル部２４の形成予定領域である。

次いで、このフォトレジスト膜をマスクとして、例えばイオンミリングによりネットワーク・ナノグラファイト層１６及びグラフェン層１４をエッチングし、配線の形成予定領域以外のネットワーク・ナノグラファイト層１６及びグラフェン層１４を除去する。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ_２を用い、Ａｒ又はＯ_２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。

次いで、フォトリソグラフィにより、ゲート電極３２の形成予定領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

次いで、このフォトレジスト膜をマスクとして、ネットワーク・ナノグラファイト層１６を、例えば、酸素プラズマ処理により、グラフェン層１４に対して選択的にエッチングする。エッチング条件は、例えば、エッチングガスとしてＯ_２を用い、Ｏ_２流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、エッチング時間を５ｍｉｎとする。ネットワーク・ナノグラファイト層１６は、結晶性の観点から見るとグラフェン層１４に劣っており、グラフェン層１４と比較してエッチングが進行しやすい材料である。このエッチング特性の相違を利用することにより、ネットワーク・ナノグラファイト層１６をグラフェン層１４に対して選択的にエッチングすることができる。

こうして、グラフェン層１４とネットワーク・ナノグラファイト層１６との積層膜の第１の配線部２０及び第２の配線部２２と、第１の配線部２０及び第２の配線部２２との間に形成されたグラフェン層１４のチャネル部２４とを有する配線２６を形成する（図３（ｃ））。

次いで、例えばＣＶＤ法やＡＬＤ法により、例えば膜厚１０ｎｍの酸化ハフニウム膜を形成する。成膜条件は、例えば、塩化ハフニウム（ＨｆＣｌ_４）、ハフニウムイソプロポキシド（Ｈｆ（ｉＯＰｒ）_４）等の原料ガスを用い、成長温度を３００℃とする。これにより、配線２６上を含む全面に、酸化ハフニウム膜のゲート絶縁膜２８を形成する（図４（ａ））。

なお、ゲート絶縁膜２８の形成材料は、特に限定されるものではない。例えば、ゲート絶縁膜２８には、酸化ハフニウム等の高誘電率膜や、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜等のシリコン系絶縁膜等を適用することができる。

次いで、ゲート絶縁膜２８上に、例えばＣＶＤ法により、例えば膜厚２００ｎｍ程度のネットワーク・ナノグラファイト層３０を成長する（図４（ｂ））。ＣＶＤ法としては、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ_４及びＡｒを用い、ＣＨ_４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。

次いで、フォトリソグラフィにより、ゲート電極３２の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。

次いで、このフォトレジスト膜をマスクとして、ネットワーク・ナノグラファイト層３０を、イオンミリングによりエッチングする。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ_２を用い、Ａｒ又はＯ_２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。これにより、チャネル部２４のグラフェン層１４上に、ゲート絶縁膜２８を介してネットワーク・ナノグラファイト層３０のゲート電極３２を形成する（図４（ｃ））。

ゲート電極３２の形成材料は、特に限定されるものではない。例えば、ゲート電極３２には、通常のＭＯＳトランジスタと同様のゲート電極材料を適用することができる。また、上述のように、第１の配線部２０及び第２の配線部２２に用いたと同様のネットワーク・ナノグラファイトによりゲート電極３２を形成してもよい。ゲート電極３２をネットワーク・ナノグラファイトにより形成することにより、ゲート電極３２の面内方向及び垂直方向の電気抵抗を低減することができる。

こうして、層間絶縁膜１４上に、本実施形態の配線構造体を形成する。

この後、必要に応じて、この配線構造体上に層間絶縁膜や配線層を形成し、半導体装置を完成する。

このように、本実施形態によれば、チャネル部から延在するグラフェン層上にネットワーク・ナノグラファイト層を形成してチャネルに接続される配線部を形成するので、チャネルのグラフェン層に対するコンタクト抵抗を大幅に低減することができる。また、グラフェン層とネットワーク・ナノグラファイト層との積層体により配線層を形成するので、面内方向及び垂直方向の電気抵抗の低い配線構造体を形成することができる。これにより、消費電力の小さい半導体装置を実現することができる。

［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図５乃至図７を用いて説明する。図１乃至図４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。

図５は、本実施形態による半導体装置の構造を示す斜視図である。図６及び図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図５を用いて説明する。

基板１０上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上には、ネットワーク・ナノグラファイト層３４と、ネットワーク・ナノグラファイト層３４上に形成されたグラフェン層３６とを有する配線２６が形成されている。配線２６は、ネットワーク・ナノグラファイト層３４とグラフェン層３６とが積層された第１の配線部２０及び第２の配線部２２と、第１の配線部２０と第２の配線部２２との間のグラフェン層３６により形成されたチャネル部２４とを有している。チャネル部２４のグラフェン層３６は、第１の配線部２０及び第２の配線部２２のグラフェン層３６から連続して平坦に形成されている。配線２６上には、ゲート絶縁膜２８が形成されている。チャネル部２４に形成されたゲート絶縁膜２８上には、ゲート電極３２が形成されている。

このように、本実施形態による半導体装置は、第１の配線部２０及び第２の配線部２２をソース電極及びドレイン電極とし、第１の配線部２０と第２の配線部２２との間のグラフェン層３６をチャネルとしたグラフェントランジスタを含む配線構造体を有している。この点で、第１実施形態による半導体装置と同様である。

本実施形態の配線構造体は、グラフェン層３６がネットワーク・ナノグラファイト層３４上に形成されている点で、ネットワーク・ナノグラファイト層１６がグラフェン層１４上に形成されている第１実施形態の配線構造体とは異なっているが、基本的な特徴は同じである。

すなわち、本実施形態による配線構造体は、第１の配線部２０と第２の配線部２２とが、ネットワーク・ナノグラファイト層３４とグラフェン層３６との積層体により形成されている。第１の配線部２０及び第２の配線部２２を、ネットワーク・ナノグラファイトを用いて形成することにより、垂直方向の電気抵抗を大幅に低減することができる。また、第１の配線部２０及び第２の配線部２２をネットワーク・ナノグラファイトにより形成することにより、グラフェン層３６に対して良好な電気的コンタクトを得ることができる。

次に、本実施形態による半導体装置の製造方法について図６及び図７を用いて説明する。

まず、基板１０上に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積する（図６（ａ））。成膜条件は、例えば、原料ガスとしてＴＥＯＳ及びＯ_２を用い、ＴＥＯＳ流量を５ｓｃｃｍ、Ｏ_２流量を２００ｓｃｃｍ、ガス圧を６０Ｐａ、成長温度を３５０℃、成長時間を１０ｍｉｎとする。これにより、基板１０上に、シリコン酸化膜の層間絶縁膜１２を形成する。

次いで、層間絶縁膜１２上に、ＣＶＤ法により、例えば膜厚１００ｎｍ程度のネットワーク・ナノグラファイト層３４を成長する（図６（ｂ））。ＣＶＤ法としては、触媒金属を用いないプラズマＣＶＤ法が好ましく、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ_４及びＡｒを用い、ＣＨ_４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。この条件で成膜を行うことにより、層間絶縁膜１２上にネットワーク・ナノグラファイト層３４を形成することができる。触媒金属を用いないのは、成長したネットワーク・ナノグラファイト層３４下層に触媒金属が残存することを防止するためである。

次いで、フォトリソグラフィにより、第１配線部２０及び第２配線部２２の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。

次いで、このフォトレジスト膜をマスクとして、例えばイオンミリングによりネットワーク・ナノグラファイト層３４をエッチングし、第１配線部２０及び第２配線部２２の形成予定領域以外のネットワーク・ナノグラファイト層１６及びグラフェン層１４を除去する（図６（ｃ））。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ_２を用い、Ａｒ又はＯ_２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。

次いで、基板１０とは別の基板上にグラフェンを成長した後、このグラフェンをネットワーク・ナノグラファイト層３４上に転写（貼り付け）し、グラフェン層３６を形成する。転写によりグラフェン層３６を形成することにより、ネットワーク・ナノグラファイト層３４の上面の沿った平坦なグラフェン層３６を、第１配線部２０と第２配線部２２との間を接続するように形成することができる。

なお、グラフェン層３６は、ネットワーク・ナノグラファイト層３４のパターニング後、全面に絶縁膜を堆積してＣＭＰ法等により平坦化してネットワーク・ナノグラファイト層３４の上面を露出した後、ＣＶＤ法や転写法により形成するようにしてもよい。

次いで、フォトリソグラフィにより、配線２６の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。配線２６の形成予定領域とは、第１の配線部２０、第２の配線部２２及びチャネル部２４の形成予定領域である。

次いで、このフォトレジスト膜をマスクとして、例えばイオンミリングによりグラフェン層３６をエッチングし、配線の形成予定領域以外のグラフェン層３６を除去する。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ_２を用い、Ａｒ又はＯ_２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。

こうして、ネットワーク・ナノグラファイト層３４とグラフェン層３６との積層膜の第１の配線部２０及び第２の配線部２２と、第１の配線部２０及び第２の配線部２２との間に形成されたグラフェン層３６のチャネル部２４とを有する配線２６を形成する（図７（ａ））。

次いで、例えばＣＶＤ法やＡＬＤ法により、例えば膜厚１０ｎｍの酸化ハフニウム膜を形成する。成膜条件は、例えば、塩化ハフニウム（ＨｆＣｌ_４）、ハフニウムイソプロポキシド（Ｈｆ（ｉＯＰｒ）_４）等の原料ガスを用い、成長温度を３００℃とする。これにより、配線２６上を含む全面に、酸化ハフニウム膜のゲート絶縁膜２８を形成する（図７（ｂ））。

次いで、ゲート絶縁膜２８上に、例えばＣＶＤ法により、例えば膜厚２００ｎｍ程度のネットワーク・ナノグラファイト層を成長する。ＣＶＤ法としては、例えば、光電子制御プラズマＣＶＤ法を適用することができる。光電子制御プラズマＣＶＤによる成膜条件は、例えば、原料ガスとしてＣＨ_４及びＡｒを用い、ＣＨ_４の流量を５ｓｃｃｍ、Ａｒの流量を３０ｓｃｃｍ、ガス圧を１ｋＰａ、成長温度を４００℃、成長時間を２０ｍｉｎとする。

次いで、フォトリソグラフィにより、ゲート電極３２の形成予定領域を覆い、他の領域を露出するフォトレジスト膜（図示せず）を形成する。

次いで、このフォトレジスト膜をマスクとして、ネットワーク・ナノグラファイト層を、イオンミリングによりエッチングする。イオンミリング条件は、例えば、ミリングガスとしてＡｒ又はＯ_２を用い、Ａｒ又はＯ_２の流量を３０ｓｃｃｍ、ガス圧を１Ｐａ、ミリング時間を５ｍｉｎとする。これにより、チャネル部２４のグラフェン層３６上に、ゲート絶縁膜２８を介してネットワーク・ナノグラファイト層３０のゲート電極３２を形成する（図７（ｃ））。

こうして、層間絶縁膜１４上に、本実施形態の配線構造体を形成する。

この後、必要に応じて、この配線構造体上に層間絶縁膜や配線層を形成し、半導体装置を完成する。

このように、本実施形態によれば、チャネル部から延在するグラフェン層上にネットワーク・ナノグラファイト層を形成してチャネルに接続される配線部を形成するので、チャネルのグラフェン層に対するコンタクト抵抗を大幅に低減することができる。また、グラフェン層とネットワーク・ナノグラファイト層との積層体により配線層を形成するので、面内方向及び垂直方向の電気抵抗の低い配線構造体を形成することができる。これにより、消費電力の小さい半導体装置を実現することができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、配線構造体のグラフェントランジスタの形成部分のみを示したが、グラフェン層とネットワーク・ナノグラファイト層との積層構造は、通常の配線層部分にも適用することができる。また、グラフェン層とネットワーク・ナノグラファイト層とを含む複数の配線層によって多層配線構造を形成することもできる。本実施形態によるアクティブ配線は、このような多層配線構造の任意の場所に形成することができる。
層間のビア接続には、カーボンナノチューブやネットワーク・ナノグラファイトを適用することができる。

また、上記実施形態では、グラフェン層上にゲート絶縁膜を介してゲート電極を形成したが、ゲート電極は、必ずしもグラフェン層よりも上層に形成されている必要はない。ゲート電極上に、ゲート絶縁膜及びグラフェン層を形成するようにしてもよい。

以上の実施形態に関し、更に以下の付記を開示する。

（付記１） グラフェン層と、
前記グラフェン層の第１の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
前記グラフェン層の第２の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、
前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を有することを特徴とする半導体装置。

（付記２） 付記１記載の半導体装置において、
前記第１のネットワーク・ナノグラファイト層は、前記第２のグラフェン層上に形成されており、
前記第２のネットワーク・ナノグラファイト層は、前記第３のグラフェン層上に形成されている
ことを特徴とする半導体装置。

（付記３） 付記１記載の半導体装置において、
前記第２のグラフェン層は、前記第１のネットワーク・ナノグラファイト層上に形成されており、
前記第３のグラフェン層は、前記第２のネットワーク・ナノグラファイト層上に形成されている
ことを特徴とする半導体装置。

（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記ゲート電極は、ネットワーク・ナノグラファイトにより形成されている
ことを特徴とする半導体装置。

（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
前記第１乃至第３のグラフェン層は、２層以下のグラフェンシートを有する
ことを特徴とする半導体装置。

（付記６） グラフェン層と、
前記グラフェン層の第１の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
前記グラフェン層の第２の領域に形成され、前記グラフェン層と、前記グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部とを含む配線構造体を有する
ことを特徴とする半導体装置。

（付記７） 基板上に、グラフェン層を形成する工程と、
前記グラフェン層上に、ネットワーク・ナノグラファイト層を形成する工程と、
第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去し、前記第１の領域及び前記第２の領域に、前記グラフェン層と前記ネットワーク・ナノグラファイト層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記８） 付記７記載の半導体装置の製造方法において、
前記第３の領域上に形成された前記ネットワーク・ナノグラファイト層は、酸素系ガスを用いたプラズマエッチングにより、前記グラフェン層に対して選択的に除去する
ことを特徴とする半導体装置の製造方法。

（付記９） 基板上に、ネットワーク・ナノグラファイト層を形成する工程と、
第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去する工程と、
前記ネットワーク・ナノグラファイト層が形成された前記基板上にグラフェン層を形成し、前記第１の領域及び前記第２の領域に、前記ネットワーク・ナノグラファイト層と前記グラフェン層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記１０） 付記９記載の半導体装置の製造方法において、
前記グラフェン層を形成する工程では、別の基板上に形成された前記グラフェン層を、前記ネットワーク・ナノグラファイト層が形成された前記基板上に転写する
ことを特徴とする半導体装置の製造方法。

（付記１１） 付記７乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記グラフェン層及び前記ネットワーク・ナノグラファイト層は、光電子制御プラズマＣＶＤ法により堆積する
ことを特徴とする半導体装置の製造方法。

１０…基板
１２…層間絶縁膜
１４，３６…グラフェン層
１６，３０，３４…ネットワーク・ナノグラファイト層
２０…第１の配線部
２２…第２の配線部
２４…チャネル部
２６…配線
２８…ゲート絶縁膜
３２…ゲート電極

Claims (7)

1. グラフェン層と、
   前記グラフェン層の第１の領域に形成され、前記第１の領域の前記グラフェン層と、前記第１の領域の前記グラフェン層上に形成された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
   前記グラフェン層の第２の領域に形成され、前記第２の領域の前記グラフェン層と、前記第２の領域の前記グラフェン層上に形成された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、
   前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域のチャネル部上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と
   を有することを特徴とする半導体装置。
2. グラフェン層と、
   前記グラフェン層の第１の領域に形成され、前記第１の領域の前記グラフェン層と、前記第１の領域の前記グラフェン層下に形成された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、
   前記グラフェン層の第２の領域に形成され、前記第２の領域の前記グラフェン層と、前記第２の領域の前記グラフェン層下に形成された第２のネットワーク・ナノグラファイト層を含む第２の配線部と、
   前記グラフェン層の、前記第１の領域と前記第２の領域との間の第３の領域のチャネル部上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と
   を有することを特徴とする半導体装置。
3. 基板上に、グラフェン層を形成する工程と、
   前記グラフェン層上に、ネットワーク・ナノグラファイト層を形成する工程と、
   第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去し、前記第１の領域及び前記第２の領域に、前記グラフェン層と前記ネットワーク・ナノグラファイト層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
   前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、ゲート電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第３の領域上に形成された前記ネットワーク・ナノグラファイト層は、酸素系ガスを用いたプラズマエッチングにより、前記グラフェン層に対して選択的に除去する
   ことを特徴とする半導体装置の製造方法。
5. 基板上に、ネットワーク・ナノグラファイト層を形成する工程と、
   第１の領域と第２の領域との間の第３の領域に形成された前記ネットワーク・ナノグラファイト層を選択的に除去する工程と、
   前記ネットワーク・ナノグラファイト層が形成された前記基板上にグラフェン層を形成し、前記第１の領域及び前記第２の領域に、前記ネットワーク・ナノグラファイト層と前記グラフェン層の積層体の第１の配線部及び第２の配線部をそれぞれ形成し、前記第３の領域に前記グラフェン層のチャネル部を形成する工程と、
   前記第３の領域の前記グラフェン層上に、ゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、ゲート電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記グラフェン層を形成する工程では、別の基板上に形成された前記グラフェン層を、前記ネットワーク・ナノグラファイト層が形成された前記基板上に転写する
   ことを特徴とする半導体装置の製造方法。
7. 請求項３乃至５のいずれか１項に記載の半導体装置の製造方法において、
   前記グラフェン層及び前記ネットワーク・ナノグラファイト層は、光電子制御プラズマＣＶＤ法により堆積する
   ことを特徴とする半導体装置の製造方法。