JP5522039B2

JP5522039B2 - 半導体装置

Info

Publication number: JP5522039B2
Application number: JP2010512020A
Authority: JP
Inventors: 寛和長瀬; 昭田辺
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-05-16
Filing date: 2009-05-15
Publication date: 2014-06-18
Anticipated expiration: 2029-05-15
Also published as: WO2009139457A1; JPWO2009139457A1

Description

本発明は、半導体装置に関するものであり、特に、半導体装置の配線構造に関する。
本願は、２００８年５月１６日に、日本に出願された特願２００８−１２９２１０号に基づき優先権を主張し、その内容をここに援用する。

高周波トランジスタは、ゲート、ソース、ドレイン配線の持つ抵抗や容量が小さくなるように設計することにより、性能を向上することができる。配線抵抗は、特性劣化の影響が大きい。配線抵抗を低減するためには、配線幅を広げたり、配線を多層化（裏打）したりして、断面積を大きくする方法がある。

図８は、高周波トランジスタにおける典型的なマルチフィンガー構造を示す平面図である。トランジスタ群１００の単体トランジスタでは、ゲート電極１０２の両側にソース電極１０３及びドレイン電極１０４が交互に配置されている。単体トランジスタでは、コンタクト１０５を介して拡散層１０１に給電される。ソース電極１０３及びドレイン電極１０４は、単層もしくは複数層のメタルで構成される。各々の電極は、上層メタルによる引出し配線１０７、１０８で引き出され、接続される。
図８では、この単体トランジスタを、ゲート長方向Ｄ１に複数配置している。そして、各ゲート電極１０２と、ゲート長方向Ｄ１に下層メタルとして設けられたゲート接続配線１０６とを接続している。これにより、マルチフィンガー構造を構成している。

このような構造では、各ゲート電極１０２を接続するゲート接続配線１０６が細長い形状となる。そのため、ゲート接続配線１０６の抵抗が大きい。また、近年の微細トランジスタでは、ゲート電極１０２の両側にソース引出し配線１０７と、ドレイン引出し配線１０８とが近接して配置される。このため、設計ルールの制約により、図８における上下方向Ｄ２にゲート接続配線１０６を引き出すことや、ゲート接続配線１０６に並列にメタル配線を配置する（メタルを裏打）することができない。その結果、ゲート配線抵抗を低減することができず、高周波特性が劣化する。

特許文献１は、ソース電極同士、ドレイン電極同士を拡散層上で全て接続する構造を開示している。この特許文献１では、ソース電極、ドレイン電極、ゲート電極を、それぞれ一体に接続することでチップサイズを小さくしている。

また、特許文献２は、ゲート接続配線に、上層メタル層を裏打し、ソース電極、ドレイン電極の引出し配線をさらに上層のメタル層においてそれぞれ一体に接続する構造を開示している。

従来のマルチフィンガー構造においては前述のとおり、ソース引出し配線間およびドレイン引出し配線間の間隔が狭くなる。このため、ゲート接続配線を上下方向（図８の方向Ｄ２）に引き出す、またはメタルを裏打するスペースが確保できない。この設計ルールによる制約は、今後、半導体装置の微細化が進むに伴いさらに顕著になる。

特許文献１、２に記載される配線構造では、ソース電極とドレイン電極とは、それぞれ一体に接続され、ゲート接続配線に干渉することはない。このため、ゲート接続配線に裏打配線を容易に設けることができ、ゲート配線抵抗を低減することができる。しかしながら、特許文献１、２のいずれの構造もゲート電極の直上に大面積の接続配線を配置している。この配置は、配線間容量を大きく増加させ、高周波特性が劣化する。すなわち、特許文献１、２記載の構造では、配線間容量を増加させることなく、ゲート配線抵抗を低減することはできない。
特開２０００−４９１６９号公報特開２００１−３６０８１号公報

本発明の課題は、ゲート配線抵抗を低減し、トランジスタの高周波特性を向上させる半導体装置を提供することにある。

マルチフィンガー構造のトランジスタにおいて、隣り合うソース電極、隣り合うドレイン電極同士をそれぞれ接続し、複数のトランジスタ群に分割する。さらに、トランジスタ群においてソース引出し配線、ドレイン引出し配線をそれぞれ共有し、ゲート接続配線にゲート長方向に対して垂直な方向に引出し配線を付加、または裏打配線を設ける。

（１）本発明の一態様による半導体装置は、ゲート長方向に並列に配置された複数のトランジスタを有し、隣り合うソース電極同士を接続すると共に隣り合うドレイン電極同士を接続したトランジスタ群を構成し、前記ソース電極同士及び前記ドレイン電極同士は拡散層上で接続され、前記トランジスタ群は１本以上のソース引出し配線及び１本以上のドレイン引出し配線を有し、前記ソース引出し配線及びドレイン引出し配線は、それぞれゲート長方向と垂直な方向へ且つ前記トランジスタ群の外部へ引き出されている。

（２）また、本発明の一態様による半導体装置では、前記ソース電極同士及び前記ドレイン電極同士は拡散層上で接続されてもよい。

（３）また、本発明の一態様による半導体装置では、前記ソース電極同士及びドレイン電極同士がそれぞれ２個ずつ接続されてもよい。

（４）また、本発明の一態様による半導体装置では、前記ソース引出し配線及びドレイン引出し配線は、それぞれ１本であってもよい。

（５）また、本発明の一態様による半導体装置では、前記ソース引出し配線及びドレイン引出し配線は、それぞれ複数本であってもよい。

（６）また、本発明の一態様による半導体装置では、前記ソース引出し配線及びドレイン引出し配線は、互いに異なる本数であってもよい。

（７）また、本発明の一態様による半導体装置では、前記トンジスタ群はゲート電極と接続したゲート接続配線を有し、前記ゲート接続配線は引出し配線と接続し、この引出し配線は複数層のメタルで構成されてもよい。

本発明では、複数本のソース電極同士、ドレイン電極同士がそれぞれ接続されて引き出される。適当な位置にソース・ドレイン引出し配線を配置することで、ソース引出し線間及びドレイン引出し配線間の間隔が広がる。このため、ゲート接続配線を上下に引き出すことや、上層メタルによる裏打配線を設けることができる。よって、配線間容量を増加させることなく、ゲート抵抗を低減することができる。

本発明における第１の実施形態の配線構造を示す平面図である。本発明における第２の実施形態の配線構造を示す平面図である。本発明における第３の実施形態の配線構造を示す平面図である。本発明における第４の実施形態の配線構造を示す平面図である。本発明における第５の実施形態の配線構造を示す平面図である。本発明における第６の実施形態の配線構造を示す平面図である。本発明における第７の実施形態の配線構造を示す平面図である。従来の高周波トランジスタの配線構造を示す平面図である。

１０・・・トランジスタ群、
１１・・・拡散層、
１２・・・ゲート電極、
１３・・・ソース電極、
１４・・・ドレイン電極、
１５・・・コンタクト、
１６・・・ゲート接続配線、
１７・・・ソース引出し配線、
１８・・・ドレイン引出し配線、
２１・・・上層メタル、
２２・・・連絡配線、
２３・・・上層メタル、
２４・・・連絡配線

以下、図面を参照して本発明の各実施形態を詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態によるトランジスタ群１０（半導体装置とも称する）の構成を示す平面図である。

トランジスタ群１０は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの複数のトランジスタを含む。各トランジスタは、拡散層１１の上に配置され、ゲート電極１２と、ゲート電極１２の両側にそれぞれ配置されたソース電極１３及びドレイン電極１４とを有する。

複数のゲート電極１２は、所定の間隔で配置される。各ゲート電極１２は、ゲート長方向Ｄ１と直交する方向Ｄ２に延びており、拡散層１１の外側へ突出している。各ゲート電極１２は、直交方向Ｄ２の両端においてゲート接続配線１６に接続する。
ソース引出し配線１７とドレイン引出し配線１８は、複数層のメタルで構成される。

各ソース電極１３は、拡散層１１の内側に配置される。各ソース電極１３は、ゲート長方向Ｄ１と直交する方向Ｄ２に延びる。各ソース電極１２は、コンタクト１５を介在して、拡散層１１と電気的に接続される。各ソース電極１３は、単層または複数層のメタルで構成される。各ソース電極１３は、端からゲート中央まで接続した上層メタル２１を有する。隣り合う上層メタル２１は、２つの連絡配線２２によって拡散層１１上で接続されている。連絡配線２２により、隣り合うソース電極１３は、互いに電気的に接続される。拡散層１１上で接続されたソース電極１３は、トランジスタ群においてそれぞれ共有するソース引出し配線１７で引き出される。ソース引出し配線１７は、ゲート長方向Ｄ１と垂直な方向Ｄ２へ延び、トランジスタ群１０の外部へ引き出される。

各ドレイン電極１４は、拡散層１１の内側に配置される。各ドレイン電極１４は、ゲート長方向と直交する方向に延びる。各ドレイン電極１４は、コンタクト１５を介在して拡散層１１と電気的に接続する。各ドレイン電極１４は、単層または複数層のメタルで構成される。各ドレイン電極１４は、端からゲート中央まで接続した上層メタル２３を有する。
隣り合う上層メタル２３は、２つの連絡配線２４によって拡散層１１上で接続される。連絡配線２４により、隣り合うドレイン電極１４は互いに電気的に接続される。拡散層１１上で接続されたドレイン電極１４は、トランジスタ群において、それぞれ共有するドレイン引出し配線１８で引き出される。ドレイン引出し配線１８は、ゲート長方向Ｄ１と垂直な方向Ｄ２へ延び、トランジスタ群１０の外部へ引き出される。

図１に示すトランジスタ群１０では、ソース電極１３同士が、２本の連絡配線２２で接続されている。また、ドレイン電極１４同士が、２本の連絡配線２４で接続されている。

上述した第１の実施形態によれば、トランジスタ群１０において、２本のソース電極１３のソース引出し配線１７を１本に共通化するとともに、２本のドレイン電極１４のドレイン引出し配線１８を１本に共通化することで、ソース引出し配線１７間及びドレイン引出し配線１８間の間隔を広げることができる。その結果、ゲート接続配線１６に、図１の上下方向Ｄ２にゲート引出し配線を付加することや、上層メタルを裏打するスペースを確保することができる。これにより、ゲート抵抗を低減することができ、トランジスタの高周波特性を向上させることができる。

［第２の実施形態］
図２は、本発明における第２の実施形態のトランジスタ群１０Ａ（半導体装置とも称する）の構成を示す平面図である。第２の実施形態（図２）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
トランジスタ群１０Ａでは、拡散層１１と、２つのゲート接続配線１６との間隔が、第１の実施形態と比べて広げられている。トランジスタ群１０Ａのソース電極同１３同士は、２つの上層メタル２１を経由して、２本の連絡配線２２によって接続されている。ドレイン電極１４同士は、２つの上層メタル２３を経由して、２本の連絡配線２４によって接続されている。連絡配線２２、２４は、それぞれ拡散層１１より外側の領域であって、かつ、ゲート接続配線１６より内側の領域に配置されている。

上述した第２の実施形態によれば、ソース引出し配線とドレイン引出し配線の距離が広がり、配線容量を低減することができる。第２の実施形態は、集積度が問題にならない場合に効果がある。

［第３の実施形態］
図３は、本発明における第３の実施形態のトランジスタ群１０Ｂ（半導体装置とも称する）の構成を示す平面図である。第３の実施形態（図３）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
トランジスタ群１０Ｂを構成するトランジスタの個数は２個より多くても良い。図３では、３個のトランジスタを１組とした配線構造を示している。３つのソース電極１３は、３つの上層メタル２１を経由して２組の連絡配線２２によって接続される。ソース引出し配線１７は、１つのソース電極１３から引き出される。３つのドレイン電極１４は、３つの上層メタル２３を経由して、２組の連絡配線２４によって接続される。ドレイン引出し配線１８は、１つのドレイン電極１４から引き出される。

上述した第３の実施形態によれば、接続するトランジスタ数を増やすことで、各組のソース引出し配線１７間、ドレイン引出し配線１８間の間隔が広がる。そのため、ゲート接続配線１６に上層メタルを接続する領域を増やすことができる。なお、接続数が多いほど寄生容量が増加するため、抵抗と容量のバランスによって調整する。

［第４の実施形態］
図４は、本発明における第４の実施形態のトランジスタ群１０Ｃ（半導体装置とも称する）の構成を示す平面図である。第４の実施形態（図４）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
第４の実施形態では、共有するソース引出し配線１７と、ドレイン引出し配線１８を、それぞれ２本以上にしている。そして、連絡配線２２によって接続されるソース引出し配線１７の本数と、連絡配線２４によって接続されるドレイン引出し配線１８の本数とを変えている。つまり、図４に示すトランジスタ群１０Ｃは、３本のソース引出し配線１７が連絡配線２２によって接続され、２本のドレイン引出し配線１８が連絡配線２４によって接続されている。

上述した第４の実施形態によれば、ソース引出し配線１７と、ドレイン引出し配線１８の本数（面積）を増やすことで、配線抵抗を低減できる。また、引出し配線面積を減らすことで、配線間容量を低減することができるため、必要性能に合わせた設計ができる。これらはゲート接続配線１６に設ける引出し配線の構造によって適宜調整することができる。

［第５の実施形態］
図５は、本発明における第５の実施形態のトランジスタ群１０Ｄ（半導体装置とも称する）の構成を示す平面図である。第５の実施形態（図５）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
第５の実施形態では、ソース引出し配線１７や、ドレイン引出し配線１８の配置位置を、トランジスタのソース、ドレイン拡散層の位置に関わらず、決定する。このトランジスタ群１０Ｄでは、ソース引出し配線１７は、連絡配線２２を長さ方向に二等分する位置から引き出されている。
また、トランジスタ群１０Ｄでは、ドレイン引出し配線１８は、連絡配線２４を長さ方向に二等分する位置から引き出されている。

上述した第５の実施形態によれば、ゲート接続配線１６に設ける引出し配線の構造によって、ソース引出し配線１７及びドレイン引出し配線１８の位置を自由に調整することができる。

［第６の実施形態］
図６は、本発明における第６の実施形態のトランジスタ群１０Ｅ（半導体装置とも称する）の構成を示す平面図である。第６の実施形態（図６）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
第６の実施形態では、ソース電極１３に接続する上層メタル２１の長さと、ドレイン電極１４に接続する上層メタル２３の長さとが、異なるようにしている。すなわち、図６に示すトランジスタ群１０Ｅでは、ソース電極１３の上層メタル２１の長さ（３つ分のコンタクト１５の長さ）を、ドレイン電極１４の上層メタル２３の長さ（１つ分のコンタクト１５の長さ）よりも長くしている。さらに、隣り合うソース電極１３同士を接続する連絡配線２２を３本に増やしている。
上述した第６の実施形態によれば、ソース抵抗を低減することができる。

なお、本実施形態の構造は一例である。接続する配線の本数（面積）は任意であり、ソース、ドレインの抵抗、容量バランスを考慮した設計とすることができる。

［第７の実施形態］
図７は、本発明における第７の実施形態のトランジスタ群１０Ｆ（半導体装置とも称する）の構成を示す平面図である。第７の実施形態（図７）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
第７の実施形態では、ソース電極１３同士、ドレイン電極１４同士をゲート長方向Ｄ１に接続する連絡配線２２、２４の幅を、上述した各実施形態に比べて、広くしている。図７に示すトランジスタ群１０Ｆでは、上層メタルとしての幅の広い（２つ分のコンタクト１５の幅）１本の連絡配線２２でソース電極１３同士を接続している。また、上層メタルとしての幅の広い（２つ分のコンタクト１５の幅）１本の連絡配線２４でドレイン電極１４同士を接続している。

上述した第７の実施形態によれば、連絡配線２２、２４により上層メタルの総面積を増やすことで、ソース・ドレイン配線抵抗を低減することができる。また、幅の細い１本の上層メタルで接続する等、上層メタルの総面積がより少なるように接続することで配線間容量を低減することができる。

本発明は、例えば、半導体装置のトランジスタの配線構造などに利用される。

Claims

ゲート長方向に並列に配置された複数のトランジスタを有し、
隣り合うソース電極同士を接続すると共に隣り合うドレイン電極同士を接続したトランジスタ群を構成し、
前記ソース電極同士及び前記ドレイン電極同士は拡散層上で接続され、
前記トランジスタ群は１本以上のソース引出し配線及び１本以上のドレイン引出し配線を有し、
前記ソース引出し配線及びドレイン引出し配線は、それぞれゲート長方向と垂直な方向へ且つ前記トランジスタ群の外部へ引き出されている半導体装置。
前記ソース電極同士及びドレイン電極同士がそれぞれ２個ずつ接続される請求項１に記載の半導体装置。
前記ソース引出し配線及びドレイン引出し配線は、それぞれ１本である請求項１に記載の半導体装置。
前記ソース引出し配線及びドレイン引出し配線は、それぞれ複数本である請求項１に記載の半導体装置。
前記ソース引出し配線及びドレイン引出し配線は、互いに異なる本数である請求項１に記載の半導体装置。
前記トンジスタ群はゲート電極と接続したゲート接続配線を有し、
前記ゲート接続配線は引出し配線と接続し、
この引出し配線は複数層のメタルで構成される請求項１に記載の半導体装置。