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JP5500898B2 - トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法 - Google Patents

トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法 Download PDF

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JP5500898B2 JP2009175470A JP2009175470A JP5500898B2 JP 5500898 B2 JP5500898 B2 JP 5500898B2 JP 2009175470 A JP2009175470 A JP 2009175470A JP 2009175470 A JP2009175470 A JP 2009175470A JP 5500898 B2 JP5500898 B2 JP 5500898B2
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Description

本発明は、トレンチ金属−絶縁体−半導体（ＭＩＳ）デバイスに関し、特に、高周波動作に適したトレンチＭＯＳＦＥＴに関する。
一部の金属−絶縁体−半導体（ＭＩＳ）デバイスは、半導体基板（例えばシリコン）の表面から下方に延在するトレンチ内に位置するゲートを有している。このようなデバイスにおける電流の流れは主に垂直であり、そのため、セルを密に組み込むことができる。つまり、他の条件が同じであれば、セルを密に組むことによって電流を流す能力が増大するとともに、デバイスのオン抵抗が減少する。ＭＩＳデバイスの一般的なカテゴリーに含まれるデバイスとしては、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と、ＭＯＳゲート型サイリスタが挙げられる。
例えば、トレンチＭＯＳＦＥＴは、最適なリニア信号の増幅および切換えにおいて重要である高い相互コンダクタンス（ｇｍ，ｍａｘ）および特定の低いオン抵抗（Ｒｏｎ）をもって製造することができる。しかし、高周波動作における最も重要な問題の１つとして、ＭＯＳＦＥＴの内部キャパシタンスの低減がある。内部キャパシタンスとしては、フィードバックキャパシタンス（Ｃｒｓｓ）とも呼ばれるゲート−ドレイン間キャパシタンス（Ｃｇｄ）と、入力キャパシタンス（Ｃｉｓｓ）と、出力キャパシタンス（Ｃｏｓｓ）を挙げることができる。
図１は、従来のｎ型トレンチＭＯＳＦＥＴ１０の断面図である。ＭＯＳＦＥＴ１０においては、一般にＮ＋基板（図示せず）上に成長させられるｎ型エピタキシャル（「Ｎ−ｅｐｉ」）層１３がドレインである。Ｎ−エピタキシャル層１３は、軽くドープされた層、すなわち、Ｎ−層であっても良い。Ｎ−エピタキシャル層１３とＮ＋ソース領域１１は、ｐ型本体領域１２によって隔てられている。電流は、トレンチ１９の側壁に沿って、チャネル（破線で示されている）を通じて垂直に流れる。トレンチ１９の側壁および底部に沿って薄いゲート絶縁体１５（例えば、二酸化ケイ素）が延在している。トレンチ１９は、ドープされたポリシリコン等の導電材料で満たされ、該導電材料はゲート１４を形成している。内部にゲート１４を有するトレンチ１９は、ボロホスホシリケートガラス（ＢＰＳＧ）等の絶縁層１６によって覆われている。ソース領域１１および本体領域１２への電気接点は、一般に金属または金属合金である導体１７によって形成されている。ゲート１４は、図１の面の外側で３次元的に接触している。
ＭＯＳＦＥＴ１０の重大な欠点は、ゲート１４とＮ−エピタキシャル層１３との間に形成される大きなオーバーラップ領域１８である。このオーバーラップ領域１８は、薄いゲート絶縁体１５の一部をドレイン作動電圧に晒してしまう。この大きなオーバーラップによって、ＭＯＳＦＥＴ１０のドレイン定格電圧は制限され、薄いゲート絶縁体１５における長期的な信頼性が問題になり、ＭＯＳＦＥＴ１０のゲート−ドレイン間キャパシタンスＣｇｄは大きく増大する。トレンチ構造においては、従来の横方向デバイスよりもＣｇｄが大きい為、ＭＯＳＦＥＴ１０の切換速度が制限され、したがって、高周波用途におけるＭＯＳＦＥＴの使用が制限される。
この欠点を解決する方法の一つは、特許文献１に記載されており、図２に示す。図２は、トレンチ１９の底部近傍にドープされていないポリシリコンプラグ２２を有するトレンチＭＯＳＦＥＴ２０の断面図である。ＭＯＳＦＥＴ２０は、酸化膜２１によってトレンチ１９の底部から絶縁され且つ酸化膜２３によってゲート１４から絶縁されたポリシリコンプラグ２２を除き、図１のＭＯＳＦＥＴ１０に類似している。酸化膜２１、ポリシリコンプラグ２２、酸化膜２３のサンドイッチ構造によって、ゲート１４とＮ−エピタキシャル層１３の距離が大きくなり、Ｃｇｄが小さくなる。
米国特許出願第０９／５９１，１７９号
しかしながら、ある状況下において、高周波用途には、ドープされていないポリシリコンよりも絶縁性が高い材料をトレンチ１９の底部に設け、Ｃｇｄを最小限に抑えることが好ましい場合がある。したがって、ゲート−ドレイン間キャパシタンスＣｇｄが小さく且つ高周波性能が良好なトレンチＭＯＳＦＥＴが望ましい。
本発明において、金属−絶縁体−半導体（ＭＩＳ）デバイスは、トレンチが表面から内部に向かって延在する半導体基板を有している。第１の導電型のソース領域は、前記トレンチの側壁と前記基板の表面とに隣接している。第１の導電型と電荷が反対の第２の導電型の本体領域は、前記ソース領域と前記側壁とに隣接している。第１の導電型のドレイン領域は、前記本体領域と前記側壁に隣接している。前記トレンチは、前記本体領域と隣接する前記側壁の一部に沿って第１の絶縁層を設けている。また、前記トレンチは、前記トレンチの底部に沿って第２の絶縁層を設けている。前記第２の絶縁層は、第１の絶縁層に接続され、第１の絶縁層よりも厚い。前記トレンチの底部に沿って前記基板中の応力は殆ど変化しない。
このようなＭＩＳデバイスの製造方法の典型的な実施形態においては、側壁と底部とを有するトレンチが基板中に形成される。前記トレンチの底部上には厚い絶縁層が堆積される。前記側壁上には薄い絶縁層が形成され、前記厚い絶縁層に接続される。トレンチ内部において、前記厚い絶縁層の一部の上側および前記薄い絶縁層に隣接してゲートが形成される。
前記厚い絶縁層によって、トレンチゲートとドレイン導電領域はトレンチの底部において隔てられ、その結果、ゲート−ドレイン間キャパシタンスが小さくなる。これにより、トレンチＭＯＳＦＥＴ等の本発明に係るＭＩＳデバイスは、高周波の用途に適するようになる。
本発明は、以下の説明および図面を参照することにより更に理解できる。図中、同様の又は類似の特徴的構成には、主に同じ参照符号が付されている。
従来のトレンチＭＯＳＦＥＴの断面図である。 トレンチの底部にポリシリコンプラグを有するトレンチＭＯＳＦＥＴの断面図である。 本発明に係るトレンチＭＯＳＦＥＴの一実施形態の断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 図４Ａから図４Ｋは、本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。 本発明に係るトレンチＭＯＳＦＥＴの他の実施形態の断面図である。
図３は、本発明に係るトレンチＭＯＳＦＥＴ３０の一実施形態の断面図である。ＭＯＳＦＥＴ３０は、その一部が図１のＭＯＳＦＥＴ１０と類似している。ＭＯＳＦＥＴ３０のトレンチ１９の外側にある要素は、図１のＭＯＳＦＥＴ１０のそれと同じであっても良い。しかし、ＭＯＳＦＥＴ３０においては、トレンチ１９の側壁だけに沿って薄いゲート絶縁体１５（例えば、二酸化ケイ素）が設けられている。図１のＭＯＳＦＥＴ１０とは異なり、図３のＭＯＳＦＥＴ３０のトレンチ１９の底部に沿って、厚い絶縁層３１（例えば、二酸化ケイ素）が設けられている。ゲート１４とＮ−エピタキシャル層１３（Ｎ−層であっても良い）は、厚い絶縁層３１によって隔てられている。これにより、図１の場合のようなゲート１４とＮ−エピタキシャル層１３（ドレイン）が薄いゲート絶縁体１５だけによって隔てられている際に生じる問題が回避される。また、厚い絶縁層３１は、図２に示されるようなポリシリコンプラグ２２を用いて達成しえる絶縁体よりも有効な絶縁体を形成する。すなわち、厚い絶縁体３１は、ゲート−ドレイン間キャパシタンスＣｇｄを最小限に抑え、高周波の用途において有用なトレンチＭＯＳＦＥＴ３０を形成することができる。
図４Ａ〜図４Ｋは、図３のＭＯＳＦＥＴ３０等の本発明に係るトレンチＭＯＳＦＥＴの製造方法の一実施形態を示す断面図である。図４Ａに示されるように、工程は、濃密にドープしたＮ＋基板（図示せず）上に成長させた、軽くドープしたＮ−エピタキシャル層４１３（一般に、約８μｍの厚さ）から始まる。フォトレジストまたは酸化物等のトレンチマスク４５０がＮ−エピタキシャル層４１３上に堆積されてパターン化され、これにより、トレンチ４１９が位置される開口４５２が形成される。一般にドライプラズマエッチング、例えば反応性イオンエッチング（ＲＩＥ）を使用し、トレンチ４１９を開口４５２を通じてエッチングする。トレンチ４１９は、幅が約０．５〜１．２μｍ、深さが約１〜２μｍであっても良い。
図４Ｂに示されるように、マスク４５０が除去され、厚い絶縁層４３１（例えば約０．１〜０．３μｍ）がＮ−エピタキシャル層４１３上に堆積される。この堆積工程は、化学気相成長法（ＣＶＤ）等の従来の堆積技術にしたがって選択され、トレンチ４１９の側壁上および底部上とＮ−エピタキシャル層４１３の上面に、絶縁層４３１となる絶縁保護堆積物（ｃｏｎｆｏｒｍａｌ ｄｅｐｏｓｉｔｉｏｎ）が形成される。厚い絶縁層４３１は、例えば、低温酸化物（ＬＴＯ）、ホスホシリケートガラス（ＰＳＧ）、ＢＰＳＧ、または、他の絶縁材料であっても良い。幾つかの実施形態においては、厚い絶縁層４３１を堆積する前に、例えば９５０℃で１０分間、良く知られたドライ酸化処理を使用して、薄い絶縁層（例えば、１００〜２００Åの二酸化ケイ素）を熱的に成長させても良い。
その後、図４Ｃに示すように、バリア層４５４がＣＶＤによって堆積される。この堆積物は、絶縁保護しない（ｎｏｎ−ｃｏｎｆｏｒｍａｌ）状態であってもよく、トレンチ４１９を充填し、厚い絶縁層４３１の最上面から溢れるように成される。バリア層４５４は、例えば、窒化ケイ素（Ｓｉ３Ｎ４）であっても良く、また、厚さが２〜４μｍであっても良い。バリア層４５４は、一般的にはドライエッチングの後にウェットエッチングが行なわれ、厚い絶縁層４３１上のバリア層４５４に関して高い選択性を有するエッチング液を用いてエッチバックされる。図４Ｄに示されるように、バリア層４５４は、約０．１〜０．２μｍだけがトレンチ４１９内に残るまで、トレンチ４１９内へとエッチバックされる。
その後、厚い絶縁層４３１は、一般にウェットエッチング技術により、バリア層４５４およびＮ−エピタキシャル層４１３の上側にある絶縁層４３１に関して高い選択性を有するエッチング液を用いて、エッチングされる。絶縁層４３１は、絶縁層４３１がトレンチ４３１の底部のみに残るまで、Ｎ−エピタキシャル層４１３の上面およびトレンチ４１９の側壁からエッチング除去される。バリア層４５４の残留物を除去することにより、図４Ｅに示される構造体が残る。
図４Ｆに示されるように、薄いゲート絶縁体４１５（例えば、厚さが約１００〜１０００Å）がＮ−エピタキシャル層４１３の上面およびトレンチ４１９の側壁上に形成される。薄いゲート絶縁体４１５は、例えば、１０５０℃で２０分間、ドライ酸化技術を用いて熱的に成長された二酸化ケイ素層であっても良い。幾つかの実施形態においては、薄いゲート絶縁体４１５を成長させる前に、犠牲ゲート酸化膜（図示せず）を熱的に成長させ、ウェットエッチングによって除去し、トレンチ４１９の側壁を洗浄しても良い。そのような犠牲ゲート酸化膜のウェットエッチングは、厚い絶縁層４３１がエッチングされるのを最小限に抑えるため、短時間のみ行なわれる。
図４Ｇに示すように、ＣＶＤによって、可能であれば低圧ＣＶＤ（ＬＰＣＶＤ）によって、導電材料４５６を堆積させる。これにより、トレンチ４１９に導電材料４５６が充填されるとともに、薄いゲート絶縁体４１５の最上面から導電材料４５６が溢れる。導電材料４５６は、例えば、現場でドープされたポリシリコン、または、後に注入（ｉｍｐｌａｎｔｅｄ）されてアニール処理されるドープされていないポリシリコン層、または、他の導電材料であっても良い。図４Ｈに示されるように、導電材料４５６は、一般に反応性イオンエッチングを用いて、導電材料４５６の上面がＮ−エピタキシャル層４１３の上面と略面一になるまでエッチングされ、これによりゲート４１４が形成される。ｎ型ＭＯＳＦＥＴにおいて、ゲート４１４は、例えば、ドーピング濃度が１０２０ｃｍ−３のポリシリコン層であっても良い。幾つかの実施形態においては、トレンチ４１９の上端を過ぎてもさらに導電材料４５６をエッチングすることにより、ゲート４１４を凹状に窪ませて、ゲート−ソース間のオーバーラップキャパシタンスを最小限に抑えても良い。
公知の注入処理および拡散処理を用いて、図４Ｉに示されるように、ｐ型本体領域４１２およびＮ＋ソース領域４１１がＮ−エピタキシャル層４１３中に形成される。ｐ型本体領域４１２とＮ−エピタキシャル層４１３の残存部分との間のＰＮ接合部は、厚い絶縁層４３１と薄いゲート絶縁体４１５との間の界面よりも上側の深さに位置する。
図４Ｊに示すように、ボロホスホシリケートガラス（ＢＰＳＧ）等の絶縁層４１６が、ＣＶＤによってＮ−エピタキシャル層４１３およびゲート４１４の表面上に堆積される。
絶縁層４１６は、一般にドライエッチングを用いてエッチングされ、これにより、図４Ｋに示されるように、ｐ型本体領域４１２およびＮ＋ソース領域４１１の一部が露出する。
一般に堆積された（例えば、物理気相成長法、メッキ、スパッタリング、または、蒸発によって）金属または金属合金である導体４１７を用いて、本体領域４１２およびソース領域４１１への電気接点が形成される。ゲート４１４への電気接点は、図４Ｋの面の外側に３次元的に形成される。ドレイン（図示せず）への電気接点は、Ｎ＋基板（図示せず）のＮ−エピタキシャル層４１３が成長した面とは反対側の面に形成される。
したがって、この方法によれば、トレンチ４１９の底部に厚い絶縁層４３１を組み込んでも、Ｃｇｄを最小限に抑えることができ、厚い絶縁層４３１を熱的に成長させることによって引き起こされる虞がある望ましくない影響または製造上の問題を最小に留めることができる。例えば、酸化物を熱的に成長させるのではなく、酸化物を堆積することにより、厚い酸化物をトレンチ４１９の凹状の底部内に成長させることによって生じる応力の影響が回避される。厚い絶縁層４３１を堆積することにより、厚い絶縁層４３１の熱的な成長中に「鳥のくちばし（ｂｉｒｄ’ｓ ｂｅａｋ）」が形成されることによって生じる可能性がある厚い絶縁層４３１と薄いゲート絶縁体４１５の接続部での絶縁層の薄層化が回避される。また、厚い絶縁層４３１を堆積することにより、エッチングされたトレンチ４１９の側壁の外形の変化も避けられる。尚、厚い絶縁層４３１を成長させてそのような外形の変化が起こることも可能性は少ないがあり、後にトレンチ４１９の側壁上に薄いゲート絶縁体４１５を成長させても補えない「バルブ」作用がトレンチ４１９の底部に起きる。
図５は、本発明に係る他の実施形態であるトレンチＭＯＳＦＥＴ５０の断面図である。
ＭＯＳＦＥＴ５０は、多くの点で図３のＭＯＳＦＥＴ３０と類似している。特に、トレンチ１９の側壁だけに沿って薄いゲート絶縁体１５が延び、一方、厚い絶縁層３１がトレンチ１９の底部に沿って延在している。図３のＭＯＳＦＥＴ３０においては、トレンチ１９の底部で積層中に広がる抵抗が増大することに起因して、厚い絶縁層３１がＭＯＳＦＥＴ３０のオン抵抗（Ｒｏｎ）を大きくする可能性がある。しかし、図５のＭＯＳＦＥＴ５０は、電流がより効果的に拡散することを助ける高ドーピング領域５３をトレンチ１９の底部に有している。高ドーピング領域５３は、Ｎ＋基板５５上にあるＮ−エピタキシャル層１３中に形成されている。高ドーピング領域５３は、図４Ａに示されるようにトレンチがエッチングされた後、マスク４５０が除去される前に、ヒ素またはリン等のｎ型ドーパントを注入することにより形成されても良い。このように、厚い絶縁層３１がゲート−ドレイン間キャパシタンスＣｇｄを最小限に抑えるとともに、高ドーピング領域５３がオン抵抗（Ｒｏｎ）を最小にすることで、高周波の用途に十分適したトレンチＭＯＳＦＥＴ５０が形成される。
前述した実施形態は、一例にすぎず、この発明の広い原理を限定するものではない。当業者であれば分かるように、多くの他の実施形態も考えられる。例えば、この発明の構造および方法は、トレンチゲートとトレンチの外側の領域との間に絶縁層を形成することが望ましい任意のタイプの金属−絶縁体−半導体（ＭＩＳ）デバイスにおいて使用することができる。適切な場合には、様々な絶縁材料または導電材料を使用することもでき、また、本発明はｐ型ＭＯＳＦＥＴにも適している。本発明は、以下の請求の範囲によってのみ限定される。

Claims (11)

  1. ａ）半導体基板を準備する工程、
    ｂ）側壁と底部とを有するトレンチを前記基板中に形成する工程、
    ｃ）少なくとも前記トレンチの前記底部に隣接して前記基板中に高度にドープされた領域を形成する工程、
    ｄ）前記トレンチの前記側壁上及び前記底部上に厚い絶縁層を堆積させる工程、
    ｅ）窒化ケイ素のバリア層を堆積させて前記トレンチを溢れさせる工程、
    ｆ）前記バリア層に対する高い選択性と前記厚い絶縁層に対する低い選択性を有する第１のエッチング剤を用いて、前記バリア層をエッチングすることにより、前記トレンチの前記底部に前記バリア層の一部を残す工程、
    ｇ）前記厚い絶縁層に対する高い選択性と前記バリア層に対する低い選択性を有する第２のエッチング剤を用いて、前記厚い絶縁層をエッチングすることにより、前記側壁の露出部を形成する工程、
    ｈ）前記トレンチの前記底部の前記厚い絶縁層の一部は残して、前記工程ｆ）でトレンチの底部に残されたバリア層を除去する工程、
    ｉ）前記側壁の前記露出部上に、前記トレンチの前記底部の前記厚い絶縁層の一部に接続した薄い絶縁層を形成する工程、
    ｊ）前記厚い絶縁層の上側に、前記トレンチ内の前記薄い絶縁層に隣接して、ゲートを形成する工程、
    ｋ）前記基板中に前記側壁に隣接して本体領域を形成し、前記基板中に該本体領域の下にドレイン領域を形成する工程、及び、
    ｌ）前記本体領域中に前記側壁と前記基板の上面とに隣接してソース領域を形成する工程、
    を有する金属−絶縁体−半導体デバイスの製造方法。
  2. 前記薄い絶縁層を形成する工程ｉ）は、前記側壁を熱酸化する工程を含むことを特徴とする請求項１に記載の方法。
  3. 前記薄い絶縁層を形成する工程ｉ）の直前に、前記側壁上に薄い犠牲酸化膜を成長させる工程と、前記犠牲酸化膜を除去する工程を更に含むことを特徴とする請求項２に記載の方法。
  4. 前記ゲートを形成する工程ｊ）は、ドープしたポリシリコンを前記トレンチ内に堆積させる工程と、前記ドープしたポリシリコンを前記基板の表面とほぼ等しい高さまでエッチングする工程とを含むことを特徴とする請求項１に記載の方法。
  5. 前記窒化ケイ素バリア層が、化学気相成長法によって堆積させられ、且つ、２〜４μｍの厚さを有することを特徴とする請求項１に記載の方法。
  6. 前記バリア層のエッチング工程ｆ）が、ドライエッチングの後にウェットエッチングを行う工程を含むことを特徴とする請求項１に記載の方法。
  7. 前記工程ｆ）におけるバリア層のエッチング完了時において、前記トレンチの底部に、０．１〜０．２μｍの前記バリア層が残っていることを特徴とする請求項１に記載の方法。
  8. 前記厚い絶縁層が、０．１〜０．３μｍの範囲の厚さを有することを特徴とする請求項１に記載の方法。
  9. 前記薄い絶縁層が、１００〜１０００Åの範囲の厚さを有することを特徴とする請求項１に記載の方法。
  10. 前記トレンチが、０．５〜１．２μｍの範囲の幅及び１〜２μｍの範囲の深さを有することを特徴とする請求項１に記載の方法。
  11. 前記バリア層がフォトレジストでないことを特徴とする請求項１に記載の方法。
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9063191B2 (en) * 2012-02-24 2015-06-23 Power Probe, Inc. Electrical test device and method
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
EP1435115B1 (en) * 2001-08-10 2017-10-04 SILICONIX Incorporated Mis device having a trench gate electrode and method of making the same
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6781196B2 (en) * 2002-03-11 2004-08-24 General Semiconductor, Inc. Trench DMOS transistor having improved trench structure
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US8629019B2 (en) * 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
US7279743B2 (en) * 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
US8183629B2 (en) * 2004-05-13 2012-05-22 Vishay-Siliconix Stacked trench metal-oxide-semiconductor field effect transistor device
JP2006030318A (ja) * 2004-07-12 2006-02-02 Sanyo Electric Co Ltd 表示装置
US7494876B1 (en) 2005-04-21 2009-02-24 Vishay Siliconix Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
EP1742257B1 (en) * 2005-07-08 2012-09-05 STMicroelectronics Srl Method of manufacturing a semiconductor power device
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
CN101361193B (zh) * 2006-01-18 2013-07-10 维西埃-硅化物公司 具有高静电放电性能的浮动栅极结构
JP4957005B2 (ja) * 2006-01-31 2012-06-20 富士電機株式会社 炭化珪素半導体素子の製造方法
US8471390B2 (en) 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
KR100909777B1 (ko) * 2006-07-28 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US8368126B2 (en) * 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US8159021B2 (en) * 2008-02-20 2012-04-17 Force-Mos Technology Corporation Trench MOSFET with double epitaxial structure
US8426275B2 (en) 2009-01-09 2013-04-23 Niko Semiconductor Co., Ltd. Fabrication method of trenched power MOSFET
TWI435447B (zh) * 2009-01-09 2014-04-21 Niko Semiconductor Co Ltd 功率金氧半導體場效電晶體及其製造方法
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
CN102859699B (zh) 2010-03-02 2016-01-06 维西埃-硅化物公司 制造双栅极装置的结构和方法
US20120028425A1 (en) * 2010-08-02 2012-02-02 Hamilton Lu Methods for fabricating trench metal oxide semiconductor field effect transistors
WO2012127821A1 (ja) 2011-03-23 2012-09-27 パナソニック株式会社 半導体装置およびその製造方法
CN103688363B (zh) 2011-05-18 2017-08-04 威世硅尼克斯公司 半导体器件
US9496357B2 (en) * 2011-07-22 2016-11-15 X-Fab Semiconductor Foundries Ag Semiconductor device
CN103247529B (zh) * 2012-02-10 2016-08-03 无锡华润上华半导体有限公司 一种沟槽场效应器件及其制作方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8802530B2 (en) * 2012-06-06 2014-08-12 Alpha And Omega Semiconductor Incorporated MOSFET with improved performance through induced net charge region in thick bottom insulator
JP5799046B2 (ja) 2013-03-22 2015-10-21 株式会社東芝 半導体装置
CN103311112B (zh) * 2013-06-14 2016-01-27 矽力杰半导体技术(杭州)有限公司 在沟槽内形成多晶硅的方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
WO2016028944A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
KR102026543B1 (ko) 2014-08-19 2019-09-27 비쉐이-실리코닉스 전자 회로
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
CN109273534A (zh) * 2018-10-30 2019-01-25 贵州恒芯微电子科技有限公司 一种新型屏蔽栅功率mos的器件
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
CN110896026A (zh) 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
CN111129152B (zh) * 2019-12-17 2023-09-26 杭州芯迈半导体技术有限公司 沟槽mosfet结构及其制造方法
CN111554746B (zh) 2020-04-23 2022-09-16 杭州芯迈半导体技术有限公司 碳化硅mosfet器件及其制造方法
CN112735954B (zh) * 2020-12-30 2021-12-14 深圳市汇德科技有限公司 一种半导体芯片的制造方法
CN113437137A (zh) * 2021-08-09 2021-09-24 无锡新洁能股份有限公司 快恢复功率mosfet及其制造方法
CN114975126B (zh) * 2022-07-29 2022-10-25 威晟半导体科技(广州)有限公司 一种降低栅电荷的屏蔽栅沟槽型mosfet制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
JPS63237460A (ja) * 1987-03-25 1988-10-03 Mitsubishi Electric Corp 半導体装置
US4893160A (en) * 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US5183774A (en) * 1987-11-17 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor memory device
KR910000246B1 (ko) * 1988-02-15 1991-01-23 삼성전자 주식회사 반도체 메모리장치
US5183772A (en) 1989-05-10 1993-02-02 Samsung Electronics Co., Ltd. Manufacturing method for a DRAM cell
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
JP2917922B2 (ja) * 1996-07-15 1999-07-12 日本電気株式会社 半導体装置及びその製造方法
EP0948818B1 (en) 1996-07-19 2009-01-07 SILICONIX Incorporated High density trench dmos transistor with trench bottom implant
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
JP2000100928A (ja) * 1998-09-21 2000-04-07 Kawasaki Steel Corp 半導体装置およびその製造方法
JP2000195945A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd 半導体装置の製造方法
US6071794A (en) * 1999-06-01 2000-06-06 Mosel Vitelic, Inc. Method to prevent the formation of a thinner portion of insulating layer at the junction between the side walls and the bottom insulator
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
JP2001024055A (ja) * 1999-07-06 2001-01-26 Matsushita Electronics Industry Corp 半導体装置の製造方法
DE19935442C1 (de) * 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
TW411553B (en) * 1999-08-04 2000-11-11 Mosel Vitelic Inc Method for forming curved oxide on bottom of trench
JP3384365B2 (ja) * 1999-08-23 2003-03-10 日本電気株式会社 縦型ｍｏｓ電界効果トランジスタおよびその製造方法
JP4379982B2 (ja) * 1999-11-16 2009-12-09 トヨタ自動車株式会社 半導体装置の製造方法
US6391699B1 (en) * 2000-06-05 2002-05-21 Fairchild Semiconductor Corporation Method of manufacturing a trench MOSFET using selective growth epitaxy
US6437386B1 (en) * 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
US6444528B1 (en) * 2000-08-16 2002-09-03 Fairchild Semiconductor Corporation Selective oxide deposition in the bottom of a trench
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
EP1435115B1 (en) * 2001-08-10 2017-10-04 SILICONIX Incorporated Mis device having a trench gate electrode and method of making the same

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