JP5598145B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。

ＭＯＳトランジスタのゲート電極を、絶縁膜に形成された凹部（以下、ゲートトレンチと呼ぶ）に、導電材料を埋め込んで作製する方法がある。ＭＯＳトランジスタの微細化に伴い、ゲートトレンチ幅が狭くなってきており、導電材料の埋め込みが難しくなってきている。

特開２００６−８６２７２号公報

本発明の一目的は、導電材料のゲートトレンチへの埋め込みが容易な半導体装置の製造方法、及びそのような方法で作製される半導体装置を提供することである。

本発明の一観点によれば、半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程と、前記凹部の内壁面上と前記絶縁膜の上面上に、第１金属を含む導電材料で第１ゲート電極膜を連続的に形成する工程と、前記第１ゲート電極膜上に、前記凹部の側面部分の一部は覆わないように、前記導電材料の融点よりも高い融点を持つ材料でカバー膜を形成する工程と、前記カバー膜が形成された状態で、熱処理を行って、前記第１ゲート電極膜をリフローさせる工程とを有する半導体装置の製造方法が提供される。

絶縁膜の上面部分では、カバー膜に覆われて第１ゲート電極膜のリフローが抑制され、凹部の側面部分では、カバー膜に覆われずに第１ゲート電極膜がリフローする。これにより、凹部の開口肩部への導電材料の凝集を抑制しつつ、導電材料による凹部の埋め込みを行うことができる。

図１Ａ及び図１Ｂは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｃ及び図１Ｄは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｅ及び図１Ｆは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｇ及び図１Ｈは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｉ及び図１Ｊは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｋ及び図１Ｌは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｍ及び図１Ｎは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｏ及び図１Ｐは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｑ及び図１Ｒは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｓ及び図１Ｔは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｕ及び図１Ｖは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図２は、各種元素の炭化物生成反応における標準自由エネルギー変化をまとめたグラフである。 図３Ａ及び図３Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図３Ｃ及び図３Ｄは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図３Ｅ及び図３Ｆは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図３Ｇ及び図３Ｈは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図３Ｉ及び図３Ｊは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図３Ｋ及び図３Ｌは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図３Ｍは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。

まず、本発明の第１実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｖは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。

図１Ａを参照する。シリコン基板（半導体基板）１に、例えばシャロートレンチアイソレーション（ＳＴＩ）により、素子分離絶縁膜２を形成する。

図１Ｂを参照する。シリコン基板１上に、例えば、ＮＯガスを用いた熱酸化窒化により酸化窒化シリコン膜を厚さ０．３ｎｍ〜１ｎｍ（例えば０．７ｎｍ）成長させて、下地絶縁膜と高誘電率絶縁膜の積層構造を持つ積層ゲート絶縁膜の下地絶縁膜３を形成する。下地絶縁膜３として、酸化シリコン膜を用いることもできる。

図１Ｃを参照する。下地絶縁膜３の上に、例えば、原子層堆積（ＡＬＤ）により酸化ハフニウム膜を厚さ０．５ｎｍ〜３ｎｍ（例えば２ｎｍ）堆積して、積層ゲート絶縁膜の高誘電率絶縁膜４を形成する。酸化ハフニウム膜の成膜方法として、ＡＬＤの他に、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）を用いることもできる。

なお、ここで、高誘電率絶縁膜とは、Ｈｆまたは、Ｚｒまたは、Ｔａまたは、Ａｌと、酸素とを含む、例えば酸化ハフニウム等を用いた、ＳｉＯ_２よりも高い誘電率を示す絶縁膜のことを指している。

なお、本発明は、ゲート絶縁膜が上記の積層構造である場合に限定されるものではない。また、高誘電率絶縁膜材料である酸化ハフニウムには、ＨｆＺｒ酸化物や、ＨｆＳｉ酸化物も含まれる。

酸化ハフニウム膜の成膜後に、５００℃〜１０５０℃（例えば８５０℃）で熱処理（例えば５秒）を行うことにより、酸化ハフニウム膜の膜質の調整を行うことができる。なお、酸化ハフニウム膜にＺｒ、Ｔｉ、Ａｌ、Ｓｉ、Ｔａ、Ｌａ、Ｙ、Ｍｇのうちの１つ以上の元素を、閾値電圧の制御可能範囲で添加してもよい。また、窒素プラズマ処理し７５０℃〜１１００℃でアニールして窒化してもよい。

図１Ｄを参照する。高誘電率絶縁膜４の上に、例えば、ＰＶＤにより窒化チタン膜を厚さ３ｎｍ〜１０ｎｍ（例えば５ｎｍ）堆積して、閾値電圧を調整する仕事関数金属（ＷＦＭ）膜５を形成する。窒化チタン膜の成膜方法として、より具体的には、ＴｉターゲットとＡｒガスとＮ_２ガスを用いたリアクティブスパッタリングを用いることができる。なお、Ｎ_２ガスのみを用いたリアクティブスパッタリングでもよい。また、仕事関数の観点から、Ａｌを混入したＴｉ−Ａｌ合金をターゲットとしてもよい。なお、成膜方法としてその他、有機金属（ＭＯ）ＣＶＤ、熱ＣＶＤ、ＡＬＤを用いることもできる。

図１Ｅを参照する。ＷＦＭ膜５の上に、例えば、ＣＶＤによりポリシリコン膜を厚さ１０ｎｍ〜１００ｎｍ（例えば５０ｎｍ）堆積して、ダミーゲート電極膜６を形成する。なお、ダミーゲート電極膜６として、アモルファスシリコン膜を用いることもできる。

図１Ｆを参照する。フォトリソグラフィ及びドライエッチングで、ダミーゲート電極膜６、ＷＦＭ膜５、高誘電率絶縁膜４、及び下地絶縁膜３をパターニングして、ダミー絶縁ゲート電極構造ＤＧを形成する。ダミー絶縁ゲート電極構造ＤＧの幅として、例えば１００ｎｍ以下の細さ、例えば３０ｎｍを想定している。エッチングガスとして、例えば、ポリシリコンのダミーゲート電極膜６及び窒化チタンのＷＦＭ膜５には、ＣＦ_４、Ｃｌ_２、及びＮ_２が用いられ、酸化ハフニウムの高誘電率絶縁膜４及び酸化窒化シリコンの下地絶縁膜３には、ＢＣｌ_３及びＡｒが用いられる。

図１Ｇを参照する。ダミー絶縁ゲート電極構造ＤＧをマスクとして不純物注入を行ない、低濃度領域７を形成する。

図１Ｈを参照する。ダミー絶縁ゲート電極構造ＤＧを覆って、シリコン基板１上に、例えば、ＣＶＤにより窒化シリコン膜８を厚さ５０ｎｍ堆積する。

図１Ｉを参照する。窒化シリコン膜８を異方性エッチングして、ダミー絶縁ゲート電極構造ＤＧの側壁上に、サイドウォールスペーサ８を残す。ダミー絶縁ゲート電極構造ＤＧ及びサイドウォールスペーサ８をマスクとして不純物注入を行ない、高濃度ソース／ドレイン領域９を形成する。高濃度ソース／ドレイン領域９の表面にシリサイド膜１０を形成する。

図１Ｊを参照する。ダミー絶縁ゲート電極構造ＤＧを覆って、シリコン基板１上に、例えば、熱ＣＶＤにより酸化シリコン膜を厚さ６００ｎｍ堆積して、層間絶縁膜１１を形成する。酸化シリコン膜の成膜方法として、高密度プラズマＣＶＤを用いてもよい。層間絶縁膜１１に、Ｐ、Ｂ等の元素をドープしてもよい。層間絶縁膜１１は、公知の各種低誘電率材料で形成してもよい。

図１Ｋを参照する。層間絶縁膜１１の上部を、ダミーゲート電極６の上面が露出するまで、化学機械研磨（ＣＭＰ）で除去する。

図１Ｌを参照する。例えばＣＦ_４、Ｃｌ_２、及びＮ_２を用いて、酸化シリコンに対して高い選択性でシリコンのエッチングを行なってダミーゲート電極６を除去し、層間絶縁膜１１に、金属を用いた実際のゲート電極を埋め込むためのゲートトレンチＧＴを形成する。ゲートトレンチＧＴの底に、ＷＦＭ膜５が露出する。なお、ゲートトレンチＧＴは、層間絶縁膜１１をエッチングして形成したのではないが、層間絶縁膜１１の上面から窪んでいるので、層間絶縁膜１１に形成された凹部と捉えることができる。

図１Ｍを参照する。ゲートトレンチＧＴの内面を覆って、層間絶縁膜１１上に、例えば、ＡＬＤでＴａ膜またはＴａＮ膜を厚さ１ｎｍ〜１０ｎｍ（例えば３ｎｍ）堆積して、バリアメタル膜１２を形成する。バリアメタル膜１２は、後にゲートトレンチＧＴに埋め込むＡｌが、ＷＦＭ膜５に接触することを抑制する。

なお、本実施例は単一のＭＯＳトランジスタを形成する状況を例示しているが、ＣＭＯＳ形成工程に応用する場合、バリアメタル膜１２を、片方の型のＭＯＳトランジスタのみに（例えばｐ型ＭＯＳトランジスタのみに）形成するようにしてもよい。

図１Ｎを参照する。バリアメタル膜１２上に、例えば、ＣＶＤによりＡｌ膜を厚さ５ｎｍ〜５０ｎｍ（例えば１０ｎｍ）堆積して、ゲート電極膜１３を形成する。より具体的には、例えば、原料ガスとしてジメチルアルミニウムハイドライド（Ａｌ（ＣＨ_３）_２Ｈ、ＤＭＡＨ）、反応ガスとして水素を用い、基板表面を１５０℃〜２７５℃（例えば２５０℃）に保持して、ＣＶＤによりＡｌ膜を成膜することができる。このＣＶＤとして、原料に有機金属を用いたＭＯＣＶＤを用いてもよい。

なお、有機材料を用いたＣＶＤで成膜することに起因して、Ａｌ膜中にＣ等の不純物が混入する。特に、Ｃの混入は、Ａｌ膜の抵抗増加を招く。一方、ＰＶＤは、より純度の高いＡｌ膜を成膜できる。本実施例では、まず、被覆性の高いＣＶＤでＡｌ膜を成膜している。後述の図１Ｑに示すＡｌ膜の２度目の成膜では、ＰＶＤを用いている。Ａｌに含まれる不純物を少なくする観点からは、Ａｌ膜をすべてＰＶＤで成膜してもよい。

図１Ｏを参照する。ゲート電極膜１３の上に、例えば、ＰＶＤによりＴｉＮ膜を厚さ１ｎｍ〜１０ｎｍ（例えば２ｎｍ）堆積して、カバー膜１４を形成する。より具体的には、ＴｉターゲットとＡｒガスとＮ_２ガスを用いたリアクティブスパッタリングを用いることができる。なお、Ｎ_２ガスのみを用いたリアクティブスパッタリングでもよい。コリメータスパッタリングを用いることにより、直進性をさらに高めてもよい。

カバー膜１４は、ゲート電極膜１３に用いる材料よりも高融点の材料で形成する。後の工程で説明するように、カバー膜１４はリフローさせない状態で、ゲート電極膜１３をリフローさせたいからである。

本実施例のＡｌによるゲート電極膜１３に対しては、カバー膜１４の材料として、例えば、ＴｉＮの他、Ｔｉ、Ｔａ、ＴａＮ、Ｔａ_２Ｎ（Ｔｉ、Ｔａ、またはこれらの窒化物）を用いることができる。なお、ここで、ＴｉＮ、ＴａＮ、Ｔａ_２Ｎは導電性である。これらの材料の融点は、Ａｌが６６０℃、Ｔｉが１６７０℃、ＴｉＮが２３５０℃〜３２９０℃、Ｔａが３０２０℃、ＴａＮが１７００℃〜２０００℃、Ｔａ_２Ｎが２８００℃〜３０００℃である。なお、カバー膜１４の形成材料は、導電性であることが必須ではないが、後述のように、カバー膜１４の一部がゲート電極内に残るので、導電性であることが好ましい。

カバー膜１４は、また、直進性の高い成膜方法、例えばＰＶＤで成膜するのが好ましい。ゲート電極膜１３の全面上をカバー膜１４が覆ってしまうと、ゲート電極膜１３のリフローができなくなるので、ゲートトレンチＧＴの側面部分では、ゲート電極膜１３上にカバー膜１４が成膜されないようにしたいからである。

図１Ｐを参照する。Ａｌによるゲート電極膜１３を、例えば４００℃でリフローする。ゲートトレンチＧＴの側面部分の、カバー膜１４に覆われず露出したゲート電極膜１３が、リフローしてゲートトレンチＧＴを埋める。一方、層間絶縁膜１１の上面部分のゲート電極膜１３は、その上に形成されたカバー膜１４によりリフローが抑制される。ゲートトレンチＧＴの底面部分に形成されたカバー膜１４ａは、リフローしたゲート電極膜１３により埋め込まれる。

ここで、第１比較例として、ゲート電極膜１３のリフローを、カバー膜１４を形成せずに行う製造方法について考える。第１比較例の方法では、リフローしたゲート電極膜材料が、ゲートトレンチＧＴの開口の肩部に集まりやすい（凝集しやすい）。ゲートトレンチＧＴの幅が例えば１００ｎｍ以下に狭くなると、対向する肩部がつながってゲートトレンチＧＴの開口を塞ぎ、ボイドが生じやすい。また、肩部への凝集により、ゲートトレンチＧＴの側面上から下方に落ちてゲートトレンチＧＴを埋めるゲート電極膜材料が減少すると考えられる。

さらに、第２比較例として、ゲート電極膜１３の全面上にカバー膜１４を形成する製造方法について考える。第２比較例の方法では、肩部への凝集は抑制されるが、ゲート電極膜１３が全面でリフローできないので、ゲートトレンチＧＴを埋めることができない。

本実施例の方法では、層間絶縁膜１１の上面部分に形成されたカバー膜１４が、その下のゲート電極膜１３のリフローを抑制することにより、肩部へのゲート電極膜材料の凝集が抑制される。一方、ゲートトレンチＧＴの側面部分はゲート電極膜１３がリフローできるので、ゲートトレンチＧＴが埋められる。なお、ＰＶＤの性質上、ゲートトレンチＧＴの開口の肩部近傍で、ある程度は側面部分まで覆って、カバー膜１４が形成されると考えられる。これは、肩部へのゲート電極膜材料の凝集を、より抑制するように働くと思われる。

図１Ｑを参照する。さらに、ゲートトレンチＧＴの上、及び層間絶縁膜１１上面部分のカバー膜１４の上に、ＰＶＤでＡｌ膜（先に成膜したゲート電極膜１３を第１のゲート電極膜１３として、第２のゲート電極膜１３´）を堆積しながら、Ａｌのリフローを行って、ゲートトレンチＧＴを埋め込む。例えば、予め２００℃に加熱したステージ上でＡｌ膜の成膜を開始し、成膜しながら４００℃まで昇温させる成膜リフロー一体プロセスを用いることができる。なお、もし第１のゲート電極膜１３の成膜及びリフローで、ゲートトレンチＧＴの埋め込みが充分ならば、第２のゲート電極膜１３´の成膜及びリフローは行わなくてもよい。

なお、ゲートトレンチ幅が９０ｎｍ以下に狭くなると、成膜リフロー一体プロセスにおいて、ゲートトレンチＧＴの上部にボイドＶＯが生じやすい。ただし、このようなボイドＶＯは、後のＣＭＰ工程で除去することができる。

図１Ｒを参照する。ＣＭＰにより、層間絶縁膜１１の上方の不要なゲート電極膜１３´、カバー膜１４、ゲート電極膜１３、及びバリアメタル膜１２を除去し、層間絶縁膜１１を露出させる。層間絶縁膜１１の上面上のバリアメタル膜１２を除去するために、層間絶縁膜１１の上部をある程度の厚さ削り込むオーバー研磨を行ってもよい。このようなＣＭＰにより、ゲートトレンチＧＴの上部にボイドＶＯが生じていたとしても、完成時のデバイス構造からボイドＶＯを除去することが容易となる。なお、このＣＭＰの前に、Ａｌの粒度を均一化させて研磨レートを整えるため、再度例えば４００℃での熱処理を行ってもよい。このようにして、ゲートトレンチＧＴを埋め込んだゲート電極１３ａが完成する。

図１Ｓを参照する。フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１１に、ＭＯＳトランジスタのソース／ドレイン領域９を露出するコンタクトホールＣＨを形成する。エッチングガスは、例えばＣ_４Ｆ_６、Ａｒ、ＣＯ、及びＯ_２を用いる。

図１Ｔを参照する。コンタクトホールＣＨの内面を覆って、層間絶縁膜１１上に、例えばＣＶＤにより、Ｔｉ膜、ＴｉＮ膜またはそれらの積層膜を堆積して、バリアメタル膜１５を形成する。バリアメタル膜１５の上に、例えばＣＶＤによりＷ膜を堆積して、コンタクトホールＣＨを埋め込むコンタクトプラグ金属膜１６を形成する。

図１Ｕを参照する。ＣＭＰにより、層間絶縁膜１１の上方の不要なコンタクトプラグ金属膜１６及びバリアメタル膜１５を除去し、層間絶縁膜１１を露出させる。このようにして、コンタクトプラグＣＰが形成される。

図１Ｖを参照する。さらに、層間絶縁膜１７を形成し、層間絶縁膜１７に、デュアルダマシンにより、バリアメタル膜１８を介して、銅プラグ及び銅配線１９を形成する。銅プラグ及び銅配線１９が、コンタクトプラグＣＰや、ＭＯＳトランジスタのゲート電極１３ａに接続される。

より具体的には、層間絶縁膜１７は、公知の各種低誘電率材料で形成することができる。バリアメタル膜１８は、例えば、ＰＶＤで、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、またはこれらの膜の積層膜を堆積して形成される。銅プラグ及び銅配線１９は、例えば、ＰＶＤでＣｕ膜またはＣｕ−Ｍｎ合金等のＣｕ合金膜を堆積してシード膜を形成し、シード膜を電極としてＣｕめっきを行ってＣｕ膜を形成し、不要なＣｕ膜及びシード膜をＣＭＰで除去して形成される。なお、バリアメタル膜１８やシード膜は、ＰＶＤの他、ＣＶＤやＡＬＤで形成することもできる。また、Ｃｕ膜は、めっきの他、ＣＶＤで形成することもできる。

なお、カバー膜１４ａを厚めに形成した場合、このような配線構造の形成工程までに、おそらく、大気曝露に伴う酸素の影響や層間絶縁膜１７の形成時の熱の影響で、ゲート電極１３ａの表面側にＴｉの析出した構造が得られる。

この後、さらに、公知の各種技術により、より上層の配線構造を形成して、多層配線構造を形成することができる。このようにして、第１実施例の半導体装置が作製される。

上述のように、カバー膜は、ゲート電極膜のリフローを抑制する機能を持つ。Ａｌを用いたゲート電極膜中に不純物としてＣが混入すると、ゲート電極の抵抗増加を招く。以下に説明するように、カバー膜には、さらに、Ｃをゲッタリングしてゲート電極の抵抗増加を抑制する機能を持たせることもできる。

図２は、各種元素の炭化物生成反応における標準自由エネルギー変化をまとめたグラフである（出典：日本金属学会会報，８（１９６９），４９）。縦軸が標準自由エネルギー変化を示し、横軸が温度を示す。縦軸の下方に示された元素ほど、Ｃと反応したときの標準自由エネルギーの低下幅が大きく、安定な炭化物を形成する。

Ａｌに比べて、例えばＴｉやＴａは、安定な炭化物を形成することがわかる。安定な炭化物を形成する元素ほど、Ｃをゲッタリングする能力が高い傾向があると考えられている。このことから、例えばＴｉやＴａを含むカバー膜は、Ａｌを用いたゲート電極膜からＣをゲッタリングして、Ｃに起因するゲート電極膜の抵抗増加を抑制できると考えられる。

第１実施例では、図１Ｐに示したＡｌ膜のリフロー工程や、図１Ｑに示したＡｌ膜の成膜及びリフロー工程や、さらには図１ＲのＣＭＰ前にＡｌの粒度を均一化する工程での熱処理により、カバー膜中のＴｉによるＣのゲッタリングが促進されると考えられ、ゲート電極膜の抵抗低下が図られる。

以上説明したように、ゲートトレンチにゲート電極を埋め込むＭＯＳトランジスタの製造方法において、ゲート電極膜上に、ゲートトレンチ側面部分は完全には覆わないように、ゲート電極膜材料よりも高融点の材料でカバー膜を形成することにより、開口肩部にゲート電極膜材料が凝集することを抑制しつつ、ゲート電極膜をリフローさせて、ゲートトレンチの埋め込みを行うことができる。

さらに、ゲート電極を高抵抗化する不純物に対するゲッタリング能力が、ゲート電極膜材料よりも高い材料でカバー膜を形成することにより、不純物に起因するゲート電極の抵抗増加抑制が図られる。

なお、上記実施例の技術の適用範囲は、Ａｌのゲート電極膜に限定されないと考えられる。リフローでのゲートトレンチ埋め込みに利用できる導電材料（Ａｌの他には、例えばＡｌ−Ｃｕ合金等）に対して適用が可能である。

例えば、Ａｌを含むゲート電極を形成するとき、Ｔｉを含む材料、または、Ｔａを含む材料で、カバー膜を形成することが、特に好ましいと考えられる。例えばＴｉ、Ｔａ、及びこれらの窒化物は、Ａｌより高融点であり、またＡｌに対するＣのゲッタリング能力が高いことに加え、Ａｌとの密着性に優れゲートトレンチ底面のカバー膜上へのＡｌの移動が容易であると考えられ、さらには、半導体製造技術においてよく用いられ汚染対策等のノウハウが蓄積されている材料だからである。

次に、第２実施例について説明する。第１実施例では、高誘電率絶縁膜をダミーゲート電極の除去前に形成するＨｉｇｈ−ｋファーストプロセスを採用した。第２実施例では、以下に説明するように、高誘電率絶縁膜をダミーゲート電極の除去後に形成するＨｉｇｈ−ｋラストプロセスを採用する。

図３Ａ〜図３Ｍは、第２実施例の半導体装置の製造方法の主要工程を示す概略断面図である。なお、第１実施例との対応関係が明確な部材や構造に対しては、第１実施例での参照符号を流用する。

図３Ａを参照する。まず、第１実施例と同様にして、シリコン基板１に素子分離絶縁膜２を形成する。そして、第１実施例の下地絶縁膜３の形成工程と同様にして、シリコン基板１上にダミー絶縁膜２３を形成する。ダミー絶縁膜２３の上に、第１実施例のダミーゲート電極膜６の形成工程と同様にして、ダミーゲート電極膜６を形成する。

図３Ｂを参照する。フォトリソグラフィ及びドライエッチングで、ダミーゲート電極膜６及びダミー絶縁膜２３をパターニングして、ダミー絶縁ゲート電極構造ＤＧを形成する。ダミー絶縁ゲート電極構造ＤＧをマスクとして不純物注入を行ない、低濃度領域７を形成する。

図３Ｃを参照する。第１実施例のサイドウォールスペーサ８の形成工程と同様にして、ダミー絶縁ゲート電極構造ＤＧの側壁上に、サイドウォールスペーサ８を形成する。ダミー絶縁ゲート電極構造ＤＧ及びサイドウォールスペーサ８をマスクとして不純物注入を行ない、高濃度ソース／ドレイン領域９を形成する。高濃度ソース／ドレイン領域９の表面にシリサイド膜１０を形成する。

図３Ｄを参照する。第１実施例の層間絶縁膜１１の形成工程と同様にして、ダミー絶縁ゲート電極構造ＤＧを覆ってシリコン基板１上に、層間絶縁膜１１を形成する。層間絶縁膜１１の上部を、ダミーゲート電極６の上面が露出するまで、ＣＭＰで除去する。

図３Ｅを参照する。第１実施例のダミーゲート電極６の除去工程と同様にして、酸化シリコンに対して高い選択性でシリコンのエッチングを行なって、ダミーゲート電極６を除去する。ダミーゲート電極６を除去して形成された凹部ＴＲの底に、ダミー絶縁膜２３が露出する。

さらに、例えば、１％のＨＦ溶液で１５秒〜３０秒のエッチングを行なって、ダミー絶縁膜２３を除去する。ダミーゲート電極６及びダミー絶縁膜２３を除去してできた凹部ＴＲの底に、シリコン基板１が露出する。

なお、ダミー絶縁膜２３を残して、積層ゲート絶縁膜の下地絶縁膜として利用することも可能ではある。ただし、ダミー絶縁膜２３には、ダミーゲート電極６除去のエッチングに起因してダメージが生じやすいので、本実施例では後述のように、積層ゲート絶縁膜の下地絶縁膜を新たに成膜する。ダメージが入らないのであれば、ダミー絶縁膜２３を残して、積層ゲート絶縁膜の下地絶縁膜として用いてよい。

図３Ｆを参照する。例えば、凹部ＴＲの底に露出したシリコン基板１を４００℃で熱酸化して酸化シリコン膜を成長させ、下地絶縁膜３を形成する。なお、下地絶縁膜３の酸化シリコン膜は、ＣＶＤやＡＬＤで形成してもよい。

凹部ＴＲの内面を覆って、層間絶縁膜１１上に、例えば、ＡＬＤ、ＣＶＤ、またはＰＶＤにより酸化ハフニウム膜を厚さ０．５ｎｍ〜３ｎｍ堆積して、高誘電率絶縁膜４を形成する。酸化ハフニウム膜の成膜後に、３００℃〜５００℃で熱処理を行うことにより、酸化ハフニウム膜の膜質の調整を行うことができる。なお、酸化ハフニウム膜にＺｒ、Ｔｉ、Ａｌ、Ｓｉ、Ｔａ、Ｌａ、Ｙ、Ｍｇのうちの１つ以上の元素を、閾値電圧の制御可能範囲で添加してもよい。また、窒素プラズマ処理し３５０℃〜５００℃でアニールして窒化してもよい。

凹部ＴＲの底面部分で、下地絶縁膜３と高誘電率絶縁膜４とが積層されて、積層ゲート絶縁膜が形成される。なお、Ｈｉｇｈ−ｋファーストプロセスの第１実施例と、Ｈｉｇｈ−ｋラストプロセスの第２実施例との対比を明確にするために、第２実施例の説明では、高誘電率絶縁膜４が形成されてから以降の凹部ＴＲを、ゲートトレンチＧＴと呼ぶこととする。

図３Ｇを参照する。第１実施例のＷＦＭ膜５の形成工程と同様にして、高誘電率絶縁膜４の上に、ＷＦＭ膜５を形成する。さらに、第１実施例のバリアメタル膜１２の形成工程と同様にして、ＷＦＭ膜５の上に、バリアメタル膜１２を形成する。

図３Ｈを参照する。第１実施例のゲート電極膜１３の形成工程と同様にして、バリアメタル膜１２の上に、ゲート電極膜１３を形成する。

図３Ｉを参照する。第１実施例のカバー膜１４の形成工程と同様にして、ゲート電極膜１３の上に、カバー膜１４を形成する。第１実施例と同様に、ゲートトレンチＧＴの底面部分及び層間絶縁膜１１の上面部分のゲート電極膜１３がカバー膜１４に覆われ、ゲートトレンチＧＴの側面部分は、ゲート電極膜１３がカバー膜１４に覆われずに露出する。

図３Ｊを参照する。第１実施例のゲート電極膜１３のリフロー工程（図１Ｐ参照）と同様にして、ゲート電極膜１３をリフローする。カバー膜１４に覆われずに露出した部分のゲート電極膜１３がリフローして、ゲートトレンチＧＴを埋める。

図３Ｋを参照する。第１実施例の第２のゲート電極膜１３´の成膜工程及びリフロー工程（図１Ｑ参照）と同様にして、ゲート電極膜１３´の成膜及びリフローを行って、さらに、ゲートトレンチＧＴを埋める。

図３Ｌを参照する。第１実施例の図１Ｒに示したＣＭＰ工程と同様にして、不要なゲート電極膜１３´、カバー膜１４、ゲート電極膜１３、及びバリアメタル膜１２を除去し、層間絶縁膜１１を露出させ、ゲートトレンチＧＴに埋め込まれたゲート電極１３ａを残す。

図３Ｍを参照する。その後、第１実施例の図１Ｓ以降の工程と同様にして、多層配線構造を形成する。このようにして、第２実施例の半導体装置が作製される。

第２実施例のようなＨｉｇｈ−ｋラストプロセスについても、第１実施例のようなＨｉｇｈ−ｋファーストプロセスと同様に、カバー膜でリフロー領域を制御しつつゲート電極膜をリフローさせて、ゲートトレンチの埋め込みを行うことができる。また、ゲート電極を高抵抗化する不純物に対するゲッタリングの機能を、カバー膜に付与できることも同様である。

第１及び第２実施例の方法を概略的にまとめる。半導体基板上の絶縁膜に、ゲート電極が埋め込まれる凹部が形成される。凹部の底部に設けられたゲート絶縁膜は、第１実施例のようにＨｉｇｈ−ｋファーストプロセスで形成しても、第２実施例のようにＨｉｇｈ−ｋラストプロセスで形成してもよい。

この凹部の内壁面上と絶縁膜の上面上に、ゲート電極膜を形成する。ゲート電極膜上に、凹部側面部分の一部は覆わないように、ゲート電極膜を形成する導電材料の融点よりも高い融点を持つ材料で、カバー膜を形成する。そして、ゲート電極膜をリフローさせる熱処理を行う。

なお、ここで、表現の煩雑さを避けるため、「Ａの上にＢが形成されている」という表現は、Ａの上に直接Ｂが形成されている場合に限らず、ＡとＢの間に他のものが介在している場合（「Ａの上方にＢが形成されている」場合）も含んで用いている。例えば、「凹部の内壁面上にゲート電極膜が形成されている」という表現は、例えばバリアメタル膜を介してゲート電極膜が形成されている場合も含む。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上説明した第１及び第２実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程と、
前記凹部の内壁面上と前記絶縁膜の上面上に、第１金属を含む導電材料で第１ゲート電極膜を形成する工程と、
前記第１ゲート電極膜上に、前記凹部の側面部分の一部は覆わないように、前記導電材料の融点よりも高い融点を持つ材料でカバー膜を形成する工程と、
前記カバー膜が形成された状態で、熱処理を行って、前記第１ゲート電極膜をリフローさせる工程と
を有する半導体装置の製造方法。
（付記２）
前記カバー膜を形成する工程は、物理気相堆積で前記カバー膜を形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記第１ゲート電極膜を形成する工程は、化学気相堆積で前記ゲート電極膜を形成する付記１または２に記載の半導体装置の製造方法。
（付記４）
前記カバー膜を形成する前記材料は、前記第１ゲート電極膜を形成する前記導電材料に比べて、前記第１ゲート電極膜の抵抗を増加させる不純物をゲッタリングする能力が高い付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記第１金属は、Ａｌである付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記カバー膜を形成する前記材料は、Ｔｉ、Ｔａ、またはこれらの窒化物を含む付記５に記載の半導体装置の製造方法。
（付記７）
前記第１ゲート電極膜をリフローさせる工程の後、さらに、
前記絶縁膜上の前記カバー膜及び前記第１ゲート電極膜を研磨により除去する工程を有する付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記第１ゲート電極膜をリフローさせる工程の後、さらに、
前記凹部上に、前記第１金属を含む導電材料で第２ゲート電極膜を形成し、熱処理を行って前記第２ゲート電極膜をリフローさせる工程を有する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記第１ゲート電極膜を形成する工程で、前記第１ゲート電極膜と、前記ゲート絶縁膜との間に、仕事関数金属膜が介在している付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記第１ゲート電極膜を形成する工程で、前記第１ゲート電極膜と、前記仕事関数金属膜との間に、バリアメタル膜が介在している付記９に記載の半導体装置の製造方法。
（付記１１）
前記半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程は、
前記半導体基板上に、前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極を覆って、前記絶縁膜を形成する工程と、
前記絶縁膜を研磨して、前記ダミーゲート電極を露出させる工程と、
前記ダミーゲート電極を除去して、前記絶縁膜に凹部を形成する工程と
を含む付記１〜１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）
前記ゲート絶縁膜を形成する工程は、前記半導体基板上に、下地絶縁膜を形成し、前記下地絶縁膜上に、酸化ハフニウム膜を形成する付記１１に記載の半導体装置の製造方法。
（付記１３）
前記ゲート絶縁膜を形成する工程と、前記ダミーゲート電極を形成する工程との間に、さらに、
前記ゲート絶縁膜上に、仕事関数金属膜を形成する工程を有し、
前記ダミーゲート電極を形成する工程は、前記仕事関数金属膜上に、前記ダミーゲート電極を形成する付記１１または１２に記載の半導体装置の製造方法。
（付記１４）
前記半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程は、
前記半導体基板上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極を覆って、前記絶縁膜を形成する工程と、
前記絶縁膜を研磨して、前記ダミーゲート電極を露出させる工程と、
前記ダミーゲート電極を除去し、前記絶縁膜に凹部を形成する工程と
前記凹部の少なくとも底面上に、前記ゲート絶縁膜を形成する工程と
を含む付記１〜１０のいずれか１つに記載の半導体装置の製造方法。
（付記１５）
前記ダミーゲート電極を形成する工程の前に、さらに、
前記半導体基板上に、ダミー絶縁膜を形成する工程を有し、
前記ダミーゲート電極を形成する工程は、前記ダミー絶縁膜上に前記ダミーゲート電極を形成し、
前記絶縁膜に凹部を形成する工程は、前記ダミーゲート電極を除去するとともに、前記ダミー絶縁膜も除去し、
前記ゲート絶縁膜を形成する工程は、前記凹部の底面上に、下地絶縁膜を形成し、前記下地絶縁膜上に、酸化ハフニウム膜を形成する付記１４に記載の半導体装置の製造方法。
（付記１６）
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたソース領域及びドレイン領域と
を含み、
前記ゲート電極は、Ａｌ及びＣを含み、前記ゲート電極内に、Ｔｉを含む材料、またはＴａを含む材料で形成された部材が埋め込まれている半導体装置。
（付記１７）
前記ゲート絶縁膜は、酸化ハフニウム膜を含む付記１６に記載の半導体装置。
（付記１８）
前記ゲート絶縁膜は、下地絶縁膜の上に、前記酸化ハフニウム膜が形成された構造である付記１７に記載の半導体装置。
（付記１９）
前記ゲート電極と、前記ゲート絶縁膜との間に、さらに、仕事関数金属膜を有する付記１６〜１８のいずれか１つに記載の半導体装置。
（付記２０）
前記ゲート電極と、前記仕事関数金属膜との間に、さらに、バリアメタル膜を有する付記１９に記載の半導体装置。

１ シリコン基板
２ 素子分離絶縁膜
３ 下地絶縁膜
４ 高誘電率絶縁膜
５ 仕事関数金属膜
６ ダミーゲート絶縁膜
７ 低濃度領域
８ サイドウォールスペーサ
９ 高濃度ソース／ドレイン領域
１０ シリサイド膜
１１ 層間絶縁膜
１２ バリアメタル膜
１３、１３´ ゲート電極膜
１３ａ ゲート電極
１４ カバー膜
１４ａ カバー膜のうち、ゲート電極内に残った部分
２３ ダミー絶縁膜
ＤＧ ダミー絶縁ゲート構造
ＧＴ ゲートトレンチ
ＶＯ ボイド

Claims (13)

1. 半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程と、
   前記凹部の内壁面上と前記絶縁膜の上面上に、第１金属を含む導電材料で第１ゲート電極膜を連続的に形成する工程と、
   前記第１ゲート電極膜上に、前記凹部の側面部分の一部は覆わないように、前記導電材料の融点よりも高い融点を持つ材料でカバー膜を形成する工程と、
   前記カバー膜が形成された状態で、熱処理を行って、前記第１ゲート電極膜をリフローさせる工程と
   を有する半導体装置の製造方法。
2. 前記カバー膜を形成する工程は、物理気相堆積で前記カバー膜を形成する請求項１に記載の半導体装置の製造方法。
3. 前記第１ゲート電極膜を形成する工程は、化学気相堆積で前記第１ゲート電極膜を形成する請求項１または２に記載の半導体装置の製造方法。
4. 前記カバー膜を形成する前記材料は、前記第１ゲート電極膜を形成する前記導電材料に比べて、前記第１ゲート電極膜の抵抗を増加させる不純物をゲッタリングする能力が高い請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第１金属は、Ａｌである請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記カバー膜を形成する前記材料は、Ｔｉ、Ｔａ、またはこれらの窒化物を含む請求項５に記載の半導体装置の製造方法。
7. 前記第１ゲート電極膜をリフローさせる工程の後、さらに、
   前記絶縁膜上の前記カバー膜及び前記第１ゲート電極膜を研磨により除去する工程を有する請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
8. 前記第１ゲート電極膜をリフローさせる工程の後、さらに、
   前記凹部上に、前記第１金属を含む導電材料で第２ゲート電極膜を形成し、熱処理を行って前記第２ゲート電極膜をリフローさせる工程を有する請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
9. 前記半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程は、
   前記半導体基板上に、前記ゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
   前記ダミーゲート電極を覆って、前記絶縁膜を形成する工程と、
   前記絶縁膜を研磨して、前記ダミーゲート電極を露出させる工程と、
   前記ダミーゲート電極を除去して、前記絶縁膜に凹部を形成する工程と
   を含む請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
10. 前記半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程は、
    前記半導体基板上に、ダミーゲート電極を形成する工程と、
    前記ダミーゲート電極を覆って、前記絶縁膜を形成する工程と、
    前記絶縁膜を研磨して、前記ダミーゲート電極を露出させる工程と、
    前記ダミーゲート電極を除去し、前記絶縁膜に凹部を形成する工程と
    前記凹部の少なくとも底面上に、前記ゲート絶縁膜を形成する工程と
    を含む請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
11. 半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板に形成されたソース領域及びドレイン領域と
    を含み、
    前記ゲート電極は、Ａｌ及びＣを含み、前記ゲート電極内に、Ｔｉを含む材料、またはＴａを含む材料で形成された部材が完全に埋め込まれている半導体装置。
12. 半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程と、
    前記凹部の内壁面上と前記絶縁膜の上面上に、第１金属を含む導電材料で第１ゲート電極膜を形成する工程と、
    前記第１ゲート電極膜上に、前記凹部の側面部分の一部は覆わないように、前記導電材料の融点よりも高い融点を持つ材料でカバー膜を形成する工程と、
    前記カバー膜が形成された状態で、熱処理を行って、前記第１ゲート電極膜をリフローさせて、前記凹部に形成された前記カバー膜の一部分を前記第１ゲート電極膜で埋め込む工程と
    を有する半導体装置の製造方法。
13. 半導体基板上の絶縁膜と、前記絶縁膜に設けられた凹部と、前記凹部の底部であって前記半導体基板上に設けられたゲート絶縁膜とを形成する工程と、
    前記凹部の内壁面上と前記絶縁膜の上面上に、Ａｌを含む導電材料で第１ゲート電極膜を形成する工程と、
    前記第１ゲート電極膜上に、前記凹部の側面部分の一部は覆わないように、Ｔｉ、Ｔａ、またはこれらの窒化物を含む材料でカバー膜を形成する工程と、
    前記カバー膜が形成された状態で、熱処理を行って、前記第１ゲート電極膜をリフローさせる工程と
    を有する半導体装置の製造方法。
    

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