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JP5461323B2 - 半導体パッケージ基板の製造方法 - Google Patents

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Description

本発明は、半導体パッケージ基板の製造方法に係り、特にワイヤボンディングパッド面とボールパッド面の厚さが異なるようにワイヤボンディングパッド面にハーフエッチング技術を適用し、ワイヤボンディングパッド面のメッキ引込み線の断線の際にこれによる電気的接続不良を防止するために、ワイヤボンディングパッド面のメッキ引込み線とボールパッド面のメッキ引込み線との電気的接続を提供する導通ホールを追加した半導体パッケージ基板の製造方法に関する。
最近、ＢＧＡパッケージ基板は、電子製品の小型化、高集積化および多機能化に伴って軽薄短小および高密度の微細回路パターンを実現するために急速な技術開発が行われている。
特に、軽薄短小および微細回路パターンは、半導体チップがＢＧＡパッケージ基板上に実装されるＣＳＰ(Chip-Sized Package)製品で大きく要求されている。
図１Ａ〜図１Ｈは従来の半導体パッケージ基板の製造方法を示す。
ベース基板は、絶縁層１０２に銅箔１０１が被覆された銅張積層板（ＣＣＬ；Copper Clad Laminate）１００である。
図１Ａにおいて、銅張積層板１００に回路層間の電気伝達のためのビアホール１０３を加工する。銅張積層板の種類には、その用途によって、ガラス／エポキシ銅張積層板、耐熱樹脂銅張積層板、紙／フェノール銅張積層板、高周波用銅張積層板、フレキシブル銅張積層板（ポリイミドフィルム）および複合銅張積層板などいろいろがあるが、両面ＰＣＢおよび多層ＰＣＢの製作には、主に用いられるガラス／エポキシ銅張積層板を使用することが好ましい。
図１Ｂにおいて、銅張積層板１００の両面およびビアホール１０３の内壁に無電解メッキおよび電解メッキを施す。絶縁層１０２の上では、電気が必要な電解銅メッキを施すことができないため、通常、無電解銅メッキを先ず施し、その後電解銅メッキを施す。
図１Ｃにおいて、ビアホール１０３に充填材１１１を充填した後、エッチングレジストパターン１０５を形成する。電解銅メッキを施した基板に、ドライフィルムＤ／Ｆおよび回路パターンのプリントされたフィルム（アートワークフィルム）を用いてエッチングレジストパターンを形成する。
レジスタパターン１０５を形成する方法にはいろいろの方法があるが、最もよく用いられる方法として、ドライフィルムを用いる方法がある。
ドライフィルムは、通常、Ｄ／Ｆで表記し、カバーフィルム、フォトレジストフィルムおよびマイラー(Mylar)フィルムの３層からなる。実質的にレジストの役割をする層は、フォトレジストフィルム層である。
ドライフィルムを、カバーフィルムを剥がしながらプリント回路基板の原板に被覆し、その上に回路配線のプリントされたアートワークフィルムを密着させた後、紫外線を照射する。この際、アートワークのパターンがプリントされた黒い部分は、紫外線が透過せず、プリントされていない部分は、紫外線が透過して下のドライフィルムを硬化させる。この基板を現像液に浸漬すると、硬化していないドライフィルム部分が現像液によって除去され、硬化したドライフィルムは残ってレジストパターンが形成される。現像液としては炭酸ナトリウム（１％のＮａ２ＣＯ３）または炭酸カリウム（Ｋ２ＣＯ３）を使用する。
図１Ｄにおいて、銅張積層板１００をエッチング液に浸漬すると、エッチングレジストパターン１０５が形成された部分にはエッチングがなされないので、その部分の銅箔のみが残り、他の部分の銅箔層は除去されて回路パターンが形成される。
図１Ｅにおいて、エッチングレジスト１０５を剥離液としてエッチングレジストを除去すると、回路パターンの形成されたプリント回路基板が作られる。エッチングレジストの剥離液としては、一般に、ＮａＯＨまたはＫＯＨを使用する。
図１Ｆにおいて、ワイヤボンディングパッド１０７、半田ボールパッド１０８及びその他の別の基板またはチップと接続される部分を除いた残りの部分に、回路保護のために半田レジスト１０６を塗布する。
図１Ｇにおいて、メッキリード線を介してワイヤボンディングパッド１０７および半田ボールパッド１０８にＮｉ／Ａｕメッキを施すと、前記フォト半田レジスト１０６がメッキレジストとして作用して、別の基板またはチップと接続される部分にのみＮｉ／Ａｕ層１０９、１０９’がメッキされる。まず、Ｎｉをメッキし、その上にＡｕをメッキする。
図１Ｈにおいて、ルータまたはダイシングを用いてメッキリード線の役割をする回路パターン１１０を切断すると、パッケージ製品が完成される。
一方、ＣＳＰ製品は、ボールピッチ(Ball Pitch)が０．８から０．６５、０．５、０．４ｍｍに減り続けている状況であり、ボール側にはＯＳＰ(Organic Solderability Preservative)を処理して、携帯電話の基板に要求されるドロップ(drop)性能強化を要求されている実情である。ところが、このような要求は、基板における相反する技術を求めている。
図２は従来の技術に係る半導体パッケージ基板の斜視図である。図２を参照すると、従来の半導体パッケージ基板２１０は、通常、半導体素子実装部２１１ａおよび外層回路パターン２１１ｂを含むユニット領域２１１と、ユニット領域２１１を取り囲んでいるダミー領域２１２とからなっている。
この種の半導体パッケージ基板は、ワイヤボンディングを行う面は微細パターン(Fine Pattern)を実現するために基板の回路層の高さを低く維持しなければならず、ボール側はＯＳＰ及びディープエッチング(Deep Etching)を適用するために基板の回路層の高さを高く維持しなければならないという、相反した技術を要求されている。
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、ワイヤボンディングパッド面とボールパッド面が相異なる厚さを持つようにした半導体パッケージ基板の製造方法を提供することにある。
また、本発明の他の目的は、ワイヤボンディングパッド面の厚さが薄くなることによるメッキ引込み線の断線を克服することを可能にした半導体パッケージ基板の製造方法を提供することにある。
上記課題を解決するために、本発明のある観点によれば、銅張積層板を準備してワイヤボンディングパッド面の銅箔をハーフエッチングする第１工程と、
前記銅張積層板の両側に第１エッチングレジストを積層する第２工程と、
前記第１エッチングレジストに回路パターンを形成し、前記銅張積層板の両側の銅箔に、前記回路パターンによるワイヤボンディングパッドを含んだ回路とボールパッドを含んだ回路をそれぞれ形成した後、前記第１エッチングレジストを除去する第３工程と、
前記回路パターンの形成された銅張積層板に、前記ワイヤボンディングパッドとボールパッドが露出するように半田レジストを積層する第４工程と、
前記ワイヤボンディングパッドに金メッキを施し、前記ボールパッドに表面処理を施す第５工程とを含み、
前記第１工程の後、
前記銅張積層板の第１側に、半導体素子実装部および外層回路パターンを含むユニット領域を取り囲んでいるダミー領域に対応する部分が開放された第１メッキレジストを積層する工程と、
前記銅張積層板の第１側にメッキを施した後、前記第１メッキレジストを除去する工程とをさらに含むことを特徴とする、半導体パッケージ基板の製造方法が提供される。
また、本発明の他の観点によれば、銅張積層板を準備してワイヤボンディングパッド面の銅箔をハーフエッチングする第１工程と、
前記銅張積層板の両側に第１エッチングレジストを積層する第２工程と、
前記第１エッチングレジストに回路パターンを形成し、前記銅張積層板の両側の銅箔に、前記回路パターンによるワイヤボンディングパッドを含んだ回路とボールパッドを含んだ回路をそれぞれ形成した後、前記第１エッチングレジストを除去する第３工程と、
前記回路パターンの形成された銅張積層板に、前記ワイヤボンディングパッドとボールパッドが露出するように半田レジストを積層する第４工程と、
前記ワイヤボンディングパッドに金メッキを施し、前記ボールパッドに表面処理を施す第５工程とを含み、
前記第１工程の後、
前記銅張積層板の第１側の回路層に形成されるメッキ引込み線と前記第２側の回路層に形成されるメッキ引込み線とを導通させるための導通ホールを形成する工程をさらに含むことを特徴とする、半導体パッケージ基板の製造方法が提供される。
上述した本発明によれば、ワイヤボンディングパッド面のユニット領域の厚さを薄く製作することができるため、それによる薄い厚さのパターンの実現を可能にするという効果がある。
また、本発明によれば、ワイヤボンディングパッド面のダミー領域の厚さを一定の厚さに維持することができるため、たわみを防止することを可能にするという効果がある。
以下に添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。
図３は本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層の厚さが異なる半導体パッケージ基板の断面図である。
図３を参照すると、本発明の一実施例に係るユニット領域にあるワイヤボンディングパッド面の回路層３０４ａの厚さとボールパッド面の回路層３０４ｂの厚さとが異なることが分かり、ワイヤボンディングパッド面の回路層３０４ａの厚さがボールパッド面の回路層３０４ｂの厚さよりさらに薄いことが分かる。
ところが、ダミー領域にあるワイヤボンディングパッド面の回路層３０４ａｂの厚さとボールパッド面の回路層３０４ｂの厚さとが互いに同一であることが分かる。
このように、ユニット領域にあるワイヤボンディングパッド面の回路層３０４ａがダミー領域にあるワイヤボンディングパッド面の回路層３０４ａｂとボールパッド面にある回路層３０４ｂよりさらに薄くなると、微細回路パターンの設計が可能である。なぜなら、微細回路パターンは回路層３０４ａの厚さに多く影響されるためである。
また、ダミー領域にあるワイヤボンディングパッド面の回路層３０４ａｂの厚さがユニット領域にあるワイヤボンディングパッド面の回路層３０４ａの厚さよりさらに厚くなると、たわみを防止することができるという効果がある。
また、ボールパッド面の回路層３０４ｂの厚さがユニット領域のワイヤボンディングパッド面の回路層３０４ａの厚さよりさらに厚くなると、ボールパッド面にＯＳＰおよびディープエッチングを適用することができる。図面符号３０２は絶縁層を示し、３０６ａ、３０６ｂはフォト半田レジストを示す。図面符号３０４ａａは回路３０６ａにおけるワイヤボンディングパッドを示し、３０４ａｃは金メッキを示し、３０４ｂａはボールパッドを示し、３０４ｂｃはＯＳＰ表面処理を示す。
導通ホール３０７は、ワイヤボンディングパッド面にあるメッキ引込み線（一般に良く知られているため、図示を省略する）とボールパッド面にあるメッキ引込み線（一般によく知られているため、図示を省略する）とが電気的に接続されるようにするものであって、ワイヤボンディングパッド面の回路層３０４ａの厚さが薄くなると、その中に含まれているメッキ引込み線（図示せず）も厚さが薄くなって断線することがある。この際、導通ホール３０７は、このような断線時の外部との電気的接続を、ボールパッド面にあるメッキ引込み線（図示せず）を介して可能にする。
勿論、前述とは異なり、ダミー領域にあるワイヤボンディングパッド面の回路層３０４ａｂの厚さを、ユニット領域にあるワイヤボンディングパッド面の回路層３０４ａの厚さと同一にしてボールパッド面の回路層３０４の厚さと異なるようにしてもよい。
図４Ａ〜図４Ｇは、本発明の一実施例に係るワイヤボンディング面の回路層とボールパッド面の回路層が相異なる厚さを持つようにした半導体パッケージ基板の製造方法を示す工程図である。
図４Ａを参照すると、まず、エポキシなどからなる絶縁層４０２の両側に銅箔４０１ａ、４０１ｂが接着剤で接着されてなるベース基板としてのＣＣＬ４００を準備する。
図４Ｂを参照すると、ワイヤボンディングパッド面のユニット領域に位置する銅箔４０１ａの厚さとダミー領域に位置する銅箔４０１ａの厚さとを異にするために、ワイヤボンディングパッド面のユニット領域に位置する銅箔４０１ａをハーフエッチングし得るように、ユニット領域の開放されたドライフィルム４０３ａをワイヤボンディングパッド面の銅箔４０１ａに積層する。
この際、半田ボールパッド面の銅箔４０１ｂは、ハーフエッチングされる必要がないため、銅箔４０１ｂの全面にドライフィルム４０３ｂを積層する。一方、ワイヤボンディングパッド面のユニット領域に位置する銅箔４０１ａの厚さとダミー領域に位置する銅箔４０１ａの厚さとを同一にする場合には、ユニット領域の開放されたドライフィルム４０３ａを積層せずにハーフエッチングを行うことができる。
その後、図４Ｃに示すように、ハーフエッチングを行ってワイヤボンディングパッド面のユニット領域の銅箔４０１ａを一定の厚さ除去して薄くなるようにする。この際、半田ボールパッド面の銅箔４０１ｂは、ドライフィルム４０３ｂによって保護される。
このように、ワイヤボンディングパッド面のユニット領域の銅箔４０１ａをハーフエッチングによって一定の厚さ除去した後、図４Ｄに示すように、ワイヤボンディングパッド面の銅箔４０１ａと半田ボールパッド面の銅箔４０１ｂに積層されたドライフィルム４０３ａ、４０３ｂを除去する。
一方、ワイヤボンディングパッド面にある銅箔４０１ａが薄くなったため、回路パターンの形成の際に回路パターンが断線するおそれがあり、特にメッキ引込み線が断線する場合にはワイヤボンディングパッド４０８ａの形成の際にメッキがなされないおそれがある。
したがって、図４Ｅに示すように、ワイヤボンディングパッド面の銅箔４０１ａと半田ボールパッド面の銅箔４０１ｂとを電気的に接続するために、貫通ホール４０５を開けてメッキを施して導通ホール４０６を形成する。このような導通ホール４０６は、以後、ワイヤボンディングパッド（図４Ｇの４０８ａ）面に金メッキ（図４Ｇの４０８ｂ）を施す場合に下部銅箔４０１ｂと上部銅箔４０１ａとの電気的な接続を提供し、下部銅箔４０１ｂに形成されているメッキ引込み線（図示せず）が上部銅箔４０１ａに形成されているメッキ引込み線（図示せず）と電気的に接続されるようにして、上部銅箔４０１ａのメッキ引込み線（図示せず）に断線が発生しても、下部銅箔４０１ｂに形成されたメッキ引込み線（図示せず）を介してワイヤボンディングパッド４０８ａに金メッキ４０８ｂを施すことができるようにする。
この際、図６に示すように、このような導通ホール４０６は、ユニット領域６１１の四つ角６１３に形成されることが好ましい。なぜなら、一般に、このような四つ角６１３には主メッキ引込み線（図示せず）が通るが、主メッキ引込み線（図示せず）が断線する場合に金メッキ６０８ｂ時の厚さなどに問題が発生するおそれがあり、導通ホール６０６を四つ角６１３に形成すると、主メッキ引込み線（図示せず）が断線しても、下部銅箔６０１ｂに形成された主メッキ引込み線（図示せず）を介して電源の供給を受けることができて、そのような問題点を解決することができるためである。図６において、半導体パッケージ基板６１０は、通常、半導体素子実装部６１１ａおよび外層回路パターン６１１ｂを含むユニット領域６１１と、ユニット領域６１１を取り囲んでいるダミー領域６１２とからなっている。
一方、ワイヤボンディングパッド面の銅箔４０１ａに回路パターンを形成するために、パターン化されたドライフィルム４０４ａを積層し、半田ボールパッド面の銅箔４０１ｂに回路パターンを形成するために、パターン化されたドライフィルム４０４ｂを積層する。
その後、図４Ｆに示すように、回路パターンの形成されたドライフィルム４０４ａ、４０４ｂをエッチングレジストとして、露出した銅箔４０１ａをエッチング液によって除去して回路を形成する(Pattern Etching)。この際、向後の金メッキの際に用いられるメッキ引込み線が同様の方法で同時に形成される。
次に、前述したようなエッチングの後、エッチングレジストとして用いたドライフィルム４０４ａ、４０４ｂを剥離液を用いて除去する。
その後、図４Ｇに示すように、エッチングレジストとして用いたドライフィルム４０４ａ、４０４ｂを除去した後、半田レジスト４０７ａ、４０７ｂを塗布、露光、現像、乾燥させる。
次いで、ワイヤボンディングパッド４０８ａのみを金メッキするために、基板の半田ボールパッド面にドライフィルム（図示せず）をコーティング、露光および現像する。その後、積層されたドライフィルムをメッキレジストとして用いてメッキ引込み線を介してワイヤボンディングパッド４０８ａに金メッキ４０８ｂを施す。具体的に、半導体チップなどの実装されるパッケージ基板を表面処理(Metal Finishing)するために、電解金メッキ(Electrolytic Au Plating)が主に適用されている。その理由は、信頼性(Reliability)の側面で電解金メッキが無電解金メッキ(Electroless Au Plating)に比べて優れるためである。この際、前述したように、上部銅箔４０１ａに形成されているメッキ引込み線が断線することがあるが、形成された導通ホール４０６を介して下部銅箔４０１ｂに形成されているメッキ引込み線を介して電源の供給を受け、金メッキ４０８ｂを所望の厚さに施すことが可能になる。
上述したような金メッキの後、メッキレジストとして用いたドライフィルムを剥離液によって除去し、ルータまたはダイシングを用いてメッキ引込み線を切断する。すなわち、前記電解金メッキ完了の後にルータまたはダイシングによってメッキ引込み線を切断する。
その後、半田ボールパッド４０９ａの表面にＯＳＰ薬品をコートして前記半田ボールパッド４０９ａをＯＳＰ表面処理（４０９ｂ）する。
図５Ａ〜図５Ｈは、本発明の他の実施例に係るワイヤボンディング面の回路層とボールパッド面の回路層が相異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。
図５Ａを参照すると、まず、エポキシなどからなる絶縁層５０２の両側に銅箔５０１ａ、５０１ｂが接着剤で接着されてなるベース基板としてのＣＣＬ５００を準備する。
図５Ｂを参照すると、ワイヤボンディングパッド面のユニット領域に位置する銅箔５０１ａの厚さとダミー領域に位置する銅箔５０１ａの厚さとを異にするために、ワイヤボンディングパッド面の銅箔５０１ａをハーフエッチングし得るように、ドライフィルム５０３をボールパッド面の銅箔５０１ｂに積層する。
その後、図５Ｃに示すように、ワイヤボンディングパッド面にハーフエッチングを行ってワイヤボンディングパッド面の銅箔５０１ａを一定の厚さ除去して薄くなるようにする。この際、半田ボールパッド面の銅箔５０１ｂは、ドライフィルム５０３によって保護される。
このように、ワイヤボンディングパッド面の銅箔５０１ａをハーフエッチングによって一定の厚さ除去した後、半田ボールパッド面の銅箔５０１ｂに積層されたドライフィルム５０３を除去する。
次に、図５Ｄに示すように、ワイヤボンディングパッド面のダミー領域の銅箔５０１ａの厚さをたわみ防止のために補強する必要があるため、ワイヤボンディングパッド面のユニット領域の銅箔５０１ａに、ダミー領域の部分が開放されたドライフィルム５０４ａを積層し、同時にボールパッド面を保護するためにボールパッド面にもドライフィルム５０４ｂを積層する。
その後、図５Ｅに示すように、ワイヤボンディングパッド面に銅メッキ５０５を施すことにより、ワイヤボンディングパッド面のダミー領域にある銅箔５０１ａの厚さを厚くしてたわみを防止する。そして、ワイヤボンディングパッド面に銅メッキ５０５を施した後は、ワイヤボンディングパッド面の銅箔５０１ａに積層されたドライフィルム５０４ａと、ボールパッド面の銅箔５０１ｂに積層されたドライフィルム５０４ｂを除去する。
一方、ワイヤボンディングパッド面にあるユニット領域の銅箔５０１ａが薄くなったため、回路パターンの形成の際に回路パターンが断線するおそれがあり、特にメッキ引込み線が断線する場合にはワイヤボンディングパッド５０９ａの形成の際にメッキがなされないおそれがある。
したがって、図５Ｆに示すように、ワイヤボンディングパッド面の銅箔５０１ａと半田ボールパッド面の銅箔５０１ｂとを電気的に接続するために貫通ホール５０６を開け、メッキを施して導通ホール５０７を形成する。このような導通ホール５０７は、以後、ワイヤボンディングパッド（図５Ｈの５０９ａ）面に金メッキ（図５Ｈの５０９ｂ）を施す場合、下部銅箔５０１ｂと上部銅箔５０１ａとの電気的な接続を提供し、下部銅箔５０１ｂに形成されたメッキ引込み線（図示せず）が上部銅箔５０１ａに形成されているメッキ引込み線（図示せず）と電気的に接続されるようにして、上部銅箔５０１ａのメッキ引込み線（図示せず）に断線が発生しても、下部銅箔５０１ｂに形成されたメッキ引込み線（図示せず）を介してワイヤボンディングパッド５０９ａに金メッキ５０９ｂを施すことを可能にする。
この際、図６に示すように、このような導通ホール５０７は、ユニット領域６１１の四つ角６１３に形成されることが好ましい。なぜなら、一般に、このような四つ角６１３には主メッキ引込み線（図示せず）が通るが、主メッキ引込み線（図示せず）が断線する場合に金メッキ６０９時の厚さなどに問題が生ずるおそれがあり、導通ホール５０７を四つ角６１３が形成すると、主メッキ引込み線（図示せず）が断線しても、下部銅箔５０１ｂに形成された主メッキ引込み線（図示せず）を介して電源の供給を受けることができて、そのような問題点を解決することができるためである。図６において、半導体パッケージ基板６１０は、通常、半導体素子実装部６１１ａおよび外層回路パターン６１１ｂを含むユニット領域６１１と、ユニット領域６１１を取り囲んでいるダミー領域６１２とからなっている。
一方、ワイヤボンディングパッド面の銅箔５０１ａに回路パターンを形成するために、パターン化されたドライフィルム５０８ａを積層し、半田ボールパッド面の銅箔５０１ｂに回路パターンを形成するために、パターン化されたドライフィルム５０８ｂを積層する。
その後、図５Ｇに示すように、回路パターンの形成されたドライフィルム５０８ａ、５０８ｂをエッチングレジストとして、露出した銅箔５０１ａをエッチング液によって除去して回路を形成する。この際、向後の金メッキが行われるときに使用されるメッキ引込み線が同様の方法で同時に形成される。
次に、前述したようなエッチングの後、エッチングレジストとして用いたドライフィルム５０８ａ、５０８ｂを剥離液によって除去する。
その次、図５Ｈに示すように、エッチングレジストとして用いたドライフィルム５０８ａ、５０８ｂを除去した後、半田レジスト５１１ａ、５１１ｂを塗布、露光、現像、乾燥させる。
次いで、ワイヤボンディングパッド５０９ａだけを金メッキするために、基板の半田ボールパッド面にドライフィルム（図示せず）をコーティング、露光および現像する。その後、メッキ引込み線を介してワイヤボンディングパッド５０９ａに金メッキ５０９ｂを施す。この際、前述したように、上部銅箔５０１ａに形成されているメッキ引込み線が断線するおそれがあるが、形成された導通ホール５０７を介して下部銅箔５０１ｂに形成されているメッキ引込み線を介して電源の供給を受け、金メッキ５０９ｂを所望の厚さにすることが可能になる。
前述した金メッキの後、メッキレジストとして用いたドライフィルムを剥離液によって除去し、ルータまたはダイシングを用いてメッキ引込み線を切断する。すなわち、電解金メッキ完了の後、ルータまたはダイシングによってメッキ引込み線を切断する。
その後、半田ボールパッド５１０ａの表面にＯＳＰ薬品をコートして前記半田ボールパッド５１０ａをＯＳＰ表面処理（５１０ｂ）する。
従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の半導体パッケージ基板の製造方法を示す工程図である。 従来の技術に係る半導体パッケージ基板の斜視図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の断面図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つようにした半導体パッケージ基板の製造方法の工程図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つようにした半導体パッケージ基板の製造方法の工程図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つようにした半導体パッケージ基板の製造方法の工程図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つようにした半導体パッケージ基板の製造方法の工程図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つようにした半導体パッケージ基板の製造方法の工程図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つようにした半導体パッケージ基板の製造方法の工程図である。 本発明の一実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つようにした半導体パッケージ基板の製造方法の工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明の他の実施例に係るワイヤボンディングパッド面の回路層とボールパッド面の回路層が異なる厚さを持つ半導体パッケージ基板の製造方法を示す工程図である。 本発明に係る半導体パッケージ基板の斜視図である。
４００、５００ ＣＣＬ
４０１ａ、４０１ｂ、５０１ａ、５０１ｂ 銅箔
３０２、４０２、５０２ 絶縁層
３０４ａ、３０４ｂ 回路層
３０４ａａ、４０８ａ、５０９ａ ワイヤボンディングパッド
３０４ａｃ、４０８ｂ、５０９ｂ 金メッキ
３０４ｂａ、４０９ａ、５１０ａ ボールパッド
３０４ｂｃ、４０９ｂ、５１０ｂ ＯＳＰ表面処理

Claims (3)

  1. 銅張積層板を準備してワイヤボンディングパッド面の銅箔をハーフエッチングする第１工程と、
    前記銅張積層板の両側に第１エッチングレジストを積層する第２工程と、
    前記第１エッチングレジストに回路パターンを形成し、前記銅張積層板の両側の銅箔に、前記回路パターンによるワイヤボンディングパッドを含んだ回路とボールパッドを含んだ回路をそれぞれ形成した後、前記第１エッチングレジストを除去する第３工程と、
    前記回路パターンの形成された銅張積層板に、前記ワイヤボンディングパッドとボールパッドが露出するように半田レジストを積層する第４工程と、
    前記ワイヤボンディングパッドに金メッキを施し、前記ボールパッドに表面処理を施す第５工程とを含み、
    前記第１工程の後、
    前記銅張積層板の第１側に、半導体素子実装部および外層回路パターンを含むユニット領域を取り囲んでいるダミー領域に対応する部分が開放された第１メッキレジストを積層する工程と、
    前記銅張積層板の第１側にメッキを施した後、前記第１メッキレジストを除去する工程とをさらに含むことを特徴とする、半導体パッケージ基板の製造方法。
  2. 銅張積層板を準備してワイヤボンディングパッド面の銅箔をハーフエッチングする第１工程と、
    前記銅張積層板の両側に第１エッチングレジストを積層する第２工程と、
    前記第１エッチングレジストに回路パターンを形成し、前記銅張積層板の両側の銅箔に、前記回路パターンによるワイヤボンディングパッドを含んだ回路とボールパッドを含んだ回路をそれぞれ形成した後、前記第１エッチングレジストを除去する第３工程と、
    前記回路パターンの形成された銅張積層板に、前記ワイヤボンディングパッドとボールパッドが露出するように半田レジストを積層する第４工程と、
    前記ワイヤボンディングパッドに金メッキを施し、前記ボールパッドに表面処理を施す第５工程とを含み、
    前記第１工程の後、
    前記銅張積層板の第１側の回路層に形成されるメッキ引込み線と前記第２側の回路層に形成されるメッキ引込み線とを導通させるための導通ホールを形成する工程をさらに含むことを特徴とする、半導体パッケージ基板の製造方法。
  3. 前記導通ホールは、前記半導体パッケージ基板のユニット領域と角部に形成されることを特徴とする、請求項２に記載の半導体パッケージ基板の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI367555B (en) * 2007-03-21 2012-07-01 Advanced Semiconductor Eng Conversion substrate for leadframe and the method for making the same
CN101399246B (zh) * 2007-09-29 2011-12-28 欣兴电子股份有限公司 覆晶封装基板结构及其制法
KR100926675B1 (ko) * 2007-10-01 2009-11-17 주식회사 심텍 보강테를 구비하는 인쇄회로기판 스트립 및 그 제조방법
KR101194549B1 (ko) * 2009-06-12 2012-10-25 삼성전기주식회사 인쇄회로기판의 제조방법
TWI444123B (zh) * 2012-02-16 2014-07-01 威盛電子股份有限公司 線路板製作方法及線路板
TWI519219B (zh) * 2012-10-29 2016-01-21 三星電機股份有限公司 印刷電路板及印刷電路板製造方法
CN104135815B (zh) * 2013-05-03 2018-01-02 讯芯电子科技（中山）有限公司 一种防止金属焊垫被刮伤的电路板结构及制造方法
CN104703390B (zh) * 2013-12-06 2017-12-26 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
CN104602457A (zh) * 2015-01-01 2015-05-06 王定锋 一种制作线路板的新方法及其制作的线路板
CN106658966B (zh) * 2016-12-06 2020-03-17 深圳崇达多层线路板有限公司 一种薄膜电阻内层蚀刻方法
CN109561602B (zh) * 2017-09-27 2020-08-21 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
KR102596758B1 (ko) * 2018-10-24 2023-11-03 삼성전자주식회사 반도체 패키지
KR102620864B1 (ko) * 2018-11-23 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
CN110072340B (zh) * 2019-05-31 2020-12-25 信丰卓思涵电子有限公司 一种同层鸳鸯铜线路板的制作方法
CN110267443A (zh) * 2019-06-17 2019-09-20 江门崇达电路技术有限公司 一种具有阶梯线路的正片线路板的制作方法
JP6970230B2 (ja) * 2020-03-24 2021-11-24 日東電工株式会社 配線回路基板集合体シート
JP2024072219A (ja) * 2022-11-15 2024-05-27 日東電工株式会社 配線回路基板の製造方法、ダミーパターン付き配線回路基板、および、集合体シート
CN118714757B (zh) * 2024-05-29 2025-10-21 中山芯承半导体有限公司 一种封装基板表面焊接用的凸点制作方法和封装基板以及封装结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58168141A (ja) * 1982-03-29 1983-10-04 Mitsubishi Electric Corp デイスプレイ装置
JPS6272133A (ja) 1985-09-25 1987-04-02 Matsushita Electric Works Ltd チツプキヤリア
JPH04268783A (ja) 1991-02-25 1992-09-24 Furukawa Electric Co Ltd:The 複合回路基板
JPH11195849A (ja) * 1997-12-26 1999-07-21 Fujikura Ltd フレキシブルプリント配線板とその製造方法
JPH11307678A (ja) * 1998-04-16 1999-11-05 Sony Corp インターポーザ
JP2001053116A (ja) 1999-08-10 2001-02-23 Hitachi Cable Ltd ２層配線ｔａｂテープ及びその製造方法
JP2001094026A (ja) * 1999-09-22 2001-04-06 Toshiba Corp リードフレーム及びその製造方法
FI112363B (fi) 2001-04-04 2003-11-28 Kemira Chemicals Oy Menetelmä peretikkahapon valmistamiseksi
JP2003086735A (ja) * 2001-06-27 2003-03-20 Shinko Electric Ind Co Ltd 位置情報付配線基板及びその製造方法並びに半導体装置の製造方法
JP4020624B2 (ja) * 2001-11-08 2007-12-12 三洋電機株式会社 半導体装置の製造方法
JP2003338589A (ja) * 2002-05-22 2003-11-28 Toshiba Corp Ｂｇａパッケージ及びその製造方法
JP2004039716A (ja) 2002-07-01 2004-02-05 Toshiba Corp Ｆｂｇａ基板、半導体装置の検査方法及び製造方法
JP2004140075A (ja) 2002-10-16 2004-05-13 Toshiba Corp Ｂｇａ基板の電解メッキ装置とその方法
KR100499006B1 (ko) * 2002-12-30 2005-07-01 삼성전기주식회사 도금 인입선이 없는 패키지 기판의 제조 방법
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
US7239023B2 (en) * 2003-09-24 2007-07-03 Tai-Saw Technology Co., Ltd. Package assembly for electronic device
KR100632577B1 (ko) * 2004-05-03 2006-10-09 삼성전기주식회사 인쇄회로기판의 전해 금도금 방법

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