JP5452616B2 - 画素回路及び表示装置 - Google Patents

Description

本発明は、画素回路及び当該画素回路を備えた表示装置に関し、特にアクティブマトリックス型の液晶表示装置に関する。

図１３に、一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路を示す。また、図１４に、ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示す。図１４に示すように、ｍ本のソース線（データ信号線）とｎ本の走査線（走査信号線）の各交点に薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設け、図１３に示すように、ＴＦＴを介して液晶素子ＬＣと保持容量Ｃｓが並列に接続されている。液晶素子ＬＣは画素電極と対向電極（共通電極）の間に液晶層を設けた積層構造で構成されている。尚、図１４では、各画素回路は、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。保持容量Ｃｓは一端が画素電極に、他端が容量線ＬＣｓに接続し、画素電極に保持する画素データの電圧を安定化する。保持容量Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶素子ＬＣの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。

フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容を、液晶素子ＬＣに印加される電圧極性を都度反転させ繰り返し書き込むことで、画素電極に保持する画素データの電圧が更新され、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。

液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表わすことができる。数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数）、Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数を夫々示す。尚、リフレッシュ動作とは、液晶素子ＬＣに印加されている画素データに応じた電圧（絶対値）に生じた変動を、画素データの再書き込みによって解消し、画素データに応じた本来の電圧状態に復帰させる動作である。

（数１）
Ｐ∝ｆ・Ｃ・Ｖ^２・ｎ・ｍ

ところで、静止画を常時表示する場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることが行われている。しかし、リフレッシュ周波数を下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素データ電圧が変動する。また、各フレーム期間における平均電位も低下するので、このため、当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、十分なコントラストを得られない等の表示品位の低下を招く虞もある。

ここで、静止画の常時表示において、リフレッシュ周波数の低下により表示品位が低下する問題を解決する方法として、例えば、下記特許文献１及び２に記載の構成が開示されている。特許文献１及び２に開示されている構成では、図１３に示す画素回路のスイッチ素子を２つのＴＦＴ（トランジスタＴ１、Ｔ２）の直列回路で構成し、その中間ノードＮ２をユニティーゲインのバッファアンプ５０を用いて画素電極Ｎ１と同電位となるように駆動し、画素電極側に配置されたＴＦＴ（Ｔ２）のソース・ドレイン間に電圧が印加されないようにすることで、当該ＴＦＴのリーク電流を大幅に抑制して、上記表示品位が低下する問題の解決を図っている（図１５及び図１６参照）。

これは、ＴＦＴのリーク電流が、ソース・ドレイン間のバイアス電圧の増加に伴って大幅に増加することを考慮した解決方法である。図１５及び図１６に示すように、特許文献１及び２に記載の構成では、ソース線ＳＬと接続するＴＦＴ（Ｔ１）では、ソース・ドレイン間のバイアス電圧が大きくなり、当該ＴＦＴのリーク電流が増加する可能性があるが、そのリーク電流はバッファアンプ５０によって補償されるため、画素電極Ｎ１が保持する画素データ電圧には影響を及ぼさない。斯かるバッファアンプ５０を設けた構成により、リフレッシュ周波数の低下により表示品位が低下する問題が解決されるとともに、リフレッシュ周波数の低下による低消費電力化が図れる。また、特許文献１及び２に記載の構成では、画素電極が保持する画素データ電圧として２以上の異なる電圧状態に対応可能であり、多階調の常時表示が、高表示品位且つ低消費電力で実現できる。

特開平５−１４２５７３号公報 特開平１０−６２８１７号公報

しかし、通信インフラの進化に伴うデジタルコンテンツ（広告、ニュース、電子書籍等）の普及により、携帯電話、携帯型インターネット端末（ＭＩＤ：Mobile Internet Device）等の携帯情報端末での当該デジタルコンテンツの画像表示において、静止画の常時表示が要求されている。斯かるデジタルコンテンツを表示する携帯情報端末は、消費電力の低い液晶表示装置を用いているが、端末使用時において静止画を表示している時間が大半を占めるため、静止画の常時表示時における更なる低消費電力化が要求されている。

上記特許文献１及び２に記載の構成では、ユニティーゲインのバッファアンプが理想的である場合には、画素電極側に配置されたスイッチ素子を構成するＴＦＴのソース・ドレイン間に電圧が印加されないため、当該ＴＦＴのリーク電流を抑制できるが、上記特許文献１及び２に記載の２または４個のＴＦＴで構成されたバッファアンプの場合、バッファアンプを構成するＴＦＴの閾値電圧が０Ｖでないと正確なユニティーゲインが実現されず、スイッチ素子を構成するＴＦＴのリーク電流が十分に抑制されずに、画素電極に保持されている画素データ電圧が変動する可能性があり、更に、閾値電圧が０Ｖに近いと消費電力が大きくなり、低消費電力化の要求に反することになる。また、演算増幅器を用いてユニティーゲインのバッファアンプを構成する場合、その回路規模も大きくなり、低消費電力化の要求に反するだけでなく、画素回路に占める回路素子領域の比率が高くなり、透過モードでの開口率が低下し、表示画像の輝度が低下することになる。

本発明は、上記の問題点に鑑みてなされたもので、その目的は、多階調表示に対応し、低消費電力で表示品位の低下を防止できる画素回路及び表示装置を提供する点にある。

上記目的を達成するため、本発明は、
単位液晶表示素子を含む表示素子部と、前記表示素子部の一部を構成し、前記表示素子部に印加される画素データ電圧を保持する内部ノードと、第１及び第２トランジスタ素子の直列回路を有し、データ信号線と一端が接続し、前記内部ノードと他端が接続し、前記直列回路を経由して前記データ信号線から供給される前記画素データ電圧を前記内部ノードに転送する第１スイッチ回路と、第３トランジスタ素子を有し、所定の電圧供給線と一端が接続し、前記直列回路内の前記第１及び第２トランジスタ素子が直列接続する接続点である中間ノードと他端が接続する第２スイッチ回路と、第４トランジスタ素子と第１容量素子の直列回路で構成され、前記内部ノードが保持する前記画素データ電圧を、前記第４トランジスタ素子を介して前記第１容量素子の一端に保持するとともに、前記第１容量素子の他端に印加するブースト電圧によって前記第２スイッチ回路を構成する第３トランジスタ素子の導通状態を制御する制御回路と、を備えてなり、
前記第１乃至第４トランジスタ素子は、夫々第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を備え、前記第１及び第２トランジスタ素子の制御端子が、前記画素データ電圧を前記内部ノードに転送する動作時に前記第１及び第２トランジスタ素子を導通状態とする走査信号線と接続し、前記第３トランジスタ素子の制御端子、前記第４トランジスタ素子の第２端子、及び、前記第１容量素子の一端が相互に接続して前記制御回路の出力ノードを構成し、前記第４トランジスタ素子の第１端子が前記内部ノードと接続し、前記第４トランジスタ素子の制御端子が第１制御線と接続し、前記第１容量素子の他端が前記ブースト電圧を供給する第２制御線と接続していることを特徴とする画素回路を提供する。

更に、上記特徴の画素回路は、前記第１スイッチ回路が前記第１及び第２トランジスタ素子の直列回路で構成され、前記第１トランジスタ素子の第１端子が前記データ信号線と、前記第１トランジスタ素子の第２端子と前記第２トランジスタ素子の第１端子が前記中間ノードと、前記第２トランジスタ素子の第２端子が前記内部ノードと、夫々接続していることが好ましく、また、前記第２スイッチ回路が、前記第３トランジスタ素子で構成され、前記第３トランジスタ素子の第１端子が前記電圧供給線と、前記第３トランジスタ素子の第２端子が前記中間ノードと、夫々接続していることが好ましい。

更に、上記特徴の画素回路は、一端が前記内部ノードと接続し、他端が第３制御線または前記電圧供給線と接続する第２容量素子を備えることが、好ましい。

更に、上記目的を達成するため、本発明は、
上記特徴の画素回路を行方向及び列方向に夫々複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備え、前記行毎に前記走査信号線を１本ずつ備え、同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、同一行に配置される前記画素回路は、前記第１及び第２トランジスタ素子の制御端子が共通の前記走査信号線に接続し、同一行または同一列に配置される前記画素回路は、前記第２スイッチ回路の一端が共通の前記電圧供給線に接続し、同一行または同一列に配置される前記画素回路は、前記第４トランジスタ素子の制御端子が共通の前記第１制御線に接続し、同一行または同一列に配置される前記画素回路は、前記第１容量素子の他端が共通の前記第２制御線に接続し、
前記データ信号線を各別に駆動するデータ信号線駆動回路と、前記走査信号線を各別に駆動する走査信号線駆動回路と、前記電圧供給線を各別または共通に駆動する電圧供給線駆動回路と、前記第１制御線と前記第２制御線の夫々を各別または共通に駆動する制御線駆動回路と、を備えることを第１の特徴とする表示装置を提供する。

更に、上記第１の特徴の表示装置は、同一行に配置される前記画素回路は、前記第２スイッチ回路の一端が共通の前記電圧供給線に接続し、同一行に配置される前記画素回路は、前記第４トランジスタ素子の制御端子が共通の前記第１制御線に接続し、同一行に配置される前記画素回路は、前記第１容量素子の他端が共通の前記第２制御線に接続していることが、好ましい。

更に、上記第１の特徴の表示装置は、１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第１及び第２トランジスタ素子を導通状態として前記第１スイッチ回路を活性化し、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第１及び第２トランジスタ素子を非導通状態として前記第１スイッチ回路を非活性化し、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する画素データ電圧を各別に印加することを、第２の特徴とする。

更に、上記第２の特徴の表示装置は、前記書き込み動作時において、前記電圧供給線駆動回路が、前記選択行に配置された前記画素回路に接続する前記電圧供給線に、前記内部ノードに保持される前記画素データ電圧の最大電圧以上の第１制御電圧を印加し、前記制御線駆動回路が、前記選択行に配置された前記画素回路に接続する前記第１制御線に第１スイッチ電圧を、前記選択行に配置された前記画素回路に接続する前記第２制御線に第１ブースト電圧を、夫々印加することを、第３の特徴とする。

更に、上記第３の特徴の表示装置は、前記書き込み動作時において、前記電圧供給線駆動回路が、前記選択行以外に配置された前記画素回路に接続する前記電圧供給線に、前記第１制御電圧を印加し、前記制御線駆動回路が、前記選択行以外に配置された前記画素回路に接続する前記第１制御線に前記第１スイッチ電圧を、前記選択行以外に配置された前記画素回路に接続する前記第２制御線に前記第１ブースト電圧を、夫々印加することが、好ましい。

更に、上記第３の特徴の表示装置は、前記第１スイッチ電圧が、前記第４トランジスタ素子が導通状態となり、前記内部ノードと前記出力ノードが同電位となるのに十分な電圧であることが、好ましい。

上記第１乃至第３の何れかの特徴の表示装置は、１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを書き込む書き込み動作を、前記画素回路アレイの行毎或いは全行に対して終了した後に、前記書き込み動作が終了した前記画素回路の前記中間ノードの電圧を、前記内部ノードが保持する前記画素データ電圧に維持する電圧維持制御動作時において、
前記走査信号線駆動回路が、前記書き込み動作の終了した１または複数の制御対象行の前記走査信号線に前記非選択行電圧を印加して、当該制御対象行に配置された前記画素回路の前記第１及び第２トランジスタ素子を非導通状態とし、
前記電圧供給線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記電圧供給線に、前記内部ノードに保持される前記画素データ電圧の最大電圧以上の第１制御電圧を印加し、
前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第１制御線に、前記第４トランジスタ素子を導通状態とする第１スイッチ電圧を印加して、前記内部ノードと前記出力ノードが同電位となっている状態において、前記第４トランジスタ素子を非導通状態とする第２スイッチ電圧を印加して、前記内部ノードと前記出力ノードを電気的に分離し、引き続き、前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、第１ブースト電圧から第２ブースト電圧に遷移させて、前記第１容量素子を介した容量結合によって、前記出力ノードの電圧を前記内部ノードが保持する前記画素データ電圧に前記第３トランジスタ素子の閾値電圧を加えた第２制御電圧に昇圧することを第４の特徴とする。

更に好ましくは、上記第４の特徴の表示装置は、前記電圧維持制御動作時に、前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、第１ブースト電圧から第２ブースト電圧に遷移させてから一定時間経過後に、前記第２制御線の電圧を前記第２ブースト電圧から前記第１ブースト電圧に戻し、その後、前記制御対象行に配置された前記画素回路に接続する前記第１制御線の電圧を、前記第２スイッチ電圧から前記第１スイッチ電圧に戻して、前記内部ノードと前記出力ノードを同電位とした後、再度第２スイッチ電圧を印加して、前記内部ノードと前記出力ノードを電気的に分離し、再度前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、第１ブースト電圧から第２ブースト電圧に遷移させる動作を繰り返すのも良い。

更に好ましくは、上記第４の特徴の表示装置は、前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第１制御線に前記第１スイッチ電圧を印加して、前記内部ノードと前記出力ノードを同電位とする最初の操作を、前記制御対象行に配置された前記画素回路に対する前記書き込み動作時に行うのも良い。

更に好ましくは、上記第４の特徴の表示装置は、同一行に配置される前記画素回路の前記第４トランジスタ素子の制御端子が共通の前記第１制御線に接続し、同一行に配置される前記画素回路の前記第１容量素子の他端が共通の前記第２制御線に接続する場合において、前記書き込み動作が前記画素回路アレイの行単位で終了する毎に、全行に対する前記書き込み動作の終了を待たずに、前記書き込み動作の終了した制御対象行の前記画素回路に対して、前記電圧維持制御動作を開始するのも良い。

更に好ましくは、上記第４の特徴の表示装置は、前記画素回路アレイの全行に対する前記書き込み動作終了後の前記電圧維持制御動作時において、全ての前記データ信号線に、前記内部ノードに保持される前記画素データ電圧の最小電圧以下の第１リセット電圧を印加するのも良い。

更に好ましくは、上記第４の特徴の表示装置は、前記電圧維持制御動作時に、前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第１制御線に、前記第２スイッチ電圧を印加して、前記内部ノードと前記出力ノードを電気的に分離した状態で、前記電圧供給線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記電圧供給線に、前記内部ノードに保持される前記画素データ電圧の最小電圧以下の第２リセット電圧を印加し、前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、前記第１ブースト電圧から第３ブースト電圧に遷移させて、前記第１容量素子を介した容量結合によって、前記出力ノードに前記第３トランジスタ素子の閾値電圧より高い第３制御電圧を印加して、前記第２スイッチ回路を導通状態とすることで、前記中間ノードの電圧状態を前記第２リセット電圧にリセットするリセット動作を少なくとも１回行うのも良い。但し、前記画素回路が、一端が前記内部ノードと接続し、他端が前記電圧供給線と接続する第２容量素子を備える構成である場合は、当該リセット動作は行わない。

上記特徴の画素回路及び表示装置によれば、通常表示と常時表示の何れの表示モードにおいても、第１スイッチ回路を用いたデータ信号線から内部ノードへの画素データの書き込みが可能である。つまり、画素回路において、走査信号線を介して第１スイッチ回路を構成する第１及び第２トランジスタ素子の導通非導通を外部から制御し、データ信号線に供給される電圧を外部から制御することにより、各画素回路の内部ノードに保持される電圧を制御できる。従って、外部からの制御による、内部ノードに保持される電圧のリフレッシュ動作も当然に、画素データの書き込み動作によって可能である。この場合、上記特徴の画素回路では、書き込み動作には第２スイッチ回路は使用されず、制御回路も本来の目的では使用されないため、図１３に示した画素回路と機能的には同じとなる。通常表示モードにおいて、データ信号線に供給する電圧を細かく制御することで、３つの画素回路を使用するカラー表示により、フルカラー表示の高階調の画素データの書き込みが可能となる。また、常時表示モードにおいても、データ信号線に供給する電圧を多階調で制御することで、カラー表示の多階調の画素データの書き込みが可能となる。

尚、本発明の画素回路は、カラー表示の場合には、最小の表示単位となる３原色（ＲＧＢ）の各色に対応するサブ画素を構成する。従って、カラー表示の場合では、画素データは、３原色の個々の階調データとなる。

更に、上記特徴の画素回路は、第２スイッチ回路と制御回路を備えるため、以下に示す要領で、書き込み動作終了後の画素回路において、第１スイッチ回路内の中間ノードの電位を、内部ノードと同電位に維持することができ、中間ノードと内部ノード間に位置するトランジスタ素子（第２トランジスタ素子）の第１端子と第２端子間（つまり、ソース・ドレイン間）に電圧が印加されないため、当該トランジスタ素子を流れるリーク電流を抑制することができる。従って、画素回路を構成するトランジスタ素子のリーク電流に起因する内部ノードに保持されている画素データ電圧の変動を抑制でき、表示品位の低下を抑制できる。

上記特徴の画素回路は、第４トランジスタ素子の導通非導通を、第１制御線を介して制御することで、内部ノードに保持されている画素データ電圧を第３トランジスタ素子の制御端子、前記第４トランジスタ素子の第２端子、及び、前記第１容量素子の一端が相互に接続する制御回路の出力ノードにサンプリング及びホールドすることができ、更に、第４トランジスタ素子を非導通として画素データ電圧に影響を及ぼすことなく、第２制御線を介して第１容量素子の他端に入力するブースト電圧を調整することで、当該出力ノードの電位を、内部ノードの電位より第２スイッチ回路を構成する第３トランジスタ素子の閾値電圧分高い電位に設定することができる。ここで、電圧供給線から画素データ電圧の最大電圧以上の電圧（第１制御電圧）を印加すると、内部ノードに保持されている画素データ電圧の電圧値に拘わらず、中間ノードには、電圧供給線から、当該出力ノードの電圧から第３トランジスタ素子の閾値電圧分低い電圧、つまり、画素データ電圧と同電圧が供給される。従って、上記特徴の画素回路は、第１制御線及び第２制御線を介して制御回路を制御し、電圧供給線に所定の電圧を印加することで、第２トランジスタ素子のリーク電流を大幅に抑制し、画素データ電圧の変動を抑制でき、表示品位の低下を抑制できる。また、第２スイッチ回路と制御回路は、上記従来技術のバッファアンプを設けた構成と異なり、直流電流パスが存在しないため、上記操作を極めて低消費電力で実現できる。

本発明の表示装置の概略構成の一例を示すブロック図 液晶表示装置の一部断面概略構造図 本発明の画素回路の基本回路構成（第１タイプ）を示す回路図 本発明の画素回路の一回路構成例（第１タイプ）を示す回路図 本発明の画素回路の基本回路構成（第２タイプ）を示す回路図 本発明の画素回路の一回路構成例（第２タイプ）を示す回路図 本発明の画素回路による常時表示モードの書き込み動作のタイミング図 本発明の画素回路によるフレーム単位での電圧維持制御動作の基本的なタイミング図 本発明の画素回路によるフレーム単位での電圧維持制御動作の他のタイミング図 本発明の画素回路による行単位での書き込み動作と電圧維持制御動作のタイミング図 本発明の画素回路による通常表示モードの書き込み動作のタイミング図 本発明の画素回路の基本回路構成の別実施形態を示す回路図 一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路図 ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示すブロック図 ユニティーゲインのバッファアンプを備えた従来の画素回路の一例を示す等価回路図 ユニティーゲインのバッファアンプを備えた従来の画素回路の他の一例を示す等価回路図

本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。

［第１実施形態］
第１実施形態では、本発明の表示装置（以下、単に表示装置と称す）と本発明の画素回路（以下、単に画素回路と称す）の回路構成について説明する。

図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極３０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び、後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行方向及び列方向に夫々複数配置され、画素回路アレイが形成されている。尚、図１では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、図１では、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明瞭に表示するために、便宜的に、アクティブマトリクス基板１０を対向電極３０の上側に図示している。

本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示が可能な構成となっている。通常表示モードは、動画或いは静止画をフルカラー表示で表示する表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、本実施形態の常時表示モードは、画素回路単位でｎ階調（ｎ≧２、例えば、ｎ＝４）表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、６４色（ｎ＝４の場合）を表示する表示モードである。更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことも可能である。尚、本実施形態の常時表示モードは、透過型液晶表示でも反射型液晶表示でも利用可能な技術である。

尚、以下の説明において、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と称し、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合、各色の階調データとなる。尚、３原色に加えて白黒の輝度データを含めてカラー表示する場合は、当該輝度データも画素データに含まれる。

以下に説明するように、表示装置１は、静止画の常時表示モードにおいて、後述する「電圧維持制御動作」が可能で、従来の「リフレッシュ動作」を実行する場合と比べて大幅な低消費電力化が図れることを特徴とするものであり、通常表示モードと常時表示モードを併用せず、常時表示モードだけを利用して液晶表示を行う構成にも当然に適用できる。

図２は、アクティブマトリクス基板１０と対向電極３０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図３参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。図１に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図２では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。

アクティブマトリクス基板１０に対向するように、光透過性の対向基板３１が配置されており、これら両基板の間隙には液晶層３３が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。

液晶層３３は、両基板の周辺部分においてはシール材３２によって封止されている。対向基板３１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極３０が、画素電極２０と対向するように形成されている。この対向電極３０は、対向基板３１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極３０とその間に挟持された液晶層３３によって単位液晶表示素子ＬＣ（図３参照）が形成される。

尚、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板３１に向かう方向に光を放射することができる。

図１に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。そして、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所に、画素回路２がマトリクス状に複数形成され、画素回路アレイが形成されている。尚、ｍ、ｎは夫々２以上の自然数である。各画素回路２内に形成された画素電極２０に対し、ソースドライバ１３及びゲートドライバ１４から、夫々ソース線ＳＬ及びゲート線ＧＬを介して表示すべき画像に応じた電圧が印加される。尚、便宜的に、各ソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）を総称してソース線ＳＬと称し、各ゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）を総称してゲート線ＧＬと称す。

ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。ソースドライバ１３が「データ信号線駆動回路」に、ゲートドライバ１４が「走査信号線駆動回路」に、表示制御回路１１の一部が「制御線駆動回路」及び「電圧供給線駆動回路」に、夫々対応する。

本実施形態では、画素回路２を駆動する信号線として、上述のソース線ＳＬとゲート線ＧＬ以外に、第１制御線ＳＷＬ、第２制御線ＢＳＴ、補助容量線ＣＳＬ（「第３制御線」に対応）、及び、電圧供給線ＶＳＬを備える。補助容量線ＣＳＬは、一例として、表示制御回路１１によって駆動される。

また、図１に示す構成では、第１制御線ＳＷＬ、第２制御線ＢＳＴ、補助容量線ＣＳＬ、及び、電圧供給線ＶＳＬの夫々は、行方向に延伸するように各行に設けられており、画素回路アレイの周辺部で各行の配線が相互に接続して一本化されているが、各行の配線は個別に駆動され、動作モードに応じて共通の電圧が印加可能に構成されても良い。後述する「電圧維持制御動作」を、画素回路アレイ内の画素回路２に対して行単位で一括して実行する場合は、第１制御線ＳＷＬ、第２制御線ＢＳＴ、及び、電圧供給線ＶＳＬの夫々は、行方向に延伸するように各行に独立して設けられる。また、「電圧維持制御動作」を、画素回路アレイ内の全ての画素回路２に対して一括して実行する場合、或いは、列単位で一括して実行する場合は、第１制御線ＳＷＬ、第２制御線ＢＳＴ、及び、電圧供給線ＶＳＬの一部または全てが、列方向に延伸するように各列に設けても良い。

表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける各書き込み動作と、常時表示モードにおける電圧維持制御動作を制御する回路である。書き込み動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃと、第１制御線ＳＷＬ、第２制御線ＢＳＴ、補助容量線ＣＳＬ、及び、電圧供給線ＶＳＬに夫々印加する各信号電圧を、夫々生成する。尚、表示制御回路１１は、その一部または全部の回路が、ソースドライバ１３またはゲートドライバ１４内に形成されるのも好ましい。

ソースドライバ１３は、表示制御回路１１からの制御により、書き込み動作時及び電圧維持制御動作時に、各ソース線ＳＬに、所定のタイミング及び所定の電圧値のソース信号を印加する回路である。ソースドライバ１３は、書き込み動作時には、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該電圧は、通常表示モード及び常時表示モードに応じた多階調のアナログ電圧（相互に離散した複数の電圧値）である。そして、これらのソース信号を、夫々対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。また、ソースドライバ１３は、表示制御回路１１からの制御により、電圧維持制御動作時には、対象となる画素回路２に接続する全てのソース線ＳＬに、同電圧での電圧印加を行う（詳細は後述する）。

ゲートドライバ１４は、表示制御回路１１からの制御により、書き込み動作時及び電圧維持制御動作時に、各ゲート線ＧＬに、所定のタイミング及び所定の電圧振幅のゲート信号を印加する回路である。ゲートドライバ１４は、書き込み動作時には、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。また、ゲートドライバ１４は、表示制御回路１１からの制御により、電圧維持制御動作時には、対象となる画素回路２に接続する全てのゲート線ＧＬに、同電圧での電圧印加を行う（詳細は後述する）。尚、ゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に、形成されても構わない。

対向電極駆動回路１２は、対向電極３０に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電極駆動回路１２は、通常表示モード及び常時表示モードにおいて、対向電圧Ｖｃｏｍを所定の高レベル（５Ｖ）と所定の低レベル（０Ｖ）の間で交互に切り換えて出力する。このように、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら対向電極３０を駆動することを「対向ＡＣ駆動」と呼ぶ。尚、通常表示モードにおける「対向ＡＣ駆動」は、１水平期間毎及び１フレーム期間毎に、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換える。つまり、或る１フレーム期間では、相前後する２つの水平期間で、対向電極３０と画素電極２０間の電圧極性が変化するとともに、同じ１水平期間について言えば、相前後する２つのフレーム期間で、対向電極３０と画素電極２０間の電圧極性が変化する。尚、常時表示モードでは、１フレーム期間中は、同じ電圧レベルが維持されるが、相前後する２つの書き込み動作で対向電極３０と画素電極２０間の電圧極性が変化する。

対向電極３０と画素電極２０間に同一極性の電圧を印加し続けると、表示画面の焼き付き（面焼き付き）が発生するため、極性反転動作が必要となるが、「対向ＡＣ駆動」を採用することで、極性反転動作における画素電極２０に印加する電圧振幅が低減できる。

次に、画素回路２の構成について図３及び図４を参照して説明する。図３に、本発明の画素回路２の基本回路構成を示す。画素回路２は、単位液晶表示素子ＬＣを含む表示素子部２１、補助容量素子Ｃ２（第２容量素子に対応する）、第１スイッチ回路２２、第２スイッチ回路２３、及び、制御回路２４を備えて構成される。尚、図３に示す基本回路構成は、図４に示す具体的な回路構成例（補助容量素子Ｃ２を含む最も単純な回路構成例）を包含した上位概念の回路構成を示している。単位液晶表示素子ＬＣは、図２を参照して説明した通りであり、説明は割愛する。

第１スイッチ回路２２と制御回路２４の各一端と画素電極２０が接続し、内部ノードＮ１を形成している。内部ノードＮ１は、書き込み動作時にソース線ＳＬから供給される画素データ電圧を保持する。補助容量素子Ｃ２は、一端が内部ノードＮ１に、他端が補助容量線ＣＳＬに、夫々接続している。補助容量素子Ｃ２は、内部ノードＮ１が画素データ電圧を安定的に保持できるように補助的に追加されたものである。尚、画素データ電圧は、画素電極２０に印加される画素電圧Ｖ２０であり、以下適宜、画素データ電圧を画素電圧Ｖ２０と称する。

第１スイッチ回路２２は、他の一端がソース線ＳＬと接続し、少なくともトランジスタＴ１（第１トランジスタ素子に対応する）とトランジスタＴ２（第２トランジスタ素子に対応する）の直列回路を備え、トランジスタＴ１及びトランジスタＴ２の制御端子がゲート線ＧＬと接続している。少なくともトランジスタＴ１及びトランジスタＴ２のオフ時には、第１スイッチ回路２２は非導通状態となり、ソース線ＳＬと内部ノードＮ１間の導通が遮断される。トランジスタＴ１とトランジスタＴ２の直列接続する接続点Ｎ２を「中間ノードＮ２」と称する。図４に示す回路構成例では、第１スイッチ回路２２は、トランジスタＴ１とトランジスタＴ２の直列回路だけで構成され、トランジスタＴ１の第１端子がソース線ＳＬと接続し、トランジスタＴ１の第２端子とトランジスタＴ２の第１端子が接続して中間ノードＮ２を形成し、トランジスタＴ２の第２端子が内部ノードＮ１と接続している。

第２スイッチ回路２３は、トランジスタＴ３（第３トランジスタ素子に対応する）を備えて構成され、一端が電圧供給線ＶＳＬと接続し、他端が中間ノードＮ２と接続している。トランジスタＴ３の制御端子が、制御回路の出力ノードＮ３と接続し、出力ノードＮ３の電圧状態に応じて、トランジスタＴ３の導通状態が制御される。図４に示す回路構成例では、第２スイッチ回路２３は、トランジスタＴ３だけで構成され、トランジスタＴ３の第１端子が電圧供給線ＶＳＬと接続し、第２端子が中間ノードＮ２と接続している。

制御回路２４は、トランジスタＴ４（第４トランジスタ素子に対応する）と第１容量素子Ｃ１の直列回路で構成され、トランジスタＴ４の第１端子が内部ノードＮ１と、トランジスタＴ４の第２端子が第１容量素子Ｃ１の一端と、トランジスタＴ４の制御端子が第１制御線ＳＷＬと、第１容量素子Ｃ１の他端が第２制御線ＢＳＴと、夫々接続している。トランジスタＴ４の第２端子と第１容量素子Ｃ１の一端の接続点が出力ノードＮ３を形成し、出力ノードＮ３は、トランジスタＴ４がオン時に、内部ノードＮ１と同電位となり、出力ノードＮ３に、内部ノードＮ１に保持されている画素電圧Ｖ２０の電圧レベルがサンプリングされ、トランジスタＴ４がオフすると、サンプリングされた画素電圧Ｖ２０の電圧レベルがホールドされる。第１容量素子Ｃ１の他端に接続する第２制御線ＢＳＴに所定のブースト電圧を印加することで、第１容量素子Ｃ１を介した容量結合により、出力ノードＮ３にホールドされた電圧レベルを変化させて調整することができ、当該調整後の電圧レベルによって、第２スイッチ回路２３のトランジスタＴ３の導通状態を細かく制御する構成となっている。

上記４種類のトランジスタＴ１〜Ｔ４は、何れもアクティブマトリクス基板１０上に形成される、多結晶シリコンＴＦＴ或いは非晶質シリコンＴＦＴ等の薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。更に、各トランジスタＴ１〜Ｔ４は、単体のトランジスタで構成されても良いが、オフ時のリーク電流を抑制する要請が高い場合は、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。尚、以下の画素回路２の動作説明では、トランジスタＴ１〜Ｔ４が、全てＮチャネル型の多結晶シリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。

更に、画素回路２は、図３または図４に示す回路構成に対して、図５または図６に示すように、電圧供給線ＶＳＬと補助容量線ＣＳＬを共通化して電圧供給線ＣＳＬ／ＶＳＬとして、補助容量素子Ｃ２の他端と、第２スイッチ回路２３の一端が、同じ電圧供給線ＣＳＬ／ＶＳＬに接続する構成としても良い。この場合、図１に示す表示装置１において、電圧供給線ＶＳＬと補助容量線ＣＳＬは共通化して電圧供給線ＣＳＬ／ＶＳＬとなる。更に、図５または図６に示す回路構成では、書き込み動作時及び電圧維持制御動作時において、図３または図４に示す回路構成における補助容量線ＣＳＬ及び電圧供給線ＶＳＬの各電圧印加条件を共通にしなければならないという制限が生じる。以下、説明の便宜上、図３及び図４に示す回路構成を第１タイプ、図５及び図６に示す回路構成を第２タイプとして区別する。

画素回路２は、図４または図６に示す回路構成に対して、第１スイッチ回路２２のトランジスタＴ１とトランジスタＴ２の直列回路に他のトランジスタ素子を直列に追加する構成、或いは、トランジスタＴ１とトランジスタＴ２の制御端子に接続するゲート線ＧＬを２本に分離して、トランジスタＴ１とトランジスタＴ２のオンオフを個別に制御する構成、更には、第２スイッチ回路２３のトランジスタＴ３に他のトランジスタ素子を直列に追加する構成等の変形例が想定されるが、書き込み動作時及び電圧維持制御動作時において、第１スイッチ回路２２及び第２スイッチ回路２３の夫々の導通非導通に応じて、夫々に追加されたトランジスタ素子の導通非導通が制御される限りにおいて、書き込み動作及び電圧維持制御動作における第１及び第２スイッチ回路２２，２３の動作は、図４または図６に示す回路構成と上記変形例の間で実質的に同じとなるので、以下、図４または図６に示す回路構成に基づいて、画素回路２に対する書き込み動作及び電圧維持制御動作を、以下の第２乃至第６実施形態で説明する。但し、図６に示す第２タイプの回路構成では、上述の通り、補助容量線ＣＳＬ及び電圧供給線ＶＳＬの各電圧印加条件を共通にしなければならないという制限があるため、書き込み動作及び電圧維持制御動作中の一部の動作が制限される場合があるので、当該動作の制限については、各実施形態において都度説明する。

［第２実施形態］
第２実施形態では、常時表示モードにおける書き込み動作について、図面を参照して説明する。但し、本第２実施形態では、１フレームの書き込み動作中において、後述する電圧維持制御動作が並行して実行されない場合、つまり、書き込み動作のみが実行される場合を、先ず説明する。

常時表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した画素データ電圧（例えば４階調の場合、低レベル（０Ｖ)から高レベル（５Ｖ）までの電圧範囲内の離散した４つの階調電圧の１つ）を印加するとともに、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。尚、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。また、階調電圧は、単位液晶表示素子ＬＣの画素電極２０と対向電極３０間に印加される液晶電圧Ｖｌｃに対する液晶層３３の透過率特性に基づいて決定される。尚、液晶電圧Ｖｌｃは、対向電極３０の対抗電圧Ｖｃｏｍと画素電極２０に保持されている画素電圧Ｖ２０の差電圧（Ｖ２０−Ｖｃｏｍ）として与えられる。

図７に、第１タイプの画素回路を使用する場合の常時表示モードにおける書き込み動作のタイミング図を示す。図７では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、第１制御線ＳＷＬ、第２制御線ＢＳＴ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。また、図７には、２つの画素回路２の内部ノードＮ１の画素電圧Ｖ２０の各電圧波形を合わせて表示している。２つの画素回路２の一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２（ｂ）で、図中の画素電圧Ｖ２０の後ろに、夫々（ａ）と（ｂ）を付して区別している。

１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図７では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以降の水平期間では、ゲート線ＧＬ１，ＧＬ２の夫々には、非選択行電圧−５Ｖが印加される。各列のソース線ＳＬ（図７では、代表して２本のソース線ＳＬ１，ＳＬ２を図示）には、水平期間毎に対応する表示ラインの画素データに対応した多階層の階層電圧（０Ｖ〜５Ｖ、図中、最初の１水平期間以外はクロスハッチで表示）が印加されている。尚、図７に示す例では、画素電圧Ｖ２０の変化を説明するため、最初の１水平期間の２本のソース線ＳＬ１，ＳＬ２の電圧を例示的に５Ｖと０Ｖに分けて設定している。

また、図７に示すように、電圧維持制御動作が並行して実行されない書き込み動作では、第１制御線ＳＷＬ、第２制御線ＢＳＴ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各印加電圧が、１フレーム期間を通して一定であるため、上記各信号線は、各行の配線が相互に接続して一本化されている場合と各行の配線が独立して設けられている場合で実質的な違いがない。従って、図７では、前者の場合の電圧波形を例示的に示している。

画素回路２は、第１スイッチ回路２２がトランジスタＴ１とトランジスタＴ２の直列回路で構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ１とトランジスタＴ２のオンオフ制御で行われる。具体的には、上述のように、選択行のゲート線ＧＬに選択行電圧８Ｖを印加し、非選択行のゲート線ＧＬに非選択行電圧−５Ｖを印加する。尚、非選択行電圧−５Ｖとして、負電圧である−５Ｖを使用する理由は、非導通状態の第１スイッチ回路２２において、液晶電圧Ｖｌｃの電圧が維持されたまま、画素電圧Ｖ２０が、対向電圧Ｖｃｏｍの電圧変化に伴い、負電圧に遷移する可能性があり、当該状態で、非導通状態の第１スイッチ回路２２が不必要に導通状態となるのを防止するためである。

第２スイッチ回路２３は、書き込み動作では、電圧供給線ＶＳＬからの干渉を防ぐため非導通にしておく必要がある。本第２実施形態では、第２スイッチ回路２３がトランジスタＴ３だけで構成されているので、トランジスタＴ３を実質的に非導通状態とする。トランジスタＴ３の第２端子と制御端子が同電圧の場合には、第２スイッチ回路２３が中間ノードＮ２からソース線ＳＬに向けて順方向となるダイオードとして機能するため、電圧供給線ＶＳＬには、１フレーム期間を通して内部ノードＮ１に保持される画素データ電圧（階調電圧）の最大電圧以上の第１制御電圧（本第２実施形態では、５Ｖ）を印加することで、当該ダイオードを逆バイアス状態として、第２スイッチ回路２３を非導通状態とする。

第１制御線ＳＷＬには、１フレーム期間の間、トランジスタＴ４を、内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、第１制御電圧（５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖ（第１スイッチ電圧）を印加する。これにより、出力ノードＮ３と内部ノードＮ１は電気的に接続され、出力ノードＮ３と中間ノードＮ２間も同電位となる。この結果、上述のように、第２スイッチ回路２３は非導通状態となる。本第２実施形態では、第１制御線ＳＷＬに高電圧８Ｖが印加されることで、１フレーム期間の書き込み動作終了後に、１フレーム分の画素回路２に対して、電圧維持制御動作を一括して実行する準備動作として、出力ノードＮ３に、各画素回路２に対する書き込み動作で内部ノードＮ１に転送された画素データ電圧（階調電圧）がサンプリングされる。更に、トランジスタＴ４が常時オン状態で出力ノードＮ３と内部ノードＮ１は電気的に接続されることで、トランジスタＴ４を介して内部ノードＮ１に接続する第１容量素子Ｃ１を画素電圧Ｖ２０の保持に利用することができ、画素電圧Ｖ２０の安定化に寄与する。また、第２制御線ＢＳＴは所定の固定電圧（例えば、０Ｖ：第１ブースト電圧）に固定し、補助容量線ＣＳＬも所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、上述した対向ＡＣ駆動がなされるが、１フレーム期間の間は、０Ｖまたは５Ｖに固定される。図７では、対向電圧Ｖｃｏｍは０Ｖに固定されている。

尚、補助容量線ＣＳＬには、所定の固定電圧（図７では、０Ｖ）が印加されるが、画素回路が第２タイプの場合は、電圧供給線ＶＳＬと補助容量線ＣＳＬが共通化された電圧供給線ＣＳＬ／ＶＳＬには、第１制御電圧（５Ｖ）が印加される。第２タイプの画素回路では、１フレーム期間毎の対向ＡＣ駆動操作で、電圧供給線ＣＳＬ／ＶＳＬに対向電圧Ｖｃｏｍと同様の電圧変化を与える代わりに、第１制御電圧（５Ｖ）を印加することで、当該対向ＡＣ駆動を実行することができる。尚、図６に示す回路構成の第２スイッチ回路２３において、書き込み動作時にオフし、電圧維持制御動作時にオンする別のトランジスタ素子をトランジスタＴ３と直列に接続することで、当該対向ＡＣ駆動時に、電圧供給線ＣＳＬ／ＶＳＬに、対向電圧Ｖｃｏｍと同様の電圧変化を与えることができる。

［第３実施形態］
第３実施形態では、電圧維持制御動作について、図面を参照して説明する。電圧維持制御動作は、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２を非導通状態とし、中間ノードＮ２と内部ノードＮ１間に存在するオフ状態のトランジスタＴ２のリーク電流を最小限に抑制するために、中間ノードＮ２の電圧が内部ノードＮ１と同電圧に維持されるように、制御回路２４を所定のシーケンスで作動させ、第２スイッチ回路２３を構成するトランジスタＴ３の導通状態を制御する動作である。カットオフ状態の薄膜トランジスタのリーク電流は、ソース・ドレイン間のバイアス状態に大きく依存し、ソース・ドレイン間の電圧が０Ｖの時に最小となる。従って、電圧維持制御動作では、中間ノードＮ２が内部ノードＮ１と同電圧または略同電圧となるように、トランジスタＴ３の第１端子及び制御端子のバイアス状態を制御する。

本第３実施形態では、電圧維持制御動作は、書き込み動作が終了した後の１フレーム分の画素回路２の全体を対象として、同時に一括して行われる。従って、電圧維持制御動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、第１制御線ＳＷＬ、第２制御線ＢＳＴ、電圧供給線ＶＳＬ、補助容量線ＣＳＬ、及び、対向電極３０には、全て同じタイミングで同じ電圧が印加される。当該電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。電圧維持制御動作は、画素回路２による本発明に特有の動作で、従来の中間ノードに対するユニティーゲインのバッファアンプによる電圧駆動による同様のリーク電流の抑制動作に比べて
大幅な低消費電力化を可能とするものである。尚、上記「同時に一括して」の「同時」は、一連の電圧維持制御動作の時間幅を有する「同時」である。

図８に、第１タイプの画素回路を使用する場合における１フレーム分の画素回路２の全体を対象とする電圧維持制御動作のタイミング図を示す。図８に示すように、電圧維持制御動作は、３つの基本フェーズ（フェーズＡ〜Ｃ）に分解される。図８には、電圧維持制御動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、第１制御線ＳＷＬ、第２制御線ＢＳＴ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。また、図８には、中間ノードＮ２の電圧Ｖｎ２と出力ノードＮ３の電圧Ｖｎ３の各電圧波形を、内部ノードＮ１の画素電圧Ｖ２０が高電圧階調の場合を想定して表示している。

ゲート線ＧＬ、ソース線ＳＬ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧、及び、対向電圧Ｖｃｏｍは、３つの基本フェーズ（フェーズＡ〜Ｃ）を通して、夫々一定の電圧に維持される。ゲート線ＧＬには、動作対象の画素回路２の第１スイッチ回路２２を非導通状態とするため、−５Ｖが印加される。ソース線ＳＬには、内部ノードＮ１に保持される画素データ電圧（階調電圧）の最小電圧（本実施形態では、０Ｖ）以下の第１リセット電圧（本実施形態では、−１Ｖ）を印加する（第１リセット電圧を印加する理由については、後述する）。電圧供給線ＶＳＬには、内部ノードＮ１に保持される画素データ電圧（階調電圧）の最大電圧（本実施形態では、５Ｖ）以上の第１制御電圧（本実施形態では、５Ｖ）を印加する。電圧供給線ＶＳＬには、書き込み動作から継続して同電圧が印加されることになる。補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、書き込み動作時と同様に、０Ｖまたは５Ｖに固定される（図８では、対向電圧Ｖｃｏｍは０Ｖに固定されている）。尚、補助容量線ＣＳＬには、所定の固定電圧（図８では、０Ｖ）が印加されるが、画素回路が第２タイプの場合は、電圧供給線ＶＳＬと補助容量線ＣＳＬが共通化された電圧供給線ＣＳＬ／ＶＳＬには、第１制御電圧（５Ｖ）が印加される。

フェーズＡ（ｔ０〜ｔ２）では、書き込み動作終了直後の時刻ｔ０から一定期間（ｔ０〜ｔ１）、第１制御線ＳＷＬからトランジスタＴ４の制御端子に、トランジスタＴ４を内部ノードＮ１の電圧状態に関係なくオン状態とする第１スイッチ電圧（８Ｖ）を印加して、出力ノードＮ３と内部ノードＮ１を電気的に接続し、出力ノードＮ３に内部ノードＮ１の画素電圧Ｖ２０をサンプリングした後、時刻ｔ１で、第１制御線ＳＷＬの電圧を第１スイッチ電圧（８Ｖ）から第２スイッチ電圧（−５Ｖ）に遷移させて、トランジスタＴ４をオフ状態とし、出力ノードＮ３と内部ノードＮ１を電気的に分離して、出力ノードＮ３に内部ノードＮ１の画素電圧Ｖ２０をホールドする。当該ホールド状態は、フェーズＢが開始する時刻ｔ２まで持続する。尚、上述したように、書き込み動作時に、内部ノードＮ１の画素電圧Ｖ２０は出力ノードＮ３にサンプリングされているので、時刻ｔ０〜ｔ１のサンプリング期間は省略することができる。また、時刻ｔ１〜ｔ２のホールド期間は、トランジスタＴ４がオフ状態となれば十分であるので、トランジスタＴ４の応答特性に応じた短時間に設定することができる。尚、第２制御線ＢＳＴは、フェーズＡの期間中、書き込み動作時に設定された第１ブースト電圧（例えば、０Ｖ）に固定される。

尚、ホールド期間中に、出力ノードＮ３にホールドされる電圧Ｖｎ３（ｔ１）は、第１制御線ＳＷＬの電圧が、第１スイッチ電圧（８Ｖ）から第２スイッチ電圧（−５Ｖ）に遷移したことに伴い、トランジスタＴ４の制御端子と第２端子間の寄生容量Ｃｔ４ｇによる容量結合によって、以下の数２に示す電圧変動が生じる。

（数２）
Ｖｎ３（ｔ１）＝Ｖ２０−ΔＶｓｗｌ・Ｃｔ４ｇ／（Ｃｂｓｔ＋Ｃｎ３）

尚、数２において、Ｖ２０は内部ノードＮ１に保持されている画素電圧でサンプリング時の出力ノードＮ３の電圧に等しく、ΔＶｓｗｌは第１スイッチ電圧（８Ｖ）と第２スイッチ電圧（−５Ｖ）の電圧差（１３Ｖ）で、Ｃｂｓｔは第１容量素子Ｃ１の電気容量で、Ｃｎ３は出力ノードＮ３に寄生する電気容量から第１容量素子Ｃ１の電気容量Ｃｂｓｔを差し引いた電気容量で、（Ｃｂｓｔ＋Ｃｎ３）が出力ノードＮ３に寄生する全電気容量を表している。寄生容量Ｃｔ４ｇが、出力ノードＮ３に寄生する全電気容量（Ｃｂｓｔ＋Ｃｎ３）に対して無視できる程度（例えば、数１０００分の１程度）に小さければ、数２の右辺第２項の電圧変動分は数ｍＶ程度となって無視できる。

フェーズＡ（ｔ０〜ｔ２）に引き続き、フェーズＢ（ｔ２〜ｔ３）では、時刻ｔ２において、第２制御線ＢＳＴを、第１ブースト電圧から第２ブースト電圧（例えば、３Ｖ程度）に遷移させるブースト動作を行う。当該ブースト動作により、出力ノードＮ３の電圧Ｖｎ３が、第１容量素子Ｃ１の容量結合によって、以下の数３で示される電圧Ｖｎ３（ｔ２）に昇圧される。

（数３）
Ｖｎ３（ｔ２）＝Ｖｎ３（ｔ１）＋ΔＶｂｓｔ・Ｃｂｓｔ／（Ｃｂｓｔ＋Ｃｎ３）
（数４）
Ｖｎ３（ｔ２）＝Ｖ２０＋Ｖｔ３

ここで、数３の右辺が、内部ノードＮ１に保持されている画素電圧Ｖ２０にトランジスタＴ３の閾値電圧Ｖｔ３を加えた電圧と等しくなるように、つまり、数３の電圧Ｖｎ３（ｔ２）が、上記数４で表される関係となるように、容量結合比［Ｃｂｓｔ／（Ｃｂｓｔ＋Ｃｎ３）］に応じたブースト電圧差ΔＶｂｓｔ（＝第２ブースト電圧−第１ブースト電圧）を適正に設定する。数３の右辺第１項は、数２で与えられるので、数３の右辺第２項と数２の右辺第２項（マイナス値）の和が、トランジスタＴ３の閾値電圧Ｖｔ３となれば良い。上述のように、数２の右辺第２項が無視できる程度に小さい場合は、数３の右辺第２項が、トランジスタＴ３の閾値電圧Ｖｔ３となれば良い。当該ブースト動作により、トランジスタＴ３の制御端子には、画素電圧Ｖ２０にトランジスタＴ３の閾値電圧Ｖｔ３を加えた電圧が印加されるため、トランジスタＴ３を介して、中間ノードＮ２には、トランジスタＴ３の制御端子に印加された電圧Ｖｎ３（ｔ２）から閾値電圧Ｖｔ３を差し引いた電圧、即ち、内部ノードＮ１に保持されている画素電圧Ｖ２０が供給される。中間ノードＮ２の書き込み動作直後の電圧Ｖｎ２（０）は、内部ノードＮ１と同じ画素電圧Ｖ２０であるが、その後のソース線ＳＬに印加される電圧の変動により、トランジスタＴ１を介したリーク電流によって、当初の画素電圧Ｖ２０から変動する可能性がある。ここで、当該変動により、電圧Ｖｎ２（０）が画素電圧Ｖ２０から低下した場合は、フェーズＢの期間中に、トランジスタＴ３を介して、元の画素電圧Ｖ２０に復帰する。尚、フェーズＢの期間中は、トランジスタＴ１のリーク電流は、トランジスタＴ３側から補給されることで、フェーズＢの期間中の中間ノードＮ２の電圧Ｖｎ２（ｔ２）は、画素電圧Ｖ２０またはその近傍値に維持されることになり、内部ノードＮ１と中間ノードＮ２間に設けられたトランジスタＴ２のリーク電流は最小限に抑制される。この結果、内部ノードＮ１の電圧Ｖ２０は、表示品位の低下となる大きな電圧変動が抑制され、書き込み当初の画素電圧Ｖ２０またはその近傍値に安定的に維持される。

図８では、中間ノードＮ２の高電圧階調の電圧Ｖｎ２が、僅かに低下している状態から、ブースト動作によって、書き込み当初の電圧Ｖ２０に復帰している様子を模式的に示している。

フェーズＢの期間中は、出力ノードＮ３の電圧Ｖｎ３（ｔ２）は、出力ノードＮ３に寄生する全電気容量（Ｃｂｓｔ＋Ｃｎ３）によって保持されるが、フェーズＢの期間の経過とともに、オフ状態のトランジスタＴ４の出力ノードＮ３から内部ノードＮ１に流れるリーク電流によって、当該電圧が低下する。出力ノードＮ３の電圧Ｖｎ３（ｔ２）が低下すると、中間ノードＮ２の電圧Ｖｎ２も、トランジスタＴ１のリーク電流によって低下するため、電圧Ｖｎ３（ｔ２）の電圧低下分だけ、トランジスタＴ２のソース・ドレイン間の印加電圧が増加して、トランジスタＴ２のリーク電流が僅かにでも増加することになり、内部ノードＮ１に保持されている画素電圧Ｖ２０の電圧が低下することになる。その結果、画素電圧Ｖ２０の電圧が低下することになる。そこで、出力ノードＮ３の電圧Ｖｎ３（ｔ２）が、例えば５０ｍＶ以上低下しないように予め設定した時間内で、フェーズＢのブースト状態を一旦停止して、出力ノードＮ３の電圧Ｖｎ３のリフレッシュを行う。電圧Ｖｎ３のリフレッシュ動作は、フェーズＢの終了後に、フェーズＣ（ｔ３〜ｔ６）を実行し、引き続き、フェーズＢを再度実行することで実現する。

フェーズＣ（ｔ３〜ｔ６）では、フェーズＡと同様のサンプリング及びホールド動作を順番に実行する。時刻ｔ３で、第２制御線ＢＳＴを、第２ブースト電圧から第１ブースト電圧に遷移させ、ブースト動作前の状態に戻した後、時刻ｔ４で、第１制御線ＳＷＬを、第２スイッチ電圧（−５Ｖ）から第１スイッチ電圧（８Ｖ）に遷移させ、ホールド状態を解除して、トランジスタＴ４をオン状態とする。これにより、時刻ｔ３で、出力ノードＮ３の電圧Ｖｎ３は、第１容量素子Ｃ１の容量結合によって、フェーズＢのブースト動作で昇圧された分が降圧する。フェーズＢの期間中に、出力ノードＮ３の電圧Ｖｎ３（ｔ２）がトランジスタＴ４のリーク電流によって僅かに低下していたとすれば、出力ノードＮ３の電圧Ｖｎ３は、サンプリング直後の画素電圧Ｖ２０より低下することになるが、時刻ｔ４で、トランジスタＴ４がオン状態となることで、出力ノードＮ３に内部ノードＮ１の画素電圧Ｖ２０が新たにサンプリングされる。ここで、出力ノードＮ３の全電気容量に比べて、内部ノードＮ１の全電気容量の方が遥かに大きいため、当該サンプリングによる画素電圧Ｖ２０の低下は無視できる。引き続き、時刻ｔ５で、第１制御線ＳＷＬの電圧を第１スイッチ電圧（８Ｖ）から第２スイッチ電圧（−５Ｖ）に遷移させて、トランジスタＴ４をオフ状態とし、出力ノードＮ３と内部ノードＮ１を電気的に分離して、出力ノードＮ３に内部ノードＮ１の画素電圧Ｖ２０をホールドする。時刻ｔ３〜ｔ４の期間は、出力ノードＮ３の電圧Ｖｎ３が画素電圧Ｖ２０まで降圧すれば十分であるので、短時間に設定することができる。また、時刻ｔ４〜ｔ５のサンプリング期間は、出力ノードＮ３の電圧低下分を補償すれば十分であるので、短時間に設定することができる。また、時刻ｔ５〜ｔ６のホールド期間は、トランジスタＴ４がオフ状態となれば十分であるので、トランジスタＴ４の応答特性に応じた短時間に設定することができる。フェーズＣ（ｔ３〜ｔ６）の終了時の時刻ｔ６において、第２制御線ＢＳＴを、第１ブースト電圧から第２ブースト電圧に遷移させるブースト動作を行い、フェーズＢ（ｔ６〜ｔ７）を再度実行する。当該フェーズＢのブースト動作は上述の通りであるので、重複する説明は割愛する。以降、次の書き込み動作が開始されるまで、フェーズＢとフェーズＣを順番に繰り返して実行する。

フェーズＡ〜Ｃの電圧維持制御動作中は、ゲート線ＧＬには、動作対象の画素回路２の第１スイッチ回路２２を非導通状態とするため、−５Ｖが印加される。これは、第２スイッチ回路２３及び制御回路２４を有しない従来の画素回路において、液晶表示装置の消費電力を低減するために、常時表示時のリフレッシュ周波数を下げた場合に、或る画素回路が次の書き込み動作までの待機状態に、同じスイッチ回路が非導通状態であるのと同様であり、本実施形態では、表示品位の低下を招くことなく、常時表示時のリフレッシュ周波数を更に下げることができる。

更に、フェーズＡ〜Ｃの電圧維持制御動作中は、ソース線ＳＬには、内部ノードＮ１に保持される画素データ電圧（階調電圧）の最小電圧以下の第１リセット電圧（本第３実施形態では、−１Ｖ）を印加するが、その理由について説明する。

電圧維持制御動作中に、ソース線ＳＬに画素データ電圧（階調電圧）の最小電圧より高い電圧が印加されている場合を仮定すると、そのソース線ＳＬに接続する画素回路２の内部ノードＮ１にソース線ＳＬの電圧より低い画素電圧Ｖ２０が保持されているケースがあり得る。その場合、書き込み動作直後では、中間ノードＮ２の電圧は画素電圧Ｖ２０に等しく、トランジスタＴ１のリーク電流は、ソース線ＳＬ側から中間ノードＮ２に向けて流れることになり、中間ノードＮ２は、トランジスタＴ１とトランジスタＴ３の両方からの電流供給により、書き込み動作直後の内部ノードＮ１と同電圧の画素電圧Ｖ２０から上昇する電圧変動が生じる。従って、フェーズＢの期間中、トランジスタＴ１のリーク電流とトランジスタＴ３の電流の向きを同方向にして平衡させることで、当該電圧変動を抑制して、中間ノードＮ２の電圧Ｖｎ２を、書き込み動作直後の内部ノードＮ１と同電圧の画素電圧Ｖ２０またはその近傍値に維持することができる。つまり、ソース線ＳＬに、上記第１リセット電圧を印加することで、上記条件が満足される。

ここで、ソース線ＳＬに印加されている第１リセット電圧が同じ場合、内部ノードＮ１に保持される画素データ電圧（階調電圧）が高い程、中間ノードＮ２の電圧も高くなるので、トランジスタＴ１のリーク電流は増加する。つまり、フェーズＢの期間中の出力ノードＮ３の電圧Ｖｎ３（ｔ２）を、画素電圧Ｖ２０とトランジスタＴ３の閾値電圧Ｖｔ３の和としても、階調電圧によって、トランジスタＴ１のリーク電流に差が生じるため、中間ノードＮ２に維持される電圧Ｖｎ２に僅かな差が生じる。ところで、上述のように、階調電圧は、単位液晶表示素子ＬＣの画素電極２０と対向電極３０間に印加される液晶電圧Ｖｌｃに対する液晶層３３の透過率特性に基づいて決定されるが、当該透過率特性が必ずしも線形でないため、中間の階調電圧において、その電圧変動が液晶の透過率の変動となって大きく現れる。そのため、中間の階調電圧において、中間ノードＮ２に維持される電圧Ｖｎ２が内部ノードＮ１に保持される画素電圧Ｖ２０となるように、第２制御線ＢＳＴに印加するブースト電圧差ΔＶｂｓｔを調整するのが好ましい。

［第４実施形態］
上記第３実施形態では、書き込み動作が終了した後の１フレーム分の画素回路２の全体を対象とする電圧維持制御動作について、３つの基本フェーズ（フェーズＡ〜Ｃ）で構成される場合を説明した。１フレーム分の画素回路２の書き込み動作は、上記第２実施形態で説明したが、書き込み動作は、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した画素データ電圧を印加するため、書き込み動作の終了した表示ライン（行）の画素回路２は、自身の書き込み動作が終了した後、１フレーム期間の書き込み動作が終了するまでは、他の行の書き込み動作のために印加される画素データ電圧が、トランジスタＴ１の第１端子に印加される。仮に、最小電圧階調の画素データの書き込まれた画素回路において、その後同じ列の画素回路に対して最大電圧階調の画素データの書き込みが連続して行われた場合は、最低電圧階調の画素データの書き込まれた画素回路のトランジスタＴ１の第１端子に最大の階調電圧が、第２端子（中間ノードＮ２）に最小の階調電圧が、夫々印加され、ソース線ＳＬから中間ノードＮ２に向けたリーク電流が最大となるバイアス条件が連続する。従って、中間ノードＮ２の電圧Ｖｎ２は、トランジスタＴ１の当該リーク電流によって、書き込み動作終了直後の画素電圧Ｖ２０より、僅かに電圧上昇している可能性がある。内部ノードＮ１の電気容量は、中間ノードＮ２に寄生する電気容量より遥かに大きいため、中間ノードＮ２の電圧Ｖｎ２の電圧変動が即座に内部ノードＮ１の電圧変動として影響するものではないが、その状態を放置しておくのは好ましくない。

このような中間ノードＮ２の電圧Ｖｎ２が僅かに上昇する電圧変動は、上記第３実施形態で説明したように、１フレーム分の書き込み動作終了後に、全てのソース線ＳＬに内部ノードＮ１に保持される画素データ電圧（階調電圧）の最小電圧以下の第１リセット電圧（本第３実施形態では、−１Ｖ）を印加することでも解消されるが、より積極的に上記中間ノードＮ２の電圧上昇を解消するために、第２スイッチ回路２３を介して、全ての画素回路２の中間ノードＮ２の電圧を、画素データ電圧（階調電圧）の最小電圧にリセットするリセット動作を、上記第３実施形態で説明した電圧維持制御動作の１回目または２回目以降のフェーズＢのブースト動作開始前に、少なくとも１回実行するのも好ましい。尚、電圧維持制御動作が一旦開始すると全てのソース線ＳＬに第１リセット電圧印加されるため、当該リセット動作は、１回目のフェーズＢのブースト動作開始前に行うのが好ましい。また、当該リセット動作を実行する場合には、第１リセット電圧の設定値を、当該リセット動作を実行しない場合より高め（例えば、０Ｖ）に設定しても構わない。

図９に、第１タイプの画素回路を使用する場合における１フレーム分の画素回路２の全体を対象とする電圧維持制御動作であって、１回目のフェーズＢのブースト動作開始前にフェーズＤの中間ノードＮ２のリセット動作を挿入した場合のタイミング図を示す。図９に示すように、電圧維持制御動作は、３つの基本フェーズ（フェーズＡ〜Ｃ）に、フェーズＤが追加され、フェーズＡ，Ｄ，Ｂ，Ｃ，Ｂ，Ｃ・・・の順番に実行される。図９には、図８と同様に、電圧維持制御動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、第１制御線ＳＷＬ、第２制御線ＢＳＴ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。また、図９には、中間ノードＮ２の電圧Ｖｎ２と出力ノードＮ３の電圧Ｖｎ３の各電圧波形を、内部ノードＮ１の画素電圧Ｖ２０が高電圧階調の場合を想定して表示している。

ゲート線ＧＬ、ソース線ＳＬ、補助容量線ＣＳＬの各電圧、及び、対向電圧Ｖｃｏｍは、３つの基本フェーズ（フェーズＡ〜Ｃ）を通して、上記第３実施形態と同様に、夫々一定の電圧に維持される。各電圧印加条件は、上記第３実施形態と同様であるので、重複する説明は割愛する。電圧供給線ＶＳＬは、３つの基本フェーズ（フェーズＡ〜Ｃ）を通して、上記第３実施形態と同様に、第１制御電圧（本第４実施形態では、５Ｖ）に維持されるが、フェーズＤでは、内部ノードＮ１に保持される画素データ電圧（階調電圧）の最小電圧である第２リセット電圧（本第４実施形態では、０Ｖ）が印加される。

フェーズＡ（ｔ０〜ｔ２）は、上記第３実施形態と同様であるので、重複する説明は割愛する。

フェーズＡ（ｔ０〜ｔ２）に引き続き、フェーズＤ（ｔ２〜ｔ４）では、時刻ｔ２において、第２制御線ＢＳＴを、第１ブースト電圧から第３ブースト電圧（例えば、４Ｖ程度）に遷移させるブースト動作を行う。当該ブースト動作により、出力ノードＮ３の電圧Ｖｎ３が、第１容量素子Ｃ１の容量結合によって、以下の数５で示される電圧Ｖｎ３（ｔ２）に昇圧される。

（数５）
Ｖｎ３（ｔ２）＝Ｖｎ３（ｔ１）＋ΔＶｂｓｔ１・Ｃｂｓｔ／（Ｃｂｓｔ＋Ｃｎ３）
（数６）
Ｖｎ３（ｔ２）＞Ｖｔ３

ここで、数５の右辺が、内部ノードＮ１に保持されている最小階調電圧の画素電圧Ｖ２０（本第４実施形態では０Ｖ）にトランジスタＴ３の閾値電圧Ｖｔ３を加えた電圧より高く（好ましくは、１Ｖ程度以上高く）なるように、つまり、数３の電圧Ｖｎ３（ｔ２）が、上記数６で表される関係となるように、容量結合比［Ｃｂｓｔ／（Ｃｂｓｔ＋Ｃｎ３）］に応じたブースト電圧差ΔＶｂｓｔ１（＝第３ブースト電圧−第１ブースト電圧）を適正に設定する。フェーズＤのブースト動作に使用するブースト電圧差ΔＶｂｓｔ１は、フェーズＢのブースト動作に使用するブースト電圧差ΔＶｂｓｔより高電圧で、例えば１Ｖ程度高めに設定する。

一方、時刻ｔ２において、電圧供給線ＶＳＬに、第２リセット電圧（本第４実施形態では、０Ｖ）を印加するので、トランジスタＴ３はオン状態となり、書き込み動作後の中間ノードＮ２の電圧状態に関係なく、全ての画素回路２の中間ノードＮ２の電圧Ｖｎ２は、０Ｖにリセットされる。引き続き、時刻ｔ３において、第２制御線ＢＳＴを、第３ブースト電圧から第１ブースト電圧に遷移させ、リセット動作前の状態に戻した後、時刻ｔ４で、電圧供給線ＶＳＬに、第１制御電圧（本第４実施形態では、５Ｖ）を印加する。

フェーズＤ（ｔ２〜ｔ４）に引き続き、時刻ｔ４において、第２制御線ＢＳＴを、第１ブースト電圧から第２ブースト電圧（例えば、３Ｖ程度）に遷移させるブースト動作を行う（フェーズＢ：ｔ４〜ｔ５）。フェーズＤより後のフェーズＢ（ｔ４〜ｔ５）のブースト動作とフェーズＣ（ｔ５〜ｔ８）のサンプリング及びホールド動作は、上記第３実施形態と全く同様であるので、重複する説明は割愛する。尚、時刻ｔ４における電圧供給線ＶＳＬと第２制御線ＢＳＴの上記各電圧遷移は必ずしも同じタイミングで発生する必要はなく、一方が他方と前後しても構わない。

尚、本第４実施形態で説明したフェーズＤでのリセット動作は、補助容量線ＣＳＬに所定の固定電圧を印加した状態で、電圧供給線ＶＳＬに第２リセット電圧を印加するため、補助容量線ＣＳＬと電圧供給線ＶＳＬは夫々独立して駆動される必要があり、第２タイプの画素回路には適用できない。

［第５実施形態］
上記第２及び第３実施形態では、書き込み動作及び電圧維持制御動作は、夫々１フレーム分の画素回路２の全体を対象として行い、１フレーム分の書き込み動作が終了した後に１フレーム分の電圧維持制御動作を同時に一括して行い実施形態について説明した。しかし、書き込み動作は、１フレーム分の画素回路２の全体を対象とする場合でも、上記第２実施形態で説明したように、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に各列のソース線ＳＬに１表示ライン分の各画素データに対応した画素データ電圧を印加して、時分割で実行される。従って、各行の表示ライン毎に実質的な書き込み動作の終了時期が異なるので、書き込み動作の終了から電圧維持制御動作開始までの待機期間の時間幅にバラツキが生じている。

当該待機期間中も、ソース線ＳＬには、後続行の書き込み動作のための画素データ電圧の印加が行われているため、既書き込み行の画素回路に対して、書き込まれた画素データ電圧とは異なる電圧が、トランジスタＴ１の第１端子に印加される状態が当該待機期間中を通して連続する可能性がある。本第５実施形態では、当該待機期間の時間幅のバラツキを是正するために、各行の表示ライン毎に独立して、各行の書き込み動作の終了直後から電圧維持制御動作を開始する。行単位で、電圧維持制御動作を制御するために、少なくとも第１制御線ＳＷＬと第２制御線ＢＳＴは、行単位で独立してタイミング制御する必要がある。尚、上記第４実施形態で説明した中間ノードＮ２のリセット動作も、行単位で実行可能であるが、その目的は、１フレーム分の書き込み動作中に生じた電圧上昇をリセットするのが目的であるので、１フレーム分の書き込み動作終了後に、１フレーム分の画素回路２の全体を対象として一括で実行するのが好ましい。このため、電圧供給線ＶＳＬは必ずしも行単位で独立して制御する必要はない。

図１０に、第１タイプの画素回路を使用する場合の常時表示モードにおける行単位での書き込み動作と電圧維持制御動作のタイミング図を示す。図１０では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、２本の第１制御線ＳＷＬ１，ＳＷＬ２、２本の第２制御線ＢＳＴ１，ＢＳＴ２、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。ゲート線ＧＬ１、第１制御線ＳＷＬ１、第２制御線ＢＳＴ１は、第１水平期間に書き込み動作となる同一行の画素回路２に夫々接続する。また、ゲート線ＧＬ２、第１制御線ＳＷＬ２、第２制御線ＢＳＴ２は、第２水平期間に書き込み動作となる同一行の画素回路２に夫々接続する。第１制御線ＳＷＬ１と第２制御線ＢＳＴ１は、第１水平期間で書き込み動作の対象となった第１行目の画素回路に対して、第２水平期間以降に、電圧維持制御動作を行うのに使用され、第１制御線ＳＷＬ２と第２制御線ＢＳＴ２は、第２水平期間で書き込み動作の対象となった第２行目の画素回路に対して、第３水平期間以降に、電圧維持制御動作を行うのに使用される。

書き込み動作は、書き込み動作の終了した非選択行の画素回路に対する第１制御線ＳＷＬと第２制御線ＢＳＴの電圧印加条件が、第２実施形態で説明した書き込み動作と異なるだけで、選択行に対する書き込み動作は、第２実施形態で説明した書き込み動作と全く同じである。また、書き込み動作前の非選択行に対する電圧印加条件も、第２実施形態で説明した書き込み動作と全く同じである。

１フレーム分の書き込み動作中の電圧維持制御動作は、ソース線ＳＬには、第１リセット電圧ではなく、書き込み動作の対象となっている画素回路に書き込む画素データ電圧が印加されている点が、書き込み動作後の電圧維持制御動作と異なるが、第１制御線ＳＷＬと第２制御線ＢＳＴの電圧印加によって、上記第３実施形態で説明した３つの基本フェーズ（フェーズＡ〜Ｃ）が実行される点は同じである。尚、各ソース線ＳＬは、１フレーム分の書き込み動作終了後は、第１リセット電圧が印加される。

尚、補助容量線ＣＳＬには、所定の固定電圧（図１０では、０Ｖ）が印加されるが、画素回路が第２タイプの場合は、電圧供給線ＶＳＬと補助容量線ＣＳＬが共通化された電圧供給線ＣＳＬ／ＶＳＬには、第１制御電圧（５Ｖ）が印加される。

本第５実施形態では、行単位での電圧維持制御動作を行うが、１フレーム分の書き込み動作終了後は、上記第３実施形態の電圧維持制御動作と同様に、１フレーム分の画素回路２に対して同時に一括して電圧維持制御動作を行うように、第１制御線ＳＷＬと第２制御線ＢＳＴのタイミング制御を変更しても良い。また、上記３つの基本フェーズの内、１回目のフェーズＣ或いは２回目のフェーズＢ以降のフェーズＢ及びフェーズＣの繰り返し動作を１フレーム分の書き込み動作終了後に行うようにしても良い。

また、図１０に示す１フレーム分の書き込み動作期間中の未書き込み行の画素回路に対して、その前の１フレーム分の書き込み動作後に実行された電圧維持制御動作が継続している場合があり得る。この場合、１フレーム分の書き込み動作期間中において、書き込み動作中でない全ての非選択行の第１制御線ＳＷＬと第２制御線ＢＳＴに対する電圧印加制御を一括して行うようにするのも好ましい。

［第６実施形態］
第６実施形態では、図４に示す第１タイプの画素回路２による通常表示モードにおける書き込み動作について、図面を参照して説明する。

通常表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した多階調のアナログ電圧を印加するとともに、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。尚、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。

図１１に、第１タイプの画素回路を使用する場合の通常表示モードにおける書き込み動作のタイミング図を示す。図１１では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、第１制御線ＳＷＬ、第２制御線ＢＳＴ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。

１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図１１では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以降の水平期間では、ゲート線ＧＬ１，ＧＬ２の夫々には、非選択行電圧−５Ｖが印加される。各列のソース線ＳＬ（図１１では、代表して２本のソース線ＳＬ１，ＳＬ２を図示）には、水平期間毎に対応する表示ラインの画素データに対応した多階調のアナログ電圧（図中、多階調をクロスハッチで表示）が印加されている。尚、対向電圧Ｖｃｏｍは、１水平期間毎に変化するため（対向ＡＣ駆動）、当該アナログ電圧は、同じ水平期間中の対向電圧Ｖｃｏｍに対応した電圧値となっている。つまり、対抗電圧Ｖｃｏｍと画素電圧Ｖ２０の差電圧（Ｖ２０−Ｖｃｏｍ）で与えられる液晶電圧Ｖｌｃが、対向電圧Ｖｃｏｍが５Ｖ時と０Ｖ時で電圧極性が異なるだけで、画素データに対応した同じ絶対値となるように、ソース線ＳＬに印加されるアナログ電圧が設定される。

画素回路２は、第１スイッチ回路２２がトランジスタＴ１とトランジスタＴ２の直列回路で構成されているので、常時表示モードにおける書き込み動作と同様に、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ１とトランジスタＴ２だけのオンオフ制御で行われる。更に、常時表示モードにおける書き込み動作と同様に、第２スイッチ回路２３は、書き込み動作では、電圧供給線ＶＳＬからの干渉を防ぐため非導通にしておく必要があるため、電圧供給線ＶＳＬには、１フレーム期間を通して内部ノードＮ１に保持される画素データ電圧（階調電圧）の最大電圧以上の第１制御電圧（本実施形態では、５Ｖ）を印加する。

第１制御線ＳＷＬには、１フレーム期間の間、トランジスタＴ４を、内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、第１制御電圧（５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖ（第１スイッチ電圧）を印加する。これにより、出力ノードＮ３と内部ノードＮ１は電気的に接続され、出力ノードＮ３と中間ノードＮ２間も同電位となる。この結果、トランジスタＴ４を介して内部ノードＮ１に接続する第１容量素子Ｃ１を画素電圧Ｖ２０の保持に利用することができ、画素電圧Ｖ２０の安定化に寄与する。また、第２制御線ＢＳＴは所定の固定電圧（例えば、０Ｖ：第１ブースト電圧）に固定する。

上述のように、対向電圧Ｖｃｏｍは１水平期間毎に対向ＡＣ駆動されるため、補助容量線ＣＳＬは、対向電圧Ｖｃｏｍと同電圧となるように駆動される。これは、画素電極２０が、対向電極３０と液晶層を介して容量結合しているとともに、補助容量素子Ｃ２を介して補助容量線ＣＳＬとも容量結合しているため、補助容量素子Ｃ２の補助容量線ＣＳＬ側の電圧を固定すると、対向電圧Ｖｃｏｍの変化が、補助容量線ＣＳＬと補助容量素子Ｃ２間で分配されて画素電極２０に現れ、非選択行の画素回路２の液晶電圧Ｖｌｃが変動するためである。従って、全ての補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧に駆動することで、対向電極３０と画素電極２０の電圧が同じ電圧方向に変化し、上記非選択行の画素回路２の液晶電圧Ｖｌｃの変動を抑制することができる。

尚、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法として、上述の「対向ＡＣ駆動」以外に、対向電圧Ｖｃｏｍとして所定の固定電圧を対向電極３０に印加する方法がある。この場合は、画素電極２０に印加される電圧は、対向電圧Ｖｃｏｍを基準として正電圧となる場合と負電圧となる場合が１水平期間毎に交替することになる。この場合、当該画素電圧を、ソース線ＳＬを介して直接書き込む方法と、対向電圧Ｖｃｏｍを中心とした電圧範囲の電圧を書き込んだ後に、補助容量素子Ｃ２を用いた容量結合により、対向電圧Ｖｃｏｍを基準として正電圧または負電圧の何れか一方となるように電圧調整する方法もある。この場合、補助容量線ＣＳＬは対向電圧Ｖｃｏｍとは同電圧に駆動せずに、行単位で個別にパルス駆動することになる。

尚、本第６実施形態では、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法を採用したが、１フレーム単位で極性反転した場合に発生する以下に示す不都合を解消するためである。尚、当該不都合を解消する方法としては、列毎に極性反転駆動する方法や、行及び列方向同時に画素単位で極性反転駆動する方法もある。

或るフレームＦ１で全ての画素において正極性の液晶電圧Ｖｌｃを印加し、次のフレームＦ２で全ての画素において負極性の液晶電圧Ｖｌｃを印加した場合を想定する。液晶層に対して同一絶対値の電圧が印加された場合であっても、正極性か負極性によって光の透過率に微少な差異が生じる場合がある。高画質の静止画を表示している場合、この微少な差異の存在が、フレームＦ１とフレームＦ２で表示態様に微細な変化を生む可能性がある。また、動画表示時においても、フレーム間で同一内容の表示内容となるべき表示領域内において、その表示態様に微細な変化を生む可能性がある。高画質の静止画や動画の表示時には、このような微細な変化でも視覚的に認識することができる場合が想定される。

そして、通常表示モードは、このような高画質の静止画や動画を表示するモードであるため、上述のような微細な変化が視覚的に認識される可能性がある。斯かる現象を回避すべく、本実施形態では、同一フレーム内において表示ライン毎に極性を反転させている。これにより、同一フレーム内でも表示ライン間で異なる極性の液晶電圧Ｖｌｃが印加されているため、液晶電圧Ｖｌｃの極性に基づく表示画像データへの影響を抑制できる。

通常表示モードにおける書き込み動作は、図１１に示すように、対向ＡＣ駆動のために電圧供給線ＶＳＬと補助容量線ＣＳＬが独立して制御し、表示ライン毎に極性を反転させるため、図６に示す第２タイプの画素回路を使用する場合には適用できない。しかし、図６に示す回路構成の第２スイッチ回路２３において、書き込み動作時にオフし、電圧維持制御動作時にオンする別のトランジスタ素子をトランジスタＴ３と直列に接続することで、電圧供給線ＣＳＬ／ＶＳＬに、対向電圧Ｖｃｏｍと同様の電圧変化を与えることができる。

［別実施形態］
以下に、別実施形態につき説明する。

〈１〉 上記実施形態では、通常表示モード及び常時表示モードの書き込み動作時において、第１制御線ＳＷＬに第１スイッチ電圧（８Ｖ）を印加して、出力ノードＮ３と内部ノードＮ１間を同電位とし、電圧供給線ＶＳＬに第１制御電圧（５Ｖ）を印加することで、第２スイッチ回路２３を非導通状態としたが、第２スイッチ回路２３が、トランジスタＴ３だけでなく、トランジスタＴ３と他の制御用のトランジスタとの直列回路で構成される場合は、当該制御用のトランジスタのオンオフ制御を直接行うことで、書き込み動作時において第２スイッチ回路２３を非導通状態とすることができるため、第１制御線ＳＷＬに第１スイッチ電圧（８Ｖ）を印加し、電圧供給線ＶＳＬに第１制御電圧（５Ｖ）を印加する制御は必ずしも必要でない。

〈２〉 上記第３実施形態では、電圧維持制御動作は、１フレーム単位で全ての画素回路を対象として実施する場合を説明し、上記第５実施形態では、電圧維持制御動作は、行単位で同一行の画素回路を対象として実施する場合を説明したが、例えば、１フレームを一定の複数行からなる複数の行グループに分割し、当該行グループ単位で実行するようにしても良い。例えば、１フレームを４行毎に区分し、４行毎の書き込み動作が終了する毎に、当該４行分の画素回路に対して、同時に一括して電圧維持制御動作を行うようにしても良い。これにより、独立したタイミング制御に係る信号線の数を減少でき、制御の簡単化が図れる。

〈３〉 上記実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２に対し、第２スイッチ回路２３と制御回路２４を備える構成とした。これに対し、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路にのみ第２スイッチ回路２３と制御回路２４を備え、透過表示部の画素回路には第２スイッチ回路２３と制御回路２４を備えない構成としても良い。この場合、通常表示モード時には透過画素部によって画像表示がなされ、常時表示モード時には反射画素部によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板１０全体に形成される素子数を削減することができる。

〈４〉 上記実施形態では、各画素回路２は、補助容量素子Ｃ２を備える構成であったが、補助容量素子Ｃ２を備えない構成であっても良い。この場合、補助容量線ＣＳＬが不要となるため、第１タイプの画素回路２と第２タイプの画素回路２は同じ回路構成となる。

〈５〉 上記実施形態では、各画素回路２の表示素子部２１は、単位液晶表示素子ＬＣだけで構成される場合を想定したが、図１２に示すように、内部ノードＮ１と画素電極２０の間にアナログアンプ４０（電圧増幅器）を備える構成としても良い。図１２では一例として、アナログアンプ４０の電源用ラインとして、補助容量線ＣＳＬと電源線Ｖｃｃが入力される構成とした。

この場合、内部ノードＮ１に与えられた電圧は、アナログアンプ４０によって設定された増幅率ηによって増幅され、増幅後の電圧が画素電極２０に供給される。よって、内部ノードＮ１の微少な電圧変化を表示画像に反映することができる構成である。

〈６〉 上記実施形態では、画素回路２内のトランジスタＴ１〜Ｔ４を、Ｎチャネル型の多結晶シリコンＴＦＴを想定したが、Ｐチャネル型のＴＦＴを使用した構成や、非晶質シリコンＴＦＴを使用した構成とすることも可能である。Ｐチャネル型のＴＦＴを使用する構成の表示装置においても、電源電圧及び既述の動作条件として示された電圧値の正負を反転させる等の処置により、上記各実施形態と同様に画素回路２を動作させることが可能であり、同様の効果が得られる。

〈７〉 上記実施形態では、常時表示モードにおける画素電圧Ｖ２０及び対向電圧Ｖｃｏｍの電圧値として、０Ｖと５Ｖを想定し、各信号線に印加する電圧値も、それに応じて、−５Ｖ，０Ｖ，５Ｖ，８Ｖと設定したが、これらの電圧値は、使用する液晶素子及びトランジスタ素子の特性（閾値電圧等）に応じて、適宜変更可能である。

１： 表示装置
２： 画素回路
１０： アクティブマトリクス基板
１１： 表示制御回路
１２： 対向電極駆動回路
１３： ソースドライバ
１４： ゲートドライバ
２０： 画素電極
２１： 表示素子部
２２： 第１スイッチ回路
２３： 第２スイッチ回路
２４： 制御回路
３０： 対向電極
３１： 対向基板
３２： シール材
３３： 液晶層
４０： アナログアンプ
ＢＳＴ： 第２制御線
Ｃ１： 第１容量素子
Ｃ２： 補助容量素子
ＣＭＬ： 対向電極配線
ＣＳＬ： 補助容量線
ＣＳＬ／ＶＳＬ： 電圧供給線
Ｃｔ： タイミング信号
ＤＡ： ディジタル画像信号
Ｄｖ： データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）： ゲート線
Ｇｔｃ： 走査側タイミング制御信号
ＬＣ： 単位液晶表示素子
Ｎ１： 内部ノード
Ｎ２： 中間ノード
Ｎ３： 出力ノード
ＳＷＬ： 第１制御線
Ｓｅｃ： 対向電圧制御信号
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）： ソース線
Ｓｔｃ： データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４： トランジスタ
Ｖ２０： 画素電圧
Ｖｃｏｍ： 対向電圧
Ｖｌｃ： 液晶電圧
ＶＳＬ： 電圧供給線

Claims (18)

1. 単位液晶表示素子を含む表示素子部と、
   前記表示素子部の一部を構成し、前記表示素子部に印加される画素データ電圧を保持する内部ノードと、
   第１及び第２トランジスタ素子の直列回路を有し、データ信号線と一端が接続し、前記内部ノードと他端が接続し、前記直列回路を経由して前記データ信号線から供給される前記画素データ電圧を前記内部ノードに転送する第１スイッチ回路と、
   第３トランジスタ素子を有し、所定の電圧供給線と一端が接続し、前記直列回路内の前記第１及び第２トランジスタ素子が直列接続する接続点である中間ノードと他端が接続する第２スイッチ回路と、
   第４トランジスタ素子と第１容量素子の直列回路で構成され、前記内部ノードが保持する前記画素データ電圧を、前記第４トランジスタ素子を介して前記第１容量素子の一端に保持するとともに、前記第１容量素子の他端に印加するブースト電圧によって前記第２スイッチ回路を構成する第３トランジスタ素子の導通状態を制御する制御回路と、を備えてなり、
   前記第１乃至第４トランジスタ素子は、夫々第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を備え、
   前記第１及び第２トランジスタ素子の制御端子が、前記画素データ電圧を前記内部ノードに転送する動作時に前記第１及び第２トランジスタ素子を導通状態とする走査信号線と接続し、
   前記第３トランジスタ素子の制御端子、前記第４トランジスタ素子の第２端子、及び、前記第１容量素子の一端が相互に接続して、前記制御回路の出力ノードを構成し、
   前記第４トランジスタ素子の第１端子が前記内部ノードと接続し、
   前記第４トランジスタ素子の制御端子が第１制御線と接続し、
   前記第１容量素子の他端が前記ブースト電圧を供給する第２制御線と接続していることを特徴とする画素回路。
2. 前記第１スイッチ回路が前記第１及び第２トランジスタ素子の直列回路で構成され、
   前記第１トランジスタ素子の第１端子が前記データ信号線と、前記第１トランジスタ素子の第２端子と前記第２トランジスタ素子の第１端子が前記中間ノードと、前記第２トランジスタ素子の第２端子が前記内部ノードと、夫々接続していることを特徴とする請求項１に記載の画素回路。
3. 前記第２スイッチ回路が、前記第３トランジスタ素子で構成され、
   前記第３トランジスタ素子の第１端子が前記電圧供給線と、前記第３トランジスタ素子の第２端子が前記中間ノードと、夫々接続していることを特徴とする請求項１に記載の画素回路。
4. 一端が前記内部ノードと接続し、他端が第３制御線または前記電圧供給線と接続する第２容量素子を備えることを特徴とする請求項１に記載の画素回路。
5. 請求項１〜４の何れか１項に記載の画素回路を行方向及び列方向に夫々複数配置して画素回路アレイを構成し、
   前記列毎に前記データ信号線を１本ずつ備え、
   前記行毎に前記走査信号線を１本ずつ備え、
   同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
   同一行に配置される前記画素回路は、前記第１及び第２トランジスタ素子の制御端子が共通の前記走査信号線に接続し、
   同一行または同一列に配置される前記画素回路は、前記第２スイッチ回路の一端が共通の前記電圧供給線に接続し、
   同一行または同一列に配置される前記画素回路は、前記第４トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
   同一行または同一列に配置される前記画素回路は、前記第１容量素子の他端が共通の前記第２制御線に接続し、
   前記データ信号線を各別に駆動するデータ信号線駆動回路と、
   前記走査信号線を各別に駆動する走査信号線駆動回路と、
   前記電圧供給線を各別または共通に駆動する電圧供給線駆動回路と、
   前記第１制御線と前記第２制御線の夫々を各別または共通に駆動する制御線駆動回路と、を備えることを特徴とする表示装置。
6. 同一行に配置される前記画素回路は、前記第２スイッチ回路の一端が共通の前記電圧供給線に接続し、
   同一行に配置される前記画素回路は、前記第４トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
   同一行に配置される前記画素回路は、前記第１容量素子の他端が共通の前記第２制御線に接続していることを特徴とする請求項５に記載の表示装置。
7. １つの選択行に配置された前記画素回路に各別に２階調以上の画素データを書き込む書き込み動作時に、
   前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第１及び第２トランジスタ素子を導通状態として前記第１スイッチ回路を活性化し、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第１及び第２トランジスタ素子を非導通状態として前記第１スイッチ回路を非活性化し、
   前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する画素データ電圧を各別に印加することを特徴とする請求項５に記載の表示装置。
8. 前記書き込み動作時において、
   前記電圧供給線駆動回路が、前記選択行に配置された前記画素回路に接続する前記電圧供給線に、前記内部ノードに保持される前記画素データ電圧の最大電圧以上の第１制御電圧を印加し、
   前記制御線駆動回路が、前記選択行に配置された前記画素回路に接続する前記第１制御線に第１スイッチ電圧を、前記選択行に配置された前記画素回路に接続する前記第２制御線に第１ブースト電圧を、夫々印加することを特徴とする請求項７に記載の表示装置。
9. 前記書き込み動作時において、
   前記電圧供給線駆動回路が、前記選択行以外に配置された前記画素回路に接続する前記電圧供給線に、前記第１制御電圧を印加し、
   前記制御線駆動回路が、前記選択行以外に配置された前記画素回路に接続する前記第１制御線に前記第１スイッチ電圧を、前記選択行以外に配置された前記画素回路に接続する前記第２制御線に前記第１ブースト電圧を、夫々印加することを特徴とする請求項８に記載の表示装置。
10. 前記第１スイッチ電圧が、前記第４トランジスタ素子が導通状態となり、前記内部ノードと前記出力ノードが同電位となるのに十分な電圧であることを特徴とする請求項８に記載の表示装置。
11. １つの選択行に配置された前記画素回路に各別に２階調以上の画素データを書き込む書き込み動作を、前記画素回路アレイの行毎或いは全行に対して終了した後に、前記書き込み動作が終了した前記画素回路の前記中間ノードの電圧を、前記内部ノードが保持する前記画素データ電圧に維持する電圧維持制御動作時において、
    前記走査信号線駆動回路が、前記書き込み動作の終了した１または複数の制御対象行の前記走査信号線に前記非選択行電圧を印加して、当該制御対象行に配置された前記画素回路の前記第１及び第２トランジスタ素子を非導通状態とし、
    前記電圧供給線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記電圧供給線に、前記内部ノードに保持される前記画素データ電圧の最大電圧以上の第１制御電圧を印加し、
    前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第１制御線に、前記第４トランジスタ素子を導通状態とする第１スイッチ電圧を印加して、前記内部ノードと前記出力ノードが同電位となっている状態において、前記第４トランジスタ素子を非導通状態とする第２スイッチ電圧を印加して、前記内部ノードと前記出力ノードを電気的に分離し、引き続き、前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、第１ブースト電圧から第２ブースト電圧に遷移させて、前記第１容量素子を介した容量結合によって、前記出力ノードの電圧を前記内部ノードが保持する前記画素データ電圧に前記第３トランジスタ素子の閾値電圧を加えた第２制御電圧に昇圧することを特徴とする請求項５に記載の表示装置。
12. 前記電圧維持制御動作時に、
    前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、第１ブースト電圧から第２ブースト電圧に遷移させてから一定時間経過後に、前記第２制御線の電圧を前記第２ブースト電圧から前記第１ブースト電圧に戻し、その後、前記制御対象行に配置された前記画素回路に接続する前記第１制御線の電圧を、前記第２スイッチ電圧から前記第１スイッチ電圧に戻して、前記内部ノードと前記出力ノードを同電位とした後、再度第２スイッチ電圧を印加して、前記内部ノードと前記出力ノードを電気的に分離し、再度前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、第１ブースト電圧から第２ブースト電圧に遷移させる動作を繰り返すことを特徴とする請求項１１に記載の表示装置。
13. 前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第１制御線に前記第１スイッチ電圧を印加して、前記内部ノードと前記出力ノードを同電位とする最初の操作を、前記制御対象行に配置された前記画素回路に対する前記書き込み動作時に行うことを特徴とする請求項１１に記載の表示装置。
14. 同一行に配置される前記画素回路の前記第４トランジスタ素子の制御端子が共通の前記第１制御線に接続し、同一行に配置される前記画素回路の前記第１容量素子の他端が共通の前記第２制御線に接続する場合において、
    前記書き込み動作が前記画素回路アレイの行単位で終了する毎に、全行に対する前記書き込み動作の終了を待たずに、前記書き込み動作の終了した制御対象行の前記画素回路に対して、前記電圧維持制御動作を開始することを特徴とする請求項１１に記載の表示装置。
15. 前記画素回路アレイの全行に対する前記書き込み動作終了後の前記電圧維持制御動作時において、
    全ての前記データ信号線に、前記内部ノードに保持される前記画素データ電圧の最小電圧以下の第１リセット電圧を印加することを特徴とする請求項１１に記載の表示装置。
16. 前記画素回路が、一端が前記内部ノードと接続し、他端が第３制御線と接続する第２容量素子を備えることを特徴とする請求項１１に記載の表示装置。
17. 前記画素回路が、一端が前記内部ノードと接続し、他端が前記電圧供給線と接続する第２容量素子を備えることを特徴とする請求項１１に記載の表示装置。
18. 前記電圧維持制御動作時に、
    前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第１制御線に、前記第２スイッチ電圧を印加して、前記内部ノードと前記出力ノードを電気的に分離した状態で、
    前記電圧供給線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記電圧供給線に、前記内部ノードに保持される前記画素データ電圧の最小電圧以下の第２リセット電圧を印加し、
    前記制御線駆動回路が、前記制御対象行に配置された前記画素回路に接続する前記第２制御線の電圧を、前記第１ブースト電圧から第３ブースト電圧に遷移させて、前記第１容量素子を介した容量結合によって、前記出力ノードに前記第３トランジスタ素子の閾値電圧より高い第３制御電圧を印加して、前記第２スイッチ回路を導通状態とすることで、前記中間ノードの電圧状態を前記第２リセット電圧にリセットするリセット動作を少なくとも１回行うことを特徴とする請求項１１に記載の表示装置。
    

Images