JP5383465B2 - 光電変換装置、焦点検出装置及び撮像システム - Google Patents

Description

本発明は、光電変換装置に関し、特に、最大値および最小値を検出する回路を備える光電変換装置に関する。

複数配置された光電変換部から出力される信号の最大値および最小値を出力する光電変換装置として、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓｉｎｇ）センサが知られている。特許文献１には、ノイズを減少させるための信号処理装置を設けたＡＦセンサが記載されている。

特開２０００−１８０７０６号公報

ＡＦセンサは精度の向上が求められており、ＡＦセンサに用いられる画素数が増加する傾向にある。特許文献１に開示された構成で画素数を増加させると、共通出力線に接続されるＭＯＳトランジスタの数も増加するため、共通出力線を駆動するための電流量を増大させる必要が生じる。

ところで、最大値または最小値を検出する際には、共通出力線に接続された各ＭＯＳトランジスタの抵抗と共通出力線を駆動するための電流とによる電圧降下が、画素間の誤差を生じさせる要因となってしまう。具体的には、特許文献１の図１に示される構成で、各光電変換部からの映像出力は最小値検出用差動増幅器１１を介して出力される。最小値検出用差動増幅器１１は電圧フォロワを構成し、その出力端子が最小値出力線接続トランジスタ１３を介して共通出力線と接続されている。このため、複数ある最小値検出用差動増幅器１１から共通出力線に信号が出力される際には、最小値出力線接続トランジスタ１３による電圧降下が生じる。例えば製造時のバラツキによって最小値出力線接続トランジスタ１３間で特性に差が存在すると、電圧降下の量に違いが生じ、誤差の原因となる。この誤差は、共通出力線を駆動するための電流量が大きいほど顕著になる。

本発明は上述の問題に鑑みて、精度の高い光電変換装置を提供することを目的とする。

上記目的を達成する本発明は、光電変換された信号を出力する複数の単位画素と、前記複数の単位画素に共通に設けられた共通出力線と、各々が、前記複数の単位画素の各単位画素と前記共通出力線との間に接続された複数の回路ブロックと、前記共通出力線に電流を供給する定電流源と、を有する光電変換装置であって、前記複数の回路ブロックの各々は差動増幅回路と第１のスイッチとを含み、前記差動増幅回路は、前記定電流源とでソースフォロワを構成するトランジスタを有し、前記差動増幅回路の非反転入力端子には対応する前記単位画素の出力が与えられ、前記第１のスイッチの一方の端子は前記トランジスタのソースと接続され、前記第１のスイッチの他方の端子と前記共通出力線とが直結され、前記第１のスイッチの他方の端子と前記差動増幅回路の反転入力端子とが接続されていること、を特徴とする光電変換装置である。

本発明によれば、精度の高い光電変換装置を実現できる。

実施例１に係る位相差ＡＦ用の光電変換装置における撮像面を模式的に示す図。 実施例１に係る光電変換装置の構成例を示す回路図である。 実施例１に係るタイミング図である。 実施例１に係る信号の状態を示す表である。 実施例２に係る光電変換装置の構成例を示す回路図である。 実施例２に係るタイミング図である。 実施例２に係る信号の状態を示す表である。 実施例３に係る撮像システムの構成例を示すブロック図である。

（実施例１）
図面を参照しながら本発明に係る第１の実施例を説明する。第１の実施例は、位相差方式の焦点検出（Ａｕｔｏ Ｆｏｃｕｓｉｎｇ）用の光電変換装置に適用した例を示す。

図１は、位相差ＡＦ用の光電変換装置における撮像面を模式的に示した図である。撮像面には、対となるラインセンサ部Ｌ１ＡとＬ１Ｂ、Ｌ２ＡとＬ２Ｂ、・・・ＬＮＡとＬＮＢが存在する。一対のラインセンサ部は撮像面のある領域における被写体のデフォーカス量（合焦位置からのずれ量）を測定するために用いられ、このラインセンサ部の対を複数配列することで測距点を複数設け、ＡＦの精度の向上を図るものである。各ラインセンサ部は単位画素１００、１０１、・・・を含んで構成される。

図２（ａ）は、一のラインセンサ部に着目した、より詳細な構成例を示す回路図である。説明を簡単にするために、ラインセンサ部が３個の単位画素からなる場合を例にとって説明する。単位画素１０１および１０２は単位画素１００と、回路ブロック１０４および１０５は回路ブロック１０３と、また、回路ブロック１０７および１０８は回路ブロック１０６と同様の構成であるので、図を簡略化して示している。共通出力線８および９は、複数の単位画素に対して共通に設けられたもので、そこに出力された信号を伝達する。

単位画素１００は、光電変換部であるフォトダイオード（ＰＤ）１と、画素増幅部であるオペアンプ２と、ＰＤ１のアノードおよびオペアンプ２の非反転入力端子をリセットするための画素リセット部であるリセットＭＯＳトランジスタ３とを含む。ＰＤ１のカソードは電源電圧ＶＤＤに接続され、アノードはリセットＭＯＳトランジスタ３の一方の主電極およびオペアンプ２の非反転入力端子に接続される。オペアンプ２は、その出力端子が反転入力端子に接続される電圧フォロワとして構成されており、単位画素からの信号はオペアンプ２の出力端子から出力される。リセットＭＯＳトランジスタ３の他方の主電極は電源電圧ＶＲＥＳに接続される。

単位画素１００の出力端子は、最大値検出部ＰＫと最小値検出部ＢＴＭとに接続される。最大値検出部ＰＫは回路ブロック１０３〜１０５と定電流源１０とを含み、最小値検出部ＢＴＭは回路ブロック１０６〜１０８と定電流源１１とを含む。

回路ブロック１０３は、差動増幅回路４と、ＭＯＳトランジスタ５とを含む。差動増幅回路４の非反転入力端子は単位画素の出力端子と接続され、その出力端子は、第１のスイッチであるＭＯＳトランジスタ５の一方の主電極に接続される。ＭＯＳトランジスタ５の他方の主電極は、共通出力線８および差動増幅回路４の反転入力端子と接続される。ＭＯＳトランジスタ５は、制御電極に供給される信号ＰＡＧＣに応じてその導通または非導通状態が切り換えられる。ここではＭＯＳトランジスタ５を用いたが、例えばＣＭＯＳスイッチで構成しても良い。これらを総称して、最大値出力用スイッチとする。

回路ブロック１０６は、差動増幅回路６と、ＭＯＳトランジスタ７とを含む。差動増幅回路６の非反転入力端子は単位画素の出力端子と接続され、その出力端子は、第１のスイッチであるＭＯＳトランジスタ７を介して自身の反転入力端子に接続される。ＭＯＳトランジスタ７は、ＯＲゲート１２の出力によって導通または非導通状態が切り換えられるもので、信号ＰＡＧＣまたは走査回路１３から供給される信号ＰＨ１、ＰＨ２、・・・のいずれかがハイレベルの時に導通する。ここではＭＯＳトランジスタ７を用いたが、例えばＣＭＯＳスイッチで構成しても良い。これらを総称して、最小値出力用スイッチとする。

図２（ｂ）は、差動増幅回路４のより詳細な構成例を示す回路図である。差動増幅回路４はＰＭＯＳトランジスタ４１〜４３およびＮＭＯＳトランジスタ４４〜４７を含んで構成される。差動増幅回路４は、差動入力段とバッファ段とに分けられる。ＭＯＳトランジスタ４１〜４５からなる差動入力段のＭＯＳトランジスタ４２は非反転入力端子、ＭＯＳトランジスタ４３は反転入力端子として機能する。差動入力段を流れる電流は、ＭＯＳトランジスタ４１の導通状態によって変化させることができ、信号ＢＰ１によって制御される。また、ＭＯＳトランジスタ４６、４７からなるバッファ段はソースフォロワを構成し、信号ＢＮ１によって第１の電流源であるＭＯＳトランジスタ４７が導通すると差動増幅回路４の出力が端子ＯＵＴから得られる。

図２（ｃ）は、差動増幅回路６のより詳細な構成例を示す回路図である。差動増幅回路６はＰＭＯＳトランジスタ６１〜６３および６６、６７とＮＭＯＳトランジスタ６４および６５とを含んで構成される。差動増幅回路６は、差動入力段とバッファ段とに分けられる。ＭＯＳトランジスタ６１〜６５からなる差動入力段のＭＯＳトランジスタ６２は非反転入力端子、ＭＯＳトランジスタ６３は反転入力端子として機能する。差動入力段を流れる電流は、ＭＯＳトランジスタ６１の導通状態によって変化させることができ、信号ＢＰ２によって制御される。また、ＭＯＳトランジスタ６６、６７からなるバッファ段はソースフォロワを構成し、信号ＢＰ３によって第１の定電流源であるＭＯＳトランジスタ６７が導通すると差動増幅回路６の出力が端子ＯＵＴから得られる。

次に、図３に示すタイミング図と図４に示す各信号の状態を表す表とを参照しながら、本実施例に係る光電変換装置の動作を説明する。図３に示す各信号は、図２で示した各信号と対応し、ハイレベルであるときに対応するＭＯＳトランジスタが導通状態になり、ローレベルで非導通状態となる。また、図３に示す各信号は、図２で示した各信号と対応し、「バイアスオン」とは、対応するＭＯＳトランジスタが導通状態にあることを意味する。また、「カットオフ」とは、対応するＭＯＳトランジスタが非導通、あるいは、「バイアスオン」状態よりもＭＯＳトランジスタを流れる電流が制限されていることを意味する。

図３では、動作をリセット期間、ＡＧＣ期間および信号読み出し期間の３個の期間に分類している。

まず、時刻Ｔ０から開始するリセット期間においては、信号ＰＲＥＳがハイレベルとなり、ＰＤ１およびオペアンプ２の非反転入力端子の初期化動作が行われる。リセット期間における信号ＢＰ１〜ＢＰ３、ＢＮ１、ＢＮ＿ＡＧＣ、ＢＰ＿ＡＧＣはどのような状態でもよいが、全てをカットオフ状態にすることが、消費電力低減の観点では好ましい。

ＡＦセンサにおいては、ラインセンサ部から出力される信号をモニタし、その大きさに応じて、信号に対する増幅率（ゲイン）を制御する、オートゲインコントロール（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ；ＡＧＣ）と呼ばれる動作が行われる。時刻Ｔ１０から開始するＡＧＣ期間では、ＡＧＣ動作を行うために、単位画素から出力される信号が不図示の信号処理部によってモニタされる。より具体的には、出力端子ＰＯＵＴから出力される最大値信号と出力端子ＢＯＵＴから出力される最小値信号との差分をモニタして、その差分の大きさに応じて、信号に対するゲインを制御している。

時刻Ｔ１０に信号ＰＲＥＳがローレベルとなることにより、ＰＤ１に入射する光量に応じた信号が単位画素から出力される。

ＡＧＣ期間では信号ＢＮ１およびＢＰ３がカットオフ状態にあり、信号ＢＰ１、ＢＰ２、ＢＮ＿ＡＧＣおよびＢＰ＿ＡＧＣがバイアスオン状態にある。この期間では各回路ブロック１０３〜１０５に含まれるバッファ段の定電流源は、ＭＯＳトランジスタ４７に代わって第２の定電流源であるＭＯＳトランジスタ１０がその機能を果たす。これにより、時刻Ｔ１１に信号ＰＡＧＣがハイレベルになると、最大値検出部ＰＫの出力端子ＰＯＵＴからは、ＭＯＳトランジスタ４６の制御電極に入力される信号が最大となる回路ブロックの出力が得られる。また、各回路ブロック１０６〜１０８に含まれるバッファ段の定電流源は、ＭＯＳトランジスタ６７に代わって第２の定電流源であるＭＯＳトランジスタ１１がその機能を果たす。これにより、最大値検出部ＢＴＭの出力端子ＢＯＵＴからは、ＭＯＳトランジスタ６６の制御電極に入力される信号が最小となる回路ブロックの出力が得られる。このようにすることで、ＡＧＣ期間に単位画素から出力される複数の信号のうちの最大値と最小値とを検出し、その差分から被写体のコントラストを得ることが可能となる。

ＡＧＣ期間では、出力端子ＰＯＵＴから出力される最大値信号と出力端子ＢＯＵＴから出力される最小値信号との差分から被写体のコントラストを検出し、所定の時間内に十分なコントラストが得られるように、これらの信号のゲインを設定する。所定の時間とは、用途や目的に応じて任意に設定されるものである。例えば、所定の時間を短く設定すれば、信号に対するゲインを変化させるまでの時間が短縮されることになる。

時刻Ｔ１２に信号ＰＡＧＣがローレベルになることをもってＡＧＣ期間から信号読み出し期間へと移行する。

信号読み出し期間中に走査回路１３から供給される信号ＰＨ１、ＰＨ２、・・・に応じて出力端子ＢＯＵＴから各単位画素の信号を読み出す動作が行われる。そのため、各回路ブロック１０６〜１０８に含まれる定電流源６１および６７だけがバイアスオン状態になっていればよく、信号ＢＰ１、ＢＮ１、ＢＮ＿ＡＧＣおよびＢＰ＿ＡＧＣはカットオフ状態に設定される。これにより、各回路ブロック１０３〜１０８の各々に含まれるＭＯＳトランジスタ４７および６６がそれぞれの回路ブロックにおけるバッファ段の定電流源として機能する。

図２および３に示す構成では、共通出力線８は差動増幅回路４の反転入力端子と接続される。また、共通出力線９は差動増幅回路６の反転入力端子と接続される。このため、共通出力線８または９の電位は差動増幅回路４または６の仮想接地により差動増幅回路の非反転入力端子と等しくなり、出力端子ＰＯＵＴまたはＢＯＵＴから出力される信号からは、ＭＯＳトランジスタ５または７で生じる電圧降下の影響が低減される。したがって、本発明によれば、ＭＯＳトランジスタ５または７に起因する誤差が低減され、高精度な光電変換装置が実現できる。

（実施例２）
図５ないし７を参照しながら、本発明に係る第２の実施例を説明する。

先の実施例では、画素信号に着目して説明したため、ＰＤ１を初期化することで生じるノイズや、差動増幅回路４および６で発生するオフセットは無視していた。しかし、現実の光電変換装置ではＰＤ１をリセットすることでリセットノイズと呼ばれるノイズも、差動増幅回路４および６に起因するオフセットも生じるので、これらの影響を低減することが精度の高い光電変換装置を実現する上では好ましい。

図５は、一のラインセンサ部に着目した、構成例を示す回路図である。説明を簡単にするために、ラインセンサ部が３個の単位画素からなる場合を例にとって説明する。実施例１に係る構成との違いは、オフセットキャンセル部２００が追加された他、最大値検出部ＰＫにはＭＯＳトランジスタ２７および２８が追加され、さらに最小値検出部ＢＴＭにはＭＯＳトランジスタ２９および３０が追加された点である。実施例１と同じ構成には同一の符号を付している。

オフセットキャンセル部２００は、ＭＯＳトランジスタ２１、２２、２３、２５、２６およびクランプ容量２４を含む。ＭＯＳトランジスタ２１および２２の一方の主電極はともに単位画素１００の出力端子と接続される。ＭＯＳトランジスタ２１の他方の主電極はＭＯＳトランジスタ２６の一方の主電極および差動増幅回路４の非反転入力端子と接続される。ＭＯＳトランジスタ２２の他方の主電極はＭＯＳトランジスタ２３の一方の主電極およびクランプ容量２４の一方の端子と接続される。ＭＯＳトランジスタ２３の他方の主電極は、差動増幅回路４の反転入力端子と接続される。さらに、クランプ容量２４の他方の端子はＭＯＳトランジスタ２５の一方の主電極およびＭＯＳトランジスタ２６の他方の主電極と接続される。ＭＯＳトランジスタ２５の他方の主電極は電源電圧ＶＧＲに接続される。ＭＯＳトランジスタ２１、２２、２３、２５、２６は、それぞれ信号ＰＴＮ１、ＰＴＳ１、ＰＴＮ２、ＰＧＲ、ＰＳ２をその制御電極に受けてその導通状態が制御される。オフセットキャンセル部２０１、２０２、２０６〜２０８は、オフセットキャンセル部２００と同様の構成である。

最大値検出部ＰＫの回路ブロック２０３に着目すると、第２のスイッチであるＭＯＳトランジスタ２８の一方の主電極は差動増幅回路４の反転入力端子およびＭＯＳトランジスタ２７の一方の主電極と接続され、他方の主電極はＭＯＳトランジスタ５の他方の主電極および共通出力線８と接続される。また、第３のスイッチであるＭＯＳトランジスタ２７は、一方の主電極が差動増幅回路４の反転入力端子に、他方の主電極が第１のスイッチであるＭＯＳトランジスタ５の一方の主電極と接続される。ＭＯＳトランジスタ２７は信号ＰＯＦＣによってその導通または非導通が切り換えられる。ＭＯＳトランジスタ２８は、ＭＯＳトランジスタ５と共通の信号ＰＡＧＣによってその導通または非導通が切り換えられる。回路ブロック２０４、２０５は回路ブロック２０３と同様の構成である。

最小値検出部ＢＴＭの回路ブロック２０９に着目すると、第２のスイッチであるＭＯＳトランジスタ３０の一方の主電極は差動増幅回路６の反転入力端子およびＭＯＳトランジスタ２９の一方の主電極と接続され、他方の主電極はＭＯＳトランジスタ７の他方の主電極および共通出力線８と接続される。また、第３のスイッチであるＭＯＳトランジスタ２９は、一方の主電極が差動増幅回路６の反転入力端子に、他方の主電極が第１のスイッチであるＭＯＳトランジスタ７の一方の主電極と接続される。ＭＯＳトランジスタ２９は信号ＰＯＦＣによってその導通または非導通が切り換えられる。ＭＯＳトランジスタ３０およびＭＯＳトランジスタ５は、ＯＲゲート１２から供給される信号によってその導通または非導通が切り換えられる。信号ＰＡＧＣまたは水平走査回路１３から供給される信号ＰＨ１、ＰＨ２、・・・のいずれかがハイレベルであるときＯＲゲートの出力がハイレベルになる。回路ブロック２１０、２１１は回路ブロック２０９と同様の構成である。

次に、図６に示すタイミング図と図７に示す各信号の状態を表す表とを参照しながら、本実施例に係る光電変換装置の動作を説明する。図６に示す各信号は、図５で示した各信号と対応し、ハイレベルであるときに対応するＭＯＳトランジスタが導通状態になり、ローレベルで非導通状態となる。また、図６に示す各信号は、図５で示した各信号と対応し、「バイアスオン」とは、対応するＭＯＳトランジスタが導通状態にあることを意味する。また、「カットオフ」とは、対応するＭＯＳトランジスタが非導通、あるいは、「バイアスオン」状態よりもＭＯＳトランジスタを流れる電流が制限されていることを意味する。

図６では、動作を４個の期間に分類している。実施例１では、リセット期間に引き続いてＡＧＣ期間の動作が行われたが、本実施例では、ＡＧＣ期間に先だってオフセットキャンセル期間の動作が行われる。

まず、時刻Ｔ０から開始するリセット期間においては、信号ＰＲＥＳがハイレベルとなり、ＰＤ１およびオペアンプ２の非反転入力端子の初期化動作が行われる。リセット期間における信号ＢＰ１〜ＢＰ３、ＢＮ１、ＢＮ＿ＡＧＣ、ＢＰ＿ＡＧＣはどのような状態でもよいが、全てをカットオフ状態にすることが、消費電力低減の観点では好ましい。

時刻Ｔ１から開始するオフセットキャンセル期間では、信号ＢＰ１〜ＢＰ３およびＢＮ１がバイアスオン状態に、また信号ＢＮ＿ＡＧＣおよびＢＰ＿ＡＧＣがカットオフ状態になる。

時刻Ｔ１に、信号ＰＲＥＳがローレベルになることにより、ＰＤ１に入射する光量に応じた信号が単位画素から出力される。また、時刻Ｔ１に信号ＰＯＦＣがハイレベルになることで差動増幅回路４の出力端子と反転入力端子とが短絡されて、差動増幅回路４はボルテージフォロワとして動作する。

時刻Ｔ２に信号ＰＴＮ１、ＰＴＮ２、ＰＧＲがハイレベルになると、単位画素１００の出力端子が差動増幅回路４の非反転入力端子と電気的に接続されるとともに、差動増幅回路４の出力端子がクランプ容量の一方の端子と接続される。これにより、単位画素１００を初期化した直後のレベルに加えて差動増幅回路４のオフセットがクランプ容量２４の一方の端子に与えられる。このときＭＯＳトランジスタ２５が導通しているので、クランプ容量の他方の端子は電源電圧ＶＧＲに接続された状態となる。

時刻Ｔ３に信号ＰＴＮ２がローレベルになると差動増幅回路４の出力端子がクランプ容量２４の一方の端子から絶縁される。

時刻Ｔ４に信号ＰＴＮ１がローレベルになると、単位画素１００の出力端子が差動増幅回路４の非反転入力端子から切り離される。

時刻Ｔ５に信号ＰＴＳ２がハイレベルになると、差動増幅回路４の非反転入力端子がクランプ容量２４の他方の端子および電源電圧ＶＧＲに接続されて、同一電位になる。

続いて時刻Ｔ６に信号ＰＧＲがローレベルになると差動増幅回路４の非反転入力端子がクランプ容量２４の他方の端子がフローティングになる。これにより、クランプ容量２４の両端子間には、ＶＧＲを基準に、単位画素１００を初期化した直後のレベルに加えて差動増幅回路４のオフセットに相当する電位差が保持される。

続く時刻Ｔ７にオフセットキャンセル期間からＡＧＣ期間に移行する。ＡＧＣ期間では信号ＢＰ１、ＢＰ２、ＢＮ＿ＡＧＣ、ＢＰ＿ＡＧＣがバイアスオン状態にあり、信号ＢＮ１およびＢＰ３がカットオフ状態にある。そのため、この期間では各回路ブロック２０３〜２０５に含まれるバッファ段の定電流源は、ＭＯＳトランジスタ４７に代わって第２の定電流源であるＭＯＳトランジスタ１０がその機能を果たす。これにより、時刻Ｔ８に信号ＰＡＧＣがハイレベルになると、最大値検出部ＰＫの出力端子ＰＯＵＴからは、ＭＯＳトランジスタ４６の制御電極に入力される信号が最大となる回路ブロックの出力が得られる。また、各回路ブロック２０９〜２１１に含まれるバッファ段の定電流源は、ＭＯＳトランジスタ６７に代わって第２の定電流源であるＭＯＳトランジスタ１１がその機能を果たす。これにより、最大値検出部ＢＴＭの出力端子ＢＯＵＴからは、ＭＯＳトランジスタ６６の制御電極に入力される信号が最小となる回路ブロックの出力が得られる。

ＡＧＣ期間では信号ＰＯＦＣがローレベルであり、差動増幅回路４の出力端子と反転入力端子とが電気的に切り離される。また、信号ＰＴＳ１がハイレベルになることで、単位画素１００の出力端子とクランプ容量２４の一方の端子とが電気的に接続される。これによって単位画素１００の出力が入射光量に応じて変化すると、その変化分が差動増幅回路４の非反転入力端子に与えられる。このとき、ＭＯＳトランジスタ５および２８がハイレベルであることから共通出力線８は仮想接地により差動増幅回路６の非反転入力端子と同電位になるので、ＭＯＳトランジスタ５で生じる電圧降下の影響が低減される。さらに、オフセットキャンセル期間において、単位画素１００のリセットノイズと差動増幅回路４のオフセットがクランプ容量２４でクランプされている。このため、回路ブロック２０３〜２０５、２０９〜２１１から出力される信号からは、これらの成分が低減されている。

ＡＧＣ期間では、出力端子ＰＯＵＴから出力される最大値信号と出力端子ＢＯＵＴから出力される最小値信号との差分から被写体のコントラストを検出し、所定の時間内に十分なコントラストが得られるように、これらの信号のゲインを設定する。所定の時間とは、用途や目的に応じて任意に設定されるものである。例えば、所定の時間を短く設定すれば、信号に対するゲインを変化させるまでの時間が短縮されることになる。ＡＧＣ期間は、時刻Ｔ９に信号ＰＡＧＣがローレベルになることで終了する。

信号読み出し期間では、走査回路１３から供給される信号ＰＨ１、ＰＨ２、・・・に応じて出力端子ＢＯＵＴから各単位画素の信号を読み出す動作が行われる。そのため、各回路ブロック２０９〜２１１に含まれる定電流源６１および６７だけがバイアスオン状態になっていればよく、信号ＢＰ１、ＢＮ１、ＢＮ＿ＡＧＣおよびＢＰ＿ＡＧＣはカットオフ状態に設定される。これにより、各回路ブロック２０９〜２１１の各々に含まれるＭＯＳトランジスタ４７および６６がそれぞれの回路ブロックにおけるバッファ段の定電流源として機能する。

信号ＰＨ１がハイレベルになると、ＯＲゲート１２の出力もハイレベルになるので、ＭＯＳトランジスタ７および３０が導通する。これにより、実施例１と同様に共通出力線９が差動増幅回路６の仮想接地点と同電位になる。したがって、出力端子ＢＯＵＴから出力される信号からは、ＭＯＳトランジスタ７で生じる電圧降下の影響が低減されることになる。さらに、本実施例ではオフセットキャンセル部を設けているので、単位画素のリセットノイズや差動増幅回路のオフセットが低減されている。

以上で説明したように、本実施例にかかる光電変換装置によれば、実施例１で説明した効果に加えて、単位画素で生じるリセットノイズ、差動増幅回路で生じるオフセットの影響も低減することが可能となる。

以上で説明した各実施例では、単位画素からの信号を、最小値検出部を介して出力する例を示したが、最大値検出部を介して出力するように構成してもよい。

（実施例３）
図８を参照しながら、本発明に係る第３の実施例を説明する。図８は、本発明の実施例３を示す撮像システムの構成例を示すブロック図である。

８０１は後述するレンズのプロテクトを行うバリア、８０２は被写体の光学像を固体撮像装置８０４に結像するレンズ、８０３はレンズを通過した光量を調整するための絞りである。８０４はレンズで結像された被写体の光学像を画像信号として取得する固体撮像装置である。８０５は先述の各実施例で説明した光電変換装置を用いたＡＦセンサである。

８０６は固体撮像装置８０４やＡＦセンサ８０５から出力される信号を処理するアナログ信号処理装置、８０７は信号処理装置８０６から出力された信号をアナログデジタル変換するＡ／Ｄ変換器である。８０８はＡ／Ｄ変換器８０７より出力された画像データに対して各種の補正や、データを圧縮するデジタル信号処理部である。

８０９は画像データを一時記憶するためのメモリ部、８１０は外部コンピュータなどと通信するための外部Ｉ／Ｆ回路、８１１はデジタル信号処理部８０８などに各種タイミング信号を出力するタイミング発生部である。８１２は各種演算とカメラ全体を制御する全体制御・演算部、８１３は記録媒体制御Ｉ／Ｆ部、８１４は取得した画像データを記録、又は読み出しを行うための半導体メモリなどの着脱可能な記録媒体、８１５は外部コンピュータである。焦点検出装置としては、ＡＦセンサ８０５に加えて、レンズ８０１、タイミング発生部８１１および全体制御・演算部８１２を有していればよい。

次に、上記の撮像システムの撮影時の動作について説明する。
バリア８０１がオープンされ、ＡＦセンサ８０５から出力された信号をもとに、全体制御・演算部８１２は前記したような位相差検出により被写体までの距離を演算する。その後、演算結果に基づいてレンズ８０２を駆動し、再び合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ８０２を駆動するオートフォーカス制御を行う。次いで、合焦が確認された後に固体撮像装置８０４による蓄積動作が始まる。固体撮像装置８０４の蓄積動作が終了すると、固体撮像装置９０４から出力された画像信号はＡ／Ｄ変換器８０７でアナログデジタル変換され、デジタル信号処理部８０８を通り全体制御・演算によりメモリ部８０９に書き込まれる。その後、メモリ部８０９に蓄積されたデータは全体制御・演算部８１２の制御により記録媒体制御Ｉ／Ｆ部８１０を介して記録媒体８１４に記録される。また、外部Ｉ／Ｆ部８１０を通じて直接コンピュータなどに入力してもよい。

１ フォトダイオード（ＰＤ）
２ オペアンプ
３ リセットＭＯＳトランジスタ
４ 差動増幅回路
６ 差動増幅回路
８ 共通出力線
９ 共通出力線
１０ 定電流源
１１ 定電流源
１２ ＯＲゲート
１３ 走査回路
２４ クランプ容量

Claims (15)

1. 光電変換された信号を出力する複数の単位画素と、
   前記複数の単位画素に共通に設けられた共通出力線と、
   各々が、前記複数の単位画素の各単位画素と前記共通出力線との間に接続された複数の回路ブロックと、
   前記共通出力線に電流を供給する定電流源と、を有する光電変換装置であって、
   前記複数の回路ブロックの各々は差動増幅回路と第１のスイッチとを含み、
   前記差動増幅回路は、前記定電流源とでソースフォロワを構成するトランジスタを有し、
   前記差動増幅回路の非反転入力端子には対応する前記単位画素の出力が与えられ、
   前記第１のスイッチの一方の端子は前記トランジスタのソースと接続され、
   前記第１のスイッチの他方の端子と前記共通出力線とが直結され、
   前記第１のスイッチの他方の端子と前記差動増幅回路の反転入力端子とが接続されていることを特徴とする光電変換装置。
2. 前記差動増幅回路は差動入力段とバッファ段とを含み、前記バッファ段が前記トランジスタを有することを特徴とする請求項１に記載の光電変換装置。
3. 前記複数の回路ブロックの各々が、前記トランジスタに接続された第１の定電流源を含み、前記ソースフォロワが前記定電流源または前記第１の定電流源によって動作することを特徴とする請求項１または２に記載の光電変換装置。
4. 前記第１のスイッチの他方の端子は、第２のスイッチを介して前記差動増幅回路の反転入力端子に接続されていることを特徴とする請求項１ないし３のいずれかに記載の光電変換装置。
5. 前記回路ブロックで生じたオフセットを低減するオフセットキャンセル部を更に有することを特徴とする請求項１ないし４のいずれかに記載の光電変換装置。
6. 前記オフセットキャンセル部は、前記差動増幅回路のオフセットをクランプするクランプ容量を含むことを特徴とする請求項５に記載の光電変換装置。
7. 前記第１のスイッチの一方の端子は、第３のスイッチを介して前記差動増幅回路の反転入力端子と接続され、
   前記第３のスイッチは、前記差動増幅回路のオフセットを前記クランプ容量に保持させる期間に導通することを特徴とする請求項６に記載の光電変換装置。
8. 前記複数の第１のスイッチが共に導通状態であり、
   前記共通出力線に、前記複数の回路ブロックの出力する信号の最大値あるいは最小値が出力されることを特徴とする請求項１〜７のいずれかに記載の光電変換装置。
9. 前記光電変換装置は、
   前記複数の画素に共通して設けられた第２の共通出力線と、
   各々が、前記複数の単位画素の各単位画素と前記第２の共通出力線との間に接続された複数の第２の回路ブロックと、
   前記第２の共通出力線に電流を供給する第２の定電流源と、をさらに有し、
   前記複数の第２の回路ブロックの各々は差動増幅回路と第３のスイッチとを含み、
   前記差動増幅回路は、前記第２の定電流源とでソースフォロワを構成する第２のトランジスタを有し、
   前記差動増幅回路の非反転入力端子には対応する前記単位画素の出力が与えられ、
   前記第３のスイッチの一方の端子は前記第２のトランジスタのソースと接続され、
   前記第３のスイッチの他方の端子と前記第２の共通出力線とが直結され、
   前記第３のスイッチの他方の端子と前記差動増幅回路の反転入力端子とが接続されていることを特徴とする請求項１〜８のいずれかに記載の光電変換装置。
10. 前記複数の第１のスイッチが共に導通状態であり、
    前記共通出力線には、前記複数の回路ブロックが出力する信号の最大値が出力され、
    前記複数の第３のスイッチが共に導通状態であり、
    前記第２の共通出力線には、前記複数の第２の回路ブロックが出力する信号の最小値が出力されることを特徴とする請求項９に記載の光電変換装置。
11. 前記光電変換装置はさらに信号処理部を有し、
    前記信号処理部は、前記最大値と前記最小値とに基づいて、前記複数の回路ブロックが出力する信号に対するゲインを制御することを特徴とする請求項１０に記載の光電変換装置。
12. 請求項１ないし１１のいずれかに記載の光電変換装置を含む焦点検出装置。
13. 請求項１０または１１に記載の光電変換装置と、全体制御・演算部と、を有する焦点検出装置であって、前記全体制御・演算部は、前記最大値と前記最小値とに基づいて焦点検出を行うことを特徴とする焦点検出装置。
14. 請求項１２または１３に記載の焦点検出装置を含む撮像システム。
15. 請求項１３に記載の焦点検出装置と、固体撮像装置と、前記固体撮像装置と前記焦点検出装置に入射光を導くレンズと、を有し、
    前記全体制御・演算部は、前記焦点検出の結果に基づいて前記レンズを駆動し、
    前記固体撮像装置は、前記入射光に基づくとともに画像を生成するための画像信号を生成することを特徴とする撮像システム。

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