JP5380765B2 - 駆動回路及び表示装置 - Google Patents

Description

本発明は、表示パネルを駆動する駆動回路及びそれを備える表示装置に関する。

アクティブマトリクス方式の液晶表示装置等の表示装置では、表示パネル上に複数の走査ライン（ゲートライン）及び信号ライン（ソースライン）がそれぞれ直交して配設され、各交点近傍に表示画素が形成されている。各表示画素は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を介して信号ライン及び走査ラインに接続された画素電極と共通電極との間に液晶が充填された画素容量（液晶容量）を有する。

このような表示装置では、走査ドライバ（ゲートドライバ）によって各走査ラインに走査信号（ゲートパルス信号）が順次印加されて選択状態（高電位状態）となると、対応する表示画素のＴＦＴがオン動作する。そして、信号ドライバ（ソースドライバ）によって各信号ラインに印加された表示信号電圧がＴＦＴを介して画素電極に印加されることにより、この表示信号電圧と共通電極に印加されているコモン電圧ＶＣＯＭとの差電圧が対応する液晶容量に印加、充電され、液晶分子の配向状態が制御されることで、所望の画像が表示パネルに表示される。

また、近年の表示装置では、コストやスペース的なメリットの観点から、表示パネルの一辺側の基板上に走査ドライバ及び信号ドライバを並べて配置することがある。そして、この走査ドライバ及び信号ドライバそれぞれと表示パネルの各走査ライン及び信号ラインとが配線・接続される（例えば、特許文献１，２参照）。
特願２００３−２４１２１７号公報 特願２００５−８４５３５号公報

しかしながら、上述のような表示パネルの一辺側に走査ドライバ及び信号ドライバが配置される構成では、配線抵抗や容量による配線負荷の偏りによる表示画像の画質劣化という問題が生じていた。

即ち、走査ドライバから出力される走査信号はパルス信号であるが、配線長による電気抵抗や隣接する他の配線との間の寄生容量といった配線負荷により、各走査ラインに実際に印加される信号はパルス形状が鈍った波形となる。特許文献１及び２に記載されているような走査ドライバ及び信号ドライバを表示パネルの一辺側に並べて配置した構成では、特に走査ドライバから表示パネルの各走査ライン間の配線密度や配線長が、表示パネルの走査ドライバに近い側と離れた側とで大きく異なるため、走査ドライバから離れた側の配線負荷が走査ドライバに近い側より大きくなり、配線負荷の偏りが顕著になる。このため、各走査ラインに印加される走査信号の鈍りの程度が走査ライン毎に異なり、その結果、各走査ラインが選択状態となるタイミングに差が生じてしまう。このため、各表示画素への表示信号電圧の印加時間が異なり、表示パネルにおけるコントラストに偏りが生じて表示画像の画質劣化が生じるという問題があった。

特に、表示パネルが高精細化されるとともに、画面周囲の配線領域（額縁部分）を狭くすることが求められると、走査ライン及び信号ラインの本数が増加するとともに配線が高密度化して配線負荷の偏りがより大きくなるため、その影響が増加するという問題があった。

上記事情に鑑み、本発明は、液晶表示パネル等の表示パネルを駆動する駆動において、配線負荷による表示画像の画質劣化を抑制することを目的としている。

上記課題を解決するために、請求項１に記載の発明は、
複数の走査ライン及び複数の信号ラインの各交点近傍に、前記走査ライン及び前記信号ラインに薄膜トランジスタを介して接続された画素電極を有し、マトリクス状に配列された複数の表示画素を備える表示パネルの各走査ラインに接続され、前記複数の走査ラインの各々に走査信号を印加して駆動する駆動回路であって、
前記各走査ラインに印加する前記各走査信号のパルス幅を設定するパルス幅制御手段と、
前記パルス幅制御手段を制御して、互いに異なる前記走査ラインに印加する前記走査信号のパルス幅を互いに異なる値に設定する制御部と、
を備え、
前記制御部は、周期が水平同期信号の印加間隔に対応する１水平走査期間より短いクロック信号が印加され、前記水平同期信号が印加される毎にリセットされ、前記水平同期信号の印加タイミングからの前記クロック信号のパルス数をカウントするカウンタを有し、前記カウンタのカウント値に基づくパルス幅制御信号を前記パルス幅制御手段に印加して、前記走査信号のパルス幅を、前記カウント値が、前記駆動回路と前記表示パネルの前記各走査ラインとの接続状態に応じて予め設定された第１の設定値から予め設定された第２の設定値の間の値となるパルス幅に設定し、前記第１の設定値を前記互いに異なる前記走査ラインの各々に対して互いに異なる値に設定して、前記互いに異なる前記走査ラインに印加する前記走査信号のパルス幅を互いに前記異なる値に設定することを特徴とする。

請求項２に記載の発明は、請求項１に記載の駆動回路において、
前記制御部は、前記パルス幅制御信号により、前記各走査信号の立下りタイミングを一定とし、立上がりタイミングを可変とすることで前記走査信号のパルス幅を設定することを特徴とする。

請求項３に記載の発明は、請求項１又は２の何れかに記載の駆動回路において、
前記駆動回路は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、前記制御部は、前記各走査信号のパルス幅を、前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする。

請求項４に記載の発明は、請求項３に記載の駆動回路において、
前記制御部は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を互いに異なる値に設定することを特徴とする。

請求項５に記載の発明は、
複数の走査ライン及び複数の信号ラインの各交点近傍に、前記走査ライン及び前記信号ラインに薄膜トランジスタを介して接続された画素電極を有し、マトリクス状に配列された複数の表示画素を備える表示パネルと、前記複数の走査ラインに接続され、該複数の走査ラインの各々に走査信号を印加して駆動する走査側駆動手段と、前記複数の信号ラインに接続され、該複数の信号ラインの各々に表示データに基づく表示信号電圧を印加する信号側駆動手段と、制御部と、を備える表示装置において、
前記走査側駆動手段は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、該各走査ラインに印加する前記走査信号のパルス幅を設定するパルス幅制御手段を備え、
前記制御部は、周期が水平同期信号の印加間隔に対応する１水平走査期間より短いクロック信号が印加され、前記水平同期信号が印加される毎にリセットされ、前記水平同期信号の印加タイミングからの前記クロック信号のパルス数をカウントするカウンタを有し、前記カウンタのカウント値に基づくパルス幅制御信号を前記パルス幅制御手段に印加して、前記走査信号のパルス幅を、前記カウント値が、前記走査側駆動手段と前記表示パネルの前記各走査ラインとの接続状態に応じて予め設定された第１の設定値から予め設定された第２の設定値の間の値となるパルス幅に設定し、前記第１の設定値を互いに異なる前記走査ラインの各々に対して互いに異なる値に設定して、前記走査側駆動手段より前記互いに異なる前記走査ラインの各々に印加する前記走査信号のパルス幅を互いに異なる値に設定することを特徴とする。

請求項６に記載の発明は、請求項５に記載の表示装置において、前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの一辺側に設けられていることを特徴とする。

請求項７に記載の発明は、請求項５に記載の表示装置において、前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの直交する２辺に設けられていることを特徴とする。

請求項８に記載の発明は、請求項５〜７の何れかに記載の表示装置において、前記制御部は、前記各走査信号のパルス幅を、前記各走査ラインに接続される前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする。

請求項９に記載の発明は、請求項８に記載の表示装置において、前記制御部は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を互いに異なる値に設定することを特徴とする。

本発明によれば、表示パネルの各走査ラインに走査信号を印加して駆動する駆動回路及びそれを備える表示装置において、各走査ラインに印加する走査信号のパルス幅を制御して適宜に設定可能である。これにより、例えば各走査ラインに印加する走査信号のパルス幅を、当該走査ラインとの間の配線負荷による波形劣化を考慮して設定することで、各走査ラインの駆動時間を均等にして、配線負荷の影響による表示パネルの表示画像の劣化を抑制することができる。

以下、図面を参照して、本発明にかかわる駆動回路に好適な実施形態について詳しく説明する。

＜第１の実施形態＞
先ず、本発明にかかる第１の実施形態の駆動回路を適用した表示装置について説明する。
図１は、本実施形態の駆動回路を適用した表示装置１の概略構成を示すブロック図である。同図によれば、表示装置１は、表示パネル１０と、走査ドライバ２０と、信号ドライバ３０と、駆動アンプ４０と、ＴＧ（タイミングジェネレータ）部５０とを備えて構成される。ここで、走査ドライバ２０及び信号ドライバ３０は、表示パネル１０の一辺側に配置されている。

表示パネル１０には、行方向に複数の走査ラインＬｇが配設されているとともに、各走査ラインＬｇと直交するよう、列方向に複数の信号ラインＬｓが配設されている。そして、走査ラインＬｇと信号ラインＬｓとの各交点近傍に複数の表示画素Ｐxが二次元配列されている。

図２に、表示画素の等価回路を示す。同図によれば、表示画素Ｐxは、アクティブ素子であるＴＦＴ（画素トランジスタ）１１と、ＴＦＴ１１を介して走査ラインＬｇ及び信号ラインＬｓに接続された画素電極１２と、画素電極１２と対向する位置に配置され、コモン信号電圧ＶＣＯＭが印加される対向電極１３と、画素電極１２と対向電極１３との間に液晶が充填されて成る画素容量（液晶容量）１４と、画素容量１４と並列に設けられ、信号ラインＬｓからＴＦＴ１１を介して画素容量１４に印加される表示信号電圧を保持する補助容量１５と、補助容量１５に接続され、コモン信号電圧ＶＣＯＭが印加される共通ラインＬｃとから構成されている。

走査ドライバ２０によって各走査ラインＬｇに走査信号（ゲートパルス）が順次印加されて選択状態（高電位状態）となると、対応する各表示画素のＴＦＴ１１がオン動作する。そして、信号ドライバ３０から信号ラインＬｓに印加された表示信号電圧がＴＦＴ１１を介して各画素電極１２に印加されることにより、表示信号電圧と対向電極１３に印加されたコモン信号電圧ＶＣＯＭとの差電圧が各表示画素の画素容量１４に充電されて、該差電圧に応じて各表示画素における液晶分子の配向状態が制御される。これにより、所望の画像が表示パネル１０に表示される。

図１において、信号ドライバ３０には複数の信号ラインＬｓが接続されており、ＴＧ部５０から入力される水平制御信号に基づいて、表示データに基づく表示信号電圧を各信号ラインＬｓに印加する。走査ドライバ２０には複数の走査ラインＬｇが接続されており、ＴＧ部５０から入力される垂直制御信号に基づいて、各走査ラインＬｇに走査信号を順次印加して選択状態とする。駆動アンプ４０は、表示パネル１０における各表示画素の補助容量１５に共通接続された共通ラインＬｃ及び対向電極１３に印加されるコモン信号電圧ＶＣＯＭを生成して出力する。

ＴＧ部５０は、入力される垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣ、クロック信号ＣＬＫ等に基づき、水平制御信号を生成して信号ドライバ３０に出力するとともに、垂直制御信号を生成して走査ドライバ２０に出力する。これにより、所定のタイミングで表示パネル１０の各走査ラインＬｇを順次選択状態とし、選択状態とした走査ラインＬｇに対応する各表示画素に表示信号電圧を印加させて、映像信号より抽出されたＲ（赤）、Ｇ（緑）、Ｂ（青）の各色の表示データに基づく所定の画像を表示パネル１０に表示させる。ここで、垂直制御信号には、クロック信号ＣＬＫ、スタート信号ＳＴＡＲＴ及びパルス幅制御信号ＭＡＳＫが含まれる。パルス幅制御信号ＭＡＳＫとは、詳細は後述するが、走査ドライバ２０が出力する走査信号Ｇのパルス幅を制御するための信号である。

図３は、本実施形態における表示パネル１０、走査ドライバ２０及び信号ドライバ３０の配置位置の概略を示す図である。同図に示すように、本実施形態では、表示パネル１０の下辺側の基板上に、走査ドライバ２０及び信号ドライバ３０が左右に並べて配置されている。つまり、走査ドライバ２０は表示パネル１０の左下部に配置されており、この走査ドライバ２０と各走査ラインＬｇとの間を接続する電線が、下辺側から表示パネル１０を回り込むようにして配線されている。このため、表示パネル１０の上方の配線、つまり走査ドライバ２０から遠い側の走査ラインＬｇに接続される配線ほど、配線長が長くなるとともに、他の配線との隣接部分が長くなっている。また、信号ドライバ３０は、表示パネル１０の右下部に配置されており、各信号ラインＬｓとの間が配線・接続されている。

また、表示パネル１０の表示領域は、列方向に３つの領域Ａ，Ｂ，Ｃに分割されている。ここで、領域Ａの各走査ラインＬｇに印加される各走査信号Ｇを、走査ドライバ２０から遠い順に走査信号Ｇ_１〜Ｇ_ｍとし、同様に、領域Ｂの各走査ラインＬｇに印加される走査信号Ｇを走査信号Ｇ_ｍ＋１〜Ｇ_２ｍとし、領域Ｃの各走査ラインＬｇに印加される走査信号Ｇを走査信号Ｇ_２ｍ＋１〜Ｇ_３ｍとする。

図４は、本実施形態における表示パネル１０の各走査ラインＬｇに印加される走査信号Ｇの信号波形の一例を示す図である。同図では、１垂直走査期間（１Ｖ）における各走査信号Ｇを示しており、上から順に、走査信号Ｇ_１，Ｇ_２，・・・，Ｇ_３ｍそれぞれの信号波形を示している。

同図に示すように、走査信号Ｇは、該走査信号Ｇが印加される走査ラインＬｇに対応する領域毎にそのパルス幅Ｗが異なる。即ち、領域Ａの各走査ラインＬｇにはパルス幅「Ｗａ」の走査信号Ｇ_１〜Ｇ_ｍが印加され、領域Ｂの各走査ラインＬｇにはパルス幅「Ｗｂ」の走査信号Ｇ_ｍ＋１〜Ｇ_２ｍが印加され、領域Ｃの各走査ラインにはパルス幅「Ｗｃ」の走査信号Ｇ_２ｍ＋１〜Ｇ_３ｍが印加される。但し、Ｗａ＞Ｗｂ＞Ｗｃ、である。つまり、領域Ａにおけるパルス幅Ｗａは水平走査期間（１Ｈ）にほぼ等しいが、領域Ｂ、領域Ｃの順に走査信号Ｇのパルス幅Ｗが水平走査期間（１Ｈ）より短くなっている。

図５は、本実施形態における各表示画素のＴＦＴ１１に印加される走査信号Ｇの信号波形の一例を示す図であり、上から順に、領域Ａの各走査ラインＬｇに印加される信号波形、領域Ｂの各走査ラインＬｇに印加される信号波形、領域Ｃの各走査ラインＬｇに印加される信号波形を示している。尚、破線は、走査ドライバ２０から出力された時点での走査信号Ｇの信号波形を示している。このように、走査ドライバ２０から各走査ラインＬｇに印加される走査信号Ｇはパルス信号であるが、実際に、配線を通じて表示パネル１０の各走査ラインＬｇに印加される信号波形は、図５に示すように、このパルス信号が鈍った波形となる。

図５に示すように、各走査ラインＬｇに印加される実際の信号波形は、パルス信号が鈍った波形となり、その鈍りの程度は、領域Ｃ，Ｂ，Ａの順に大きくなっている。これは、領域Ｃ，Ｂ，Ａの順に、走査ドライバ２０と各走査ラインＬｇ間の配線負荷が大きくなっているためである。即ち、走査ドライバ２０と各走査ラインＬｇとの間の配線は、図３に示したように、領域Ｃ、Ｂ，Ａの順に、その配線長が長くなるとともに他の配線との隣接部分が長くなっている。配線長が長いほど配線抵抗が高くなり、また、他の配線との隣接部分が長くなるほど該隣接する他の配線との間の寄生容量が大きくなる。このため、領域Ｃ，Ｂ，Ａの順に配線負荷が大きくなり、その結果、各走査ラインＬｇに実際に印加される信号波形の鈍りが大きくなる。

表示パネル１０における各表示画素のＴＦＴ１１は、対応する走査ラインＬｇに印加される走査信号Ｇが所定レベル以上の間、オン動作する。従って、図５に示すように、領域Ａの各表示画素のＴＦＴ１１がオン動作する時間は「ｔａ」であり、領域Ｂの各表示画素のＴＦＴ１１がオン動作する時間は「ｔｂ」であり、領域Ｃの各表示画素のＴＦＴ１１がオン動作する時間は「ｔｃ」である。

そして、本実施形態では、各表示画素のＴＦＴ１１がオン動作する時間ｔａ，ｔｂ，ｔｃがほぼ等しくなるよう、走査ドライバ２０から出力される各走査信号Ｇのパルス幅Ｗａ，Ｗｂ，Ｗｃが設定されている。

次いで、走査ドライバ２０による上記走査信号Ｇの具体的な生成方法の一例について説明する。
図６は、本実施形態における走査ドライバ２０の要部構成図である。同図によれば、走査ドライバ２０は、シフトレジスタ２１と、パルス幅制御部（パルス幅制御手段）２２と、レベルシフタ２３とを有して構成される。

シフトレジスタ２１は、ＴＧ部５０から入力されるスタート信号ＳＴＡＲＴを、入力されるクロック信号ＣＬＫによって順次シフト動作させ、信号Ｒ_１〜Ｒ_３ｍとしてパルス幅制御部２２に出力する。

パルス幅制御部２２は、シフトレジスタ２１から入力される信号Ｒ_１〜Ｒ_３ｍを、ＴＧ部５０から入力されるパルス幅制御信号ＭＡＳＫでマスキングし、信号Ｓ_１〜Ｓ_３ｍとしてレベルシフタ２３に出力する。

レベルシフタ２３は、パルス幅制御部２２から入力される信号Ｓ_１〜Ｓ_３ｍをレベル変換し、走査信号Ｇ_１〜Ｇ_３ｍとして対応する各走査ラインＬｇへ出力する。

図７は、本実施形態におけるＴＧ部５０の各信号波形の一例を示す図である。同図では、１垂直走査期間（１Ｖ）における各信号波形を示しており、上から順に、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、クロック信号ＣＬＫ、パルス幅制御信号ＭＡＳＫの信号波形を示している。ここで、１垂直走査期間とは、垂直同期信号ＶＳＹＮＣの立下りタイミングからその次の立下りタイミングまでの期間である。また、１水平走査期間とは、水平同期信号ＨＳＹＮＣの立ち下がりタイミングからその次の立下りタイミングまでの期間である。

ＴＧ部５０は、入力されるクロック信号ＣＬＫをカウントすることにより、１水平走査期間（１Ｈ）当たり１つのパルスを有するパルス幅制御信号ＭＡＳＫを生成する。

図８は、本実施形態におけるＴＧ部５０の１水平走査期間における各信号波形の一例を示す図であり、上から順に、水平同期信号ＨＳＹＮＣ、クロック信号ＨＣＬＫ、カウント値、セット信号ＳＥＴ、リセット信号ＲＥＳＥＴ、パルス幅制御信号ＭＡＳＫの信号波形を示している。

同図において、クロック信号ＨＣＬＫは、パルス幅制御信号ＭＡＳＫの生成用のクロック信号であり、クロック信号ＣＬＫを分周して生成される。

カウント値は、水平走査期間におけるクロック信号ＨＣＬＫをカウントした値であり、クロック信号ＨＣＬＫが立上ることにより「１」づつ増加される。また、このカウント値は、水平走査期間の開始タイミング、即ち水平同期信号ＨＳＹＮＣが立上ることでゼロクリアされる。

セット信号ＳＥＴは、走査信号Ｇの立上がりタイミングを設定する信号であり、カウント値が所定のセット値に達することで出力される。このセット値は、該当する領域に応じて決定され、例えば、領域Ａならば「２」、領域Ｂならば「３」、領域Ｃならば「４」といった具合に、該当する領域毎に異なる値に設定される。このセット値は、例えばＴＧ部５０に設けられたレジスタに予め設定される。

リセット信号ＲＥＳＥＴは、走査信号Ｇの立下りタイミングを設定する信号であり、カウント値が所定のリセット値に達することで出力される。このリセット値は固定値であり、１水平走査期間に１つのパルスが出力されるよう、１水平走査期間におけるクロック信号ＨＣＬＫのパルス数より小さく、且つ、上述のセット値よりも大きい値に設定される。

そして、パルス幅制御信号ＭＡＳＫは、セット信号ＳＥＴが立上ることで「Ｈ」に立上り、リセット信号ＲＥＳＴが立上ることで「Ｌ」に立ち下がる。即ち、パルス幅制御信号ＭＡＳＫは、セット信号ＳＥＴの立ち上がりからリセット信号ＲＥＳＥＴの立ち上がりまでの期間が「Ｈ」であるパルス信号として生成され、そのパルス幅が、対応する領域に応じて、上述のパルス幅Ｗａ、Ｗｂ、Ｗｃに設定される。

このように生成されたパルス幅制御信号ＭＡＳＫにより、走査信号Ｇのパルス幅が制御される。即ち、パルス幅制御部２２により、信号Ｒ_１〜Ｒ_３ｍが、パルス幅制御信号ＭＡＳＫのパルス幅に応じたパルス信号に変換されて信号Ｓ_１〜Ｓ_３ｍとして出力され、この信号Ｓ_１〜Ｓ_３ｍがレベルシフタ２３においてレベル変換されて走査信号Ｇ_１〜Ｇ_３ｍとして出力される。また、パルス幅制御信号ＭＡＳＫのパルス幅は、上述のセット値を変更することで可変させることができる。即ち、領域毎にこのセット値を変更することで、容易に、走査信号Ｇのパルス幅Ｗを該領域に応じたパルス幅Ｗに設定することができる。

以上、本実施形態によれば、表示パネル１０を分割した領域Ａ，Ｂ，Ｃ毎に、該領域の各走査ラインＬｇに印加される走査信号Ｇのパルス幅Ｗａ，Ｗｂ，Ｗｃが設定される。これにより、表示パネル１０の各表示画素のＴＦＴ１１がオン動作する時間ｔａ，ｔｂ，ｔｃをほぼ等しくすることができ、各表示画素への表示信号電圧の印加時間がほぼ均一となり、配線負荷の偏りによる表示画像の画質劣化を抑制することができる。

［変形例］
尚、本発明の適用は、上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。

（Ａ）表示パネル１０の分割
上述した実施形態では、表示パネル１０の表示領域を３つの領域に分割したが、２或いは４以上の複数の領域に分割することとしても良い。

更に、上述した実施形態では、表示パネル１０の表示領域を複数の走査ラインを含む複数の領域に分割し、領域毎に走査信号のパルス幅Ｗを変えることとしたが、走査ラインＬｇ毎に走査信号のパルス幅Ｗを変えて、各表示画素のＴＦＴ１１がオン動作する時間がほぼ等しくなるようにしても良い。

（Ｂ）配線構造との対応
また、表示パネル１０と走査ドライバ２０との間の配線領域を縮小するために、２層の配線構造をとる場合がある。図９は、２層の配線構造をとる場合の走査ドライバ２０と表示パネル１０との配線部分の断面概略図である。同図に示すように、２層の配線構造では、ガラス等の基板６１上に下層配線６２が所定間隔をおいて形成され、その上部にＧ−ＳｉＮ膜が形成されて各下層配線６２が絶縁され、更にその上面にＤ−ＳｉＮ膜が形成される。そして、その上面に上層配線６３が所定間隔をおいて形成され、その上部にＣ−ＳｉＮ膜が形成されて各上層配線６３が絶縁される。

この場合、下層配線６２及び上層配線６３は、同一の材料（例えば、Ｃｒ）により形成されるが、そのプロセス上、厚みが異なる。具体的には、上層配線６３のほうが下層配線６２より厚くなる。つまり、上層配線６３と下層配線６２とで配線抵抗が異なり、これにより各配線毎の配線負荷に差が生じる。この場合に、上層配線６３であるか下層配線６２であるかに応じて、印加する走査信号Ｇのゲートパルス幅Ｗを変えて、各表示画素のＴＦＴ１１がオン動作する時間がほぼ等しくなるようにしてもよい。

＜第２の実施形態＞
上述した第１の実施形態では、各水平走査期間の長さを一定として、走査信号Ｇのパルス幅Ｗを変えるようにしたが、走査信号Ｇのパルス幅Ｗに合わせて対応する水平走査期間の長さも変更することとしても良い。

図１０は、第２実施形態における走査信号Ｇの信号波形を示す図である。同図では、１垂直走査期間（１Ｖ）における各走査信号Ｇの信号波形を示しており、上から順に、走査信号Ｇ_１，Ｇ_２，・・・、Ｇ_３ｍの信号波形を示している。尚、走査信号Ｇ_１〜Ｇ_ｍは、領域Ａの各走査ラインＬｇに印加されるパルス幅Ｗａの走査信号Ｇであり、走査信号Ｇ_ｍ＋１〜Ｇ_２ｍは、領域Ｂの各走査ラインＬｇに印加されるパルス幅Ｗｂの走査信号Ｇであり、走査信号Ｇ_２ｍ＋１〜Ｇ_３ｍは、領域Ｃの各走査ラインＬｇに印加されるパルス幅Ｗｃの走査信号Ｇである。

そして、各水平走査期間の長さは、対応する走査信号Ｇのパルス幅Ｗに等しい。即ち、領域Ａの各走査ラインＬｇに走査信号Ｇが印加される各水平走査期間の長さは「Ｗａ」であり、領域Ｂの各走査ラインＬｇに走査信号Ｇが印加される各水平走査期間の長さは「Ｗｂ」であり、領域Ｃの各走査ラインＬｇに走査信号Ｇが印加される各水平走査期間の長さは「Ｗｃ」である。

＜第３の実施形態＞
上述した各実施形態では、表示パネル１０の一辺側の基板上に、走査ドライバ２０及び信号ドライバ３０が並べて配置されることとしたが、本発明はこれに限るものではない。すなわち、表示パネルの直交する２辺に走査ドライバと信号ドライバとが配置される構成に、本発明の技術思想を適用するようにしてもよい。

図１１は、第３実施形態における表示パネル１０、走査ドライバ２０及び信号ドライバ３０の配置位置の概略を示す図である。同図に示すように、走査ドライバ２０と信号ドライバ３０とが、それぞれ表示パネル１０の直交する辺の側に配置される。同図に示すような配置においても、走査ドライバ２０と表示パネル１０の各走査ラインＬｇとの間の配線の配線長は一定ではなく、例えば、下方の配線に比して上方の配線ほど配線長が長くなる。また、下方の配線ほど配線密度が高くなる。これらによって、配線負荷に偏りが生じて、これによる表示画像の画質劣化が生じる。これに対し、上記各実施形態の場合と同様に、表示パネル１０の表示領域を、図１１に示すように列方向に領域Ａ，Ｂ，Ｃに分割、あるいは更に複数に分割し、各領域に対する走査信号Ｇのパルス幅Ｗを配線負荷の違いに応じて変えるようにしてもよいし、走査ライン毎に走査信号Ｇのパルス幅Ｗを変えるようにしてもよい。これにより、表示パネル１０の各表示画素のＴＦＴ１１がオン動作する時間をほぼ均等にし、各表示画素への表示信号電圧の印加時間をほぼ均一として、配線負荷に偏りよる表示画像の画質劣化を抑制することができる。

第１の実施形態の駆動回路を適用した表示装置の概略構成図。 表示画素の等価回路図。 第１の実施形態における表示パネル及び各ドライバの配置概要図。 第１の実施形態の走査ドライバが生成する各走査信号の波形図。 第１の実施形態における各走査ラインに実際に印加される信号の波形図。 第１の実施形態における走査ドライバの要部構成図。 第１の実施形態におけるＴＧ部の各信号の波形図。 第１の実施形態におけるＴＧ部の各信号の１水平走査期間における波形図。 ２層構造をとる場合の走査ドライバと表示パネルとの間の配線部分の概略断面図。 第２実施形態における各走査信号の波形図。 第３実施形態における表示パネル及び各ドライバの配置概要図。

符号の説明

１ 表示装置
１０ 表示パネル
Ｌｇ 走査ライン
Ｌｓ 信号ライン
２０ 走査ドライバ
２１ シフトレジスタ
２２ パルス幅制御部
２３ レベルシフタ
３０ 信号ドライバ
４０ 駆動アンプ
５０ ＴＧ部
Ｇ（Ｇ_１〜Ｇ_３ｍ） 走査信号（ゲートパルス信号）

Claims (9)

1. 複数の走査ライン及び複数の信号ラインの各交点近傍に、前記走査ライン及び前記信号ラインに薄膜トランジスタを介して接続された画素電極を有し、マトリクス状に配列された複数の表示画素を備える表示パネルの各走査ラインに接続され、前記複数の走査ラインの各々に走査信号を印加して駆動する駆動回路であって、
   前記各走査ラインに印加する前記各走査信号のパルス幅を設定するパルス幅制御手段と、
   前記パルス幅制御手段を制御して、互いに異なる前記走査ラインに印加する前記走査信号のパルス幅を互いに異なる値に設定する制御部と、
   を備え、
   前記制御部は、周期が水平同期信号の印加間隔に対応する１水平走査期間より短いクロック信号が印加され、前記水平同期信号が印加される毎にリセットされ、前記水平同期信号の印加タイミングからの前記クロック信号のパルス数をカウントするカウンタを有し、前記カウンタのカウント値に基づくパルス幅制御信号を前記パルス幅制御手段に印加して、前記走査信号のパルス幅を、前記カウント値が、前記駆動回路と前記表示パネルの前記各走査ラインとの接続状態に応じて予め設定された第１の設定値から予め設定された第２の設定値の間の値となるパルス幅に設定し、前記第１の設定値を前記互いに異なる前記走査ラインの各々に対して互いに異なる値に設定して、前記互いに異なる前記走査ラインに印加する前記走査信号のパルス幅を前記互いに異なる値に設定することを特徴とする駆動回路。
2. 前記制御部は、前記パルス幅制御信号により、前記各走査信号の立下りタイミングを一定とし、立上がりタイミングを可変とすることで前記走査信号のパルス幅を設定することを特徴とする請求項１に記載の駆動回路。
3. 前記駆動回路は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、前記制御部は、前記各走査信号のパルス幅を、前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする請求項１又は２の何れかに記載の駆動回路。
4. 前記制御部は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を互いに異なる値に設定することを特徴とする請求項３に記載の駆動回路。
5. 複数の走査ライン及び複数の信号ラインの各交点近傍に、前記走査ライン及び前記信号ラインに薄膜トランジスタを介して接続された画素電極を有し、マトリクス状に配列された複数の表示画素を備える表示パネルと、前記複数の走査ラインに接続され、該複数の走査ラインの各々に走査信号を印加して駆動する走査側駆動手段と、前記複数の信号ラインに接続され、該複数の信号ラインの各々に表示データに基づく表示信号電圧を印加する信号側駆動手段と、制御部と、を備える表示装置において、
   前記走査側駆動手段は前記表示パネルの前記複数の走査ラインの各々に複数の配線を介して接続され、該各走査ラインに印加する前記走査信号のパルス幅を設定するパルス幅制御手段を備え、
   前記制御部は、周期が水平同期信号の印加間隔に対応する１水平走査期間より短いクロック信号が印加され、前記水平同期信号が印加される毎にリセットされ、前記水平同期信号の印加タイミングからの前記クロック信号のパルス数をカウントするカウンタを有し、前記カウンタのカウント値に基づくパルス幅制御信号を前記パルス幅制御手段に印加して、前記走査信号のパルス幅を、前記カウント値が、前記走査側駆動手段と前記表示パネルの前記各走査ラインとの接続状態に応じて予め設定された第１の設定値から予め設定された第２の設定値の間の値となるパルス幅に設定し、前記第１の設定値を互いに異なる前記走査ラインの各々に対して互いに異なる値に設定して、前記走査側駆動手段より前記互いに異なる前記走査ラインの各々に印加する前記走査信号のパルス幅を互いに異なる値に設定することを特徴とする表示装置。
6. 前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの一辺側に設けられていることを特徴とする請求項５に記載の表示装置。
7. 前記走査側駆動手段及び前記信号側駆動手段は、前記表示パネルの直交する２辺に設けられていることを特徴とする請求項５に記載の表示装置。
8. 前記制御部は、前記各走査信号のパルス幅を、前記各走査ラインに接続される前記複数の配線の各々の配線抵抗及び容量成分による配線負荷の大きさに応じた値に設定することを特徴とする請求項５〜７の何れかに記載の表示装置。
9. 前記制御部は、前記表示パネルの前記複数の走査ラインを複数のブロックに分割した各ブロックに対応する前記走査信号毎に、該各走査信号のパルス幅を互いに異なる値に設定することを特徴とする請求項８に記載の表示装置。

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