JP5353042B2 - Printed wiring board - Google Patents
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- 238000004806 packaging method and process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 93
- 230000000694 effects Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 8
- 230000005672 electromagnetic field Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 101700004678 SLIT3 Proteins 0.000 description 1
- 102100027339 Slit homolog 3 protein Human genes 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
Description
本発明は、高周波領域でのプリント基板内部における特に電源層とグラウンド層に関連した電磁干渉抑制・低減を可能にするプリント配線基板に関するものである。 The present invention relates to a printed wiring board capable of suppressing / reducing electromagnetic interference in a printed circuit board in a high frequency region, particularly related to a power supply layer and a ground layer.
近年、電子機器を構成するプリント配線基板において、より高周波化され高密度実装化される傾向にある。それに伴って、IC等に供給される電源の一部は低電圧化されるとともに、他のロジックとの整合性のために、複数電源が必要になっている。また、近年は無線回路を内蔵した装置も増加しており、デジタル回路とアナログ回路が混在したプリント基板が装置に使用され、そのようなプリント基板ではデジタル系とアナログ系の電源を分離することが一般的である。 In recent years, printed wiring boards constituting electronic devices tend to have higher frequencies and higher density mounting. Accordingly, a part of the power supplied to the IC or the like is lowered in voltage, and a plurality of power supplies are required for consistency with other logic. In recent years, devices with built-in wireless circuits are also increasing, and printed circuit boards in which digital circuits and analog circuits are mixed are used in the devices. In such printed circuit boards, it is possible to separate digital and analog power supplies. It is common.
電子機器に搭載されたプリント基板において、複数の電源系が存在する場合、従来、同一電源層に複数の電源プレーンを形成しそれらをスリットにより分離することが一般的であった(例えば、特許文献1参照)。従前の機器においては、現在の回路ほどの高周波化されておらず、比較的低周波領域では電源系をスリットなどで分離すればそれほど問題でなく、これまでそれほど大きな問題は見られなかった。しかし、近年、特にデジタル系回路において、より高周波化が進み、無線のアナログ系回路の動作周波数帯域でアナログ回路とデジタル回路間において大きな影響が出現しつつあり、機器内の電磁干渉として問題となっている。 In a printed circuit board mounted on an electronic device, when there are a plurality of power supply systems, conventionally, it has been common to form a plurality of power supply planes in the same power supply layer and separate them by slits (for example, Patent Documents) 1). In conventional equipment, the frequency is not as high as that of current circuits, and in a relatively low frequency region, if the power supply system is separated by a slit or the like, it is not so much a problem, and so far no major problem has been seen. However, in recent years, especially in digital circuits, higher frequencies have progressed, and a large influence is appearing between analog circuits and digital circuits in the operating frequency band of wireless analog circuits, which is problematic as electromagnetic interference in equipment. ing.
プリント基板内のデジタル系回路を構成するLSIやICの電源スイッチングノイズ成分は動作周波数が増加するにつれ、高周波成分の強度が増加する。その強度が増加した周波数成分はデジタル回路の電源系に流れ込み、アナログ電源系へ直接伝播したり、プリント基板のデジタル電源層の端部から放射したノイズがアナログ系へ影響を及ぼす。
通常、アナログ系回路とデジタル系回路の干渉抑制としては、アナログ回路部をメタルシールドカバー等で囲んでしまう方法が一般的である。基板のRF部から放射されるノイズは、メタルシールドカバー等で抑制・低減するのは可能である。しかし、基板内部におけるデジタル回路部とアナログ回路部の相互の電磁干渉によるノイズの影響は、表面実装のメタルシールドカバーでは抑制することは難しい。現状の基板の構成において、基板内部のデジタル電源系とアナログ電源系の分離は、電源あるいはグラウンドの分離を用いている。すなわち、アナログ電源系とデジタル電源系の電源層あるいはグラウンド層にスリットを入れて分離していることがほとんどである。また、異なる電源系間の干渉ノイズを抑制しながら接続する手法として、グラウンド層にも電源層と同様なスリットを形成し、グラウンド層間を接続するためにコンデンサやフェライトビーズのような部品を用いる場合もある。異なる電源系間を接続するために部品を用いる手法では、部品特性に依存し、一般的には高周波領域になるほど寄生の容量やインダクタンスが増加し、希望の特性を得られなくなる可能性が高くなる。
従来、よく用いられているスリットのみを用いた電源系分離の手法では、以下に示すように、アナログとデジタルの電源系間の高周波ノイズによる電磁干渉に対する抑制効果は限定的になるという問題点があった。電源層にスリットを設けて2つ以上の電源系が形成されたプリント基板においては、1GHz以下の周波数帯域では、スリット間隔を広げることによって、電源系同士の干渉を低減できるが、より高周波領域では、電源とグラウンド間に発生する共振現象やグラウンド層におけるコモンモード共振現象によって、電源系同士の電磁干渉が抑制できない帯域が生じ、その周波数帯域が無線機器の信号帯域にかかる場合には、電磁干渉ノイズの低減はできないという問題が生じる。
Usually, as a method of suppressing interference between an analog circuit and a digital circuit, a method of enclosing the analog circuit part with a metal shield cover or the like is common. Noise radiated from the RF part of the substrate can be suppressed and reduced with a metal shield cover or the like. However, it is difficult to suppress the influence of noise due to mutual electromagnetic interference between the digital circuit portion and the analog circuit portion inside the substrate with the surface-mounted metal shield cover. In the current board configuration, the digital power supply system and the analog power supply system in the board are separated from each other by power supply or ground. That is, most of the analog power supply system and the digital power supply system are separated by slits in the power supply layer or ground layer. In addition, as a method of connecting while suppressing interference noise between different power supply systems, when slits similar to the power supply layer are formed in the ground layer, and components such as capacitors and ferrite beads are used to connect the ground layers There is also. The method of using components to connect different power supply systems depends on the component characteristics. Generally, the higher the frequency, the higher the parasitic capacitance and inductance, and the higher the possibility that the desired characteristics cannot be obtained. .
Conventionally, the power supply system separation method using only slits has a problem that the effect of suppressing electromagnetic interference due to high frequency noise between the analog and digital power supply systems is limited as shown below. there were. In a printed circuit board in which two or more power supply systems are formed by providing slits in the power supply layer, interference between power supply systems can be reduced by widening the slit interval in the frequency band of 1 GHz or less. If a resonance phenomenon that occurs between the power supply and the ground or a common mode resonance phenomenon in the ground layer creates a band where the electromagnetic interference between the power supply systems cannot be suppressed, and the frequency band falls within the signal band of the wireless device, electromagnetic interference There arises a problem that noise cannot be reduced.
本発明者等による解析の結果、1GHz以上の高周波領域において、電源層に設けられた電源配線パターン間を分離するためのスリットの間隔を大きくすると、干渉度を抑制可能な複数の周波数領域とスリット間隔を変化させても干渉度に変化が無い複数の周波数領域が存在し、それらの周波数領域は主に基板のサイズ(正確には電源層とグラウンド層のサイズ)に依存することが判明した。スリット間隔の変化に対して、電磁干渉の度合いが変化しない周波数領域では、電源系同士の干渉により、電源系が合体したサイズでの共振現象が、高周波領域で生じやすくなることを示している。従って、基板のサイズあるいは電源系配線パターンのサイズによっては、特にマイクロ波やミリ波帯域といった高周波領域においては、必要な周波数帯域において電磁干渉が通常の手法では抑制ができないことになる。 As a result of analysis by the present inventors, in a high frequency region of 1 GHz or more, a plurality of frequency regions and slits that can suppress the interference degree by increasing the interval of the slits for separating the power supply wiring patterns provided in the power supply layer It has been found that there are a plurality of frequency regions in which the degree of interference does not change even when the interval is changed, and these frequency regions mainly depend on the size of the substrate (more precisely, the sizes of the power supply layer and the ground layer). In the frequency region where the degree of electromagnetic interference does not change with respect to the change in the slit interval, it is shown that a resonance phenomenon with a size in which the power supply systems are combined is likely to occur in the high frequency region due to interference between the power supply systems. Therefore, depending on the size of the substrate or the size of the power supply system wiring pattern, electromagnetic interference cannot be suppressed by a normal method in a necessary frequency band, particularly in a high frequency region such as a microwave or millimeter wave band.
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、複数種類の電源系が存在する場合やデジタル電源とアナログ電源が混在している場合のプリント基板において、電源層の同一層内にある複数の電源配線パターンとグラウンド層が存在する場合には、従来用いられている電源層間スリットによる分離の構造のみの場合に比べて、同一層内の複数電源配線パターン間の干渉ノイズに対する抑制効果が得られるようにすることである。 An object of the present invention is to solve the above-mentioned problems of the prior art, and the object thereof is a printed circuit board in the case where there are a plurality of types of power supply systems or a mixture of digital power supplies and analog power supplies. When there are a plurality of power supply wiring patterns and ground layers in the same layer of the power supply layer, a plurality of power supply wirings in the same layer are compared with the case of using only a separation structure by a power supply interlayer slit which is conventionally used. An effect of suppressing interference noise between patterns is to be obtained.
上記の目的を達成するため、本発明によれば、互いにスリットにより分離された複数の電源プレーンが形成された電源層と、前記電源層の一方の面に対向して、絶縁層を介して配置されたグラウンド層と、前記電源層の前記グラウンド層のある側とは反対側に絶縁層を介して前記スリット上を覆うように形成されたグラウンドプレーンと、前記グラウンド層と前記グラウンドプレーンとを接続する複数のビアと、を有するプリント配線基板において、前記ビアは、前記電源層の前記スリットに沿って前記スリットの両側を通って形成され、かつ、同一電源層を通るビア同士の間隔は対象周波数帯域の上限周波数に対応した実効波長の6分の1以下であることを特徴とするプリント配線基板、が提供される。 In order to achieve the above object, according to the present invention, a power supply layer in which a plurality of power supply planes separated from each other by a slit are formed, and disposed on one surface of the power supply layer via an insulating layer. A ground plane formed on the side of the power supply layer opposite to the side on which the ground layer is provided so as to cover the slit through an insulating layer; and the ground layer and the ground plane are connected to each other. A plurality of vias , wherein the vias are formed along the slits of the power supply layer through both sides of the slits, and an interval between the vias passing through the same power supply layer is a target frequency. Provided is a printed wiring board characterized in that it is one sixth or less of the effective wavelength corresponding to the upper limit frequency of the band .
本発明に係わるプリント配線基板においては、グラウンド層に対向して、内層の同一層内にスリットにより分離されて2種類以上の電源プレーンを有し、その異なる電源プレーンを分割するスリットの四方は、グラウンド層と同電位の導電体により包囲されている。本発明の実施の形態によれば、前記スリットの上方にはスリットを覆うようにグラウンドプレーンが形成され、グラウンド層とグラウンドプレーンとは、スリットに沿って形成されたビアによって接続されている。この構成によれば、ある波長以上の電磁波(たとえば共振ノイズ)が電源プレーン間相互に伝播することを抑制することが可能になる。従って、複数の電源種類からなる電源−グラウンド層間の共振ノイズが他方に影響すること、すなわち他の電源系との干渉度を抑制する場合に大きな効果が得られ、高周波領域での異なる電源プレーン間を分離するために設けられたスリットのみが形成された構造に比べて、より大きい電源系間干渉抑制が可能となるプリント配線基板を提供できる。 In the printed wiring board according to the present invention, facing the ground layer, the inner layer has two or more types of power planes separated by the slits in the same layer, and the four slits dividing the different power planes are: Surrounded by a conductor having the same potential as the ground layer. According to the embodiment of the present invention, a ground plane is formed above the slit so as to cover the slit, and the ground layer and the ground plane are connected by a via formed along the slit. According to this configuration, it is possible to suppress propagation of electromagnetic waves having a certain wavelength or more (for example, resonance noise) between the power supply planes. Therefore, the resonance noise between the power supply and ground layers consisting of multiple power supply types affects the other, that is, a great effect can be obtained when suppressing interference with other power supply systems, and between different power supply planes in the high frequency region. As compared with the structure in which only the slits provided for separating the two are formed, it is possible to provide a printed wiring board capable of suppressing interference between power supply systems that is larger.
以下、本発明のプリント配線基板に係る実施の形態について図を参照して詳細に説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係るプリント配線基板における電源系の構造を分解して示す斜視図である。但し、図1において、ビア9は実際には図示された部位には存在はしておらず、単に投影されたビアの存在位置を示しているに過ぎない。図2(a)、(b)は、それぞれ図1のプリント配線基板における同一層内の異なる電源配線パターンを分離するために設けられたスリットの近傍におけるプリント配線基板の上面図(第3絶縁層7を透視して示す。この点は他の上面図においても同様である。)と断面図である。図3は、従来の複数の電源系(図では2種類の電源系が存在する場合を想定)を有するプリント配線基板における電源系(電源層とグラウンド層)のみを記載した斜視図である。
Hereinafter, embodiments of the printed wiring board of the present invention will be described in detail with reference to the drawings.
[First Embodiment]
FIG. 1 is an exploded perspective view showing the structure of a power supply system in the printed wiring board according to the first embodiment of the present invention. However, in FIG. 1, the
図1〜図3において、1は第1絶縁層、2はグラウンド層、3は第2絶縁層、4は第1電源プレーン、5は第2電源プレーン、6は、第1電源プレーン4と第2電源プレーン5とを分離するスリット、7は第3絶縁層、8は、スリット6上にあってスリット6を完全に覆うように形成されたグラウンドプレーン、9は、スリット6の両側にスリット6に沿って形成された、グラウンド層2とグラウンドプレーン8とを接続するビアである。図3に示すように、従来の電源系において、異なる電源系を分離するために電源プレーン4、5間にスリット6のみが設けられている。一方、図1、図2に示した本実施の形態のプリント配線基板では、電源層のグラウンド層2とは反対側に、電源層のスリット6を完全に覆うようにグランドプレーン8が設けられ、グラウンド層2とグランドプレーン8とを接続するビア9が、スリット6の両側に一定間隔で配置されている。隣接するビア間の最大間隔は、使用する周波数帯に対応した基板内での実効波長の少なくとも6分の1以下にすることが、より高い干渉度の抑制効果を得るために必要である。
本実施の形態において、ビア9は、スリット6を挟んで同じように形成されている。すなわち、ビア9は、スリット6の中心を通る中心線に対し線対称に配置されている。
図1、図2において、信号配線の図示は省略されているが、信号配線は、第1絶縁層1の裏面側、および、第3絶縁層7の表面側のグラウンドプレーン8の形成されていない領域に形成されている。他の実施の形態においても同様である。
1 to 3, 1 is a first insulating layer, 2 is a ground layer, 3 is a second insulating layer, 4 is a first power plane, 5 is a second power plane, and 6 is a
In the present embodiment, the
In FIG. 1 and FIG. 2, the signal wiring is not shown, but the
本発明のプリント配線基板について、その効果を確かめるために、3次元電磁界解析を行なった結果を以下に示す。図4は、従来の手法で電源系を分離するために設けられたスリット間隔を0.2mmとした場合において、異なる電源系間の干渉度を評価するために解析により求めたSパラメータのS21振幅の計算結果である。図4において、干渉度を問題にする場合には、S21振幅のピーク値が重要となるので、S21振幅におけるピーク値で干渉度を評価することにした。 In order to confirm the effect of the printed wiring board of the present invention, the results of three-dimensional electromagnetic field analysis are shown below. FIG. 4 shows the S21 amplitude of the S parameter obtained by analysis in order to evaluate the degree of interference between different power supply systems when the slit interval provided for separating the power supply systems by the conventional method is 0.2 mm. It is a calculation result. 4, when the degree of interference of the problem, S21 the peak value of the amplitude is important, and to assess the degree of interference with a peak value at S 21 magnitude.
図5は、複数の電源系が存在する場合に電源系間を分離するために従来用いられている電源配線パターン間に形成されるスリットのみが存在する場合のモデルにおいて、そのスリット間隔を0.2mm、0.5mmと1.0mmとしたとき、一方の電源系と他方の電源系への干渉度(ここでは電源系間のSパラメータの透過特性)に関して、ピークとなっている各周波数での値を図示したものである。図5からスリット間隔を変化させたときに、1GHz以下の領域や一部(たとえば1.5GHz付近)の周波数では、スリット間隔が大きいほど、干渉度が低減される傾向を示している。一方、他の周波数領域(たとえば1GHz付近、2.5GHz付近や3-4GHz領域)では、スリットの幅を変化させても、干渉度の変化が極めて小さいことが分かる。従って、従来の方法を利用した場合には、基板サイズや電源系のサイズによっては電磁干渉が問題となる領域に対して、比較的大きな干渉が生じる可能性が高くなる。 FIG. 5 shows a model in which there is only a slit formed between power supply wiring patterns conventionally used for separating power supply systems when a plurality of power supply systems exist, and the slit interval is 0.2 mm. , 0.5mm and 1.0mm, the values at each peak frequency are shown for the degree of interference between one power supply system and the other power supply system (here, S parameter transmission characteristics between power supply systems) It is a thing. FIG. 5 shows that when the slit interval is changed, the interference degree tends to be reduced as the slit interval is larger in a region of 1 GHz or less and in a part of the frequency (for example, around 1.5 GHz). On the other hand, in other frequency regions (for example, near 1 GHz, near 2.5 GHz, or 3-4 GHz region), it can be seen that the change in the interference degree is extremely small even if the slit width is changed. Therefore, when the conventional method is used, there is a high possibility that a relatively large interference occurs in a region where electromagnetic interference is a problem depending on the size of the substrate and the size of the power supply system.
図6は、図1、図2に示した本発明の第1の実施の形態に係る構造において、隣接ビアの最大間隔を変化させたときの2つの電源系間に対する干渉度の解析結果を示した図である。隣接ビアの最大間隔が広い場合は、周波数領域を固定すればスリットのみの場合と比べて干渉度を抑制できる場合もあるが、逆に増加する周波数領域も存在しており、5GHz以下の全周波数領域に対しての干渉度の最大となるピーク値はほとんど変化が無い結果となっている。一方、ビア間隔を狭くした場には、図中の周波数領域において、約5GHz以下の全領域で干渉度がスリットのみの場合に比べて低減されていることに加え、最大ピーク値も抑制できていることが分かる。更なる解析の結果、隣接ビアの最大間隔を低減したい周波数範囲の上限に対する基板内における実効波長に対して、ほぼ6分の1以下にすれば、その周波数範囲において干渉度に対する抑制効果が期待できることが分かった。 FIG. 6 shows the analysis result of the degree of interference between two power supply systems when the maximum interval between adjacent vias is changed in the structure according to the first embodiment of the present invention shown in FIGS. It is a figure. If the maximum distance between adjacent vias is wide, the interference level may be suppressed if the frequency domain is fixed compared to the slit alone, but there is also a frequency domain that increases, and all frequencies below 5 GHz. The peak value that maximizes the degree of interference with the region is almost unchanged. On the other hand, when the via interval is narrowed, the maximum peak value can be suppressed in addition to the fact that the interference is reduced in the frequency region in the figure compared to the case of only slits in all regions below about 5 GHz. I understand that. As a result of further analysis, if the effective wavelength in the substrate with respect to the upper limit of the frequency range where the maximum distance between adjacent vias is desired to be reduced to about 1/6 or less, a suppression effect on the interference degree can be expected in that frequency range. I understood.
[第2の実施の形態]
図7(a)、(b)は、本発明の第2の実施の形態に係るプリント配線基板の、異なる電源プレーンを分離するために設けられているスリット部付近を示す上面図と断面図である。本実施の形態に係るプリント配線基板の構成は、基本的には第1の実施の形態のそれと同様で、異なる点はビアが追加配置されていることである。すなわち、本実施の形態に係るプリント配線基板においては、グラウンド層2とグラウンドプレーン8とを接続するビア9は、スリット6の両側に配置されたものに加え、スリット内部にも配置されている。
[Second Embodiment]
FIGS. 7A and 7B are a top view and a cross-sectional view showing the vicinity of the slit portion provided to separate different power supply planes of the printed wiring board according to the second embodiment of the present invention. is there. The configuration of the printed wiring board according to the present embodiment is basically the same as that of the first embodiment, and a difference is that vias are additionally arranged. That is, in the printed wiring board according to the present embodiment, the
第2の実施の形態を示した図7の構造を有するプリント配線基板に対して、その効果を確認するため3次元電磁界解析を行なった結果を以下に示す。プリント配線基板の構造としては、図2に示した第1の実施の形態と同様であって、電源層を中心としてグラウンド層とは反対側に配置された配線パターンとグラウンド層とを接続するビアの配置だけが異なり、この場合には一例として電源層のスリット中心に複数のビアを設けた構造となっている。図7に示したプリント配線基板の同一層内の2種類の電源層とグラウンド層を含めた電源系間の干渉度を計算したところ、図8に示す結果が得られた。図8には電源層に形成されたスリット中心のみにビアを設けた構造のモデルを用いた計算結果も示しているが、その場合には干渉度の抑制効果が不十分であった。一方、図8に示すように、第1の実施の形態の構成に加えて、ビア9をスリット6の内部(計算ではスリット中心)に追加することによって、更なる干渉度の抑制効果が得られることが分かる。このように、図7の構造を用いれば、第1の実施の形態とほぼ同じ周波数範囲で、干渉度の低減効果が期待できることが分かった。 Results obtained by performing a three-dimensional electromagnetic field analysis for confirming the effect on the printed wiring board having the structure of FIG. 7 showing the second embodiment are shown below. The structure of the printed wiring board is the same as that of the first embodiment shown in FIG. 2, and is a via that connects the wiring pattern disposed on the opposite side of the ground layer with the power supply layer as the center, and the ground layer. In this case, for example, a plurality of vias are provided at the center of the slit of the power supply layer. When the degree of interference between the power supply systems including the two power supply layers and the ground layer in the same layer of the printed wiring board shown in FIG. 7 was calculated, the result shown in FIG. 8 was obtained. FIG. 8 also shows a calculation result using a model of a structure in which a via is provided only at the center of the slit formed in the power supply layer. In this case, the effect of suppressing the interference degree is insufficient. On the other hand, as shown in FIG. 8, in addition to the configuration of the first embodiment, by adding the via 9 to the inside of the slit 6 (in the calculation, the center of the slit), a further effect of suppressing the interference can be obtained. I understand that. Thus, it has been found that if the structure of FIG. 7 is used, an effect of reducing the interference degree can be expected in substantially the same frequency range as in the first embodiment.
[第3の実施の形態]
図9(a)、(b)は、本発明の第3の実施の形態に係るプリント配線基板の、異なる電源プレーンを分離するために設けられているスリット部付近を示す上面図と断面図である。本実施の形態に係るプリント配線基板は、図2に示す第1実施の形態と同様の構造で、異なる点は、本実施の形態においてはグラウンド層2にスリット2aが設けられていることである。すなわち、本実施の形態に係るプリント配線基板では、電源層に形成されたスリット6と投影的に見て同じ位置に同じ幅のスリット2aが電源層2に形成されており、それ以外は、第1の実施の形態と同様である。
[Third Embodiment]
FIGS. 9A and 9B are a top view and a sectional view showing the vicinity of a slit portion provided for separating different power supply planes of a printed wiring board according to the third embodiment of the present invention. is there. The printed wiring board according to the present embodiment has the same structure as that of the first embodiment shown in FIG. 2 except that a slit 2a is provided in the
第3の実施の形態を示した図9の構造を有するプリント配線基板に対して、その効果を確認するため3次元電磁界解析を行なった結果を以下に示す。プリント配線基板の構造としては、図2に示す第1の実施の形態と同様であるが、電源層と同じようにグラウンド層にもスリットが形成された構造のモデルについて解析した。図9に示した、同一層内に形成された2種類の電源層とグラウンド層を含めた電源系間の干渉度を計算したところ、図10に示すように、干渉度の抑制効果が第1、第2の実施の形態と同様に得られ、第3の実施の形態である図9の構造でも、同様の周波数範囲で、干渉度の低減効果が期待できることが分かった。 The result of conducting a three-dimensional electromagnetic field analysis for confirming the effect on the printed wiring board having the structure of FIG. 9 showing the third embodiment is shown below. The structure of the printed wiring board is the same as that of the first embodiment shown in FIG. 2, but a model of a structure in which a slit is formed in the ground layer as in the power supply layer was analyzed. When the interference degree between the two power supply layers formed in the same layer and the power supply system including the ground layer shown in FIG. 9 is calculated, as shown in FIG. It was found that the effect of reducing the interference degree can be expected in the same frequency range even in the structure of FIG. 9 which is obtained in the same manner as the second embodiment and is the third embodiment.
なお、電源層を中心としてグラウンド層とは反対側に電源層に対して第3の絶縁層7を隔てて配置されたグラウンドプレーン8の幅を電源プレーン間のスリットの両側に同様に配置された複数のビア位置よりも十分大きな寸法にした場合の3次元電磁界解析も行なったが、その場合には干渉度が第1、第2の実施の形態に示した構造の配線パターン幅の場合に比べて、干渉度に対する抑制効果が悪化する周波数領域存在することが分かった。従って、より干渉度の抑制効果を有効にするためには、電源層をグラウンド層とで挟む位置に形成されるグラウンドプレートの幅がすべてビアの位置を覆う程度の大きさにすることが望ましい。
In addition, the width of the
[第4の実施の形態]
図11(a)、(b)は、本発明の第4の実施の形態に係るプリント配線基板の、異なる電源プレーンを分離するために設けられているスリット部付近を示す上面図と断面図である。本実施の形態に係るプリント配線基板の、第1の実施の形態のそれと異なる点は、ビアの平面形状であって、それ以外は変わるところはない。図2に示される第1の実施の形態では、ビア9は円柱状の形状をしていたが、本実施の形態のプリント配線基板では、ビアは、平面形状が細長い形状の長方形ビア10になされている。
図11に示す第4の実施の形態の構造を有するプリント配線基板に対して3次元電磁界解析を行なったところ、第1の実施の形態のビア間隔を狭くした場合と同様の効果が得られることが分かった。
なお、図11に示される第4の実施の形態は、第1の実施の形態に対して変更を加えたものであったが、第2、第3の実施の形態のビアについて、同様の変更を加えてもよい。更に、ビアの平面形状は、長方形に代え、楕円形状や長方形の四隅を丸めた形状などであってもよい。
[Fourth Embodiment]
11A and 11B are a top view and a cross-sectional view showing the vicinity of a slit portion provided for separating different power supply planes of a printed wiring board according to the fourth embodiment of the present invention. is there. The printed wiring board according to the present embodiment is different from that of the first embodiment in the planar shape of the vias, and there is no other change. In the first embodiment shown in FIG. 2, the via 9 has a cylindrical shape. However, in the printed wiring board of the present embodiment, the via is formed into a rectangular via 10 having an elongated planar shape. ing.
When a three-dimensional electromagnetic field analysis is performed on the printed wiring board having the structure of the fourth embodiment shown in FIG. 11, the same effect as that obtained when the via interval is reduced in the first embodiment can be obtained. I understood that.
Note that the fourth embodiment shown in FIG. 11 is a modification of the first embodiment, but similar changes are made to the vias of the second and third embodiments. May be added. Furthermore, the planar shape of the via may be an elliptical shape or a shape obtained by rounding the four corners of the rectangle instead of the rectangle.
[第5、第6の実施の形態]
図12は、本発明の第5の実施の形態に係るプリント配線基板の、異なる電源プレーンを分離するために設けられているスリット部付近を示す上面図とその部分拡大図である。また、図13は、本発明の第6の実施の形態に係るプリント配線基板の、異なる電源プレーンを分離するために設けられているスリット部付近を示す上面図である。第4の実施の形態までは、プリント配線基板内の電源層内の異なる電源プレーン間を分離するために設けられるスリットが基板を横切る構造のみを示してきたが、基板の一部の領域を別電源層にする際に、スリットが基板を直線的に横切らないことは、実際上多く見られる。
図12に示す第5の実施の形態に係るプリント配線基板では、L字状に形成されたスリット6によって、第1電源プレーン4と第2電源プレーン5とが分離されている。そして、電源層上には絶縁層を介してL字状のグラウンドプレーン8がスリット6を完全に覆うように形成されおり、グラウンドプレーン8とグラウンド層を接続するビア9は、L字状のスリット6の両側に形成されている。また、図13に示す第6の実施の形態に係るプリント配線基板では、T字状に形成されたスリット6によって、第1電源プレーン4と第2電源プレーン5と第3電源プレーン11が分離されている。そして、電源層上には絶縁層を介してT字状のグラウンドプレーン8がT字状のスリット6を完全に覆うように形成されおり、グラウンドプレーン8とグラウンド層を接続するビア9は、T字状のスリット6の両側に形成されている。
[Fifth and sixth embodiments]
12A and 12B are a top view and a partially enlarged view showing the vicinity of a slit portion provided to separate different power supply planes of a printed wiring board according to the fifth embodiment of the present invention. FIG. 13 is a top view showing the vicinity of the slit portion provided for separating different power supply planes of the printed wiring board according to the sixth embodiment of the present invention. Up to the fourth embodiment, only the structure in which the slit provided to separate different power planes in the power supply layer in the printed wiring board crosses the board has been shown. In practice, it is often seen that the slit does not cross the substrate linearly when forming the power supply layer.
In the printed wiring board according to the fifth embodiment shown in FIG. 12, the
なお、上記実施の形態においては、本発明の形態としてプリント配線基板に関する例を示したが、同様の構造はSIP(System in Package)やSOP(System on Package)といった半導体パッケージ内の配線構造やSOC(System on Chip)等のチップレベルの配線構造においても適用可能で、有効であることはいうまでもない。
また、上記実施の形態においては、グラウンド層と電源層の対が一対で、4層程度の多層配線基板について説明したが、本発明は、グラウンド層と電源層の対が複数存在し数十層の多層配線基板にも適用が可能なものである。その場合に、一対のグラウンド層と電源層の対についてのみ本発明を適用することもでき、また複数対のグラウンド層と電源層について本発明を適用することもできる。
In the above embodiment, an example related to a printed wiring board has been shown as an embodiment of the present invention. However, a similar structure has a wiring structure in a semiconductor package such as SIP (System in Package) or SOP (System on Package), and SOC. Needless to say, the present invention can be applied to a chip level wiring structure such as (System on Chip) and is effective.
Further, in the above embodiment, a pair of ground layer and power supply layer has been described as a four-layer multilayer wiring board. However, the present invention has several pairs of ground layer and power supply layer, and several tens of layers exist. This can also be applied to multilayer wiring boards. In that case, the present invention can be applied only to a pair of a ground layer and a power supply layer, and the present invention can also be applied to a plurality of pairs of ground layers and power supply layers.
1 第1絶縁層
2 グラウンド層
2a スリット
3 第2絶縁層
4 第1電源プレーン
5 第2電源プレーン
6 スリット
7 第3絶縁層
8 グラウンドプレーン
9 ビア
10 長方形ビア
11 第3電源プレーン
DESCRIPTION OF
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008097846A JP5353042B2 (en) | 2008-04-04 | 2008-04-04 | Printed wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008097846A JP5353042B2 (en) | 2008-04-04 | 2008-04-04 | Printed wiring board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009252919A JP2009252919A (en) | 2009-10-29 |
| JP5353042B2 true JP5353042B2 (en) | 2013-11-27 |
Family
ID=41313351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008097846A Expired - Fee Related JP5353042B2 (en) | 2008-04-04 | 2008-04-04 | Printed wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5353042B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011152054A1 (en) * | 2010-06-02 | 2011-12-08 | 日本電気株式会社 | Wiring board and electronic device |
| US8513815B2 (en) | 2011-07-21 | 2013-08-20 | International Business Machines Corporation | Implementing integrated circuit mixed double density and high performance wire structure |
| JP6303817B2 (en) * | 2014-05-28 | 2018-04-04 | 富士ゼロックス株式会社 | Noise tolerance evaluation apparatus, noise tolerance evaluation method, and program |
| CN109587930A (en) * | 2018-11-28 | 2019-04-05 | 岱炜科技股份有限公司 | USB C circuit board |
| JP2023169441A (en) * | 2020-08-24 | 2023-11-30 | 株式会社村田製作所 | High-frequency module |
| JP2025064739A (en) * | 2023-10-06 | 2025-04-17 | 新光電気工業株式会社 | Wiring Board |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127387A (en) * | 1999-10-29 | 2001-05-11 | Fuji Xerox Co Ltd | Printed-wiring board |
| JP3941590B2 (en) * | 2002-05-23 | 2007-07-04 | 日本電気株式会社 | Printed wiring board having an electromagnetic shielding layer |
| JP2004363347A (en) * | 2003-06-05 | 2004-12-24 | Oki Electric Ind Co Ltd | Multilayer printed circuit board |
-
2008
- 2008-04-04 JP JP2008097846A patent/JP5353042B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009252919A (en) | 2009-10-29 |
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| KR100871347B1 (en) | Electromagnetic Bandgap Structures and Printed Circuit Boards |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120614 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |