JP5350681B2

JP5350681B2 - 半導体装置

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Publication number: JP5350681B2
Application number: JP2008145372A
Authority: JP
Inventors: 大介押田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-06-03
Filing date: 2008-06-03
Publication date: 2013-11-27
Anticipated expiration: 2028-06-03
Also published as: US20120292765A1; US8299621B2; US8426975B2; JP2009295653A; US20090294980A1

Description

本発明は、半導体装置に関する。特に、ダマシン配線を備える半導体装置に関する。

図９は従来のダマシン配線を有する半導体装置の配線層の平面図である。また、図１０は図９のＢ−Ｂ’線に沿った断面図である。半導体装置１００は、半導体基板（不図示）上に形成された層間絶縁膜１０８に、太幅配線１０２と、互いに隣接する細幅配線１０４、１０６と、を含む配線層が設けられている。互いに隣接する細幅配線１０４、１０６には、通常は異電位が与えられる。細幅配線と太幅配線は、ダマシンプロセスにより形成される。一般に、ダマシンプロセスにおいては、表面の平坦化工程であるＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）が必須の工程である。なお、半導体装置１００は、通常は多層配線層を有するが、図９、図１０では多層配線層中のうち１層の配線層を示している。

このような構成の半導体装置１００において、近年の半導体集積回路の微細化の進展に伴い、従来にはなかった問題が生じている。

図９のような配線レイアウトにおいて、近年の集積回路の微細化の進展に伴い、距離Ｄおよび細幅配線の配線ピッチＰが小さくなってきている。すると、互いに隣接する細幅配線１０４、１０６の間のＴＤＤＢ（Ｔｉｍｅ−ＤｅｐｅｎｄｅｎｔＤｉｅｌｅｃｔｒｉｃＢｒｅａｋｄｏｗｎ）寿命の低下が起きる、あるいは互いに隣接する細幅配線がショートして、半導体装置の歩留まりを低下させるという問題が発生する。

特許文献１には、太幅配線と細幅配線が隣接する配線レイアウトを有する半導体装置において、太幅配線と細幅配線が同電位である場合の配線間隔よりも、異電位である場合の配線間隔を広くとる構成が開示されている。これにより、半導体集積装置の配線パターンの集積度を上げることができるとしている。

特開２００６−１６５０９１号公報特開２００４−１９３５４４号公報

本発明では、ダマシン配線からなる配線層を有する半導体装置において、互いに隣接する細幅配線と、該細幅配線に隣接する太幅配線とを含む配線層で、細幅配線間のＴＤＤＢ寿命の低下、および細幅配線間のショートによる歩留まり低下を抑制する半導体装置を提供することを目的とする。

本願の発明者は鋭意検討の結果、上述の問題点はダマシン配線で必須の工程であるＣＭＰ工程において太幅配線から発生する金属の有機物からなる導電性の異物が配線層表面に付着することが原因であることを見出した（図７）。さらに、本願の発明者は、ＣＭＰ工程の種々に実験データによる知見に基づき、本発明をするに至った。

本発明による半導体装置は、ダマシン配線からなる配線層を有する半導体装置において、０．５μｍ以上の幅を有する第１の配線と、前記第１の配線に隣接し前記第１の配線から０．５μｍ未満の間隔で配置された第２の配線と、前記第２の配線に隣接し前記第１の配線から０．５μｍ以下の間隔で配置された第３の配線と、を備え、前記第２および第３の配線は同電位を有するよう構成されていることを特徴とする。

このような構成をとることにより、第２および第３の配線が同電位を有するため、配線層の表面に導電性の異物が付着したとしても、配線間のＴＤＤＢ寿命の低下、および配線間のショートによる歩留まり低下を抑制できる。

本発明によれば、ダマシン配線からなる配線層を有する半導体装置において、互いに隣接する細幅配線と、該細幅配線に隣接する太幅配線とを含む配線層で、細幅配線間のＴＤＤＢ寿命の低下、および細幅配線間のショートによる歩留まり低下を抑制する半導体装置を提供することができる。

以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１は、本実施形態の半導体装置の構成を示す平面図である。また、図２は図１のＡ−Ａ’線に沿った断面図である。

半導体装置１０は、半導体基板（不図示）の上に設けられた層間絶縁膜１８と、該層間絶縁膜１８に設けられた配線１２、１４、１６を備えている。配線１２、１４、１６は同一配線層に設けられている。本実施形態において、配線１２、１４、１６はＣｕ配線である。配線１２（第１の配線）は太幅配線であり、０．５μｍ以上の幅を有する。

配線１４（第２の配線）と配線１６（第３の配線）は細幅配線である。配線１４は、配線１２に隣接し、配線１２から０．５μｍ未満の間隔で配置されている。また、配線１６は、配線１４に隣接して、配線１２から０．５μｍ以下の間隔で配置されている。

本実施形態においては、配線１２と配線１４は０．３μｍの間隔で配置した。また、配線１４および配線１６の幅を０．０７μｍ、配線間隔を０．０７μｍ、つまり配線ピッチを０．１４μｍとして配置した。ここで、配線ピッチは配線幅と配線間隔の和で定義される。また、配線１４および配線１６は、例えば最小ピッチ配線としてもよい。

さらに、配線１４と配線１６は、同電位を有するように構成されている。例えば、配線１４と配線１６は、いずれも接地電位を有するように構成されていてもよい。この場合、配線１４と配線１６は、共通の接地線（不図示）に接続される。同様に、配線１４と配線１６は、いずれも電源電位を有するように構成されていてもよい。この場合、配線１４と配線１６は、共通の電源線（不図示）に接続される。

なお、本明細書において、「同電位を有する」とは、配線抵抗による電圧降下により生じる電位差は含まないものとする。具体的には、配線１４と配線１６が共通の電源線に接続されていれば、配線抵抗による電圧降下によって、両配線間に電位差を生じたとしても、その電位差が電源電圧の３０％以下、好ましくは１０％以下であれば、本願の効果を十分に得ることができる。例えば、電源電圧が１Ｖの場合には、０．３Ｖ以下、好ましくは０．1Ｖ以下の電位差であれば本願の効果を十分に得ることができる。

次に、図３〜図６を用いて、半導体装置１０の製造方法を説明するとともに、金属（本実施形態ではＣｕ）の有機物が配線層表面に付着するメカニズムを説明する。

まず、図３（ａ）に示すように、半導体基板（不図示）上に、周知の技術により層間絶縁膜１８が形成され、その層間絶縁膜１８に配線溝２０、２２、２４が形成される。層間絶縁膜１８としては、例えば、ＳｉＯ２膜や、ｌｏｗ−ｋ膜を用いることができる。

次に、スパッタ法にバリア膜（不図示）が形成される。バリア膜には、例えば、Ｔａ／ＴａＮを用いることができる。次に、Ｃｕシード層（不図示）をスパッタ法により形成した後に、Ｃｕ膜をめっき法により堆積してから、結晶化のためのアニールを行う（図３（ｂ））。

続いて、ＣＭＰ工程を行う。この工程において、ＣＭＰ法によりＣｕ膜とバリア膜を除去して、Ｃｕ配線を形成し、図２の構造が形成される。その後に、拡散防止のためのキャップ層として、例えばＳｉＮ膜を形成し、そのキャップ層上に上層の配線層を形成するための層間絶縁膜を形成する。次に、層間絶縁膜にビアホールが形成され、上述の配線と同様の方法により、ビアが形成される。以降、このような工程を繰り返すことにより、ダマシン配線からなる多層配線構造が形成される。

ここで、本明細書におけるＣＭＰ工程は、Ｃｕ膜およびバリア膜の研磨工程、洗浄工程、酸化防止被膜形成工程、乾燥工程を含むものとする。図４〜図６は、ＣＭＰ工程の詳細な工程断面図と、本願の発明者が新たに見出した、有機物からなる異物の生成メカニズムを示している。

図４（ａ）は、バリア膜の研磨まで終了した時点での半導体装置１０の断面図である。太幅配線である配線１２が研磨されることで発生したＣｕ（またはＣｕイオン）３０が付着している。また、バリア層のＣＭＰ研磨に使用する研磨剤には、酸化防止剤が含まれている。この酸化防止剤は、Ｃｕ配線の表面に被膜２８を形成して、Ｃｕの酸化を防ぐ働きをする。さらに、この酸化防止剤に含まれる有機物は、表面に付着した一部のＣｕと結合して、Ｃｕと有機物を含む錯体３２を形成する。

次に、超純水に晒すことにより、表面の研磨を行う。この工程を経ると、図４（ｂ）に示すように、Ｃｕと有機物を含む錯体３２と、錯体を形成していないＣｕ３０とが凝集して、巨大な異物に成長する。この異物は、半導体装置の通常の検査工程で使用される自動外観検査装置でも検知可能なサイズとなっている。

次に、図５（ａ）に示すように第１の洗浄工程を行う。該第１の洗浄工程は、研磨後に残留する大きな不純物を除去することが目的である。本洗浄工程は、例えばキレート剤や還元剤によって洗浄を行う事ができる。この工程を経ると、図５（ａ）のように、錯体を形成していなかったＣｕも、Ｃｕと有機物を含む錯体３２を形成する。

次に、図５（ｂ）に示すように第２の洗浄工程を行う。本洗浄工程は、研磨後に残留する非常に小さな、例えばイオン性の不純物や金属を除去することが目的である。本洗浄工程は、例えばキレート剤や還元剤によって洗浄を行う事ができる。この工程により、図５（ｂ）のように、Ｃｕと有機物を含む錯体の一部は、配線層の表面から除去される。しかし、完全に除去されるわけではなく、太幅配線である配線１２上およびその近傍にはＣｕと有機物を含む錯体３２は残留している。

次に、図６（ａ）に示すように酸化防止剤の塗布工程、続いて図６（ｂ）の乾燥工程を行う。これにより、Ｃｕ配線表面に酸化防止膜３４を形成し、Ｃｕ配線の酸化を抑制する。図６（ａ）で塗布する酸化防止剤は有機物を含んでいる。よって、図６（ｂ）までのＣＭＰ工程終了時点において、太幅配線である配線１２上にはＣｕと有機物を含む錯体３２が吸着している。なお、酸化防止剤の塗布工程については、例えば特許文献２に記載された方法を用いることができる。

Ｃｕと有機物からなる錯体は太幅配線である配線１２上だけではなく、例えば図７のように細幅配線である配線１４と配線１６の間に吸着することもある。この場合、配線１４と配線１６が異電位を有していると、配線間のＴＤＤＢ寿命が低下する。あるいはＣｕと有機物からなる錯体が配線１４と配線１６をショートしてしまい、半導体装置の動作不良を生じて歩留まりを低下させることがある。

図８は、本実施形態の半導体装置において、太幅配線の幅と、異物（Ｃｕと有機物からなる錯体）の検出率を測定した実験データである。横軸は、太幅配線である配線１２の幅であり、縦軸が異物の検出率を示している。なお、横軸で「パッド部」と表示したデータは、配線幅が十分広い場合の検出率をリファレンスとして示したものである。異物（Ｃｕと有機物を含む錯体）の検出率の測定は、自動外観検査装置により行った。

図８から明らかなように、太幅配線の幅９０ｎｍ、２１０ｎｍでは錯体は検出されないが、配線幅が５００ｎｍを超えると錯体が検出される。さらに、検出率は配線幅が太くなるほど高くなる。したがって、太幅配線である配線１６の幅が０．５μｍ以上である場合に、配線１４と配線１６が同電位を有するように構成する必要がある。

次に、配線幅０．５μｍ以上の太幅配線から、どのくらいの距離までＣｕと有機物を含む錯体により、配線層表面が汚染されているかを調べた。

配線幅０．５μｍ以上の太幅配線からの距離０．３μｍ、０．５μｍ、０．７μｍ、１．４μｍの位置において、オージェ分光分析装置（ＦＥ−ＡＥＳ）により、Ｃｕ濃度の測定を行った。測定条件は、加速電圧を２０ｋＶとし、ビーム径は約５０ｎｍφとした。

その結果は、
距離０．３μｍ：３ａｔｍｉｃ％
距離０．５μｍ：検出限界以下
距離０．７μｍ：検出限界以下
距離１．４μｍ：検出限界以下
であった。したがって、太幅配線である配線１２と細幅配線である配線１４との間隔が０．５μｍ未満で配置され、かつ太幅配線である配線１２と細幅配線である配線１６との間隔が０．５μｍ以下で配置された場合に、配線１４と配線１６が同電位を有するように構成する必要がある。

さらに、ＳＥＭ（ＳｃａｎｎｉｎｇＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）像から異物（Ｃｕと有機物からなる錯体）のサイズを測定した。その結果、Ｃｕと有機物からなる錯体のサイズは０．１〜０．３μｍであり、平均は０．２μｍであった。したがって、太幅配線である配線１２と、細幅配線である配線１４の間隔は、０．２μｍ以上、好ましくは０．３μｍ以上であれば、配線１２と配線１４のショートを効果的に防止することができる。

次に、細幅配線である配線１４と配線１６の配線ピッチについて説明する。図１において、配線１２から少なくともＤ＋２Ｐ離れた領域が、Ｃｕと有機物からなる錯体が付着している領域内にある時には、配線１４と配線１６を同電位にすることが必要である。上述のように、太幅配線である配線１２から０．５μｍより近い領域ではＣｕと有機物からなる錯体が検出されている。したがって、Ｄ＋２Ｐ＜０．５μｍで、Ｄ＝０．２μｍ（異物の平均サイズ）とおくと、Ｐ＜０．１５μｍとなる。よって、細幅配線である配線１４と配線１６が、配線ピッチ０．１５μｍ未満の場合に、配線１４と配線１６が同電位を有するように構成する必要がある。

より好ましくは、図１において、配線１２と配線１６の距離に相当する領域（Ｄ＋Ｐ）が、Ｃｕと有機物からなる錯体が付着している範囲内にある時に配線１４と配線１６を同電位にすることにより、ＴＤＤＢ寿命や半導体装置の歩留まりをよりいっそう向上させることができる。この場合、Ｄ＋Ｐ＜０．５μｍで、Ｄ＝０．２μｍ（異物の平均サイズ）とおくと、Ｐ＜０．３μｍとなる。しかしながら、集積度や配線設計の自由度とのバランスの観点から、実用上、配線１４と配線１６の配線ピッチが０．１５μｍ未満の場合に、配線１４と配線１６が同電位を有するように構成することが望ましい。逆に、配線１４と配線１６の配線ピッチ０．１５μｍ以上の場合には、配線１４と配線１６が異電位であっても、ＴＤＤＢ寿命には影響しないレベルであることが実験的に確認されている。

本発明の半導体装置１０は、配線１４と配線１６が同電位を有するように構成されている。これにより、配線１２の幅が０．５μｍ以上、配線１２と配線１４の間隔が０．５μｍ未満、配線１２と配線１６の間隔が０．５μｍ以下、配線１４と配線１６の配線ピッチが０．１５μｍ未満という、Ｃｕと有機物からなる錯体による影響が大きな場合であっても、配線１４と配線１６の間のＴＤＤＢ寿命が低下や、配線１４と配線１６のショートを防ぐことができるという有利な効果を得ることができる。

さらに、太幅配線である配線１２と、細幅配線である配線１４の間隔を、０．２μｍ以上、好ましくは０．３μｍ以上とすることにより、配線１２と配線１４のＴＤＤＢ寿命低下やショートをより効果的に防止することができる。

本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上述の実施形態では、シングルダマシンプロセスを用いた場合を例示したが、デュアルダマシンプロセスを用いた場合でも、同様の効果を得ることができる。

また、上述の実施形態においては、配線を形成する材料がいずれもＣｕである場合を例に説明したが、配線の材料はこれには限られず、銅含有金属その他の金属材料、たとえばアルミニウム（Ａｌ）であってもよい。

本発明による半導体装置の実施形態を示す平面図である。図１のＡ−Ａ’線に沿った断面図である。（ａ）、（ｂ）は本発明による半導体装置の製造方法を示す工程断面図である。（ａ）、（ｂ）は本発明による半導体装置の製造方法を示す工程断面図である。（ａ）、（ｂ）は本発明による半導体装置の製造方法を示す工程断面図である。（ａ）、（ｂ）は本発明による半導体装置の製造方法を示す工程断面図である。本発明による半導体装置の実施形態を示す平面図である。本発明の実施形態の太幅配線の幅と異物検出率の実験データを示す図である。従来の半導体装置を示す平面図である。図９のＢ−Ｂ’線に沿った断面図である。

符号の説明

１０半導体装置
１２配線（第１の配線）
１４配線（第２の配線）
１６配線（第３の配線）
１８層間絶縁膜
２０配線溝
２２配線溝
２４配線溝
２６Ｃｕ膜
２８酸化防止膜
３０Ｃｕ
３２Ｃｕと有機物を含む錯体
３４酸化防止膜

Claims

ダマシン配線からなる配線層を有する半導体装置において、
０．５μｍ以上の幅を有する第１の配線と、
前記第１の配線に隣接し前記第１の配線から０．５μｍ未満の間隔で配置された第２の配線と、
前記第２の配線に隣接し前記第１の配線から０．５μｍ以下の間隔で配置された第３の配線と、を備え、
前記第２および第３の配線は同電位を有するよう構成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１の配線と前記第２の配線の間隔が０．２μｍ以上である半導体装置。
請求項１または２に記載の半導体装置において、
前記第１、第２、および第３の配線は平行に配置されている半導体装置。
請求項１乃至３いずれかに記載の半導体装置において、
前記第２の配線と前記第３の配線の配線ピッチが、０．１５μｍ未満である半導体装置。
請求項１乃至４いずれかに記載の半導体装置において、
前記第２および第３の配線は、最小ピッチ配線である半導体装置。
請求項１乃至５いずれかに記載の半導体装置において、
前記第２および第３の配線は接地電位を有する半導体装置。
請求項１乃至５いずれかに記載の半導体装置において、
前記第２および第３の配線は電源電位を有する半導体装置。
請求項１乃至７いずれかに記載の半導体装置において、
前記第１、第２、および第３の配線は、銅含有金属である半導体装置。