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JP5346979B2 - インターフェイス装置、配線基板、及び情報処理装置 - Google Patents

インターフェイス装置、配線基板、及び情報処理装置 Download PDF

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JP5346979B2 JP2011091696A JP2011091696A JP5346979B2 JP 5346979 B2 JP5346979 B2 JP 5346979B2 JP 2011091696 A JP2011091696 A JP 2011091696A JP 2011091696 A JP2011091696 A JP 2011091696A JP 5346979 B2 JP5346979 B2 JP 5346979B2
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Description

本発明は、インターフェイス装置、配線基板、及び情報処理装置に関し、より詳細には、高速シリアル転送が可能なＰＣＩ−ＥｘｐｒｅｓｓやＵＳＢ３．０などのインターフェイス装置、該装置が実装された配線基板、及び情報処理装置に関する。
近年、パーソナルコンピュータ（ＰＣ）をはじめとする情報処理装置の分野において、ＰＣＩ−Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect Express、以下、ＰＣＩ-ｅという）や、ＵＳＢ(Universal Serial Bus)３．０などの高速シリアル伝送方式を利用したインターフェイス装置が製品化されている。このＰＣＩ-ｅは、従来のパラレル伝送方式ではなく、シリアル伝送方式を採用しており、ＰＣＩ-ｅのシリアル通信線１本をレーンと呼び、必要に応じて複数のレーンを使って高速化を図っている。ＰＣＩ-ｅ Ｇｅｎ２では、最大５Ｇｂｐｓのデータ転送速度が実現されている。
図３は、ＰＣＩ-ｅインターフェイスを搭載した従来のインターフェイス装置の構成を示すブロック図である。図中、１０１はシステムコントローラ、１０２はＰＩＰＥ（PHY Interface for the PCI Express Architecture）インターフェイスブリッジ（以下、ＰＩＰＥＩ／Ｆブリッジ）、１０５はＰＩＰＥインターフェイス（以下、ＰＩＰＥＩ／Ｆ）を示す。ここでＰＩＰＥＩ／Ｆとは、高速なパラレルバス通信を可能とするもので、ＰＣＳ(Physical Coding Sublayer)機能を搭載したＰＨＹ（PHYsical Layer：物理層）チップと、ＭＡＣ(Media Access Control Layer)機能を搭載したＦＰＧＡやＡＳＩＣとの間を接続するための標準的なＩ／Ｆである。
ＰＩＰＥＩ／Ｆブリッジ１０２は、ＰＩＰＥ-ＰＨＹブリッジ１０３及びＰＣＩ-ｅＰＨＹＩ／Ｆ１０４を備え、ＰＩＰＥ-ＰＨＹブリッジ１０３は、Ｐ-Ｓ（パラレル-シリアル）変換部１０３ａ、ＦＩＦＯ(First In First Out)１０３ｂ、及びブリッジ制御部１０３ｃを備える。ＰＣＩ-ｅＰＨＹＩ／Ｆ１０４は、ＰＣＩ-ｅ対応のデバイスを接続するためのＰＣＩ-ｅインターフェイス（物理層）である。システムコントローラ１０１は、ＰＣＩ-ｅコントローラ１０１ａを備え、このＰＣＩ-ｅコントローラ１０１ａとＰＩＰＥ-ＰＨＹブリッジ１０３とがＰＩＰＥＩ／Ｆ１０５を介して接続される。
ＰＣＩ-ｅＰＨＹＩ／Ｆ１０４はシリアル通信インターフェイスであり、ＰＩＰＥＩ／Ｆ１０５はパラレル通信インターフェイスであるため、Ｐ-Ｓ変換部１０３ａにより相互にシリアル-パラレル変換を行っている。図３の構成は、従来の一般的な１レーンのＰＣＩ-ｅインターフェイスの構成であり、ＰＩＰＥＩ／Ｆ１０５を介して、ＰＣＩ-ｅコントーラ１０１ａとＰＣＩ-ｅＰＨＹＩ／Ｆ１０４とが接続される。標準Ｉ／ＦであるＰＩＰＥを用いることで、エンドポイント・デバイスを開発するベンダや、ＭＡＣ層のＩＰ(Intellectual Property)コアを提供するベンダなどは共通の伝送プロトコルに基づいて開発を行うことができる。
また、ＵＳＢ３．０は、上述のＰＣＩ-ｅ Ｇｅｎ２の技術をベースに開発され、前バージョンのＵＳＢ２．０の最大４８０Ｍｂｐｓに対して、最大５Ｇｂｐｓのデータ転送速度が実現されており、大幅な高速化が図られている。ＵＳＢ２．０では１本の差動伝送路を上りと下り双方向で切り替えて使用していたが、ＵＳＢ３．０では上りと下りそれぞれに専用の差動伝送路を使用して、双方の通信を同時に行えるようにしている。この技術は、ＰＣＩ-ｅなどの高速シリアル通信では一般的な手法である。
ＵＳＢ３．０とＰＣＩ-ｅとはいくつかの共通の技術が採用され、例えば、高速化のための技術として、ＬＶＤＳ（Low Voltage Differential Signaling）や、ＣＲＵ（Clock Recovery Unit）などの技術が採用されている。ＬＶＤＳは、２本の伝送路を使用する差動信号伝送方式であり、パラレル信号を低電圧差動のシリアル信号に変換して伝送する方式である。ＵＳＢ３．０では、ＰＣＩ-ｅと同様に、差動信号の振幅で最低０．８Ｖ、最高１．２Ｖと規定されている。また、ＣＲＵに関して、ＵＳＢ３．０では、ＰＣＩ-ｅと同様に、クロックがデータ信号に埋め込まれているエンベッテド・クロックという方式が採用されている。これらの技術はいずれも規格上で定められている。
上記のＵＳＢは、ＰＣと周辺機器とを接続するための汎用インターフェイスとして普及しているが、これまでのＰＣの多くはＵＳＢ２．０を標準装備しており、ＵＳＢ３．０についても今後普及していくものと考えられる。また、このＵＳＢ以外にもＰＣＩ-ｅを標準装備したＰＣもあり、例えば、特許文献１には、ＰＣＩ-ｅ用のコネクタとＵＳＢ２．０用のコネクタとを共用化する技術が記載されている。これによれば、１つのコネクタを規格の異なるＰＣＩ-ｅとＵＳＢ２．０で共用化することにより、ＰＣＩ−ｅ対応の外部デバイスまたはＵＳＢ２．０対応の外部デバイスを選択的に接続することができる。
特開２００９−９５６４号公報
ここで、上述のＰＣＩ-ｅとＵＳＢ３．０は、データ転送を高速に行うため、ＰＩＰＥインターフェイスのデータ転送タイミングの仕様にも厳しい制約が設けられている。従って、これら２つのシリアル通信インターフェイスをＰＣなどの情報処理装置に実装しようとした場合、ＰＣＩ-ｅ、ＵＳＢ３．０それぞれについて１系統ずつ合計２系統のＰＩＰＥインターフェイスを設ける必要があり、端子数が増加し、さらに、２系統とも仕様上の制約を受けるため、基板面積が大きくなってしまうという問題がある。図４に、ＰＣＩ-ｅインターフェイス及びＵＳＢ３．０インターフェイスを搭載したときの従来のインターフェイス装置の構成を示す。
図４に示すように、ＵＳＢ３．０についても、ＰＣＩ-ｅと同様、ＵＳＢ３．０コントローラ１０１ａ′、ＰＩＰＥＩ／Ｆブリッジ１０２′、ＰＩＰＥ-ＰＨＹブリッジ１０３′、Ｐ-Ｓ変換部１０３ａ′、ＦＩＦＯ１０３ｂ′、ブリッジ制御部１０３ｃ′、ＵＳＢ３．０ＰＨＹＩ／Ｆ１０４′、及びＰＩＰＥＩ／Ｆ１０５′を備える。このように、ＰＣＩ-ｅとＵＳＢ３．０の両方を実装する場合、それぞれについてＰＩＰＥインターフェイスを設けていたため、端子数を増加させ、基板面積を増大させてしまっていた。
これに対して、規格上、ＰＣＩ-ｅの特性インピーダンス（差動インピーダンスともいう）は、製造上の誤差を含めて１００Ω±１０％と規定され、ＵＳＢ３．０の差動インピーダンスについてもこれと同等の９０Ω±７Ωと規定されている。また、動作電圧などの電気的特性についても、ＰＣＩ-ｅとＵＳＢ３．０では同等の電気的特性が規定されている。そして、ＭＡＣ層とＰＨＹ層を接続するＰＩＰＥインターフェイスの仕様についてもＰＣＩ-ｅとＵＳＢ３．０では同等である。従って、ＰＣＩ-ｅとＵＳＢ３．０を実装する場合には、１つのＰＩＰＥインターフェイスを共用化することができ、これにより基板面積を小さくすることができると考えられる。
また、ＰＣＩ-ｅとＵＳＢ３．０のいずれか一方を製品に搭載することを想定した場合に、一旦ＰＣＩ-ｅのＰＩＰＥインターフェイスの配線を行ってしまうと、当然ながらＵＳＢ３．０は使用することはできない。このため、後から設計変更が発生し、ＵＳＢ３．０に変更する場合には、ＰＩＰＥインターフェイスの配線をやり直すことになる。このような場合に対しても、ＰＣＩ-ｅとＵＳＢ３．０とでＰＩＰＥインターフェイスを共用化していずれか一方のシリアル通信インターフェイスを選択できるようにすれば、後からの設計変更に対して柔軟に対応することができると考えられる。
しかしながら、これまでの従来技術において、ＰＣＩ-ｅとＵＳＢ３．０とでＰＩＰＥインターフェイスを共用化するという技術思想は提案されていないため、上記のような問題を解決することはできない。また、前述の特許文献１に記載の技術は、ＰＣＩ-ｅのコネクタとＵＳＢ２．０のコネクタとを共用化しているに過ぎず、ＰＣＩ-ｅとＵＳＢ３．０とにおけるＰＩＰＥインターフェイスの共用化に言及したものではない。
本発明は、上述のごとき実情に鑑みてなされたもので、ＰＣＩ-ｅやＵＳＢ３．０などの規格の異なる２つのシリアル通信インターフェイスを実装する際に、設計変更等に対して柔軟な対応を可能とし、基板面積を小さくすることができるインターフェイス装置、該装置が実装された配線基板、及び情報処理装置を提供すること、を目的とする。
上記課題を解決するために、本発明の第１の技術手段は、第１のシリアル通信インターフェイスと、該第１のシリアル通信インターフェイスとパラレル通信インターフェイスの仕様が同等で且つ通信規格が異なる第２のシリアル通信インターフェイスと、前記第１のシリアル通信インターフェイス及び前記第２のシリアル通信インターフェイスを制御するためのコントローラとを備えたインターフェイス装置であって、前記第１のシリアル通信インターフェイス及び前記第２のシリアル通信インターフェイスが設けられたブリッジ部を備え、該ブリッジ部は、１つの前記パラレル通信インターフェイスを介して、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスと、前記コントローラとの接続を選択的に切り替えることを特徴としたものである。
第２の技術手段は、第１の技術手段において、前記コントローラは、前記第１のシリアル通信インターフェイスを制御する第１のコントローラと、前記第２のシリアル通信インターフェイスを制御する第２のコントローラと、前記第１のコントローラまたは前記第２のコントローラを前記パラレル通信インターフェイスに接続させる接続制御部とを備えたことを特徴としたものである。
第３の技術手段は、第２の技術手段において、第２の技術手段において、前記接続制御部は、前記第１のコントローラまたは前記第２のコントローラからの指示に従って、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えるための切替信号を出力し、前記ブリッジ部は、前記接続制御部から出力された切替信号に基づいて、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えることを特徴としたものである。
第４の技術手段は、第１〜第３のいずれか１の技術手段において、前記ブリッジ部は、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスのシリアル信号と前記パラレル通信インターフェイスのパラレル信号とを相互に変換する変換部を備えたことを特徴としたものである。
第５の技術手段は、第１〜第４のいずれか１の技術手段において、前記第１のシリアル通信インターフェイスは、ＰＣＩ−Ｅｘｐｒｅｓｓ方式のインターフェイスであり、前記第２のシリアル通信インターフェイスは、ＵＳＢ３．０方式のインターフェイスであり、前記パラレル通信インターフェイスは、ＰＩＰＥインターフェイスであることを特徴としたものである。
第６の技術手段は、第１〜第５のいずれか１の技術手段におけるインターフェイス装置が実装された配線基板である。
第７の技術手段は、第１〜第５のいずれか１の技術手段におけるインターフェイス装置を備えた情報処理装置である。
本発明によれば、ＰＣＩ-ｅやＵＳＢ３．０などの規格の異なる２つのシリアル通信インターフェイスを実装する際に、ＰＣＩ-ｅとＵＳＢ３．０とでＰＩＰＥインターフェイスを共用化すると共に、ＰＣＩ-ｅとＵＳＢ３．０とを選択的に切り替えるブリッジ部を設けたことにより、設計変更等に対して柔軟な対応を可能とし、端子数を低減させ、基板面積を小さくすることができる。
本発明によるインターフェイス装置を備えた情報処理装置の構成例を示すブロック図である。 本発明によるインターフェイス装置の構成例を示すブロック図である。 ＰＣＩ-ｅインターフェイスを搭載した従来のインターフェイス装置の構成を示すブロック図である。 ＰＣＩ-ｅインターフェイス及びＵＳＢ３．０インターフェイスを搭載したときの従来のインターフェイス装置の構成を示すブロック図である。
以下、添付図面を参照しながら、本発明のインターフェイス装置、該装置が実装された配線基板、及び情報処理装置に係る好適な実施の形態について説明する。
図１は、本発明によるインターフェイス装置を備えた情報処理装置の構成例を示すブロック図である。この情報処理装置は、一般的なＰＣなどであって、インターフェイス装置１、ＣＰＵ５、メモリ６、ＰＣＩ-ｅデバイス７、及びＵＳＢ３．０デバイス８を備えて構成される。インターフェイス装置１は、システムコントローラ２、ＰＩＰＥインターフェイスブリッジ（ＰＩＰＥＩ／Ｆブリッジ）３、及びＰＩＰＥインターフェイス（ＰＩＰＥＩ／Ｆ）４で構成される。
ＰＩＰＥＩ／Ｆブリッジ３は、ＰＩＰＥ-ＰＨＹブリッジ３１、ＰＣＩ-ｅＰＨＹインターフェイス（ＰＣＩ-ｅＰＨＹＩ／Ｆ）３２、ＵＳＢ３．０ＰＨＹインターフェイス（ＵＳＢ３．０ＰＨＹＩ／Ｆ）３３を備える。ＰＣＩ-ｅＰＨＹＩ／Ｆ３２にはＰＣＩ-ｅデバイス７が接続され、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３にはＵＳＢ３．０デバイス８が接続される。なお、このＰＨＹは、物理層(PHYsical layer)を意味する。
システムコントローラ２は、本発明のコントローラに相当し、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２を制御する本発明の第１のコントローラに相当するＰＣＩ-ｅコントローラ２１と、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３を制御する本発明の第２のコントローラに相当するＵＳＢ３．０コントローラ２２とを備える。このシステムコントローラ２にはＣＰＵ５及びメモリ６が接続されている。
本実施形態では、ＰＩＰＥＩ／Ｆブリッジ３とシステムコントローラ２とが１つのＰＩＰＥＩ／Ｆ４を介して接続され、ＰＩＰＥＩ／Ｆ４は、本発明のパラレル通信インターフェイスに相当し、ＰＣＩ-ｅコントーラ２１とＵＳＢ３．０コントローラ２２とで共用化されている。つまり、これらＰＣＩ-ｅコントーラ２１、ＵＳＢ３．０コントローラ２２は、アービトレーション（バス調停）を行いながら、１つのＰＩＰＥＩ／Ｆ４を時分割で使用するように構成される。
ＰＣＩ-ｅＰＨＹＩ／Ｆ３２は、本発明の第１のシリアル通信インターフェイスに相当する。ＵＳＢ３．０ＰＨＹＩ／Ｆ３３は、本発明の第２のシリアル通信インターフェイスに相当し、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２とＰＩＰＥインターフェイスの仕様が同等である。なお、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２とＰＩＰＥインターフェイスの仕様が同等であれば、ＵＳＢ３．０以外のシリアル通信Ｉ／Ｆを適用してもよい。
ＰＩＰＥＩ／Ｆブリッジ３は、本発明のブリッジ部に相当し、１つのＰＩＰＥＩ／Ｆ４を介して、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２またはＵＳＢ３．０ＰＨＹＩ／Ｆ３３と、システムコントローラ２との接続を選択的に切り替える。すなわち、１つのＰＩＰＥＩ／Ｆ４を時分割で共用するように構成される。なお、本実施形態では、２つのシリアル通信インターフェイスを備える構成について示しているが、シリアル通信インターフェイスを３つ以上備える構成としてもよい。
図２は、図１に示すインターフェイス装置１の詳細構成例を示すブロック図である。システムコントローラ２は、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２を制御するためのＰＣＩ-ｅコントローラ２１と、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３を制御するためのＵＳＢ３．０コントローラ２２と、ＰＣＩ-ｅコントローラ２１またはＵＳＢ３．０コントローラ２２をＰＩＰＥＩ／Ｆ４に接続させるＰＩＰＥ制御部２３とを備える。ＰＩＰＥ制御部２３は、本発明の接続制御部に相当し、ＰＩＰＥＩ／Ｆ４と接続されると共に、ＰＣＩ-ｅコントローラ２１と内部ＰＩＰＥＩ／Ｆ２４を介して接続され、さらに、ＵＳＢ３．０コントローラ２２と内部ＰＩＰＥＩ／Ｆ２５を介して接続される。
ＰＩＰＥ制御部２３は、ＰＩＰＥＩ／Ｆ４に対して、ＰＣＩ-ｅコントローラ２１またはＵＳＢ３．０コントローラ２２のいずれかを選択的に接続させる。具体的には、ＰＣＩ-ｅコントローラ２１、ＵＳＢ３．０コントローラ２２からのＰＩＰＥバス使用要求に基づいて、バス調停を行うため、ＰＣＩ-ｅコントローラ２１との間でバス使用要求信号ＲＥＱ１とバス使用許可信号ＡＣＫ１を送受信し、ＵＳＢ３．０コントローラ２２との間でバス使用要求信号ＲＥＱ２とバス使用許可信号ＡＣＫ２を送受信する。
ＰＩＰＥＩ／Ｆブリッジ３は、ＰＩＰＥ-ＰＨＹブリッジ３１を備え、ＰＩＰＥ-ＰＨＹブリッジ３１は、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２またはＵＳＢ３．０ＰＨＹＩ／Ｆ３３のシリアル信号とＰＩＰＥＩ／Ｆ４のパラレル信号とを相互に変換するＰ-Ｓ変換部３１ａと、Ｐ-Ｓ変換部３１ａとブリッジ制御部３１ｃとの間でデータを効率良く転送できるようにバッファリングするためのＦＩＦＯ３１ｂと、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２またはＵＳＢ３．０ＰＨＹＩ／Ｆ３３をＰＩＰＥＩ／Ｆ４にブリッジ接続させるブリッジ制御部３１ｃと、ブリッジ制御部３１ｃとＰＣＩ-ｅＰＨＹＩ／Ｆ３２との間でデータを効率良く転送できるようにバッファリングするためのＦＩＦＯ３１ｄ，３１ｅと、ブリッジ制御部３１ｃとＵＳＢ３．０ＰＨＹＩ／Ｆ３３との間でデータを効率良く転送できるようにバッファリングするためのＦＩＦＯ３１ｆ，３１ｇとを備える。
ブリッジ制御部３１ｃは、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２へ差動信号ＴＸを送信し、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２から差動信号ＲＸを受信する。同様に、ブリッジ制御部３１ｃは、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３へ差動信号ＴＸを送信し、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３から差動信号ＲＸを受信する。これらＰＣＩ-ｅＰＨＹＩ／Ｆ３２及びＵＳＢ３．０ＰＨＹＩ／Ｆ３３は、ＰＩＰＥインターフェイスの仕様が同等であるため、１つのＰＩＰＥＩ／Ｆ４を共用化することができる。
ＰＣＩ-ｅ及びＵＳＢ３．０では、所謂プラグアンドプレイ機能がサポートされているため、対応デバイスが接続されると、これを自動的に認識することができる。本例の場合、ＰＩＰＥＩ／Ｆブリッジ３のＰＣＩ-ｅＰＨＹＩ／Ｆ３２及びＵＳＢ３．０ＰＨＹＩ／Ｆ３３がスロットになっており、それぞれのスロットにＰＣＩ-ｅデバイス７、ＵＳＢ３．０デバイス８が装着されると、ブリッジ制御部３１ｃがこれを自動的に認識し、デバイスの接続があったことを示す接続信号をシステムコントローラ２のＰＩＰＥ制御部２３に送信する。デバイスの接続が解除された場合についても同様であるが、ブリッジ制御部３１ｃがデバイスの接続解除を自動認識し、その旨を示す解除信号をシステムコントローラ２のＰＩＰＥ制御部２３に送信する。
上記のようにして、システムコントローラ２では、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３それぞれに対して、対応デバイスが接続されているか否かの接続状態を認識することができる。
ここで、ＰＩＰＥ制御部２３は、ＰＣＩ-ｅコントーラ２１またはＵＳＢ３．０コントローラ２２からの指示に従って、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２またはＵＳＢ３．０ＰＨＹＩ／Ｆ３３とＰＩＰＥＩ／Ｆ４との接続を切り替えるための切替信号（図中、モード切替信号に相当）を出力する。そして、ブリッジ制御部３１ｃは、ＰＩＰＥ制御部２３から出力されたモード切替信号に基づいて、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２またはＵＳＢ３．０ＰＨＹＩ／Ｆ３３とＰＩＰＥＩ／Ｆ４との接続を切り替える。このモード切替信号は、ＰＩＰＥＩ／Ｆ４を介して送受信される信号（データ）がＰＣＩ-ｅの信号かＵＳＢ３．０の信号かを識別するための信号であり、例えば、ＰＩＰＥＩ／Ｆ４を介して送受信される信号（データ）がＰＣＩ-ｅであれば“Ｈｉｇｈ”、ＵＳＢ３．０であれば“Ｌｏｗ”を出力する。
具体的には、ＰＣＩ-ｅデバイス７あるいはＵＳＢ３．０デバイス８にデータを送信する場合、ユーザの操作等によりデータの送信先となるデバイス（ＰＣＩ-ｅデバイス７あるいはＵＳＢ３．０デバイス８）を指定する。また、ＰＣＩ-ｅデバイス７あるいはＵＳＢ３．０デバイス８からデータを受信する場合、同様に、ユーザの操作等によりデータの送信元となるデバイス（ＰＣＩ-ｅデバイス７あるいはＵＳＢ３．０デバイス８）を指定する。
そして、上記で指定されたデバイスのシリアル通信Ｉ／Ｆに対応するコントローラ（ＰＣＩ-ｅコントローラ２１またはＵＳＢ３．０コントローラ２２）が、ＰＩＰＥ制御部２３にバス使用要求信号ＲＥＱを送信し、これに対してＰＩＰＥ制御部２３がバス使用許可信号ＡＣＫを返信する。これにより、ＰＣＩ-ｅコントローラ２１またはＵＳＢ３．０コントローラ２２と、ＰＩＰＥ制御部２３との接続が確立される。そして、ＰＩＰＥ制御部２３は、ＰＣＩ-ｅコントローラ２１またはＵＳＢ３．０コントローラ２２からの指示に従って、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２またはＵＳＢ３．０ＰＨＹＩ／Ｆ３３とＰＩＰＥＩ／Ｆ４との接続を切り替えるためのモード切替信号をブリッジ制御部３１ｃに出力する。
例えば、ＰＣＩ-ｅデバイス７へデータを送信する場合、ＰＣＩ-ｅコントローラ２１がＰＩＰＥ制御部２３との接続を確立させた後、ＰＣＩ-ｅコントローラ２１からの指示に従って、ＰＩＰＥ制御部２３がＰＣＩ-ｅへ切り替えるモード切替信号として“Ｈｉｇｈ”をブリッジ制御部３１ｃに出力する。ブリッジ制御部３１ｃでは、このモード切替信号“Ｈｉｇｈ”を受信し、受信したモード切替信号“Ｈｉｇｈ”に応じて、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２との接続に切り替え、ＰＣＩ-ｅコントローラ２１とＰＣＩ-ｅＰＨＹＩ／Ｆ３２との接続経路を確立する。これにより、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２に装着されたＰＣＩ-ｅデバイス７にＰＩＰＥＩ／Ｆ４を介してデータを送信することができる。
また、ＵＳＢ３．０デバイス８へデータを送信する場合、ＵＳＢ３．０コントローラ２２がＰＩＰＥ制御部２３との接続を確立させた後、ＵＳＢ３．０コントローラ２２からの指示に従って、ＰＩＰＥ制御部２３がＵＳＢ３．０へ切り替えるモード切替信号として“Ｌｏｗ”をブリッジ制御部３１ｃに出力する。ブリッジ制御部３１ｃでは、このモード切替信号“Ｌｏｗ”を受信し、受信したモード切替信号“Ｌｏｗ”に応じて、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３との接続に切り替え、ＵＳＢ３．０コントローラ２２とＵＳＢ３．０ＰＨＹＩ／Ｆ３３との接続経路を確立する。これにより、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３に装着されたＵＳＢ３．０デバイス８にＰＩＰＥＩ／Ｆ４を介してデータを送信することができる。
ＰＣＩ-ｅデバイス７あるいはＵＳＢ３．０デバイス８からデータを受信する場合も基本的に同様であるが、例えば、ＰＣＩ-ｅデバイス７からデータを受信する場合、ＰＣＩ-ｅコントローラ２１がＰＩＰＥ制御部２３との接続を確立させた後、ＰＣＩ-ｅコントローラ２１からの指示に従って、ＰＩＰＥ制御部２３がＰＣＩ-ｅへ切り替えるモード切替信号として“Ｈｉｇｈ”をブリッジ制御部３１ｃに出力する。ブリッジ制御部３１ｃでは、このモード切替信号“Ｈｉｇｈ”を受信し、受信したモード切替信号“Ｈｉｇｈ”に応じて、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２との接続に切り替え、ＰＣＩ-ｅコントローラ２１とＰＣＩ-ｅＰＨＹＩ／Ｆ３２との接続経路を確立する。これにより、ＰＣＩ-ｅＰＨＹＩ／Ｆ３２に装着されたＰＣＩ-ｅデバイス７からＰＩＰＥＩ／Ｆ４を介してデータを受信することができる。
また、ＵＳＢ３．０デバイス８からデータを受信する場合、ＰＣＩ-ｅコントローラ２１がＰＩＰＥ制御部２３との接続を確立させた後、ＵＳＢ３．０コントローラ２２からの指示に従って、ＰＩＰＥ制御部２３がＵＳＢ３．０へ切り替えるモード切替信号として“Ｌｏｗ”をブリッジ制御部３１ｃに出力する。ブリッジ制御部３１ｃでは、このモード切替信号“Ｌｏｗ”を受信し、受信したモード切替信号“Ｌｏｗ”に応じて、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３との接続に切り替え、ＵＳＢ３．０コントローラ２２とＵＳＢ３．０ＰＨＹＩ／Ｆ３３との接続経路を確立する。これにより、ＵＳＢ３．０ＰＨＹＩ／Ｆ３３に装着されたＵＳＢ３．０デバイス８からＰＩＰＥＩ／Ｆ４を介してデータを受信することができる。
前述したように、システムコントローラ２は、ユーザによる操作に従って、モード切替信号をＰＩＰＥ-ＰＨＹブリッジ３１に出力し、ブリッジ制御部３１ｃの経路を切り替えることができる。システムコントローラ２は、図１の情報処理装置側のＣＰＵ５と接続されているため、ユーザが操作部（図示せず）からデバイスを指定した際に、ＣＰＵ５がこれを検知し、ＣＰＵ５がシステムコントローラ２を制御する。例えば、ユーザによってＰＣＩ-ｅデバイス８が指定された場合には、ＣＰＵ５は、ＰＣＩ-ｅデバイス８に対応するモード切替信号を出力するようにシステムコントローラ２に指示する。
以上、インターフェイス装置１、インターフェイス装置１を備えた情報処理装置の実施の形態について説明してきたが、インターフェイス装置１は配線基板上に実装することができるため、本発明は、インターフェイス装置１が実装された配線基板の形態としてもよい。具体的には、インターフェイス装置１を構成するシステムコントローラ２及びＰＩＰＥＩ／Ｆブリッジ３が実装された配線基板の形態とすることができる。
このように、本発明によれば、ＰＣＩ-ｅＩ／ＦとＵＳＢ３．０Ｉ／Ｆとでは、ＰＩＰＥインターフェイスの仕様が同等であるため、１つのＰＩＰＥインターフェイスを共用することができる。これにより、システムコントローラの端子数を略半分に削減することができ、基板面積を小さくすることが可能となる。また、ＰＣＩ-ｅＩ／Ｆの経路とＵＳＢ３．０Ｉ／Ｆの経路を選択的に切り替えるためのブリッジを設けたため、設計変更等に対して柔軟に対応することが可能となる。
１…インターフェイス装置、２…システムコントローラ、３…ＰＩＰＥＩ／Ｆブリッジ、４…ＰＩＰＥＩ／Ｆ、５…ＣＰＵ、６…メモリ、７…ＰＣＩ-ｅデバイス、８…ＵＳＢ３．０デバイス、２１…ＰＣＩ-ｅコントローラ、２２…ＵＳＢ３．０コントローラ、２３…ＰＩＰＥ制御部、２４，２５…内部ＰＩＰＥＩ／Ｆ、３１…ＰＩＰＥ-ＰＨＹブリッジ、３１ａ…Ｐ-Ｓ変換部、３１ｂ，３１ｄ，３１ｅ，３１ｆ，３１ｇ…ＦＩＦＯ、３１ｃ…ブリッジ制御部、３２…ＰＣＩ-ｅＰＨＹＩ／Ｆ、３３…ＵＳＢ３．０ＰＨＹＩ／Ｆ。

Claims (7)

  1. 第１のシリアル通信インターフェイスと、該第１のシリアル通信インターフェイスとパラレル通信インターフェイスの仕様が同等で且つ通信規格が異なる第２のシリアル通信インターフェイスと、前記第１のシリアル通信インターフェイス及び前記第２のシリアル通信インターフェイスを制御するためのコントローラとを備えたインターフェイス装置であって、
    前記第１のシリアル通信インターフェイス及び前記第２のシリアル通信インターフェイスが設けられたブリッジ部を備え、該ブリッジ部は、１つの前記パラレル通信インターフェイスを介して、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスと、前記コントローラとの接続を選択的に切り替えることを特徴とするインターフェイス装置。
  2. 請求項１に記載のインターフェイス装置において、前記コントローラは、前記第１のシリアル通信インターフェイスを制御する第１のコントローラと、前記第２のシリアル通信インターフェイスを制御する第２のコントローラと、前記第１のコントローラまたは前記第２のコントローラを前記パラレル通信インターフェイスに接続させる接続制御部とを備えたことを特徴とするインターフェイス装置。
  3. 請求項２に記載のインターフェイス装置において、前記接続制御部は、前記第１のコントローラまたは前記第２のコントローラからの指示に従って、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えるための切替信号を出力し、前記ブリッジ部は、前記接続制御部から出力された切替信号に基づいて、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えることを特徴とするインターフェイス装置。
  4. 請求項１〜３のいずれか１項に記載のインターフェイス装置において、前記ブリッジ部は、前記第１のシリアル通信インターフェイスまたは前記第２のシリアル通信インターフェイスのシリアル信号と前記パラレル通信インターフェイスのパラレル信号とを相互に変換する変換部を備えたことを特徴とするインターフェイス装置。
  5. 請求項１〜４のいずれか１項に記載のインターフェイス装置において、前記第１のシリアル通信インターフェイスは、ＰＣＩ−Ｅｘｐｒｅｓｓ方式のインターフェイスであり、前記第２のシリアル通信インターフェイスは、ＵＳＢ３．０方式のインターフェイスであり、前記パラレル通信インターフェイスは、ＰＩＰＥインターフェイスであることを特徴とするインターフェイス装置。
  6. 請求項１〜５のいずれか１項に記載のインターフェイス装置が実装された配線基板。
  7. 請求項１〜５のいずれか１項に記載のインターフェイス装置を備えた情報処理装置。
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