JP5220302B2 - オフセット・スペーサ形成用の酸化に先立つ半導体基板への窒素のイオン注入方法 - Google Patents
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Description
本発明は、ＣＭＯＳＦＥＴデバイスに関し、より詳細には、ソース／ドレイン・エクステンション形成ステップの前にオフセット・スペーサを形成し、引き続きサイドウォール・スペーサを形成するＦＥＴデバイスの製造方法、およびこの方法によって製造されるデバイスに関する。
ＣＭＯＳ（相補型金属酸化膜半導体）ＦＥＴ（電界効果トランジスタ）デバイス（以下本明細書ではＭＯＳＦＥＴデバイスと呼ぶ）製造プロセスでは、プロセスの途中で、下層のゲート誘電体と上層のポリシリコンからなるゲート電極スタックを、ドーピングした半導体基板の上面に形成する。それぞれのＭＯＳＦＥＴデバイスの下には、ゲート電極直下の半導体基板にチャネルが配置される。その後、例えば酸化シリコンなどの誘電体材料からなるオフセット・スペーサをゲート電極スタックの垂直のサイドウォール上に形成して、ソース／ドレイン・エクステンションを形成するその後のステップ中に、ゲート電極スタックの下のチャネルにカウンタドーパントが導入されることを阻止する。次に、ゲート電極スタックを除く半導体基板の表面の領域を、緩やかにドーパントを注入してカウンタドーピングすることによってソース／ドレイン・エクステンションを形成する。次いで、例えば窒化シリコンなどの材料からなるサイドウォール・スペーサを、オフセット・スペーサのサイドウォール上に形成して、その後形成されるソース／ドレイン領域のチャネルから離れる追加の間隔を設ける。
オフセット・スペーサの形成は、通常、ゲート電極スタックのサイドウォール上に酸化シリコンの均一層を堆積または成長させることあるいはその両方を行った後、異方性エッチングを行って、ゲート電極サイドウォール上にのみ酸化シリコンのオフセット・スペーサを残す（すなわち、半導体基板の上面を含めて、露出した水平表面から酸化シリコンを除去する）ことによって行われる。この手法には、図１７および図１８に示すように、ＭＯＳＦＥＴデバイスのＲＩＥオーバーエッチングからの結晶シリコン表面の過度な凹みの問題によるプロセス変動が非常に大きいという難点がある。
図１７および図１８は、ＭＯＳＦＥＴ構造を製造する従来技術プロセスの初期段階での従来技術のＭＯＳＦＥＴ構造８のＴＥＭ画像である。
図１７は、２０．００ｎｍスケールでの低倍率ＴＥＭ画像である。ＭＯＳＦＥＴ構造８は、シリコン基板１１を含み、その上にゲート電極スタック２３が形成される。ゲート電極スタック２３は、シリコン基板１１にＭＯＳＦＥＴデバイスのチャネル領域ＣＨとして形成されることになる領域の上方に、シリコン基板１１の表面を覆って形成された酸化シリコンからなるゲート誘電体膜１２を覆って形成されたポリシリコン・ゲート電極２０を含む。ゲート電極ポリシリコン２０の長さは４６．１ｎｍである。ゲート電極２０のサイドウォールは、一対のオフセット・スペーサ２４（厚み３５Å）で覆われている。これらは、デバイス８の表面上に二酸化シリコンの層を堆積することによって形成されたものである。次いで、二酸化シリコンは、ＲＩＥ処理によって、ゲート電極２０のサイドウォール上に図示されたオフセット・スペーサ２４の形状にされた。ＲＩＥ残膜４２がシリコン基板１１の上にある。シリコン基板１１の上面にある凹部４０がチャネルＣＨの両側に図示されている。望ましくない凹部４０が、シリコン基板１１の表面に形成されてしまう問題がある。これは、ゲート電極スタック２３およびチャネルＣＨの両側に表示４０によって示されている。望ましくない凹部４０（深さ４３約４９Å）は、エッチバックによりオフセット・スペーサ２４の形を作るためにＲＩＥ処理によって形成されたものである。残念なことに、シリコン半導体基板１１の表面もまた過度にエッチングされている。シリコン基板１１の凹部４０の４９Åという深さ４３は過大であることが分かっており、これは、現在製造されているスケールのデバイスにおいて、オーバーラップ容量（Ｃｏｖ）およびデバイス性能の低下で問題を起こしている。
図１８は、図１７のＭＯＳＦＥＴ構造８（７．００ｎｍスケールで示した高倍率ＴＥＭ画像）を示す。シリコン基板１１は、ゲート誘電体膜１２を覆って形成されたポリシリコン・ゲート電極２０を含むゲート電極スタック２３を支持し、オフセット・スペーサ２４（厚み３５Å）およびＲＩＥ残膜４２がシリコン基板１１の表面上にある。オフセット・スペーサ２４の形を作るために用いられたＲＩＥプロセスによるシリコン基板１１表面の凹部４０も見られる。底部ではオフセット・スペーサの厚みが２９Åであることが示されており、その上方にある点では厚みは３５Åである。シリコンの凹部４０は約４９Åの深さを有することが示されている。残膜４２は約２６Åの厚みを有することが図示されている。ゲート酸化膜の厚みは約３６Åであることが示されている。
デバイスのオーバーラップ容量Ｃｏｖは非常に影響を受けやすく、ゲート電極スタック２３の縁部におけるシリコン基板１１表面の凹部４０の深さの関数として変動する。Ｃｏｖの変動の程度は、過去数世代にわたるＭＯＳＦＥＴデバイスのスケールの縮小に関する主要な技術的課題であったが、デバイス・フィーチャがさらに一層小さな寸法へと縮小するに連れてより深刻になりつつある。さらに、このレベルの凹部は、デバイス性能の望ましくない低下を引き起こす恐れがある。
Ahmadの"Fabrication of IntegratedDevices Using Nitrogen Implantation"という名称のU.S. Patent No. 6,037,639には、窒素をＣＭＯＳデバイスの基板に注入するプロセスを用いて、ＭＯＳＦＥＴデバイスのゲート酸化膜の縁部に窒化シリコンプラグを形成してこの領域の電界を小さくし、ホット・エレクトロン劣化を抑制することが記載されている。アモルファス化を含む窒素注入ステップが行われ、このステップでは、窒素イオン注入領域が基板に形成され、規則的な基板結晶構造を変え結晶格子を変形させて、これら余分の原子を注入領域に収容する。窒素ドーピングの量は、原子約１×１０１２個から原子約１×１０１５個までの範囲とすることができる。注入エネルギーは非常に高く、約１０ｋｅＶから１００ｋｅＶの範囲である。窒素注入のステップに続いて熱スペーサ成長ステップを行い、今後ソース／ドレイン領域になる場所を覆って、かつトランジスタ・ゲートのサイドウォール上に表面酸化シリコン層を形成する。このステップではポリシリコン・ゲートの側部に垂直なサイドウォール絶縁スペーサを形成するが、これにより窒素注入領域の注入損傷も修復され、各トランジスタ・ポリシリコン・ゲートの両方の低縁部の下方にわずかにバーズ・ビーク構造が生成する。その形から、この構造はゲート・バーズ・ビーク（ＧＢＢ）と呼ばれる。ここでは、ゲート・ポリシリコン低縁部のゲート酸化膜の厚みが増しており、ゲート構造の縁部または角部の電界効果強度を軽減している。スペーサ成長は熱酸化を含み、酸化物からなるスペーサを形成する。酸化の好ましいパラメータとしては、約７００℃から１，１００℃の範囲に、より好ましくは約８５０℃から９５０℃の範囲に、特に好ましくは約９０７℃に、この構造を加熱することが含まれる。酸化の長さは、約５分から約１時間の範囲、より好ましくは約１０分から約２０分、特に好ましくは約１５分とすることができる。乾燥酸素雰囲気が好ましい。あるいは、スペーサ成長は窒化物生成ステップを含む。Ａｈｍａｄにおいては、スペーサ成長ステップは、通常のドーピング後の熱駆動ステップのような加熱ステップである。基板の酸化が、窒素注入領域から（ならびにゲート・ポリシリコンから）のシリコン原子の上方向移動と消費を引き起こし、注入窒素原子の上方向移動の結果としての窒素注入領域の上方の、半導体の表面に酸化膜を形成する。成長する酸化膜と窒素注入領域の窒素濃度の差が、反応の推進力である。注入窒素原子は、基板表面の成長する酸化膜に移動し、成長する酸化膜と基板表面の間に窒化シリコン膜が形成される。当技術分野で周知のように、窒化シリコンは誘電率が高く、特に酸化シリコンより高く、ゲート縁部でのホット・キャリア注入に対する効果的な障壁または保護膜である。さもないとＵＬＳＩデバイスに存在する高電界によりホット・キャリア注入が引き起こされる。特に、窒化シリコン膜はまた、酸化中の原子の移動性により、少なくとも部分的にゲート・ポリシリコンの下のＧＢＢの領域にまで横方向に延在し、少なくとも部分的にゲート角部の下に重なる窒化物の縁部を形成する。窒化物の縁部が図示のように酸化物／基板界面のみを形成してもよく、成長する酸化物を通ってゲート・ポリシリコンまで窒素原子が拡散してもよい。この横方向に成長した窒化物の縁部は、隣接するソース／ドレイン領域からポリシリコン・ゲートの低縁部を効果的に分離することにより、ゲート・ポリ１１２への高電界誘起電流の漏洩を効果的に最小化する。上述したように、従来技術の出願においては、通常の酸化物スペーサの堆積およびその後の熱処理により、窒化物の形成が、堆積したサイドウォール・スペーサの下の領域に限定される傾向がある。
Ibokらの"Non-Uniform Gate Doping forReduced Overlap Capacitance"という名称のU.S. Patent No. 6,229,198には、ドレイン側からソース側へ向かって増加する不均一な不純物分布を有するゲート電極を含むトランジスタが記載されている。これにより、ゲート電極とドレイン領域の間のオーバーラップ容量が低下する。さらに、チャネル領域の横方向電界は、ゲート電極全体にゲート不純物原子を均一に配置することにより維持される。
Panらの"Transistors with Low OverlapCapacitance"という名称のU.S. Patent No. 6,297,106には、集積回路デバイスの製造、ならびにディープ・サブミクロンＣＭＯＳデバイスのゲートからドレインおよびゲートからソースへのオーバーラップ容量を低下させてデバイスの切り換え時間を減少する方法が記載されている。この方法は、ソースとドレインの間のより中心に配置されたゲート領域に対して、ゲートからドレインおよびゲートからソースへのオーバーラップ領域において誘電率Ｋが低くなるように、ゲート絶縁膜を設計することによるものである。
Gambinoらの"Low-K Gate Spacers ByFluorine Implantation"という名称のU.S. Patent No. 6,720,213には、フッ素注入によって生成した低Ｋ誘電体酸化物ゲート・サイドウォール・スペーサを有するＭＯＳＦＥＴデバイス、ならびにその製造方法が記載されている。この方法は、ゲート酸化物サイドウォール・スペーサにフッ素を注入することによるものであり、窒化酸化物ＮＯなどの高度複合ゲート誘電体、およびゲート・サイドウォール誘電体の特性を変えるためにフッ素が用いられる。これによりフッ素の低Ｋ特性を用いて寄生容量の低いＭＯＳＦＥＴが開発される。
Igarashiの"Semiconductor Device andMethod of Manufacturing the Same"という名称のU.S. Patent No. 6,838,777には、半導体基板上に形成されたゲート電極であって、それらの間にゲート絶縁膜が挿入されているゲート電極が記載されている。オフセット・スペーサが、ゲート絶縁膜とゲート電極それぞれの向かい合った面に形成されている。拡散層が、それぞれのゲート電極直下の半導体基板の一部の向かい合った側部の半導体基板にイオン注入によって形成されている。ゲート電極には、長方形の断面を有するゲート電極、上に向かって先細になったゲート電極、および下に向かって先細になったゲート電極など、様々な形状がある。
Rainer E Gehresの"Method of MakingField Effect Transistors Having Self-Aligned Source and Drain Regions UsingIndependently Controlled Spacer Widths"という名称のU.S. Patent Application2005/0145942には、集積回路のＦＥＴのゲートとそのソース／ドレイン領域の間の間隔を画定する方法が記載されている。この間隔は、第１のＦＥＴと第２のＦＥＴの間の幅が異なる。この方法は、基板を覆って集積回路のゲート・スタックを形成するステップと、ゲート・スタック・サイドウォール上に第１のスペーサを形成するステップとを含む。次いで、第１のスペーサを覆って第２のスペーサを形成する。次に、前記ゲート・スタックの内の第１のゲート・スタックの第２のスペーサと位置を合わせて、第１のＦＥＴのソース／ドレイン領域を形成する。次に、ゲート・スタックの第１のスペーサから第２のスペーサを除去する。次いで、第２のゲート・スタックの第１のスペーサを実質的に垂直に異方性エッチングして第１のスペーサの水平延出部分を除去し、エッチングの後に残存している第１のゲート・スタックの第１のスペーサの部分と位置を合わせて、第２のＦＥＴのソースとドレイン領域を形成する。
U.S. Patent No. 6,037,639
U.S. Patent No. 6,229,198
U.S. Patent No. 6,297,106
U.S. Patent No. 6,720,213
U.S. Patent No. 6,838,777
U.S. Patent Application 2005/0145942
ゲート導体のポリシリコン・サイドウォールを酸化する場合、シリコン表面への窒素注入を行ってその表面の酸化を抑制するのに対して、Ａｈｍａｄはシリコン表面を覆って意図的に酸化物層を形成しているという点で、本発明はＡｈｍａｄのプロセスと異なる。
第２に、実質的により低いエネルギーで窒素注入を行い、意図的にゲート電極のポリシリコン・サイドウォールのドーピングを回避している。このようにして、本発明のプロセスでは、結晶シリコン表面から酸化物を除去する異方性エッチングのステップを必要とせずに、ゲート電極スタックのサイドウォール上にオフセット・スペーサが形成される。
第３に、この窒素注入ではアモルファス・シリコンが形成されないのに対して、Ａｈｍａｄではアモルファス・シリコンが形成され、窒素注入シリコン領域のシリコンの結合が変形する。
第４に、窒素注入領域の表面上に窒化シリコン層が形成されないのに対して、Ａｈｍａｄでは、窒素注入領域とその上の酸化シリコン層との間に窒化シリコン層が形成される。
窒素注入の典型的な条件は、約５ｋｅＶ（２ｋｅＶから１０ｋｅＶの範囲）という低いエネルギー、および約２×１０１４／ｃｍ２（５×１０１３／ｃｍ２から１×１０１５／ｃｍ２の範囲）の用量で行われる。通常、化学種は２窒素原子(diatomicnitrogen、窒素分子を含む)である。
酸化は、炉内で、約８００℃（７００℃から１０００℃の範囲）で、約１０分間（５から３０分間）行われる。
プロセス条件は、半導体基板の窒素から窒化シリコンが形成されないように選択された。
本発明の主要な特徴は、半導体基板の表面における酸化シリコンの成長を遅らせることを目的とする注入ステップを用いて、ゲート電極のポリシリコンのサイドウォールに窒素が注入されず半導体基板の表面に窒素が注入されるように、２窒素原子または窒素原子をまっすぐ垂直に注入することである。本発明の方法に従って用いられる処理条件に関して上述したように、窒化シリコンは半導体基板には形成されない。
オフセット・スペーサの形成は、従来から、酸化物を堆積または成長させることあるいはその両方を行った後異方性エッチングを用いてＰＣサイドウォール上にのみ酸化物を残す（すなわち、水平表面からこれを除去する）ことによって行われる。この手法には、ＲＩＥオーバーエッチングからの結晶シリコン表面の凹みによるプロセス変動が非常に大きいという難点がある（以下のＴＥＭを参照されたい）。デバイスのＣｏｖ（オーバーラップ容量）はこの変動の影響を非常に受けやすい。このＣｏｖ変動は、過去数世代にわたる主要な技術的課題であったが、寸法が縮小するに連れてより深刻になりつつあり、デバイス劣化の一因となっている。
一方、異方性エッチングのプロセスをスキップすることには、半導体基板の表面上に形成された厚い酸化シリコンが、半導体基板へのエクステンション領域の形成およびハロ領域の形成時に、そこを通るドーパントの注入を妨げ望ましくないデバイス劣化を引き起こす恐れがあるという欠点がある。
本発明は、酸化の前にシリコン基板内に窒素を垂直に注入することによってオフセット・スペーサを形成することにより、このシリコン凹部の問題を解消する。注入された窒素は、水平表面上に酸化物が形成されることを抑制する役割を果たす。これにより、酸化物は、エクステンション・インプラントをオフセットするために必要となるゲート・サイドウォール上に優先的に成長し、このインプラントを受入れる水平シリコン表面にはあまり成長しない。
本発明によれば、以下のステップを含む集積回路デバイスの形成方法が提供される。半導体基板の一部を覆ってゲート電極スタックを形成する。前記ゲート電極スタックは、ゲート誘電体膜と、前記ゲート誘電体膜の上に重なるゲート電極とを含む。前記ゲート電極スタックを除く前記基板内に窒素を注入して、前記基板に窒素注入層を形成する。前記ゲート電極スタックの前記サイドウォール上に、前記窒素注入層の一部を覆ってオフセット・スペーサを形成する。好ましくは、第１レベルのドーパントを注入して、前記オフセット・スペーサを除く前記基板にソース／ドレイン・エクステンション領域を形成する。前記オフセット・スペーサの外面上に、前記窒素注入層の別の部分を覆ってサイドウォール・スペーサを形成する。より高いレベルのドーパントを注入して、前記サイドウォール・スペーサを除く前記基板にソース／ドレイン領域を形成する。好ましくは、前記オフセット・スペーサは酸化シリコンからなり、前記サイドウォール・スペーサは窒化シリコンからなる。前記オフセット・スペーサ層は、炉内で、約７００℃から約１０００℃の範囲で、約５分から約３０分の範囲の時間で形成されることが好ましい。好ましくは、前記窒素の注入は、窒素原子または２窒素原子あるいはその両方の形態の窒素を用いて行われ、前記ゲート電極スタックを除く前記基板内に注入される。２窒素原子の場合は、エネルギーは約２ｋｅＶから約１０ｋｅＶの範囲が望ましく、用量は約５×１０１３／ｃｍ２から約１×１０１５／ｃｍ２の範囲が望ましい。窒素原子の場合は、エネルギーは約１ｋｅＶから約５ｋｅＶの範囲が望ましく、用量は約１×１０１４／ｃｍ２から約２×１０１５／ｃｍ２の範囲が望ましい。
さらに本発明によれば、以下のステップを含む集積回路デバイスの形成方法が提供される。ゲート誘電体膜と、前記ゲート誘電体膜の上に重なるゲート電極とを含むゲート電極スタックを、半導体基板の一部を覆って形成する。窒素原子または窒素分子あるいはその両方の形態の窒素を、前記ゲート電極スタックを除く前記基板内に注入する。２窒素原子の場合は、最大エネルギーは１０ｋｅＶ以下、約２ｋｅＶから約１０ｋｅＶの範囲が望ましく、用量は約５×１０１３／ｃｍ２から約１×１０１５／ｃｍ２の範囲が望ましい。窒素原子の場合は、最大エネルギーは５ｋｅＶ以下、約１ｋｅＶから約５ｋｅＶの範囲が望ましく、用量は約１×１０１４／ｃｍ２から約２×１０１５／ｃｍ２の範囲が望ましい。好ましくは、前記ゲート電極スタックのサイドウォール上にオフセット・スペーサを形成する。これは、好ましくは、炉内で、約７００℃から約１０００℃の範囲で、約５分から約３０分の範囲の時間で行われる酸化によって形成される。好ましくは、第１レベルのドーパントを注入して、前記オフセット・スペーサを除く前記基板にソース／ドレイン・エクステンション領域を形成する。好ましくは、前記オフセット・スペーサの外面上に、前記窒素注入層の別の部分を覆ってサイドウォール・スペーサを形成し、より高いレベルのドーパントを注入して、前記サイドウォール・スペーサを除く前記基板にソース／ドレイン領域を形成する。好ましくは、前記オフセット・スペーサは酸化シリコンから形成される。好ましくは、前記サイドウォール・スペーサは窒化シリコンから形成される。
本発明のさらに別の態様によれば、集積回路が半導体基板上に形成される。ゲート誘電体膜およびゲート電極を含むゲート電極スタックが、前記半導体基板の一部を覆って延在している。前記ゲート電極スタックはサイドウォールを有する。前記ゲート電極スタックを除く前記半導体基板の層に、前記ゲート電極スタックを除いて窒素が注入されている。オフセット・スペーサが、前記サイドウォール上に形成されている。ソース／ドレイン・エクステンション領域が、前記オフセット・スペーサを除く前記半導体基板に形成されている。サイドウォール・スペーサが、前記サイドウォールに沿って前記オフセット・スペーサを覆って形成されている。ソース／ドレイン領域が、前記サイドウォール・スペーサを除く前記半導体基板に形成されている。好ましくは、前記オフセット・スペーサは酸化シリコンから形成される。好ましくは、前記サイドウォール・スペーサは窒化シリコンから形成される。
本発明ならびにその目的および特徴は、図面とともに読めば、以下の詳細な説明および頭記の特許請求の範囲から容易に明らかとなろう。
本発明の上記およびその他の態様ならびに利点を、添付図面を参照して以下に説明し記述する。
図１〜図１５は、本発明の方法に従ってＭＯＳＦＥＴデバイス１０を形成するプロセスを示す図である。図１６は、図１〜図１５で示した本発明の方法によるＭＯＳＦＥＴデバイス１０の製造方法のフローチャートである。
Ａ．半導体基板に形成されたＳＴＩトレンチにＳＴＩ誘電体領域を形成する
図１は、シャロー・トレンチ１３Ｔが形成されている上面を有する半導体基板１１を含む、製造初期段階のデバイス１０の略断面図である。シャロー・トレンチ１３Ｔには誘電体材料が充填され、シャロー・トレンチ・アイソレーション（ＳＴＩ）誘電体領域１３を形成している。基板１１のＳＴＩ誘電体領域１３は、図１６のステップＡに従って形成される。ＳＴＩ誘電体領域１３は、当分野の技術者がよく理解しているように、半導体基板１１の左側のＰＦＥＴ領域の上部を、半導体基板１１の右側のＮＦＥＴ領域の上部から分離している。
図１は、シャロー・トレンチ１３Ｔが形成されている上面を有する半導体基板１１を含む、製造初期段階のデバイス１０の略断面図である。シャロー・トレンチ１３Ｔには誘電体材料が充填され、シャロー・トレンチ・アイソレーション（ＳＴＩ）誘電体領域１３を形成している。基板１１のＳＴＩ誘電体領域１３は、図１６のステップＡに従って形成される。ＳＴＩ誘電体領域１３は、当分野の技術者がよく理解しているように、半導体基板１１の左側のＰＦＥＴ領域の上部を、半導体基板１１の右側のＮＦＥＴ領域の上部から分離している。
基板１１としては、バルク・シリコン（Ｓｉ）、シリコン・オン・インシュレータ（ＳＯＩ）、バルク・ゲルマニウム（Ｇｅ）、Ｓｉ／ＳｉＧｅ二重層、Ｓｉ／ＳｉＧｅオン・インシュレータが挙げられる。また、デバイス構造１０は、ＦｉｎＦＥＴデバイス分野の技術者がよく理解しているように、ＦｉｎＦＥＴデバイスなどの３ＤＦＥＴの形になるように改変することもできる。
Ｂ．半導体構造のＰＦＥＴ領域をドーピングする
図１６のステップＢに明記したように、次のステップは、基板１１のＰＦＥＴ領域をドーピングすることである。図２は、図１６のステップＢを実行中の図１のデバイス１０を示す。このステップでは、第１の一時的フォト（好ましくはフォトレジストＰＲ）マスク１４Ｍを、ＳＴＩ誘電体領域１３の右側のＮＦＥＴ領域の上に形成し、少なくともその表面の一部を覆う。図示のように、マスク１４Ｍを所定の位置に置いた状態でＳＴＩ誘電体領域１３の左側のＰＦＥＴ領域をＮ型ドーパント・イオン１４Ｉでドーピングし、これによりＳＴＩ誘電体領域１３の左側にＮ−ＳＵＢ領域１４を形成する。好ましくは、Ｎ−ＳＵＢ領域１４は基板１１に形成されたＮ型ウェルを含む。次いで、マスク１４ＭをはがしてＮＦＥＴ領域の上面を露出させる。
図１６のステップＢに明記したように、次のステップは、基板１１のＰＦＥＴ領域をドーピングすることである。図２は、図１６のステップＢを実行中の図１のデバイス１０を示す。このステップでは、第１の一時的フォト（好ましくはフォトレジストＰＲ）マスク１４Ｍを、ＳＴＩ誘電体領域１３の右側のＮＦＥＴ領域の上に形成し、少なくともその表面の一部を覆う。図示のように、マスク１４Ｍを所定の位置に置いた状態でＳＴＩ誘電体領域１３の左側のＰＦＥＴ領域をＮ型ドーパント・イオン１４Ｉでドーピングし、これによりＳＴＩ誘電体領域１３の左側にＮ−ＳＵＢ領域１４を形成する。好ましくは、Ｎ−ＳＵＢ領域１４は基板１１に形成されたＮ型ウェルを含む。次いで、マスク１４ＭをはがしてＮＦＥＴ領域の上面を露出させる。
Ｃ．半導体構造のＮＦＥＴ領域をドーピングする
図１６のステップＣに明記したように、次のステップは、基板１１のＮＦＥＴ領域をドーピングすることである。図３は、図１６のステップＣを実行中の図２のデバイス１０を示す。このステップでは、第２の一時的フォト（好ましくはフォトレジストＰＲ）マスク１５Ｍを、ＳＴＩ誘電体領域１３の左側のＰＦＥＴ領域の上に形成し、少なくともその表面の一部を覆う。図示のように、マスク１５Ｍを所定の位置に置いた状態でデバイス１０の右側のＮＦＥＴ領域をＰ型ドーパント・イオン１５Ｉでドーピングし、これによりシャロー・トレンチ１３Ｔの右側にＰ−ＳＵＢ領域１５を形成する。次いで、マスク１５ＭをはがしてＰＦＥＴ領域のＮ−ＳＵＢ領域１４の上面を露出させる。
図１６のステップＣに明記したように、次のステップは、基板１１のＮＦＥＴ領域をドーピングすることである。図３は、図１６のステップＣを実行中の図２のデバイス１０を示す。このステップでは、第２の一時的フォト（好ましくはフォトレジストＰＲ）マスク１５Ｍを、ＳＴＩ誘電体領域１３の左側のＰＦＥＴ領域の上に形成し、少なくともその表面の一部を覆う。図示のように、マスク１５Ｍを所定の位置に置いた状態でデバイス１０の右側のＮＦＥＴ領域をＰ型ドーパント・イオン１５Ｉでドーピングし、これによりシャロー・トレンチ１３Ｔの右側にＰ−ＳＵＢ領域１５を形成する。次いで、マスク１５ＭをはがしてＰＦＥＴ領域のＮ−ＳＵＢ領域１４の上面を露出させる。
図２および図３で示したドーピングのプロセスにおいて、ドーパント濃度は、ドーパント原子約１×１０１７から約１×１０１８個が好ましいが、これは必須ではない。好ましくは、通常、ドーパント原子約１×１０１９個までの極めて局在化したハロ・ドーピングが用いられる。当分野の技術者はよく理解しているように、通常用いられるパッド酸化膜は、説明の便宜上、かつ本発明をより簡潔に説明するために図示されていない。
Ｄ．ＳＴＩ誘電体を含む基板を覆ってブランケット・ゲート誘電体膜を形成する
図４は、図１６におけるステップＤの後の図３のデバイス１０を示す。このステップでは、ブランケット・ゲート誘電体薄膜１２が形成され、基板１１とＳＴＩ誘電体領域１３を覆う。ゲート誘電体膜１２は、通常約０．８ｎｍから約１０ｎｍの厚みであり、好ましくは、熱酸化法または化学堆積法などの方法によって堆積される。好ましくは、ゲート誘電体膜１２は、酸化シリコン、酸窒化シリコン、酸化ハフニウム、ケイ酸ハフニウム、酸化アルミニウム、ケイ酸アルミニウム、窒化シリコン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、ケイ酸タンタルからなる群から選択される材料からなる。類似の特性を有する材料を使用することができる。
図４は、図１６におけるステップＤの後の図３のデバイス１０を示す。このステップでは、ブランケット・ゲート誘電体薄膜１２が形成され、基板１１とＳＴＩ誘電体領域１３を覆う。ゲート誘電体膜１２は、通常約０．８ｎｍから約１０ｎｍの厚みであり、好ましくは、熱酸化法または化学堆積法などの方法によって堆積される。好ましくは、ゲート誘電体膜１２は、酸化シリコン、酸窒化シリコン、酸化ハフニウム、ケイ酸ハフニウム、酸化アルミニウム、ケイ酸アルミニウム、窒化シリコン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、ケイ酸タンタルからなる群から選択される材料からなる。類似の特性を有する材料を使用することができる。
Ｅ．ブランケット・ゲート電極層を堆積する
図５は、図１６におけるステップＥの後の図４のデバイス１０を示す。このステップでは、ゲート誘電体膜１２の上にゲート電極層２０を堆積する。ゲート電極層２０はポリシリコンから構成することが好ましいが、アモルファス・シリコン、あるいは、タングステン、タングステン・シリサイド、またはニッケル・シリサイドなどの金属または金属シリサイドから構成してもよい。ゲート電極層２０がポリシリコンからなる場合、その厚みは通常約５０ｎｍから約２００ｎｍであることが好ましく、ポリシリコンは低圧化学気相成長（ＬＰＣＶＤ）法または常圧化学気相成長などのプロセスによって堆積される。ゲート電極２０がアモルファス・シリコン（ａ−Ｓｉ）膜１６からなる場合、その厚みは通常約５０ｎｍから約２００ｎｍであることが好ましく、アモルファス・シリコン膜は低圧化学気相成長（ＬＰＣＶＤ）法または常圧化学気相成長（ＡＰＣＶＤ）法などのプロセスによって堆積される。アモルファス・シリコン（ａ−Ｓｉ）薄膜２０を堆積するには、プロセスは、シラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）などの代表的な前駆体で開始することができる。アモルファス・シリコン（ａ−Ｓｉ）薄膜１６は、ＬＰＣＶＤを用いて、約４９０℃から５４０℃の範囲の温度、かつ約０．０５トルから５０トルの範囲の圧力で、ＳｉＨ４の流量を約１００ｓｌｍから１５００ｓｌｍの範囲として堆積することが好ましい。
図５は、図１６におけるステップＥの後の図４のデバイス１０を示す。このステップでは、ゲート誘電体膜１２の上にゲート電極層２０を堆積する。ゲート電極層２０はポリシリコンから構成することが好ましいが、アモルファス・シリコン、あるいは、タングステン、タングステン・シリサイド、またはニッケル・シリサイドなどの金属または金属シリサイドから構成してもよい。ゲート電極層２０がポリシリコンからなる場合、その厚みは通常約５０ｎｍから約２００ｎｍであることが好ましく、ポリシリコンは低圧化学気相成長（ＬＰＣＶＤ）法または常圧化学気相成長などのプロセスによって堆積される。ゲート電極２０がアモルファス・シリコン（ａ−Ｓｉ）膜１６からなる場合、その厚みは通常約５０ｎｍから約２００ｎｍであることが好ましく、アモルファス・シリコン膜は低圧化学気相成長（ＬＰＣＶＤ）法または常圧化学気相成長（ＡＰＣＶＤ）法などのプロセスによって堆積される。アモルファス・シリコン（ａ−Ｓｉ）薄膜２０を堆積するには、プロセスは、シラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）などの代表的な前駆体で開始することができる。アモルファス・シリコン（ａ−Ｓｉ）薄膜１６は、ＬＰＣＶＤを用いて、約４９０℃から５４０℃の範囲の温度、かつ約０．０５トルから５０トルの範囲の圧力で、ＳｉＨ４の流量を約１００ｓｌｍから１５００ｓｌｍの範囲として堆積することが好ましい。
Ｆ．ＰＦＥＴ領域のゲート電極層をドーピングする
図６は、図１６におけるステップＦを実行後の図５のデバイス１０を示す。このステップでは、基板１１の左側のＰＦＥＴ領域を覆うゲート電極層２０のＰ型ドープＰＦＥＴ領域２０Ａを形成する。図６は、図１６におけるステップＦを実行中の図５のデバイス１０を示す。このステップでは、第３の一時的フォト（好ましくはフォトレジストＰＲ）マスク２７Ｐが、ＮＦＥＴ領域上方のゲート電極層２０の右側を覆って形成されている。図示のように、ＳＴＩ誘電体領域１３の左側のＰＦＥＴ領域上方のゲート電極層２０の部分は、Ｐ型ドーパント・イオン２１Ｐでドーピングされている。これによりＳＴＩ誘電体領域１３の左側にＰ型ドープ・ポリシリコンのゲート電極領域２０Ａが形成される。次いで、マスク２７Ｐを剥ぎ取って、デバイス１０の右側のドーピングされていないポリシリコンのゲート電極領域２０Ｂを露出させる。
図６は、図１６におけるステップＦを実行後の図５のデバイス１０を示す。このステップでは、基板１１の左側のＰＦＥＴ領域を覆うゲート電極層２０のＰ型ドープＰＦＥＴ領域２０Ａを形成する。図６は、図１６におけるステップＦを実行中の図５のデバイス１０を示す。このステップでは、第３の一時的フォト（好ましくはフォトレジストＰＲ）マスク２７Ｐが、ＮＦＥＴ領域上方のゲート電極層２０の右側を覆って形成されている。図示のように、ＳＴＩ誘電体領域１３の左側のＰＦＥＴ領域上方のゲート電極層２０の部分は、Ｐ型ドーパント・イオン２１Ｐでドーピングされている。これによりＳＴＩ誘電体領域１３の左側にＰ型ドープ・ポリシリコンのゲート電極領域２０Ａが形成される。次いで、マスク２７Ｐを剥ぎ取って、デバイス１０の右側のドーピングされていないポリシリコンのゲート電極領域２０Ｂを露出させる。
Ｇ．ＮＦＥＴ領域のゲート電極層をドーピングする
図７は、図１６におけるステップＧを実行後の図６のデバイス１０を示す。このステップでは、基板１１の右側のＮＦＥＴ領域を覆うゲート電極層２０のＮ型ドープＮＦＥＴゲート電極領域２０Ｂを形成する。図７は、図１６におけるステップＧを実行中の図６のデバイス１０を示す。このステップでは、第４の一時的フォト（好ましくはフォトレジストＰＲ）マスク２７Ｎが、ＰＦＥＴ領域上方のゲート電極層２０の左側を覆って形成されている。図示のように、ＳＴＩ誘電体領域１３の右側のＮＦＥＴ領域上方のゲート電極層２０の部分は、Ｎ型ドーパント・イオン２１Ｎでドーピングされている。これによりＳＴＩ誘電体領域１３の右側にＮ型ドープ・ポリシリコンのゲート電極領域２０Ｂが形成される。次いで、マスク２７Ｎを剥ぎ取って、デバイス１０の左側のＰ型ドープ・ポリシリコンのゲート電極領域２０Ａを露出させる。
図７は、図１６におけるステップＧを実行後の図６のデバイス１０を示す。このステップでは、基板１１の右側のＮＦＥＴ領域を覆うゲート電極層２０のＮ型ドープＮＦＥＴゲート電極領域２０Ｂを形成する。図７は、図１６におけるステップＧを実行中の図６のデバイス１０を示す。このステップでは、第４の一時的フォト（好ましくはフォトレジストＰＲ）マスク２７Ｎが、ＰＦＥＴ領域上方のゲート電極層２０の左側を覆って形成されている。図示のように、ＳＴＩ誘電体領域１３の右側のＮＦＥＴ領域上方のゲート電極層２０の部分は、Ｎ型ドーパント・イオン２１Ｎでドーピングされている。これによりＳＴＩ誘電体領域１３の右側にＮ型ドープ・ポリシリコンのゲート電極領域２０Ｂが形成される。次いで、マスク２７Ｎを剥ぎ取って、デバイス１０の左側のＰ型ドープ・ポリシリコンのゲート電極領域２０Ａを露出させる。
Ｈ．ＰＦＥＴおよびＮＦＥＴゲート電極領域を覆ってゲート電極マスクを形成する
図８は、図１６におけるステップＧの後の図７のデバイス１０を示す。このステップでは、ＰＦＥＴ領域のＮ−ＳＵＢ領域１４の中央部を覆って配置されたゲート電極マスク２６Ｐ、ならびにＮＦＥＴ領域のＰ−ＳＵＢ領域１５の中央部を覆って配置された同様のゲート電極マスク２６Ｎが形成される。
図８は、図１６におけるステップＧの後の図７のデバイス１０を示す。このステップでは、ＰＦＥＴ領域のＮ−ＳＵＢ領域１４の中央部を覆って配置されたゲート電極マスク２６Ｐ、ならびにＮＦＥＴ領域のＰ−ＳＵＢ領域１５の中央部を覆って配置された同様のゲート電極マスク２６Ｎが形成される。
Ｉ．ドープ・ポリシリコンとゲート誘電体の異方性エッチングを行ってゲート電極スタックを形成する
図９は、図１６におけるステップＩの後の図８のデバイス１０を示す。このステップでは、ドープ・ポリシリコン層２０を異方性エッチングして、マスク２６Ｐ／２６Ｎを除いて、ゲート電極領域２０Ａ／２０Ｂ（Ｐ型ドープ・ポリシリコンのゲート電極領域２０ＡおよびＮＦＥＴゲート電極領域２０Ｂ）ならびにゲート誘電体膜１２から形成されたゲート誘電体領域１２を形成し、Ｎ−ＳＵＢ領域１４の上にゲート電極スタック２３Ｐを、Ｐ−ＳＵＢ領域１５の上にゲート電極スタック２３Ｎを形成する。ゲート電極スタック２３Ｐ／２３Ｎは、ドープ・ポリシリコン領域２０Ａ／２０Ｂの垂直に延出している側部およびゲート誘電体領域１２の垂直に延出している側部に、露出したサイドウォールＳＷを有する。
図９は、図１６におけるステップＩの後の図８のデバイス１０を示す。このステップでは、ドープ・ポリシリコン層２０を異方性エッチングして、マスク２６Ｐ／２６Ｎを除いて、ゲート電極領域２０Ａ／２０Ｂ（Ｐ型ドープ・ポリシリコンのゲート電極領域２０ＡおよびＮＦＥＴゲート電極領域２０Ｂ）ならびにゲート誘電体膜１２から形成されたゲート誘電体領域１２を形成し、Ｎ−ＳＵＢ領域１４の上にゲート電極スタック２３Ｐを、Ｐ−ＳＵＢ領域１５の上にゲート電極スタック２３Ｎを形成する。ゲート電極スタック２３Ｐ／２３Ｎは、ドープ・ポリシリコン領域２０Ａ／２０Ｂの垂直に延出している側部およびゲート誘電体領域１２の垂直に延出している側部に、露出したサイドウォールＳＷを有する。
Ｊ．２窒素原子または窒素原子あるいはその両方を、ゲート電極スタックを除いた半導体基板表面に注入する
図１０は、図１６におけるステップＪを実行中の図９のデバイス１０を示す。このステップでは、窒素分子（Ｎ２）または窒素原子あるいはその両方２２Ｎを、ゲート電極スタック２３Ｐ／２３Ｎを除くＮ−ＳＵＢ領域１４およびＰ−ＳＵＢ領域１５を含む基板１１の上面に注入して、Ｎ−ＳＵＢ領域１４とＰ−ＳＵＢ領域１５両方の上面に薄い窒素注入領域２２を形成する。上記の窒素分子または窒素原子あるいはその両方２２Ｎは、Ｎ−ＳＵＢ領域１４とＰ−ＳＵＢ領域１５両方の露出した上面を含めて、半導体基板１１の露出した水平面、すなわち上面に酸化物が形成されるのを抑制する目的でイオン注入される。このステップで注入される窒素の化学種は、通常、２窒素原子または窒素原子あるいはその両方である。すなわち、窒素の注入は、窒素原子または２窒素原子あるいはその両方の形態の窒素を用いて行い、前記ゲート電極スタック２３Ｐ／２３Ｎを除く基板１１に注入される。窒素注入の典型的な条件は、約２ｋｅＶから約１０ｋｅＶの範囲の低エネルギーで行われる。２窒素原子の場合は、その用量は約５×１０１３／ｃｍ２から約１×１０１５／ｃｍ２の範囲であり、好ましくは約２×１０１４／ｃｍ２である。窒素原子の場合は、そのエネルギーは約１ｋｅＶから約５ｋｅＶであり、その用量は約１×１０１４／ｃｍ２から約２×１０１５／ｃｍ２の範囲である。
図１０は、図１６におけるステップＪを実行中の図９のデバイス１０を示す。このステップでは、窒素分子（Ｎ２）または窒素原子あるいはその両方２２Ｎを、ゲート電極スタック２３Ｐ／２３Ｎを除くＮ−ＳＵＢ領域１４およびＰ−ＳＵＢ領域１５を含む基板１１の上面に注入して、Ｎ−ＳＵＢ領域１４とＰ−ＳＵＢ領域１５両方の上面に薄い窒素注入領域２２を形成する。上記の窒素分子または窒素原子あるいはその両方２２Ｎは、Ｎ−ＳＵＢ領域１４とＰ−ＳＵＢ領域１５両方の露出した上面を含めて、半導体基板１１の露出した水平面、すなわち上面に酸化物が形成されるのを抑制する目的でイオン注入される。このステップで注入される窒素の化学種は、通常、２窒素原子または窒素原子あるいはその両方である。すなわち、窒素の注入は、窒素原子または２窒素原子あるいはその両方の形態の窒素を用いて行い、前記ゲート電極スタック２３Ｐ／２３Ｎを除く基板１１に注入される。窒素注入の典型的な条件は、約２ｋｅＶから約１０ｋｅＶの範囲の低エネルギーで行われる。２窒素原子の場合は、その用量は約５×１０１３／ｃｍ２から約１×１０１５／ｃｍ２の範囲であり、好ましくは約２×１０１４／ｃｍ２である。窒素原子の場合は、そのエネルギーは約１ｋｅＶから約５ｋｅＶであり、その用量は約１×１０１４／ｃｍ２から約２×１０１５／ｃｍ２の範囲である。
Ｋ．マスクを剥ぎ取った後、酸化によりゲート電極サイドウォール上に酸化シリコンのオフセット・スペーサを形成する
図１１は、図１６におけるステップＫの後の図１０のデバイス１０を示す。このステップでは、ゲート電極スタック２３Ｐ／２３Ｎの上面からマスク２６Ｐ／２６Ｎを剥ぎ取った後、酸化シリコン（例えば、二酸化シリコン）からなるオフセット・スペーサ２４を形成する。このオフセット・スペーサ２４は、半導体基板１１の一部の上方、ゲート電極スタック２３Ｐ／２３Ｎの垂直に延在するサイドウォールＳＷ上に、ゲート電極スタックを酸化してオフセット・スペーサを形成する通常の方法に従って酸化することによって形成される。窒素注入領域２２は、半導体基板１１のＮ−ＳＵＢ領域１４およびＰ−ＳＵＢ領域１５両方の上（外部水平）面に酸化シリコンが形成されるのを抑制する役割を果たす。次いで、酸化シリコンは、ゲート電極スタック２３Ｐ／２３ＮのサイドウォールＳＷ上に優先的に成長する。これは、エクステンション・インプラント３１Ｐ／３１Ｎ（図１２に示す）をオフセットさせるのに必要である。サイドウォールＳＷと比べると、エクステンション・インプラント３１Ｐ／３１ＮをステップＬにおいて受入れるＮ−ＳＵＢ領域１４およびＰ−ＳＵＢ領域１５両方の上（外部水平）シリコン面には酸化シリコンの成長は少ない。酸化は、炉内で、約８００℃（７００℃から１０００℃の間）で約１０分間（５から３０分間）行われる。窒素注入によって、水平シリコン面上の酸化シリコンはゲート電極スタックのサイドウォール上の酸化シリコンより著しく薄いので、本プロセスのこの時点において、最少のＤＨＦエッチングにより、ゲート・サイドウォールからの酸化シリコンを完全には除去することなく、この水平部分の酸化シリコンを完全に除去することができる。約２０Åを目標にＤＨＦで酸化物をエッチングすると、図１９／２０に示す寸法に基づくゲート電極スタックのサイドウォール上には約２０Åが残るであろう。本発明による窒素注入方法をさらに最適化することにより、ゲート電極サイドウォール上のオフセット・スペーサの酸化シリコンの厚みと、半導体基板１１の上面の酸化シリコンの厚みの間に、さらに大きな酸化の差を達成することができると思われる。
図１１は、図１６におけるステップＫの後の図１０のデバイス１０を示す。このステップでは、ゲート電極スタック２３Ｐ／２３Ｎの上面からマスク２６Ｐ／２６Ｎを剥ぎ取った後、酸化シリコン（例えば、二酸化シリコン）からなるオフセット・スペーサ２４を形成する。このオフセット・スペーサ２４は、半導体基板１１の一部の上方、ゲート電極スタック２３Ｐ／２３Ｎの垂直に延在するサイドウォールＳＷ上に、ゲート電極スタックを酸化してオフセット・スペーサを形成する通常の方法に従って酸化することによって形成される。窒素注入領域２２は、半導体基板１１のＮ−ＳＵＢ領域１４およびＰ−ＳＵＢ領域１５両方の上（外部水平）面に酸化シリコンが形成されるのを抑制する役割を果たす。次いで、酸化シリコンは、ゲート電極スタック２３Ｐ／２３ＮのサイドウォールＳＷ上に優先的に成長する。これは、エクステンション・インプラント３１Ｐ／３１Ｎ（図１２に示す）をオフセットさせるのに必要である。サイドウォールＳＷと比べると、エクステンション・インプラント３１Ｐ／３１ＮをステップＬにおいて受入れるＮ−ＳＵＢ領域１４およびＰ−ＳＵＢ領域１５両方の上（外部水平）シリコン面には酸化シリコンの成長は少ない。酸化は、炉内で、約８００℃（７００℃から１０００℃の間）で約１０分間（５から３０分間）行われる。窒素注入によって、水平シリコン面上の酸化シリコンはゲート電極スタックのサイドウォール上の酸化シリコンより著しく薄いので、本プロセスのこの時点において、最少のＤＨＦエッチングにより、ゲート・サイドウォールからの酸化シリコンを完全には除去することなく、この水平部分の酸化シリコンを完全に除去することができる。約２０Åを目標にＤＨＦで酸化物をエッチングすると、図１９／２０に示す寸法に基づくゲート電極スタックのサイドウォール上には約２０Åが残るであろう。本発明による窒素注入方法をさらに最適化することにより、ゲート電極サイドウォール上のオフセット・スペーサの酸化シリコンの厚みと、半導体基板１１の上面の酸化シリコンの厚みの間に、さらに大きな酸化の差を達成することができると思われる。
Ｌ．オフセット・スペーサと位置を合わせて、ゲート・スタックに隣接してＳ／Ｄエクステンションを形成する
図１２は、図１６におけるステップＬの後の図１１のデバイス１０を示す。このステップでは、オフセット・スペーサ２４と位置を合わせて、ゲート・スタックに隣接してＳ／Ｄエクステンション３１Ｐ／３１Ｎを形成する。エクステンション３１Ｐ／３１Ｎの形成には、デバイス１０のＰＦＥＴおよびＮＦＥＴ領域を順次マスキングし、Ｐ型ドーパントをＰＦＥＴ領域のＮ−ＳＵＢ１４の表面に注入してＰ型ドープ・エクステンション領域３１Ｐを形成し、Ｎ型ドーパントをＮＦＥＴ領域のＰ−ＳＵＢ１５の表面に注入してＮ型ドープ・エクステンション領域３１Ｎを形成する通常のステップを要する。要約すると、当分野の技術者がよく理解しているように、通常のマスクを形成した後イオン注入ステップを行う。イオン注入はＰＦＥＴおよびＮＦＥＴ領域で順次行われる。
図１２は、図１６におけるステップＬの後の図１１のデバイス１０を示す。このステップでは、オフセット・スペーサ２４と位置を合わせて、ゲート・スタックに隣接してＳ／Ｄエクステンション３１Ｐ／３１Ｎを形成する。エクステンション３１Ｐ／３１Ｎの形成には、デバイス１０のＰＦＥＴおよびＮＦＥＴ領域を順次マスキングし、Ｐ型ドーパントをＰＦＥＴ領域のＮ−ＳＵＢ１４の表面に注入してＰ型ドープ・エクステンション領域３１Ｐを形成し、Ｎ型ドーパントをＮＦＥＴ領域のＰ−ＳＵＢ１５の表面に注入してＮ型ドープ・エクステンション領域３１Ｎを形成する通常のステップを要する。要約すると、当分野の技術者がよく理解しているように、通常のマスクを形成した後イオン注入ステップを行う。イオン注入はＰＦＥＴおよびＮＦＥＴ領域で順次行われる。
Ｍ．デバイスの上面を覆ってブランケット・サイドウォール・スペーサ（窒化シリコン）層を堆積する
図１３は、図１６におけるステップＭの後の図１２のデバイス１０を示す。このステップでは、ゲート電極スタック２３Ｐ／２３Ｎおよびオフセット・スペーサ２４を含めて、デバイス１０の上面を覆ってブランケット窒化シリコン層２８Ｂを堆積する。ブランケット窒化シリコン層２８Ｂは、当分野の技術者に周知の方法を用いて、窒化シリコンＣＶＤ堆積法によって形成されることが好ましい。
図１３は、図１６におけるステップＭの後の図１２のデバイス１０を示す。このステップでは、ゲート電極スタック２３Ｐ／２３Ｎおよびオフセット・スペーサ２４を含めて、デバイス１０の上面を覆ってブランケット窒化シリコン層２８Ｂを堆積する。ブランケット窒化シリコン層２８Ｂは、当分野の技術者に周知の方法を用いて、窒化シリコンＣＶＤ堆積法によって形成されることが好ましい。
Ｎ．サイドウォール・スペーサ（窒化シリコン）層をエッチバックすることによりサイドウォール・スペーサを形成する
図１４は、図１６におけるステップＮの後の図１３のデバイス１０を示す。このステップでは、当分野の技術者に周知の方法を用いて、窒化シリコン層２８Ｂを異方性エッチバックすることにより窒化シリコンなどの誘電体からなるサイドウォール・スペーサ２８を形成する。
図１４は、図１６におけるステップＮの後の図１３のデバイス１０を示す。このステップでは、当分野の技術者に周知の方法を用いて、窒化シリコン層２８Ｂを異方性エッチバックすることにより窒化シリコンなどの誘電体からなるサイドウォール・スペーサ２８を形成する。
Ｏ．サイドウォール・スペーサと位置を合わせて、ゲート・スタックに隣接してソース／ドレイン領域を形成する
図１５は、図１６におけるステップＮの後の図１４のデバイス１０を示す。このステップでは、それぞれサイドウォール・スペーサ２８に位置を合わせて、ゲート・スタック２３Ｐ／２３Ｎに隣接してソース／ドレイン（Ｓ／Ｄ）領域２５Ｐ／２５Ｎを形成する。当分野の技術者がよく理解しているように、Ｓ／Ｄ領域２５Ｐ／２５Ｎの形成には、デバイス１０のＰＦＥＴおよびＮＦＥＴ領域を順次マスキングし、Ｐ型ドーパントをＰＦＥＴ領域のＮ−ＳＵＢ１４の表面に注入してＰ型ドープＳ／Ｄ領域２５Ｐを形成し、Ｎ型ドーパントをＮＦＥＴ領域のＰ−ＳＵＢ１５の表面に注入してＮ型ドープＳ／Ｄ領域２５Ｎを形成する通常のステップを要する。要約すると、当分野の技術者がよく理解しているように、通常のマスクを形成した後イオン注入ステップを行う。イオン注入はＰＦＥＴおよびＮＦＥＴ領域で順次行われる。
図１５は、図１６におけるステップＮの後の図１４のデバイス１０を示す。このステップでは、それぞれサイドウォール・スペーサ２８に位置を合わせて、ゲート・スタック２３Ｐ／２３Ｎに隣接してソース／ドレイン（Ｓ／Ｄ）領域２５Ｐ／２５Ｎを形成する。当分野の技術者がよく理解しているように、Ｓ／Ｄ領域２５Ｐ／２５Ｎの形成には、デバイス１０のＰＦＥＴおよびＮＦＥＴ領域を順次マスキングし、Ｐ型ドーパントをＰＦＥＴ領域のＮ−ＳＵＢ１４の表面に注入してＰ型ドープＳ／Ｄ領域２５Ｐを形成し、Ｎ型ドーパントをＮＦＥＴ領域のＰ−ＳＵＢ１５の表面に注入してＮ型ドープＳ／Ｄ領域２５Ｎを形成する通常のステップを要する。要約すると、当分野の技術者がよく理解しているように、通常のマスクを形成した後イオン注入ステップを行う。イオン注入はＰＦＥＴおよびＮＦＥＴ領域で順次行われる。
図１９および図２０は、ＭＯＳＦＥＴ構造１０のＴＥＭ画像であり、本発明の方法に従ってＭＯＳＦＥＴ構造１０を製造するプロセスの初期段階での、図１７および図１８のＦＥＴ構造８の変形である。これらのＴＥＭ画像は、オフセット・スペーサ２４を作製する本発明の方法の結果を示すが、この方法によれば、同時に半導体基板１１に形成されるシリコン凹部１４０は極わずかであり、半導体基板１１の表面に起る酸化も極わずかである。
図１９は、製造プロセスの初期段階でのＭＯＳＦＥＴ構造１０の低倍率ＴＥＭ画像（３０．００ｎｍスケール）を示すものであり、その上にゲート電極スタック２３が形成されている半導体基板１１を示す。ゲート電極スタック２３は、半導体基板１１においてＭＯＳＦＥＴデバイスのチャネル領域ＣＨとなる領域の上方に、基板１１の表面を覆って形成された酸化シリコンからなるゲート誘電体膜１２を覆って形成されたポリシリコン・ゲート電極２０を含む。ゲート電極ポリシリコン２０の長さは４６．０ｎｍである。ゲート電極２０の側部は、図示された一対のオフセット・スペーサ２４（厚み３５Å）で覆われている。これらは、デバイス１０の表面上に酸化シリコンの層を堆積することによって形成されたものである。次いで、この酸化シリコンは、ＲＩＥ処理によって、ゲート電極２０のサイドウォール上に図示されたオフセット・スペーサ２４の形状にされた。ＲＩＥ残膜１４２が半導体基板１１の上にある。一対の非常に薄い凹部１４０が、チャネルＣＨの両側の半導体基板１１の上面に図示されている。ＲＩＥ処理は、エッチングでオフセット・スペーサ２４を形づくるのに用いられたが、窒素注入によって妨げられて、この凹部１４０は非常に浅いものとなった。これは、望ましくない凹部１４０がゲート電極スタック２３およびチャネルＣＨの両側の半導体基板１１の表面に形成されるという問題を、非常に大幅に軽減していることを例証するものである。この浅い凹部１４０の深さは約８．４Åであり、図１７および図１８に示したより深い凹部４０の深さ４９Åの５分の１以下である。この場合、半導体基板１１の上面に窒素分子（Ｎ２）を注入した後、半導体基板１１の表面は極わずかにエッチングされ、より薄い残膜１４２が活性な半導体表面上に形成された。すなわち、窒素分子または窒素原子あるいはその両方２２Ｎは、酸化ステップを用いてオフセット・スペーサ２４を形成する前に注入される。ゲート電極ポリシリコンの長さは４６．０ｎｍである。
図２０は、９．００ｎｍスケールでの図１９のＭＯＳＦＥＴ構造１０の高倍率ＴＥＭ画像を示し、オフセット・スペーサ２４および半導体基板１１表面上の残膜１４２のより薄い層を示す。オフセット・スペーサ２４の厚みは３８Åである。活性シリコン上の残膜１４２の厚みは１９．５Åである。半導体基板１１の凹部１４０の厚み１４３は８．４Åにすぎない。
上記の具体的な実施形態について本発明を説明してきたが、当分野の技術者は、頭記の特許請求の範囲の精神および範囲内で修正して本発明を実施することができること、すなわち、本発明の精神および範囲を逸脱することなく形状および詳細の変更を行うことができると考えられることを理解するであろう。したがって、すべてのこうした変更は本発明の範囲内であり、本発明は頭記の特許請求の範囲の主題を包含する。
８ ＭＯＳＦＥＴ構造
１０ ＭＯＳＦＥＴデバイス
１１ 半導体基板
１２ ゲート誘電体膜
１３ シャロー・トレンチ・アイソレーション（ＳＴＩ）誘電体領域
１３Ｔ シャロー・トレンチ
１４ Ｎ−ＳＵＢ領域
１４Ｉ Ｎ型ドーパント・イオン
１４Ｍ 第１の一時的フォト（好ましくはフォトレジストＰＲ）マスク
１５ Ｐ−ＳＵＢ領域
１５Ｉ Ｐ型ドーパント・イオン
１５Ｍ 第２の一時的フォト（好ましくはフォトレジストＰＲ）マスク
１６ アモルファス・シリコン（ａ−Ｓｉ）膜
２０ ゲート電極層
２０Ａ Ｐ型ドープ・ポリシリコンのゲート電極領域
２０Ｂ ドーピングされていないポリシリコンのゲート電極領域
２０Ｂ Ｎ型ドープ・ポリシリコンのゲート電極領域
２１Ｐ Ｐ型ドーパント・イオン
２２ 薄い窒素注入領域
２２Ｎ 窒素分子（Ｎ２）または窒素原子あるいはその両方
２３ ゲート電極スタック
２３Ｎ ゲート電極スタック
２３Ｐ ゲート電極スタック
２４ オフセット・スペーサ
２５Ｐ／２５Ｎ ソース／ドレイン（Ｓ／Ｄ）領域
２６Ｎ ゲート電極マスク
２６Ｐ ゲート電極マスク
２７Ｐ 第３の一時的フォト（好ましくはフォトレジストＰＲ）マスク
２７Ｎ 第４の一時的フォト（好ましくはフォトレジストＰＲ）マスク
２８ サイドウォール・スペーサ
２８Ｂ ブランケット窒化シリコン層
３１Ｎ Ｓ／Ｄエクステンション
３１Ｐ Ｓ／Ｄエクステンション
４０ 凹部
４２ ＲＩＥ残膜
４３ 凹部の深さ
１４０ シリコン凹部
１４２ ＲＩＥ残膜
１４３ 凹部の厚み
１０ ＭＯＳＦＥＴデバイス
１１ 半導体基板
１２ ゲート誘電体膜
１３ シャロー・トレンチ・アイソレーション（ＳＴＩ）誘電体領域
１３Ｔ シャロー・トレンチ
１４ Ｎ−ＳＵＢ領域
１４Ｉ Ｎ型ドーパント・イオン
１４Ｍ 第１の一時的フォト（好ましくはフォトレジストＰＲ）マスク
１５ Ｐ−ＳＵＢ領域
１５Ｉ Ｐ型ドーパント・イオン
１５Ｍ 第２の一時的フォト（好ましくはフォトレジストＰＲ）マスク
１６ アモルファス・シリコン（ａ−Ｓｉ）膜
２０ ゲート電極層
２０Ａ Ｐ型ドープ・ポリシリコンのゲート電極領域
２０Ｂ ドーピングされていないポリシリコンのゲート電極領域
２０Ｂ Ｎ型ドープ・ポリシリコンのゲート電極領域
２１Ｐ Ｐ型ドーパント・イオン
２２ 薄い窒素注入領域
２２Ｎ 窒素分子（Ｎ２）または窒素原子あるいはその両方
２３ ゲート電極スタック
２３Ｎ ゲート電極スタック
２３Ｐ ゲート電極スタック
２４ オフセット・スペーサ
２５Ｐ／２５Ｎ ソース／ドレイン（Ｓ／Ｄ）領域
２６Ｎ ゲート電極マスク
２６Ｐ ゲート電極マスク
２７Ｐ 第３の一時的フォト（好ましくはフォトレジストＰＲ）マスク
２７Ｎ 第４の一時的フォト（好ましくはフォトレジストＰＲ）マスク
２８ サイドウォール・スペーサ
２８Ｂ ブランケット窒化シリコン層
３１Ｎ Ｓ／Ｄエクステンション
３１Ｐ Ｓ／Ｄエクステンション
４０ 凹部
４２ ＲＩＥ残膜
４３ 凹部の深さ
１４０ シリコン凹部
１４２ ＲＩＥ残膜
１４３ 凹部の厚み
Claims (13)
- 集積回路デバイスを形成する方法であって、
半導体基板の一部を覆ってゲート電極スタックを形成するステップであって、前記ゲート電極スタックが、ゲート誘電体膜と、前記ゲート誘電体膜の上に重なるゲート電極とを含むステップと、
前記ゲート電極スタックを除く前記基板内に窒素を垂直に注入して、前記基板に窒素注入層を形成するステップと、
炉内で酸化することにより、前記ゲート電極スタックのサイドウォール上に、前記窒素注入層の一部を覆って酸化シリコンからなるオフセット・スペーサを形成するステップと、
ウェットエッチングにより、前記オフセット・スペーサを完全に除去することなく、前記基板の水平面から酸化シリコンを完全に除去するステップと
を含む方法。 - 第１レベルのドーパントを注入して、前記オフセット・スペーサを除く前記基板にソース／ドレイン・エクステンション領域を形成するステップと、
前記オフセット・スペーサの外面上に、前記窒素注入層の別の部分を覆ってサイドウォール・スペーサを形成するステップと、
より高いレベルのドーパントを注入して、前記サイドウォール・スペーサを除く前記基板にソース／ドレイン領域を形成するステップと
を含む、請求項１に記載の方法。 - 前記サイドウォール・スペーサが窒化シリコンからなる、
請求項２に記載の方法。 - 前記酸化が、炉内で、７００℃から１０００℃の範囲で、５分から３０分の範囲の時間行われる、請求項１に記載の方法。
- 前記窒素の注入が、窒素原子または２窒素原子あるいはその両方の形態の窒素を用いて行われ、２窒素原子の場合は最大エネルギー１０ｋｅＶ以下、窒素原子の場合は最大エネルギー５ｋｅＶ以下で、前記ゲート電極スタックを除く前記基板内に注入され、
前記オフセット・スペーサ層が、１０００℃以下の温度、３０分以下の時間で形成される、
請求項１に記載の方法。 - 窒素原子または２窒素原子あるいはその両方の形態の窒素を、前記ゲート電極スタックを除く前記基板内に注入する前記ステップが、
２窒素原子の場合は、２ｋｅＶから１０ｋｅＶの範囲のエネルギー、および５×１０１３／ｃｍ２から１×１０１５／ｃｍ２の範囲の用量で行われ、
窒素原子の場合は、１ｋｅＶから５ｋｅＶの範囲のエネルギー、および１×１０１４／ｃｍ２から２×１０１５／ｃｍ２の範囲の用量で行われる、
請求項１に記載の方法。 - 前記オフセット・スペーサ層が、７００℃から１０００℃の範囲の温度、かつ５分から３０分の範囲の時間で形成される、請求項１に記載の方法。
- 窒素原子または２窒素原子あるいはその両方の形態の窒素を、前記ゲート電極スタックを除く前記基板内に注入する前記ステップが、
２窒素原子の場合は、２ｋｅＶから１０ｋｅＶの範囲のエネルギー、および５×１０１３／ｃｍ２から１×１０１５／ｃｍ２の範囲の用量で行われ、
窒素原子の場合は、１ｋｅＶから５ｋｅＶの範囲のエネルギー、および１×１０１４／ｃｍ２から２×１０１５／ｃｍ２の範囲の用量で行われる、
請求項７に記載の方法。 - 集積回路デバイスを形成する方法であって、
ゲート誘電体膜と、前記ゲート誘電体膜の上に重なるゲート電極とを含むゲート電極スタックを、半導体基板の一部を覆って形成するステップと、
窒素原子または２窒素原子あるいはその両方の形態の窒素を、２窒素原子の場合は最大エネルギー１０ｋｅＶ以下、窒素原子の場合は最大エネルギー５ｋｅＶ以下で、かつ１０００℃以下の温度と３０分以下の時間で、前記ゲート電極スタックを除く前記基板内に垂直に注入するステップと、
炉内で酸化することにより、前記ゲート電極スタックのサイドウォール上に、酸化シリコンからなるオフセット・スペーサを形成するステップと、
ウェットエッチングにより、前記オフセット・スペーサを完全に除去することなく、前記基板の水平面から酸化シリコンを完全に除去するステップと、
第１レベルのドーパントを注入して、前記オフセット・スペーサを除く前記基板にソース／ドレイン・エクステンション領域を形成するステップと、
前記オフセット・スペーサの外面上に、前記窒素注入層の別の部分を覆ってサイドウォール・スペーサを形成するステップと、
より高いレベルのドーパントを注入して、前記サイドウォール・スペーサを除く前記基板にソース／ドレイン領域を形成するステップと
を含む方法。 - 窒素原子または２窒素原子あるいはその両方の形態の窒素を、前記ゲート電極スタックを除く前記基板内に注入する前記ステップが、
２窒素原子の場合は、２ｋｅＶから１０ｋｅＶの範囲のエネルギー、および５×１０１３／ｃｍ２から１×１０１５／ｃｍ２の範囲の用量で行われ、
窒素原子の場合は、１ｋｅＶから５ｋｅＶの範囲のエネルギー、および１×１０１４／ｃｍ２から２×１０１５／ｃｍ２の範囲の用量で行われる、
請求項９に記載の方法。 - 前記酸化が、炉内で、７００℃から１０００℃の範囲で、５分から３０分の範囲の時間行われる、請求項９に記載の方法。
- 前記酸化が、炉内で、７００℃から１０００℃の範囲で、５分から３０分の範囲の時間行われる、請求項１０に記載の方法。
- 前記サイドウォール・スペーサが窒化シリコンから形成される、請求項１０に記載の方法。
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