JP5218541B2 - スイッチングモジュール - Google Patents

Description

本発明は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールに関する。

たとえば下記特許文献１に見られるように、３相インバータ（主回路）を構成するスイッチング素子に接続される補助回路として、スナバ回路を設けることが周知である。ここでは、スナバ回路を構成するダイオードおよび抵抗体を副回路基板に搭載して且つ、これに隣接するようにして主回路基板を配置することで、主回路基板の温度上昇を抑制することが提案されている。

特開平９−１３５１５５号公報

ただし、上記のように、スナバ回路と主回路とで基板を分離する場合には、スナバ回路の寄生インダクタンスが大きくなる等の問題が生じる。一方、寄生インダクタンスを低減すべく、スナバ回路を主回路に極力近接させるような小型化を図る場合には、スナバ回路の抵抗体による発熱自体が無視できないものとなるおそれがある。

本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成される新たなスイッチングモジュールを提供することにある。

以下、上記課題を解決するための手段、およびその作用効果について記載する。

第1の発明は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、前記流通規制要素に接続される導体と、前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されていることを特徴とする。

上記発明では、流通規制要素に接続される導体とスナバ抵抗体とを積み重ねるようにして形成することで、スナバ抵抗体によって生じる熱を導体を介して放散させることができる。

第２の発明は、第１の発明において、前記導体は、当該スイッチングモジュールの端子を構成することを特徴とする。

モジュールの端子は、モジュール内の導体のなかで特に肉厚な構成となったり、表面積が大きくなったりしやすい。このため、上記発明では、スナバ抵抗体によって生じる熱を放散させる機能を高めることができる。

第３の発明は、第１または第２の発明において、前記流通規制要素は、第１流通規制要素であり、前記第１流通規制要素には、電流の流通方向を一方向に規制する整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素が直列接続されており、前記スナバ回路は、前記第１流通規制要素および前記第２流通規制要素の直列接続体に並列接続されていることを特徴とする。

第４の発明は、第３の発明において、前記第１流通規制要素に接続される前記導体は、前記第１流通規制要素および前記第２流通規制要素の直列接続体の端部に接続される一対の導体のうちの第１導体であり、前記一対の導体のうちの第２導体をさらに備え、前記第１導体は、前記第１流通規制要素が投影された投影領域に対して、前記第１導体および前記第２導体間の間隙方向に伸びて形成されており、前記第１流通規制要素に接続されるスナバ抵抗体は、前記第１導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする。

上記発明では、第１導体を第１流通規制要素の投影領域からはみ出すように形成することで、第１導体の表面積を拡大することができ、ひいては第１導体による第１流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。

第５の発明は、第３または第４の発明において、前記第１流通規制要素に接続される前記導体は、前記第１流通規制要素および前記第２流通規制要素の直列接続体の端部に接続される一対の導体のうちの第１導体であり、前記一対の導体のうちの第２導体をさらに備え、前記スナバ回路は、前記第２流通規制要素に接続されるスナバ抵抗体を備え、前記第２導体は、前記第２流通規制要素が投影された投影領域に対して、前記第１導体および前記第２導体間の間隙方向に伸びて形成されて且つ、前記間隙方向に伸びた部分と前記第２流通規制要素に接続されたスナバ抵抗体とが積み重ねられるように形成されていることを特徴とする。

上記発明では、第２導体を第２流通規制要素の投影領域からはみ出すように形成することで、第２導体の表面積を拡大することができ、ひいては第２導体による第２流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。

第６の発明は、電流の流通方向を一方向に規制する整流機能を有する第１流通規制要素と電流の流通経路を開閉する開閉機能および前記整流機能の少なくとも一方を有する第２流通規制要素との直列接続体を備えて構成されるスイッチングモジュールにおいて、前記第１流通規制要素に接続される第１導体と、前記第２流通規制要素に接続される第２導体と、前記直列接続体に並列接続されて且つスナバ抵抗体を備えるスナバ回路とを備え、前記第２導体と前記スナバ抵抗体とが積み重ねられるようにして形成されていることを特徴とする。

上記発明では、第２流通規制要素に接続される導体とスナバ抵抗体とを積み重ねるようにして形成することで、スナバ抵抗体によって生じる熱を導体を介して放散させることができる。

第７の発明は、第６の発明において、前記第２導体は、前記第２流通規制要素が投影された投影領域に対して、前記第１導体および前記第２導体間の間隙方向に伸びて形成されており、前記スナバ抵抗体は、前記第２導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする。

上記発明では、第２導体を第２流通規制要素の投影領域からはみ出すように形成することで、第２導体による第２流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。

第８の発明は、第５〜第７のいずれかの発明において、前記第２導体は、当該スイッチングモジュールの端子を構成することを特徴とする。

モジュールの端子は、モジュール内の導体のなかで特に肉厚な構成となったり、表面積が大きくなったりしやすい。このため、上記発明では、スナバ抵抗体によって生じる熱を放散させる機能を高めることができる。

第９の発明は、第３〜第８のいずれかの発明において、前記第１流通規制要素および前記スナバ回路間を接続する第１導体と、前記第２流通規制要素および前記スナバ回路間を接続する第２導体と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３導体とが、前記第１流通規制要素および前記第２流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。

スナバ回路を備えると、第１流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、このループ経路を、第１流通規制要素および第２流通規制要素の埋め込まれた絶縁体に接触して形成することで、その経路を十分に小さくすることができる。このため、第１流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。

第１０の発明は、第９の発明において、前記第１流通規制要素、前記第２流通規制要素、前記第１導体、前記第２導体、前記第３導体および前記スナバ回路が前記絶縁体を用いて一体的に形成されていることを特徴とする。

第１１の発明は、第９または第１０の発明において、前記第１流通規制要素が形成された半導体チップと、前記第２流通規制要素が形成された半導体チップとは、互いに対向するようにして配置されており、前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第１導体および前記第２導体が形成され、前記一対の面の他方の側には、前記第３導体が形成されていることを特徴とする。

上記発明では、第１流通規制要素の開閉操作に伴う電流の変化を、上記一対の面のうちの一方と他方とを接続する電気経路に局在させることができる。

第１２の発明は、第１１の発明において、前記第１流通規制要素が形成された半導体チップと、前記第２流通規制要素が形成された半導体チップとが縦型デバイスであり、前記半導体チップの前記一対の面のそれぞれは、前記第１流通規制要素および前記第２流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする。

第１３の発明は、第９〜第１２のいずれかの発明において、前記絶縁体は、多層基板であり、前記第１導体、前記第２導体および前記第３導体は、前記多層基板の配線を備えることを特徴とする。

上記発明では、多層基板の配線を備えることで、上記第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。

第１４の発明は、第１３の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。

上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。

第１５の発明は、第９〜第１２のいずれかの発明において、前記絶縁体は、前記第１流通規制要素および前記第２流通規制要素を覆うモールド材であることを特徴とする。

第１６の発明は、第９〜第１５のいずれか１項に記載の発明において、前記スナバ回路は、複数のコンデンサの並列接続体を備えることを特徴とする。

コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。

第１７の発明は、第１または第２の発明において、前記スナバ抵抗体と積み重ねられるようにして形成されているのは、前記流通規制要素の前記電流の流通経路の両端部のそれぞれに接続される一対の導体のうちの一方の導体であり、前記一対の導体のうちの他方の導体をさらに備え、前記一方の導体は、前記電流の流通経路の両端部のうちの対応する側が投影された投影領域からはみ出すようにして形成されて且つ、該はみ出した部分が前記他方の導体に接続されており、前記スナバ抵抗体は、前記一方の導体の前記はみ出した部分と積み重ねられるように形成されていることを特徴とする。

上記発明では、一方の導体を上記電流の流通経路の端部の投影領域からはみ出すように形成することで、一方の導体の表面積を拡大することができ、ひいては一方の導体による流通規制要素の熱の放散効果を高めることができる。

第１８の発明は、第１７の発明において、前記流通規制要素を構成する半導体チップは、縦型デバイスであることを特徴とする。

第１９の発明は、第１７または第１８の発明において、前記一対の導体は、前記流通規制要素が埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。

上記発明では、一対の導体を流通規制要素の埋め込まれた絶縁体に接触して形成することで、スナバ回路と流通規制要素とによって構成される電流の経路を十分に小さくすることができる。

第２０の発明は、第１９の発明において、前記一対の導体、前記流通規制要素および前記スナバ回路は、前記絶縁体を用いて一体的に形成されていることを特徴とする。

第２１の発明は、第１９または第２０の発明において、前記絶縁体は、多層基板であり、前記一対の導体は、前記多層基板の配線を備えることを特徴とする。

上記発明では、多層基板の配線を備えることで、流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。

第２２の発明は、第２１の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。

上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。

第２３の発明は、第１９または第２０の発明において、前記絶縁体は、前記流通規制要素を覆うモールド材であることを特徴とする。

第２４の発明は、第１〜第２３のいずれかの発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体との間には、絶縁部材が形成されていることを特徴とする。

上記発明では、スナバ抵抗体と導体との間に絶縁部材を備えることで、スナバ抵抗体となる高抵抗導体のうち上記導体が対向する面の面積を電流の流通断面積とすることを回避することができるため、抵抗値を容易に確保することができる。

第２５の発明は、第２４の発明において、前記スナバ抵抗体のうち前記導体に接続されない側の端部は、ビア導体を介して絶縁体中の配線に接続されるものであり、前記ビア導体のうち前記スナバ抵抗体に対向する面は、前記スナバ抵抗体よりも抵抗率の小さい電極材料によって全面が覆われていることを特徴とする。

上記発明では、電極材料を介在させることで、ビア導体とスナバ抵抗体とを直接接続する場合と比較して、抵抗値を安定させ電流の流通経路が局所的となる事態を好適に回避することができる。

第２６の発明は、第１〜第２５のいずれかの発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分の厚さが他の部分よりも薄く形成されていることを特徴とする。

上記発明では、導体の薄い部分とスナバ抵抗体とを積み重ねることで、たとえば多層基板を利用する場合等にあっては、これらの積み重ねのために必要な基板の層数を低減することができる。

第２７の発明は、第１〜第２６のいずれかの発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分とそれ以外の部分とが接合されて形成されていることを特徴とする。

上記発明では、導体中のスナバ抵抗体に積み重ねられる部分を他の部分と別に形成することができるため、たとえば製造工程における材料の使用効率を向上させることができる。

第２８の発明は、第１〜第２７のいずれかの発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体とは互いに接触するようにして積層形成されており、前記スナバ抵抗体のうち前記導体との接触面に対向する面側には、前記スナバ抵抗体よりも抵抗率の小さい薄膜導体が形成されていることを特徴とする。

上記発明では、スナバ抵抗体の厚み方向が電流の流通方向となるため、厚みによってその抵抗値を調節する。ただし、この場合、厚みのばらつきにより電流の流通箇所が局在化するおそれがある。そこで上記発明では、薄膜導体を設けることで、こうした事態の回避を図る。

第１の実施形態にかかるシステム構成図。 同実施形態にかかるパワーモジュールの断面構成を示す断面図。 同実施形態にかかるパワーモジュールの断面構成を示す斜視図。 同実施形態にかかるパワーモジュールの断面構成を示す斜視図。 第２の実施形態にかかるパワーモジュールの断面構成を示す断面図。 第３の実施形態にかかるパワーモジュールの断面構成を示す断面図。 第４の実施形態にかかるパワーモジュールの断面構成を示す断面図。 同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。 第５の実施形態にかかるパワーモジュールの断面構成を示す断面図。 第６の実施形態にかかるパワーモジュールの断面構成を示す断面図。 同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。 第７の実施形態にかかるパワーモジュールの回路構成を示す回路図。 同実施形態にかかるパワーモジュールの一実施例にかかる断面構成を示す断面図。 第８の実施形態にかかるパワーモジュールの回路構成を示す回路図。 同実施形態にかかるパワーモジュールの断面構成を示す断面図。 第９の実施形態にかかるパワーモジュールの断面構成を示す断面図。 上記第７の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。 上記第７の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。 上記第７の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。 上記第８の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。

＜第１の実施形態＞
以下、本発明にかかるスイッチングモジュールを車載主機としての回転機に接続されたインバータのスイッチングモジュールに適用した第１の実施形態について、図面を参照しつつ説明する。

図１に、本実施形態にかかる制御システムの全体構成を示す。モータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ１０は、インバータＩＶおよび昇圧コンバータＣＶを介して平滑用のコンデンサ１３および高電圧バッテリ１２に接続されている。ここで、昇圧コンバータＣＶは、コンデンサ１５と、コンデンサ１５に並列接続された一対のスイッチング素子Ｓｗｐ，Ｓｗｎと、一対のスイッチング素子Ｓｗｐ，Ｓｗｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトル１４とを備えている。そして、スイッチング素子Ｓｗｐ，Ｓｗｎのオン・オフによって、例えば百Ｖ以上の高電圧の端子電圧を有する高電圧バッテリ１２の電圧（例えば「２８８Ｖ」）を所定の電圧（例えば「６５０Ｖ」）を上限として昇圧するものである。一方、インバータＩＶは、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体を３つ備えており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。これらスイッチング素子Ｓｗｐ，Ｓｗｎとして、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。そして、これらにはそれぞれ、フリーホイールダイオードＦＤｐ，ＦＤｎが逆並列に接続されている。

上記高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体には、スナバ抵抗体１８ｐ、コンデンサ１６およびスナバ抵抗体１８ｎの直列接続体からなるスナバ回路ＳＣが並列接続されている。そして、これら高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体と、スナバ回路ＳＣとは、パワーモジュールＰＭを構成する。

パワーモジュールＰＭのうち高電位側のスイッチング素子Ｓｗｐに接続される高電位側の配線Ｌｐは、高電位側のバスバＢｐによってインバータＩＶの高電位側の入力端子に接続されている。また、パワーモジュールＰＭのうち低電位側のスイッチング素子Ｓｗｎに接続される低電位側の配線Ｌｎは、低電位側のバスバＢｎによってインバータＩＶの低電位側の入力端子に接続されている。さらに、インバータＩＶのパワーモジュールＰＭのうち、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの接続点に接続される中間配線Ｌｏは、モータジェネレータ１０の各相に接続されるバスバＢｏに接続され、昇圧コンバータＣＶの中間配線Ｌｏは、リアクトル１４に接続されるバスバＢｏに接続される。

上記スナバ回路ＳＣは、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えに伴って電流量が変化する経路をショートループ化するためのものである。ここでこれについて、インバータＩＶの高電位側のスイッチング素子Ｓｗｐがオン且つ低電位側のスイッチング素子Ｓｗｎがオフの状態から高電位側のスイッチング素子Ｓｗｐがオフ且つ低電位側のスイッチング素子Ｓｗｎがオンの状態に移行する場合を例にとって説明する。この例では、スナバ回路ＳＣを備えない場合、高電位側のバスバＢｐの電流が減少して低電位側のバスバＢｎの電流が増加する。ただし、バスバＢｐ，Ｂｎの寄生インダクタンスによって、こうした電流の変化が妨げられる側の電圧が生じる。これに対し、スナバ回路ＳＣを備える場合、上記スイッチング状態の移行に伴って高電位側のバスバＢｐに流れていた電流は、コンデンサ１６の正極端子に流入し、コンデンサ１６の負極端子から流出する電流が、フリーホイールダイオードＦＤｎに流れる。これにより、高電位側のバスバＢｐや低電位側のバスバＢｎの電流の急激な変化が緩和され、ひいてはこれらバスバＢｐ，Ｂｎの寄生インダクタンスに起因した電圧を低減することができる。

ただし、上記スナバ回路ＳＣを設けた場合であっても、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体と、スナバ回路ＳＣとによって形成されるループ回路内の電流は、スイッチング状態の切り替えに伴って変化する。そして、このループ回路内の寄生インダクタンスに起因したサージや、電流の変化に起因した放射ノイズが生じることとなる。

上記サージや放射ノイズを抑制すべく、本実施形態では、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体とスナバ回路ＳＣとを備えるループ回路を、プリント基板（多層基板）を用いて一体形成することで、ループ回路を十分に小さくする。

図２に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。

本実施形態では、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎが多層基板２０の同一層に埋め込まれている。詳しくは、半導体チップ２２ｐと半導体チップ２２ｎとは、これらの形成される層において互いに絶縁されて配置されている。ここで、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎは、いずれも縦型のデバイスであり、半導体チップ２２ｐ，２２ｎの１の面にエミッタおよび開閉制御端子（ゲート）が形成されており、これに対向する面にコレクタが形成されている。図では、半導体チップ２２ｐと半導体チップ２２ｎとでアルファベットを逆に記載しているが、これは、１の面とこれに対向する面との配置が、半導体チップ２２ｐ，２２ｎ同士で互いに逆であることを表現したものである。上記半導体チップ２２ｐ，２２ｎには、さらに、フリーホイールダイオードＦＤｐ，ＦＤｎが形成されている。なお、ここでは、スイッチング素子ＳｗｐとフリーホイールダイオードＦＤｐとが形成される半導体チップ２２ｐを同一の符号で表現し、スイッチング素子ＳｗｎとフリーホイールダイオードＦＤｎとが形成される半導体チップ２２ｎを同一の符号で表現しているが、これは必ずしも同一の半導体基板にこれらが併設されることを意味しているのではなく、単なる便宜上のものである。

半導体チップ２２ｐのうちエミッタおよびアノードが形成されている面は、ビア導体２４ｐを介して上記中間配線Ｌｏを構成する配線層２６に接続されている。また、半導体チップ２２ｎのうちコレクタおよびカソードが形成されている面は、ビア導体２４ｎを介して上記中間配線Ｌｏを構成する配線層２６に接続されている。ここで、配線層２６は、半導体チップ２２ｐのゲート等に接続される部分と、エミッタに接続される部分とが互いに絶縁されるようにして構成されている。

上記配線層２６のうち、半導体チップ２２ｐのエミッタやアノード、半導体チップ２２ｎに接続される部分は、ビア導体２８ｐ，２８ｎを介して多層基板２０の表面に形成される導体３０に接続されている。ここで、導体３０は、銅等よりなり、上記中間配線Ｌｏを構成するのみならず、半導体チップ２２ｐ，２２ｎの生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体３０の表面積を半導体チップ２２ｐ，２２ｎの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。

上記導体３０の生じる熱は、絶縁膜５４を介して放熱体５６に放出される。ここで、絶縁膜５４は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等とすればよい。

一方、半導体チップ２２ｐのうちコレクタおよびカソードが形成されている面は、ビア導体３２ｐを介して上記高電位側の配線Ｌｐを構成する配線層３４ｐに接続されている。一方、半導体チップ２２ｎのうちエミッタ、ゲートおよびアノードが形成されている面は、ビア導体３２ｎを介して上記低電位側の配線Ｌｎを構成する配線層３４ｎに接続されている。ここで、配線層３４ｐ，３４ｎは、同一層（配線層）を構成するものである。ちなみに、配線層３４ｎについては、エミッタおよびアノードに接続される部分と、ゲートに接続される部分とが互いに絶縁されている。

上記配線層３４ｎのうち半導体チップ２２ｎのエミッタおよびアノードが接続される部分や配線層３４ｐは、それぞれ、上記高電位側の配線Ｌｐ、上記低電位側の配線Ｌｎを構成する。配線層３４ｐは、ビア導体３８ｐを介して導体４０ｐに接続されている。また、配線層３４ｎのうち半導体チップ２２ｎのエミッタおよびアノードが接続される部分は、ビア導体３８ｎを介して導体４０ｎに接続されている。ここで、導体４０ｐ，４０ｎは、たとえば銅からなり、上記高電位側の配線Ｌｐ、低電位側の配線Ｌｎを構成するのみならず、半導体チップ２２ｐ，２２ｎの生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体４０ｐ，４０ｎの表面積を半導体チップ２２ｐ，２２ｎの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。

上記導体４０ｐ，４０ｎの生じる熱は、絶縁膜５０を介して放熱体５２に放出される。ここで、絶縁膜５０や放熱体５２の材料については、絶縁膜５４や放熱体５６の記述において例示したもの等を用いればよい。

上記導体４０ｐは、スナバ抵抗体１８ｐに接続されている。ここで、スナバ抵抗体１８ｐは、薄膜状のものであり、そのほとんどの部分が絶縁膜４２ｐを介して導体４０ｐに積み重ねられるようにして形成されている。そして、スナバ抵抗体１８ｐの小部分が導体４０ｐに接続されることで、スナバ抵抗体１８ｐを構成する膜の断面を電流の流通方向の断面とする。また、導体４０ｎは、スナバ抵抗体１８ｎに接続されている。ここで、スナバ抵抗体１８ｎは、薄膜状のものであり、そのほとんどの部分が絶縁膜４２ｎを介して導体４０ｎに積み重ねられるようにして形成されている。そして、スナバ抵抗体１８ｎの小部分が導体４０ｎに接続されることで、スナバ抵抗体１８ｎを構成する膜の断面を電流の流通方向の断面とする。ここで、本実施形態ではスナバ抵抗体１８ｐ，１８ｎの長さ（導体４０ｐ，４０ｎ間や配線層３４ｐ，３４ｎ間を結ぶ方向の長さ）を、互いに等しくする（ただし、製造上の誤差についてはこれを含みうる）。また、導体４０ｐ，４０ｎの長さ（導体４０ｐ，４０ｎ間や配線層３４ｐ，３４ｎ間を結ぶ方向の長さ）を、互いに等しくする（ただし、製造上の誤差についてはこれを含みうる）。

なお、スナバ抵抗体１８ｐ，１８ｎとしては、たとえば、カーボン、酸化ルテニウム等の金属酸化物、ニクロムもしくは銅ニッケルまたはこれらの複合体とすればよい。また、絶縁膜４２ｐ，４２ｎとしては、たとえば、セラミック、アルミナ、窒化アルミまたはスピネル等とすればよい。

スナバ抵抗体１８ｐは、ビア導体４４ｐを介して上記配線層３４ｐと同層の配線層４６ｐに接続されている。一方、スナバ抵抗体１８ｎは、ビア導体４４ｎを介して上記配線層３４ｎと同層の配線層４６ｎに接続されている。そして、配線層４６ｐは、ビア導体４８ｐを介してコンデンサ１６の一方の端子に接続され、配線層４６ｎは、ビア導体４８ｎを介してコンデンサ１６の他方の端子に接続されている。ここで、コンデンサ１６は、多層基板２０の表面に配置されており、その高さは、導体４０ｐ，４０ｎの高さ以下に設定されている。

図３に、絶縁膜５０，５４および放熱体５２，５６が設けられる以前におけるパワーモジュールＰＭの斜視図を示す。図示されるように、パワーモジュールＰＭは、高電位側のバスバＢｐに接続される高電位側の端子ＴＰ、低電位側のバスバＢｎに接続される低電位側の端子ＴＮ、およびバスバＢｏに接続される端子ＴＯを備えている。そして、これら端子ＴＰ，ＴＮ，ＴＯは、それぞれ導体４０ｐ，４０ｎ，３０の一部が多層基板２０からはみ出して伸びることで形成されている。また、コンデンサ１６は、複数（ここでは、３個を例示）のコンデンサの並列接続体として構成されている。詳しくは、これらコンデンサは、導体４０ｐ，４０ｎを結ぶ方向に直交する方向に並べられている。

図４に、先の図３に示す構成の分解斜視図を示す。図示されるように、導体４０＃（＃＝ｐ，ｎ）には、絶縁膜４２＃を介してスナバ抵抗体１８＃が積み重ねられている。

上記構成によれば、先の図２に示すように、スナバ回路ＳＣは、配線層３４ｐ，３４ｎ間を最短で結ぶ経路に平行に走るように配置されることとなる。また、ビア導体４４ｐ，４４ｎ，４８ｐ，４８ｎの長さは、配線層３４ｐに半導体チップ２２ｐを垂直投影した投影領域と配線層３４ｎに半導体チップ２２ｎを垂直投影した投影領域との間隔よりも十分に短いものとなっている。このため、配線層３４ｐ，３４ｎは、スナバ回路ＳＣによって互いに接続され、この際の接続経路の長さは、スナバ回路ＳＣの要する長さ程度となる。

また、上記構成によれば、スナバ回路ＳＣおよび半導体チップ２２ｐ間の電流経路と半導体チップ２２ｐおよび配線層２６間の電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。同様に、スナバ回路ＳＣおよび半導体チップ２２ｎ間の電流経路と半導体チップ２２ｎおよび配線層２６間の電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。また、高電位側のスイッチング素子Ｓｗｐや低電位側のスイッチング素子Ｓｗｎのスイッチング状態の切り替えに伴って変化する電流（高周波電流）の経路をショートループ化することができる。すなわち、この際の電流の経路は、図２に示すスナバ回路ＳＣ、配線層３４ｐ、半導体チップ２２ｐ、配線層２６、半導体チップ２２ｎおよび配線層３４ｎによって構成されるループ経路となり、多層基板２０の厚さによって規定された非常に小さい経路となる。このため、この経路に高周波電流が流れたとしても、これによるサージや放射ノイズを十分に抑制することができる。

さらに、スナバ抵抗体１８ａ，１８ｂと導体４０ｐ，４０ｎとを積み重ねるようにして構成することで、スナバ抵抗体１８ａ，１８ｂが生じる熱を導体４０ｐ，４０ｎを介して好適に放散させることができる。なお、上記多層基板２０は、熱可塑性樹脂フィルムを熱プレスによって多層化したものとしてもよい。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）スナバ抵抗体１８＃（＃＝ｐ，ｎ）と導体４０＃とを積み重ねるようにして構成した。これにより、スナバ抵抗体１８＃が生じる熱を導体４０＃を介して好適に放散させることができる。

（２）導体４０ｐ，４０ｎによって、パワーモジュールＰＭの端子ＴＰ，ＴＮを構成した。これにより、導体４０ｐ，４０ｎをパワーモジュールＰＭ内において特に肉厚な構成としたり、表面積を大きくしたりしやすいため、スナバ抵抗体１８＃によって生じる熱を放散させる機能を高めることができる。

（３）導体４０ｐを、半導体チップ２２ｐが垂直投影された投影領域に対して導体４０ｐ，４０ｎ間の間隙方向に伸びて形成されて且つ、スナバ抵抗体１８ｐを、導体４０ｐの上記間隙方向に伸びた部分と積み重ねられるように形成した。これにより、スナバ回路ＳＣの電流経路を短くすることができる。

（４）導体４０ｎを、半導体チップ２２ｎが垂直投影された投影領域に対して導体４０ｐ，４０ｎ間の間隙方向に伸びて形成されて且つ、スナバ抵抗体１８ｎを、導体４０ｎの上記間隙方向に伸びた部分と積み重ねられるように形成した。これにより、スナバ回路ＳＣの電流経路を短くすることができる。

（５）導体４０ｐと積み重ねられるスナバ抵抗体１８ｐと、導体４０ｎと積み重ねられるスナバ抵抗体１８ｎとを備えた。このように、高電位側および低電位側の双方にスナバ抵抗体１８ｐ，１８ｎを備えることで、スナバ抵抗体の抵抗値を容易に確保することができる。また、スナバ抵抗体が生じる熱を導体４０ｐ，４０ｎに割り振ることもできる。

（６）スナバ抵抗体１８＃の大部分と導体４０＃との間に、絶縁膜４２＃を介在させた。これにより、スナバ抵抗体１８＃のうち導体４０＃が対向する面の面積を電流の流通断面積とすることを回避することができるため、抵抗値を容易に確保することができる。

（７）スナバ回路ＳＣのコンデンサ１６を、複数のコンデンサの並列接続体とした。これにより、静電容量を確保しつつも電流経路を好適にショートループ化することができる。すなわち、コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。

（８）半導体チップ２２ｐおよびスナバ回路ＳＣ間を接続する配線層３４ｐと、半導体チップ２２ｎおよびスナバ回路ＳＣ間を接続する配線層３４ｎと、半導体チップ２２ｐおよび半導体チップ２２ｎ間を接続する配線層２６とを、半導体チップ２２ｐおよび半導体チップ２２ｎの埋め込まれた多層基板２０の配線として形成した。これにより、スイッチング状態の切り替えに伴う電流の急激な変化が生じる電流経路を十分に小さくすることができ、ひいては、寄生インダクタンスを十分に小さくしたり、この経路の放射ノイズを抑制したりすることができる。
＜第２の実施形態＞
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図５に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図５において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態では、導体４０＃（＃＝ｐ，ｎ）のうちスナバ抵抗体１８＃が積み重ねられる部分（半導体チップ２２＃が垂直投影された投影領域よりもはみ出した部分）の厚さを、それ以外の部分（半導体チップ２２＃が垂直投影された投影領域）よりも薄くする。これにより、スナバ抵抗体１８＃および絶縁膜４２＃を、多層基板２０の表面に形成することができるため、多層基板２０の層数を低減することができ、ひいては多層基板２０の構造を簡素化することができる。なお、導体４０＃のうちの厚さの薄い部分は、たとえば切削やプレス等によって形成すればよい。
＜第３の実施形態＞
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図６に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図６において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態では、導体４０＃（＃＝ｐ，ｎ）のうちスナバ抵抗体１８＃と積み重ねられる部分の一部を導体４０＃ａとして、ハンダ等の接合部４０＃ｂによってそれ以外の部分（導体４０＃ｃ）と結合させる構成とする。これにより、スナバ抵抗体１８＃の製造に関して材料の利用効率を向上させることができる。すなわち、導体４０＃に絶縁膜４２＃やスナバ抵抗体１８＃の材料を直接形成する場合、絶縁膜４２＃やスナバ抵抗体１８＃のパターン形成に際して除去される材料（絶縁膜４２＃やスナバ抵抗体１８＃の材料、マスキング部材の材料）が多くなり、ひいては材料の利用効率が低下しやすい。これに対し、本実施形態では、導体４０＃ａに絶縁膜４２＃やスナバ抵抗体１８＃を形成した後、導体４０＃ｃと接合することで、材料の利用効率を向上させることができる。
＜第４の実施形態＞
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図７に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図７において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態では、スナバ抵抗体１８＃（＃＝ｐ，ｎ）と導体４０＃やビア導体３８＃との接続や、スナバ抵抗体１８＃とビア導体４４＃との接続に際して、スナバ抵抗体１８＃よりも抵抗率が小さい電極材料６０＃（銅等）を介在させる。図８に、図７における電極材料＃と多層基板２０との間の面による断面構成を示す。図示されるように、電極材料６０＃は、ビア導体４４＃の上面を覆うように形成されている。これにより、スナバ抵抗体１８＃と導体４０＃との接続箇所や、スナバ抵抗体１８＃とビア導体４４＃との接続箇所付近の抵抗値のばらつきを抑制することができるため、電流の流れが局在する事態を回避することができる。
＜第５の実施形態＞
以下、第５の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図９に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図９において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態では、パワーモジュールＰＭのうち導体３０，４０＃の放熱面（絶縁膜５０，５４に接する面）を除いてモールド材６２によって覆った構成である。ただし、実際には、先の図４に示した端子ＴＰ，ＴＮ，ＴＯや、ゲート等、パワーモジュールＰＭの端子等については、モールド材６２に完全に覆われることはなく外部との電気的な接続が可能となっている。こうした構成の場合、まず第１に、パワーモジュールＰＭの剛性を高めることができる。第２に、導体３０，４０＃間の絶縁性を高めることもできる。すなわち、これら導体３０，４０＃間に高電圧が印加されるに際し、周囲が空気である場合と比較して絶縁破壊をより生じにくくすることができる。なお、モールド材６２は、例えばエポキシ樹脂等、熱硬化性樹脂等によって構成される。
＜第６の実施形態＞
以下、第６の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図１０に、本実施形態にかかる本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図１０において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態では、スナバ抵抗体１８＃の膜の表面と導体４０＃との間に絶縁膜４２＃を備えない。このため、スナバ抵抗体１８＃の抵抗値は、その膜厚によって調節されることとなる。そして、本実施形態では、スナバ抵抗体１８＃とビア導体４４＃との間に、スナバ抵抗体１８＃よりも抵抗率の小さい銅等の電極材料６４＃を介在させる。図１１に、電極材料６４＃とビア導体４４＃との接続面による断面構成を示す。図示されるように、電極材料６４＃は、ビア導体４４＃のうち電極材料６４＃に対向する面を完全に覆うようにして形成されており、ビア導体４４＃とスナバ抵抗体１８＃との直接的な電気接続を遮断している。これにより、ビア導体４４＃との接続箇所における抵抗率のばらつきを低減することができ、ひいては電流の流れが局在化される事態を回避することができる。さらに、スナバ抵抗体１８＃は、電極材料６４＃のうちスナバ抵抗体１８＃に対向する面を完全に覆うようにして形成されている。そしてこれにより、電極材料６４＃と導体４０＃との間の絶縁破壊を好適に回避することもできる。
＜第７の実施形態＞
以下、第７の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図１２に、本実施形態にかかるパワーモジュールＰＭの回路構成を示す。なお、図１２において、先の図１に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態では、高電位側のスイッチング素子Ｓｗｐと低電位側のスイッチング素子Ｓｗｎとのそれぞれの入力端子および出力端子間に、個別スナバ回路ＳＣｓを接続する。ここで、個別スナバ回路ＳＣｓは、抵抗体１８ｓおよびコンデンサ１６ｓの直列接続体である。これら個別スナバ回路ＳＣｓによれば、サージを好適に抑制することができる。すなわち、まず第１に、スイッチング素子Ｓｗｐ，Ｓｗｎがオン状態からオフ状態に切り替わる際の入力端子および出力端子間の電圧の変化速度を個別スナバ回路ＳＣｓによって制限することでサージを抑制することができる。第２に、フリーホイールダイオードＦＤｐ、ＦＤｎのリカバリ現象に伴う電流の急激な変化によって、その両端に電圧が印加されるに際しての電圧の変化速度を個別スナバ回路ＳＣｓによって制限することでサージを抑制することができる。

図１３に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図１３において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、導体４０＃（＃＝ｐ，ｎ）は、半導体チップ２２＃が垂直投影さえれた投影領域に対して、導体４０ｐおよび導体４０ｎが互いに対向する側の反対側にもはみ出して伸びている。そして、そのはみ出して延びた部分には、絶縁膜６６＃およびスナバ抵抗体１８ｓが積み重ねられるようにして形成されている。スナバ抵抗体１８ｓは、ビア導体６８＃を介して配線層３４＃と同一層の配線層３４ｓに接続され、配線層３４ｓは、ビア導体７０＃を介してコンデンサ１６ｓの両端子の一方に接続されている。コンデンサの他方の端子には、ビア導体７２＃を介して配線層３４＃と同一層の配線層３４ｓが形成され、配線層３４ｓは、ビア導体７４＃を介して配線層２６に接続されている。

こうした構成によれば、半導体チップ２２＃および配線層３４ｓ間を流れる電流と、半導体チップ２２＃および配線層２６間を流れる電流とを互いに対向させて且つ逆方向とさせることができるため、配線層３４＃，２６等の寄生インダクタンスを低減することができる。また、高電位側のスイッチング素子Ｓｗ＃およびフリーホイールダイオードＦＤ＃の両端子間と個別スナバ回路ＳＣｓとを結ぶ電流経路をショートループ化することができ、ひいては、個別スナバ回路ＳＣｓの寄生インダクタンスを低減したり、放射ノイズを低減したりすることができる。
＜第８の実施形態＞
以下、第８の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図１４に、本実施形態にかかるパワーモジュールＰＭの回路構成を示す。なお、図１４において、先の図１に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態にかかるパワーモジュールＰＭは、単一のスイッチング素子Ｓｗと、これに逆並列接続されるフリーホイールダイオードＦＤとに、個別スナバ回路ＳＣｓが並列接続されて構成されている。ここで、個別スナバ回路ＳＣｓは、抵抗体１８ｓおよびコンデンサ１６ｓの直列接続体である。

図１５（ａ）に、パワーモジュールＰＭの断面構成の一実施例を示す。

図示されるように、半導体チップ２２のコレクタおよびカソードが形成される面は、ビア導体２４を介して、多層基板２０上に形成される配線層２６に接続される。一方、半導体チップ２２のうちのエミッタ、ゲートおよびアノードが形成される面には、ビア導体３２を介して配線層３４が形成され、配線層３４のうち半導体チップ２２のエミッタおよびアノードが接続される部分は、ビア導体３８を介して多層基板２０上に配置された導体４０に接続されている。導体４０は、半導体チップ２２の配線としての機能に加えて、半導体チップ２２が生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体４０の表面積を半導体チップ２２の表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。

上記導体４０のうち半導体チップ２２が垂直投影された投影領域からはみ出す部分には、絶縁膜６６とスナバ抵抗体１８ｓとが積み重ねられるようにして形成されている。ここで、絶縁膜６６は、スナバ抵抗体１８ｓの大部分を覆うものの、その一部を覆うことなく、この部分によってスナバ抵抗体１８ｓと導体４０との接続が実現されている。また、スナバ抵抗体１８ｓの一方の端部は、ビア導体６８を介して配線層３４と同一層の配線層３４ｓに接続され、配線層３４ｓは、ビア導体７０を介して多層基板２０上に形成された配線層２６ｓに接続される。なお、配線層２６ｓ，２６は、それぞれ導体７２，７４を介してコンデンサ１６ｓに接続されている。

こうした構成によれば、個別スナバ回路ＳＣｓの電流経路をショートループ化することができる。

図１５（ｂ）に、パワーモジュールＰＭの別の実施例を示す。これは、配線層２６，２６ｓも多層基板２０に埋め込まれている例である。このため、導体７２，７４は、多層基板２０内のコンタクトホールに埋め込まれたビア導体となる。なお、配線層２６は、ビア導体２８を介して多層基板２０の表面に形成された導体３０に接続されている。

図１５（ｃ）に、パワーモジュールＰＭの別の実施例を示す。この例は、コンデンサ１６ｓをスナバ抵抗体１８ｓの形成される面側に形成した例である。この場合、個別スナバ回路ＳＣｓの電流経路は、図１５（ａ）に示すものと比較してやや大きくなるが、コンデンサ１６ｓの配置に制約がある場合等においてはこうした構成も有効である。
＜第９の実施形態＞
以下、第９の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図１６に、本実施形態にかかるパワーモジュールＰＭの回路構成を示す。なお、図１６において、先の図１に示した部材に対応する部材については、便宜上同一の符号を付している。

図示されるように、本実施形態では、半導体チップ２２ｐのエミッタおよびアノードの接続された面に、ハンダ８０ｐを介して導電スペーサ８２ｐが接続され、さらに導電スペーサ８２ｐには、ハンダ８４ｐを介して導体３０が接続されている。また、半導体チップ２２ｐのコレクタおよびカソードが形成される面には、ハンダ８６ｐを介して導体４０ｐが接続されている。

一方、半導体チップ２２ｎのコレクタおよびカソードが形成される面には、ハンダ８４ｎを介して導体３０が接続されている。また、半導体チップ２２ｎのエミッタおよびアノードの形成された面には、ハンダ８０ｎを介して導電スペーサ８２ｎが接続され、導電スペーサ８２ｎには、ハンダ８６ｎを介して導体４０ｎが接続されている。

上記半導体チップ２２ｐのうちゲートやケルビンエミッタ電極は、ボンディングワイヤ（図中、Ｇ，ＫＥにて表記）を介して端子６８ｐに接続されている。また、上記半導体チップ２２ｎのゲートやケルビンエミッタ電極は、ボンディングワイヤ（図中、Ｇ，ＫＥにて表記）を介して端子６８ｎに接続されている。ちなみに、ケルビンエミッタ電極とは、ＩＧＢＴのエミッタと同電位であるが大電流を出力しない端子のことであり、スイッチング素子Ｓｗ＃のドライブ回路の基準電位を生成するためのものである。なお、ボンディングワイヤに接続される端子としては、他にも例えば、スイッチング素子Ｓｗｐの一対の端子間を流れる電流と相関を有する微小電流を出力するセンス端子に接続されるもの等、駆動回路側に接続される任意の端子（電極）に接続されるものを含めてもよい。

上記導体４０＃（＃＝ｐ，ｎ）は、半導体チップ２２＃が垂直投影された投影領域に対して導体４０ｐ，４０ｎ同士が互いに対向する方向にはみ出すようにして延びており、この部分には、絶縁膜４２＃およびスナバ抵抗体１８＃が積み重ねられるようにして形成されている。絶縁膜４２＃は、スナバ抵抗体１８＃の大部分を覆うものの、その一部を覆わないため、スナバ抵抗体１８＃は、その小部分が導体４０＃に接続されている。また、スナバ抵抗体１８＃は、ボンディングワイヤ９０＃を介してコンデンサ１６に接続されている。

ここで、上記導電スペーサ８２＃は、ボンディングワイヤを配置する空間を確保するための厚さを有する導体であり、例えば銅等によって形成される。なお、上記半導体チップ２２＃をはじめ、導電スペーサ８２＃等は、全てモールド材６２によって覆われている。こうした構成の場合、多層基板２０を用いる場合と比較して、ワイヤボンディングのスペース確保等のために、高電位側のスイッチング素子Ｓｗｐや低電位側のスイッチング素子Ｓｗｎのスイッチング状態の切り替えに伴って変化する電流（高周波電流）の経路が若干大きくなるものの、この経路のショートループ化を実現することはできる。
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。

「第１、第２導体について」
スイッチング素子Ｓｗ＃（＃＝ｐ，ｎ）に接続されて且つスナバ抵抗体１８＃と積層形成されるようにして形成される導体としては、パワーモジュールＰＭの端子を構成するものに限らない。たとえば先の図２に示す構成において、配線層３４＃が端子を構成して且つ、導体４０＃については、これを構成しなくてもよい。

また、導体が、絶縁体（多層基板２０）に接触しない構成であっても、上記第１の実施形態の上記（１）の効果を得ることはできる。

導体４０＃における半導体チップ２２＃の投影領域としては、半導体チップ２２＃の面の端部（４辺）から導体４０＃におろした垂線によって囲われる領域に限らない。たとえば、パワーモジュールＰＭの面に垂直な線によって半導体チップ２２＃を導体４０＃に投影した領域であってもよい。この定義は、半導体チップ２２＃の面と導体４０＃の面とが平行とならない場合に有効である。

また、導体４０＃を、半導体チップ２２＃が垂直投影された投影領域からはみ出して形成する代わりに、ビア導体３８＃を半導体チップ２２＃の表面積よりも小さく形成して且つ、導体４０＃のうちビア導体３８＃と接触しない部分とスナバ抵抗体１８＃とを積み重ねるようにして形成してもよい。

「スナバ回路ＳＣを構成するスナバ抵抗体について」
スナバ抵抗体１８＃としては、これと積層形成される導体に接触するものに限らない。たとえば先の図２において、ビア導体３８＃に接触する代わりに、導体４０＃とは接触しない構成であってもよい。

スナバ回路ＳＣを構成するスナバ抵抗体としては、高電位側のスナバ抵抗体１８ｐと低電位側のスナバ抵抗体１８ｎとの双方からなるものに限らず、いずれか一方のみからなってもよい。

「スナバ回路ＳＣを構成するコンデンサについて」
この種のコンデンサが複数のコンデンサの並列接続体でなくても、上記第１の実施形態の上記（１）等の効果を得ることはできる。

「スナバ回路ＳＣについて」
スナバ回路ＳＣとしては、抵抗体およびコンデンサの直列接続体からなるものに限らない。たとえばさらにダイオードが直列接続された構成であってもよい。

「個別スナバ回路ＳＣｓについて」
個別スナバ回路ＳＣｓのレイアウトとしては、先の図１３や図１５において例示したものに限らない。図１７〜図１９は、先の図１３に例示した構成の変形例である。ここで図１７は、コンデンサ１６ｓを、多層基板２０のうちスナバ抵抗体１８ｓの形成される面に対向する面側に配置した例である。この場合、先の図１３に示した構成と比較して、個別スナバ回路ＳＣｓとスイッチング素子Ｓｗ＃とで形成されるループ回路をより小さくすることができる。また、図１８および図１９は、コンデンサ１６ｓとスナバ抵抗体１８ｓとの直列接続態様を、先の図１２に示したものとは逆にした例である。同様に、先の図１５において例示したものについても、抵抗体とコンデンサとの接続を逆とするなどしてもよい。

個別スナバ回路ＳＣｓとしては、スイッチング素子の高電位側の端子および低電位側の端子のいずれか一方に抵抗体を接続するものに限らず、双方に接続するものであってもよい。

先の第９の実施形態（図１６）において個別スナバ回路ＳＣｓを設けてもよい。

個別スナバ回路ＳＣｓとしては、抵抗体およびコンデンサの直列接続体からなるものに限らない。たとえばさらにダイオードが直列接続された構成であってもよい。

上記第８の実施形態において、上記第５の実施形態のように、モールド材６２を設けてもよい。図２０（ａ）にこうした構成の一例を示す。この例は、先の図１５（ｃ）に示した構成において、上記第５の実施形態同様のモールド材６２に加えて、絶縁膜５０，５４や放熱体５２，５６を備える例を示した。また、上記第８の実施形態において、上記第９の実施形態に示したように多層基板２０に代えてモールド材６２を用いてもよい。図２０（ｂ）に、こうした構成の一例を示す。なお、この例において、先の図１６や図１５に示した部材に対応するものについては便宜上同一の符号を付している。

図示されるように、半導体チップ２２のコレクタおよびカソードが形成される面には、ハンダ８４を介して導体３０が接続されている。また、半導体チップ２２のエミッタおよびアノードの形成された面には、ハンダ８０を介して導電スペーサ８２が接続され、導電スペーサ８２には、ハンダ８６を介して導体４０が接続されている。

上記半導体チップ２２のゲートやケルビンエミッタ電極は、ボンディングワイヤ（図中、Ｇ，ＫＥにて表記）を介して端子６８に接続されている。上記導体４０のうち、半導体チップ２２が垂直投影された投影領域からはみ出した部分には、絶縁膜６６およびスナバ抵抗体１８ｓが積み重ねられるようにして形成されている。スナバ抵抗体１８ｓは、ボンディングワイヤ９０を介してコンデンサ１６ｓに接続されており、コンデンサ１６ｓは、ボンディングワイヤ９１を介して導体３０に接続されている。

「流通規制要素を構成するスイッチング素子について」
ＩＧＢＴに限らず、パワーＭＯＳ型電界効果トランジスタやサイリスタ等であってもよい。

「半導体チップについて」
半導体チップとしては、縦型デバイスに限らず、横型デバイスであってもよい。

「スイッチング素子の用途について」
一対のスイッチング素子の直列接続体としては、車載主機と高電圧バッテリとの間で電力の授受を仲介する電力変換回路を構成するものに限らない。例えば、高電圧バッテリ１２の電力を車載空調装置のコンプレッサに供給する電力変換回路を構成するものであってもよい。また、高電圧バッテリ１２の電圧を降圧して低電圧バッテリに出力するＤＣＤＣコンバータを構成するものであってもよい。

さらに、例えば先の図１に示した昇圧コンバータＣＶのうち、高電位側のスイッチング素子Ｓｗｐを備えることなく、フリーホイールダイオードＦＤｐのみを備えることで昇圧チョッパ回路を構成してもよい。この場合、パワーモジュールＰＭは、第１流通規制要素としての低電位側のスイッチング素子Ｓｗｐおよびこれに逆並列接続されたフリーホイールダイオードＦＤｐと、第２流通規制要素としての高電位側のフリーホイールダイオードＦＤｐとの直列接続体を備えるものの、高電位側のスイッチング素子Ｓｗｐを備えないものとなる。なお、この構成において個別スナバ回路ＳＣｓを備える場合には、第１流通規制要素および第２流通規制要素の双方にそれぞれ個別スナバ回路ＳＣｓを並列接続する代わりに、たとえば第２流通規制要素にのみ個別スナバ回路ＳＣｓを並列接続してもよい。

「そのほか」
・放熱体５２（さらには絶縁膜５０）を備えなくても、上記第１の実施形態の上記（１）の効果等を得ることはできる。

・放熱体５６（さらには絶縁膜５４）を備えなくても、上記第１の実施形態の上記（１）の効果等を得ることはできる。

１０…モータジェネレータ、１２…高電圧バッテリ、１６…コンデンサ、１８ｐ，１８ｎ，１８ｓ…スナバ抵抗体、４０，４０ｐ，４０ｎ…導体、４２，４２ｐ，４２ｎ…絶縁膜、Ｓｗ，Ｓｗｐ，Ｓｗｎ…スイッチング素子、ＦＤ，ＦＤｐ、ＦＤｎ…フリーホイールダイオード、ＳＣ…スナバ回路。

Claims (25)

1. 電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、
   前記流通規制要素に接続される導体と、
   前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、
   前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されており、
   前記流通規制要素は、第１流通規制要素であり、
   前記第１流通規制要素には、電流の流通方向を一方向に規制する整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素が直列接続されており、
   前記スナバ回路は、前記第１流通規制要素および前記第２流通規制要素の直列接続体に並列接続されており、
   前記第１流通規制要素に接続される前記導体は、前記第１流通規制要素および前記第２流通規制要素の直列接続体の端部に接続される一対の導体のうちの第１導体であり、
   前記一対の導体のうちの第２導体をさらに備え、
   前記第１導体は、前記第１流通規制要素が投影された投影領域に対して、前記第１導体および前記第２導体間の間隙方向に伸びて形成されており、
   前記第１流通規制要素に接続されるスナバ抵抗体は、前記第１導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とするスイッチングモジュール。
2. 前記第１流通規制要素に接続される前記導体は、前記第１流通規制要素および前記第２流通規制要素の直列接続体の端部に接続される一対の導体のうちの第１導体であり、
   前記一対の導体のうちの第２導体をさらに備え、
   前記スナバ回路は、前記第２流通規制要素に接続されるスナバ抵抗体を備え、
   前記第２導体は、前記第２流通規制要素が投影された投影領域に対して、前記第１導体および前記第２導体間の間隙方向に伸びて形成されて且つ、前記間隙方向に伸びた部分と前記第２流通規制要素に接続されたスナバ抵抗体とが積み重ねられるように形成されていることを特徴とする請求項１記載のスイッチングモジュール。
3. 電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、
   前記流通規制要素に接続される導体と、
   前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、
   前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されており、
   前記流通規制要素は、第１流通規制要素であり、
   前記第１流通規制要素には、電流の流通方向を一方向に規制する整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素が直列接続されており、
   前記スナバ回路は、前記第１流通規制要素および前記第２流通規制要素の直列接続体に並列接続されており、
   前記第１流通規制要素に接続される前記導体は、前記第１流通規制要素および前記第２流通規制要素の直列接続体の端部に接続される一対の導体のうちの第１導体であり、
   前記一対の導体のうちの第２導体をさらに備え、
   前記スナバ回路は、前記第２流通規制要素に接続されるスナバ抵抗体を備え、
   前記第２導体は、前記第２流通規制要素が投影された投影領域に対して、前記第１導体および前記第２導体間の間隙方向に伸びて形成されて且つ、前記間隙方向に伸びた部分と前記第２流通規制要素に接続されたスナバ抵抗体とが積み重ねられるように形成されていることを特徴とするスイッチングモジュール。
4. 前記第２導体は、当該スイッチングモジュールの端子を構成することを特徴とする請求項２または３記載のスイッチングモジュール。
5. 前記第１流通規制要素および前記スナバ回路間を接続する第１導体と、前記第２流通規制要素および前記スナバ回路間を接続する第２導体と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３導体とが、前記第１流通規制要素および前記第２流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする請求項１〜４のいずれか１項に記載のスイッチングモジュール。
6. 前記第１流通規制要素、前記第２流通規制要素、前記第１導体、前記第２導体、前記第３導体および前記スナバ回路が前記絶縁体を用いて一体的に形成されていることを特徴とする請求項５記載のスイッチングモジュール。
7. 前記第１流通規制要素が形成された半導体チップと、前記第２流通規制要素が形成された半導体チップとは、互いに対向するようにして配置されており、
   前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第１導体および前記第２導体が形成され、前記一対の面の他方の側には、前記第３導体が形成されていることを特徴とする請求項５または６記載のスイッチングモジュール。
8. 前記第１流通規制要素が形成された半導体チップと、前記第２流通規制要素が形成された半導体チップとが縦型デバイスであり、
   前記半導体チップの前記一対の面のそれぞれは、前記第１流通規制要素および前記第２流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする請求項７記載のスイッチングモジュール。
9. 前記絶縁体は、多層基板であり、
   前記第１導体、前記第２導体および前記第３導体は、前記多層基板の配線を備えることを特徴とする請求項５〜８のいずれか１項に記載のスイッチングモジュール。
10. 前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項９記載のスイッチングモジュール。
11. 前記絶縁体は、前記第１流通規制要素および前記第２流通規制要素を覆うモールド材であることを特徴とする請求項５〜８のいずれか１項に記載のスイッチングモジュール。
12. 前記スナバ回路は、複数のコンデンサの並列接続体を備えることを特徴とする請求項５〜１１のいずれか１項に記載のスイッチングモジュール。
13. 電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、
    前記流通規制要素に接続される導体と、
    前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、
    前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されており、
    前記スナバ抵抗体と積み重ねられるようにして形成されているのは、前記流通規制要素の前記電流の流通経路の両端部のそれぞれに接続される一対の導体のうちの一方の導体であり、
    前記一対の導体のうちの他方の導体をさらに備え、
    前記一方の導体は、前記電流の流通経路の両端部のうちの対応する側が投影された投影領域からはみ出すようにして形成されて且つ、該はみ出した部分が前記他方の導体に接続されており、
    前記スナバ抵抗体は、前記一方の導体の前記はみ出した部分と積み重ねられるように形成されていることを特徴とするスイッチングモジュール。
14. 前記流通規制要素を構成する半導体チップは、縦型デバイスであることを特徴とする請求項１３記載のスイッチングモジュール。
15. 前記一対の導体は、前記流通規制要素が埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする請求項１３または１４記載のスイッチングモジュール。
16. 前記一対の導体、前記流通規制要素および前記スナバ回路は、前記絶縁体を用いて一体的に形成されていることを特徴とする請求項１５記載のスイッチングモジュール。
17. 前記絶縁体は、多層基板であり、
    前記一対の導体は、前記多層基板の配線を備えることを特徴とする請求項１５または１６記載のスイッチングモジュール。
18. 前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項１７記載のスイッチングモジュール。
19. 前記絶縁体は、前記流通規制要素を覆うモールド材であることを特徴とする請求項１５または１６記載のスイッチングモジュール。
20. 前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体との間には、絶縁部材が形成されていることを特徴とする請求項１〜１９のいずれか１項に記載のスイッチングモジュール。
21. 前記スナバ抵抗体のうち前記導体に接続されない側の端部は、ビア導体を介して絶縁体中の配線に接続されるものであり、
    前記ビア導体のうち前記スナバ抵抗体に対向する面は、前記スナバ抵抗体よりも抵抗率の小さい電極材料によって全面が覆われていることを特徴とする請求項２０記載のスイッチングモジュール。
22. 前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分の厚さが他の部分よりも薄く形成されていることを特徴とする請求項１〜２１のいずれか１項に記載のスイッチングモジュール。
23. 前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分とそれ以外の部分とが接合されて形成されていることを特徴とする請求項１〜２２のいずれか１項に記載のスイッチングモジュール。
24. 前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体とは互いに接触するようにして積層形成されており、
    前記スナバ抵抗体のうち前記導体との接触面に対向する面側には、前記スナバ抵抗体よりも抵抗率の小さい薄膜導体が形成されていることを特徴とする請求項１〜２３のいずれか１項に記載のスイッチングモジュール。
25. 前記導体は、当該スイッチングモジュールの端子を構成することを特徴とする請求項１〜２４のいずれか1項に記載のスイッチングモジュール。

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