JP5200761B2 - 昇圧回路、固体撮像素子およびカメラシステム - Google Patents
昇圧回路、固体撮像素子およびカメラシステム Download PDFInfo
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Description
本発明は、昇圧回路、この昇圧回路が適用可能なＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服している。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服している。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
このようなセンサ部を有するＣＭＯＳイメージセンサは、所定の構成を有する画素回路を２次元アレイ状に配置した画素アレイ部、画素駆動部（垂直走査回路）、カラム回路（列処理回路）等に構成される。
そして、これらは集積化（ＬＳＩ）化されて形成される。
そして、これらは集積化（ＬＳＩ）化されて形成される。
ところで、外部からの供給電圧を、昇圧または降圧する回路をＬＳＩ内で備えることは、ＬＳＩの単一電源化という点で有用である。
たとえばＣＭＯＳイメージセンサでは、外部から供給される電源電圧として、アナログ回路用電圧、デジタル回路用電圧の２種類を用いる場合が多い。
ここで、汎用ＣＭＯＳ ＬＳＩと同一プロセスで製造できるというＣＭＯＳイメージセンサならではの利点を生かし、昇圧・降圧回路をセンサ内で持つことにより、多種類の電源電圧をイメージセンサ内部回路で使用することが可能となる。
すなわち、外部から供給される電圧は２種類のみであるが、ＣＭＯＳイメージセンサ内部では多電源回路の集合体として動作することができるということである。
特許第３８０２２３９号
たとえばＣＭＯＳイメージセンサでは、外部から供給される電源電圧として、アナログ回路用電圧、デジタル回路用電圧の２種類を用いる場合が多い。
ここで、汎用ＣＭＯＳ ＬＳＩと同一プロセスで製造できるというＣＭＯＳイメージセンサならではの利点を生かし、昇圧・降圧回路をセンサ内で持つことにより、多種類の電源電圧をイメージセンサ内部回路で使用することが可能となる。
すなわち、外部から供給される電圧は２種類のみであるが、ＣＭＯＳイメージセンサ内部では多電源回路の集合体として動作することができるということである。
ところで、ＣＭＯＳイメージセンサにおいて、昇圧回路等を内部に持つ場合、各回路ブロック間の信号の受け渡しに際して、レベルシフタを仲介させる必要が生じてくる。
レベルシフタでは、ハイ（High）側（＝ＶＨ）およびロー（Low）側（＝ＶＬ）の電圧が安定供給されることが前提となる。
ところが、たとえば、待機状態から動作状態への遷移時において、電圧の高低関係が逆転する時間が生じ、レベルシフタの誤動作および過大な貫通電流が流れ消費電力の増大が問題となっている。
ところが、たとえば、待機状態から動作状態への遷移時において、電圧の高低関係が逆転する時間が生じ、レベルシフタの誤動作および過大な貫通電流が流れ消費電力の増大が問題となっている。
この問題を解決するために、特別な内部回路を設けることにより、待機状態から動作状態への遷移時における誤動作を防止する技術が提案されている（たとえば特許文献１参照）。
しかし、この技術では、特別な内部回路を新たに必要となることから、回路の複雑化、大型化を招くという不利益がある。
本発明は、回路の複雑化、大型化、消費電力の増大を招くことなく、後段回路の誤動作を抑止しつつ昇圧電圧を発生させることが可能な昇圧回路、固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の昇圧回路は、出力端子と、昇圧用基準電圧を生成する基準電圧生成部と、上記基準電圧を昇圧して上記出力端子から出力するチャージポンプ部と、待機時に、上記出力端子をハイレベル側の電圧に保持する出力端子電圧保持部と、を有し、上記チャージポンプ部は、上記基準電圧が入力される入力ノードと、上記入力ノードと上記出力端子との間に形成される少なくとも一つの昇圧ノードと、上記入力ノードと基準電位との間に形成される上記昇圧ノードに対応する少なくとも一つの基準ノードと、第１端子が対応する上記昇圧ノードに接続され、第２端子が対応する基準ノードに接続される少なくとも一つの昇圧用キャパシタと、上記入力ノードと上記昇圧ノード間、最終段の上記昇圧ノードと上記出力端子間、上記入力ノードと上記基準ノード間、基準電位と上記基準ノード間に、切替信号によりオン、オフされる複数のスイッチングトランジスタと、を含み、上記出力端子電圧保持部は、待機時に、上記基準電圧生成部の出力側または上記出力端子を上記ハイレベルに相当する電位に接続し、当該電位への接続先が上記基準電圧生成部の出力側であるか上記出力端子であるかによって、上記チャージポンプ部の少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのオン、オフを制御する。
好適には、上記出力端子電圧保持部は、待機時に、上記電位への接続先が上記基準電圧生成部の出力側である場合には、上記チャージポンプ部の上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのすべてがオンとなるように制御する。
好適には、上記チャージポンプ部は、上記複数のスイッチングトランジスタのうち、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは寄生ダイオードを含み、当該スイッチングトランジスタは、当該寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、上記出力端子電圧保持部は、待機時に、上記電位への接続先が上記基準電圧生成部の出力側である場合には、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタ、並びに、上記入力ノードと基準電位間に接続されるスイッチングトランジスタのうち少なくとも上記入力ノードと接続されるスイッチングトランジスタがオフとなるように制御する。
好適には、上記チャージポンプ部は、上記複数のスイッチングトランジスタは寄生ダイオードを含み、上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、上記入力ノードと上記基準電位間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記基準電位から上記入力ノードに向かって順方向となるように接続され、上記出力端子電圧保持部は、待機時に、上記電位への接続先が上記基準電圧生成部の出力側である場合には、上記複数のスイッチングトランジスタがオフとなるように制御する。
好適には、上記出力端子電圧保持部は、待機時に、電位への接続先が上記出力端子である場合には、上記チャージポンプ部の上記入力ノードと上記出力端子間の少なくとも当該出力端子と上記昇圧ノード間に接続された上記スイッチングトランジスタがオフとなるように制御する。
好適には、上記チャージポンプ部は、上記複数のスイッチングトランジスタのうち、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは寄生ダイオードを含み、当該スイッチングトランジスタは、当該寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、上記出力端子電圧保持部は、待機時に、上記電位への接続先が上記出力端子である場合には、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタ、並びに、上記入力ノードと基準電位間に接続されるスイッチングトランジスタのうち少なくとも上記入力ノードと接続されるスイッチングトランジスタがオフとなるように制御する。
好適には、上記チャージポンプ部は、上記複数のスイッチングトランジスタは寄生ダイオードを含み、上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、上記入力ノードと上記基準電位間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記基準電位から上記入力ノードに向かって順方向となるように接続され、上記出力端子電圧保持部は、待機時に、上記電位への接続先が上記出力端子側である場合には、上記複数のスイッチングトランジスタがオフとなるように制御する。
好適には、上記チャージポンプ部のスイッチングトランジスタは、電界効果トランジスタにより形成され、上記出力端子電圧保持部は、上記スイッチングトランジスタの切替信号の駆動電圧に上記出力端子の昇圧電圧を適用する。
好適には、上記出力端子電圧保持部は、上記出力端子の昇圧電圧を分圧した電圧で決まる電圧を上記駆動電圧に含む。
本発明の第２の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、制御信号により、上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、昇圧回路を含み、上記制御信号を当該昇圧回路で昇圧した電圧レベルに設定する昇圧電源部と、を有し、上記昇圧回路は、出力端子と、昇圧用基準電圧を生成する基準電圧生成部と、上記基準電圧を昇圧して上記出力端子から出力するチャージポンプ部と、待機時に、上記出力端子をハイレベル側の電圧に保持する出力端子電圧保持部と、を有し、上記チャージポンプ部は、上記基準電圧が入力される入力ノードと、上記入力ノードと上記出力端子との間に形成される少なくとも一つの昇圧ノードと、上記入力ノードと基準電位との間に形成される上記昇圧ノードに対応する少なくとも一つの基準ノードと、第１端子が対応する上記昇圧ノードに接続され、第２端子が対応する基準ノードに接続される少なくとも一つの昇圧用キャパシタと、上記入力ノードと上記昇圧ノード間、最終段の上記昇圧ノードと上記出力端子間、上記入力ノードと上記基準ノード間、基準電位と上記基準ノード間に、切替信号によりオン、オフされる複数のスイッチングトランジスタと、を含み、上記出力端子電圧保持部は、待機時に、上記基準電圧生成部の出力側または上記出力端子を上記ハイレベルに相当する電位に接続し、当該電位への接続先が上記基準電圧生成部の出力側であるか上記出力端子であるかによって、上記チャージポンプ部の少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのオン、オフを制御する。
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、制御信号により、上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、昇圧回路を含み、上記制御信号を当該昇圧回路で昇圧した電圧レベルに設定する昇圧電源部と、を有し、上記昇圧回路は、出力端子と、昇圧用基準電圧を生成する基準電圧生成部と、上記基準電圧を昇圧して上記出力端子から出力するチャージポンプ部と、待機時に、上記出力端子をハイレベル側の電圧に保持する出力端子電圧保持部と、を有し、上記チャージポンプ部は、上記基準電圧が入力される入力ノードと、上記入力ノードと上記出力端子との間に形成される少なくとも一つの昇圧ノードと、上記入力ノードと基準電位との間に形成される上記昇圧ノードに対応する少なくとも一つの基準ノードと、第１端子が対応する上記昇圧ノードに接続され、第２端子が対応する基準ノードに接続される少なくとも一つの昇圧用キャパシタと、上記入力ノードと上記昇圧ノード間、最終段の上記昇圧ノードと上記出力端子間、上記入力ノードと上記基準ノード間、基準電位と上記基準ノード間に、切替信号によりオン、オフされる複数のスイッチングトランジスタと、を含み、上記出力端子電圧保持部は、待機時に、上記基準電圧生成部の出力側または上記出力端子を上記ハイレベルに相当する電位に接続し、当該電位への接続先が上記基準電圧生成部の出力側であるか上記出力端子であるかによって、上記チャージポンプ部の少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのオン、オフを制御する。
本発明によれば、昇圧動作を行わない待機時に、出力端子電圧保持部が、基準電圧生成部の出力側または出力端子をハイレベルに相当する電位に接続する。
そして、たとえば電位への接続先が基準電圧生成部の出力側である場合には、出力端子電圧保持部は、チャージポンプ部の入力ノードと出力端子間に接続されたスイッチングトランジスタのすべてがオンとなるように制御する。
また、電位への接続先が出力端子である場合には、出力端子電圧保持部は、チャージポンプ部の入力ノードと出力端子間の少なくとも出力端子と昇圧ノードに接続されたスイッチングトランジスタがオフとなるように制御する。
そして、たとえば電位への接続先が基準電圧生成部の出力側である場合には、出力端子電圧保持部は、チャージポンプ部の入力ノードと出力端子間に接続されたスイッチングトランジスタのすべてがオンとなるように制御する。
また、電位への接続先が出力端子である場合には、出力端子電圧保持部は、チャージポンプ部の入力ノードと出力端子間の少なくとも出力端子と昇圧ノードに接続されたスイッチングトランジスタがオフとなるように制御する。
本発明によれば、回路の複雑化、大型化、消費電力の増大を招くことなく、後段回路の誤動作を抑止しつつ昇圧電圧を発生させることができる。
以下、本発明の実施の形態を図面に関連付けて説明する。説明は以下の順序で行う。
１．第１の実施形態（固体撮像素子の全体構成：ＣＭＯＳイメージセンサの構成）
２．昇圧電源部の構成（昇圧回路およびレベルシフタを含む全体構成）
３．第１実施例（昇圧回路の待機時の出力端子の電圧保持の第１の構成例）
４．第２実施例（昇圧回路の待機時の出力端子の電圧保持の第２の構成例）
５．第３実施例（昇圧回路の待機時の出力端子の電圧保持の第３の構成例）
６．第４実施例（昇圧回路の待機時の出力端子の電圧保持の第４の構成例）
７．第２の実施形態（固体撮像素子の別構成：カラムＡＤＣ対応の構成例）
８．第３の実施形態（固体撮像素子が適用可能なカメラシステムの構成例）
１．第１の実施形態（固体撮像素子の全体構成：ＣＭＯＳイメージセンサの構成）
２．昇圧電源部の構成（昇圧回路およびレベルシフタを含む全体構成）
３．第１実施例（昇圧回路の待機時の出力端子の電圧保持の第１の構成例）
４．第２実施例（昇圧回路の待機時の出力端子の電圧保持の第２の構成例）
５．第３実施例（昇圧回路の待機時の出力端子の電圧保持の第３の構成例）
６．第４実施例（昇圧回路の待機時の出力端子の電圧保持の第４の構成例）
７．第２の実施形態（固体撮像素子の別構成：カラムＡＤＣ対応の構成例）
８．第３の実施形態（固体撮像素子が適用可能なカメラシステムの構成例）
＜１．第１の実施形態＞
図１は、本発明の第１の実施形態に係る昇圧回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
図１は、本発明の第１の実施形態に係る昇圧回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての垂直走査回路１２０、および水平走査回路１３０、カラム読み出し回路１４０、制御部１５０、データ処理部１６０、および昇圧電源部１７０を有する。
そして、画素アレイ部１１０、画素駆動部としての垂直走査回路１２０、および水平走査回路１３０、カラム読み出し回路１４０、制御部１５０、データ処理部１６０、および昇圧電源部１７０は、ＬＳＩ化されている。
そして、画素アレイ部１１０、画素駆動部としての垂直走査回路１２０、および水平走査回路１３０、カラム読み出し回路１４０、制御部１５０、データ処理部１６０、および昇圧電源部１７０は、ＬＳＩ化されている。
画素アレイ部１１０は、複数の画素回路１１０Ａが２次元状（マトリクス状）に配列されている。
また、固体撮像素子１００においては、画素アレイ部１１０の信号を順次読み出すための制御系としての構成部を有する。
すなわち、固体撮像素子１００は、内部クロックの生成等を行う制御部１５０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平走査回路１３０、カラム読み出し回路１４０、およびデータ処理部１６０が配置されている。
昇圧電源部１７０については後で詳述する。
また、固体撮像素子１００においては、画素アレイ部１１０の信号を順次読み出すための制御系としての構成部を有する。
すなわち、固体撮像素子１００は、内部クロックの生成等を行う制御部１５０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平走査回路１３０、カラム読み出し回路１４０、およびデータ処理部１６０が配置されている。
昇圧電源部１７０については後で詳述する。
図２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１１０Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有する。
そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、垂直走査回路１２０により駆動される。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、垂直走査回路１２０により駆動される。
垂直走査回路１２０は、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を行う機能を有する。
垂直走査回路１２０は、昇圧電源部１７０により昇圧電圧ＶＢの供給を受ける。
垂直走査回路１２０は、リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬのうち少なくともリセット制御線ＬＲＳＴを、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有するリセット信号ＲＳＴを印加して駆動する。
すなわり、少なくともリセット信号ＲＳＴは昇圧電圧のたとえば３．６Ｖのレベルに設定される。
勿論、垂直走査回路１２０は、転送制御線ＬＴｘを、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有する送信信号ＴＧを印加して駆動することも可能である。
同様に、垂直走査回路１２０は、選択制御線ＬＳＥＬの、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有する選択信号ＳＥＬを印加して駆動することも可能である。
垂直走査回路１２０は、昇圧電源部１７０により昇圧電圧ＶＢの供給を受ける。
垂直走査回路１２０は、リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬのうち少なくともリセット制御線ＬＲＳＴを、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有するリセット信号ＲＳＴを印加して駆動する。
すなわり、少なくともリセット信号ＲＳＴは昇圧電圧のたとえば３．６Ｖのレベルに設定される。
勿論、垂直走査回路１２０は、転送制御線ＬＴｘを、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有する送信信号ＴＧを印加して駆動することも可能である。
同様に、垂直走査回路１２０は、選択制御線ＬＳＥＬの、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有する選択信号ＳＥＬを印加して駆動することも可能である。
カラム読み出し回路１４０は、垂直走査回路１２０により読み出し制御された画素行のデータを受け取り、この読み出しデータは水平走査回路１３０を介して後段のデータ処理部１６０に転送する。
カラム読み出し回路１４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）などの信号処理を施す機能を有する。
カラム読み出し回路１４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）などの信号処理を施す機能を有する。
＜２．昇圧電源部の構成＞
以下、本実施形態に係る昇圧電源部１７０の具体的な構成および機能について説明する。
以下、本実施形態に係る昇圧電源部１７０の具体的な構成および機能について説明する。
本実施形態においては、昇圧電源部１７０内の基準電圧生成用演算増幅器１の出力端子電圧が、待機時にハイレベル側の電圧に保持される。
あるいは、チャージポンプ部の出力端子電圧が、待機時にハイレベル側の電圧に保持される。
また、チャージポンプ部を形成する複数のスイッチングトランジスタが、待機時にオフ状態に保持される。
また、チャージポンプ部において、それを構成する各トランジスタの駆動電圧として、出力端子電圧およびその分圧で決まる電圧を用いることも可能である。
以下、昇圧電源部１７０のより具体的に構成例について説明する。
あるいは、チャージポンプ部の出力端子電圧が、待機時にハイレベル側の電圧に保持される。
また、チャージポンプ部を形成する複数のスイッチングトランジスタが、待機時にオフ状態に保持される。
また、チャージポンプ部において、それを構成する各トランジスタの駆動電圧として、出力端子電圧およびその分圧で決まる電圧を用いることも可能である。
以下、昇圧電源部１７０のより具体的に構成例について説明する。
図３は、本実施形態に係る昇圧電源部１７０の構成例を示すブロック図である。
図４は、図３の演算増幅器およびチャージポンプ部の構成例を示す回路図である。
図４は、図３の演算増幅器およびチャージポンプ部の構成例を示す回路図である。
図３の昇圧電源部１７０は、基準電圧生成部としての演算増幅器１７１、チャージポンプ部１７２、制御論理回路１７３、およびレベルシフタ１７４を有する。
これらの構成要素のうち演算増幅器１７１、チャージポンプ部１７２、および制御論理回路１７３により本発明の昇圧回路２００が形成される。また、制御論理回路１７３は、本発明の出力端子電圧保持部の一部を形成する。
そして、レベルシフタ１７４は、昇圧回路２００の後段回路に相当する。この例では、レベルシフタ１７４を昇圧電源部１７０に含むように構成しているが、レベルシフタ１７４を垂直走査回路１２０側に配置することも可能である。
この昇圧電源部１７０は、外部から、たとえば２．７Ｖの電源電圧ＶＤＤ１が供給される。
これらの構成要素のうち演算増幅器１７１、チャージポンプ部１７２、および制御論理回路１７３により本発明の昇圧回路２００が形成される。また、制御論理回路１７３は、本発明の出力端子電圧保持部の一部を形成する。
そして、レベルシフタ１７４は、昇圧回路２００の後段回路に相当する。この例では、レベルシフタ１７４を昇圧電源部１７０に含むように構成しているが、レベルシフタ１７４を垂直走査回路１２０側に配置することも可能である。
この昇圧電源部１７０は、外部から、たとえば２．７Ｖの電源電圧ＶＤＤ１が供給される。
基準電圧生成部としての演算増幅器１７１は、昇圧すべき昇圧電圧ＶＢ、たとえば３．６Ｖの半分の１．８Ｖの昇圧用基準電圧ＶＢＲを生成し、生成した基準電圧ＶＢＲをチャージポンプ部１７２に供給する。
演算増幅器１７１は、非反転入力端子（＋）に基準電圧ＶＲが供給され、反転入力端子（−）にチャージポンプ部１７２の出力端子電圧を抵抗素子Ｒ１，Ｒ２で分圧した電圧ＶＤが供給される。
図４において演算増幅器１７１は、基準となる電圧を生成するためのものであり、その出力端子電圧は、所望の昇圧電位の半分の値をとるように設計される。回路構成としては、たとえば単純な増幅器を２段接続した演算増幅器（オペアンプ）でもよい。
たとえば演算増幅器１７１は、待機時に出力端子電圧が、ハイレベル側の電圧に保持される。この場合の構成例については後で説明する。
演算増幅器１７１は、非反転入力端子（＋）に基準電圧ＶＲが供給され、反転入力端子（−）にチャージポンプ部１７２の出力端子電圧を抵抗素子Ｒ１，Ｒ２で分圧した電圧ＶＤが供給される。
図４において演算増幅器１７１は、基準となる電圧を生成するためのものであり、その出力端子電圧は、所望の昇圧電位の半分の値をとるように設計される。回路構成としては、たとえば単純な増幅器を２段接続した演算増幅器（オペアンプ）でもよい。
たとえば演算増幅器１７１は、待機時に出力端子電圧が、ハイレベル側の電圧に保持される。この場合の構成例については後で説明する。
チャージポンプ部１７２は、制御論理回路１７３により切替信号ＳＷ１〜ＳＷ４の供給レベルに応じた昇圧動作により、演算増幅器１７１の出力電圧、たとえば１．８Ｖを３．６Ｖに昇圧し、昇圧電圧ＶＢをレベルシフタ１７４に出力する。
チャージポンプ部１７２は、昇圧電圧ＶＢを演算増幅器１７１側にも出力する。
このチャージポンプ部１７２は、入力電圧を２倍に増幅する機能を有するがこれに限定さるものではなく、さらに高い電圧を生成するように、昇圧用のキャパシタや昇圧ノード、基準ノードを設けることも可能である。
チャージポンプ部１７２は、昇圧電圧ＶＢを演算増幅器１７１側にも出力する。
このチャージポンプ部１７２は、入力電圧を２倍に増幅する機能を有するがこれに限定さるものではなく、さらに高い電圧を生成するように、昇圧用のキャパシタや昇圧ノード、基準ノードを設けることも可能である。
チャージポンプ部１７２は、図４に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、ＰＴ２、ＰＴ３、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１、キャパシタＣ１、および出力端子Ｔｏｕｔ１を有する。
そして、チャージポンプ部１７２は、入力ノードＮＤ１、基準ノードＮＤ２、昇圧ノードＮＤ３、および出力ノードＮＤ４を有する。
チャージポンプ部１７２は、スイッチングトラジスタとして、絶縁ゲート型電界効果トランジスタであるＰＭＯＳトランジスタＰＴ１〜ＰＴ３、およびＮＭＯＳトランジスタＮＴ１を含んで構成されている。
そして、チャージポンプ部１７２は、入力ノードＮＤ１、基準ノードＮＤ２、昇圧ノードＮＤ３、および出力ノードＮＤ４を有する。
チャージポンプ部１７２は、スイッチングトラジスタとして、絶縁ゲート型電界効果トランジスタであるＰＭＯＳトランジスタＰＴ１〜ＰＴ３、およびＮＭＯＳトランジスタＮＴ１を含んで構成されている。
入力ノードＮＤ１が演算増幅器１７１の出力に接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインが入力ノードＮＤ１に接続され、ソースが昇圧ノードＮＤ３に接続され、ゲートが制御論理回路１７３による切替信号ＳＷ１の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２のドレインが昇圧ノードＮＤ３に接続され、ソースが出力ノードＮＤ４に接続され、ゲートが制御論理回路１７３による切替信号ＳＷ２の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３のドレインが入力ノードＮＤ１に接続され、ソースが基準ノードＮＤ２に接続され、ゲートが制御論理回路１７３による切替信号ＳＷ３の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１のドレインが基準ノードＮＤ２に接続され、ソースが基準電位ＶＳＳ、たとえば接地電位ＧＮＤに接続され、ゲートが制御論理回路１７３による切替信号ＳＷ４の供給ラインに接続されている。
キャパシタＣ１の第１電極（第１端子）が昇圧ノードＮＤ３に接続され、第２電極（第２端子）が基準ノードＮＤ２に接続されている。
また、出力ノードＮＤ４が昇圧電圧ＶＢの出力端子Ｔｏｕｔ１、および抵抗素子Ｒ２の一端に接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインが入力ノードＮＤ１に接続され、ソースが昇圧ノードＮＤ３に接続され、ゲートが制御論理回路１７３による切替信号ＳＷ１の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２のドレインが昇圧ノードＮＤ３に接続され、ソースが出力ノードＮＤ４に接続され、ゲートが制御論理回路１７３による切替信号ＳＷ２の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３のドレインが入力ノードＮＤ１に接続され、ソースが基準ノードＮＤ２に接続され、ゲートが制御論理回路１７３による切替信号ＳＷ３の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１のドレインが基準ノードＮＤ２に接続され、ソースが基準電位ＶＳＳ、たとえば接地電位ＧＮＤに接続され、ゲートが制御論理回路１７３による切替信号ＳＷ４の供給ラインに接続されている。
キャパシタＣ１の第１電極（第１端子）が昇圧ノードＮＤ３に接続され、第２電極（第２端子）が基準ノードＮＤ２に接続されている。
また、出力ノードＮＤ４が昇圧電圧ＶＢの出力端子Ｔｏｕｔ１、および抵抗素子Ｒ２の一端に接続されている。
たとえばチャージポンプ部１７２は、待機時に出力端子Ｔｏｕｔ１の電圧が、ハイレベル側の電圧に保持される。この場合の構成例についても後で説明する。
制御論理回路１７３は、基準クロック信号ＲＣＫを受けてチャージポンプ部１７２のスイッチトランジスタとしてのＰＭＯＳトランジスタＰＴ１〜ＰＴ３およびＮＭＯＳトランジスタＮＴ１をスイッチングするための切替信号ＳＷ１〜ＳＷ４を生成する。
制御論理回路１７３は、待機モード時には、たとえば切替信号ＳＷ１，ＳＷ２をローレベル、切替信号ＳＷ３をハイレベル、切替信号ＳＷ４をローレベルに設定し、チャージポンプ部１７２の入力ノードと出力端子間のスイッチングトランジスタをオンさせる。
あるいは、制御論理回路１７３は、待機モード時には、たとえば切替信号ＳＷ１〜ＳＷ３をハイレベル、切替信号ＳＷ４をローレベルに設定し、チャージポンプ部１７２のスイッチングトランジスタをカットオフさせる。
あるいは、制御論理回路１７３は、待機モード時には、たとえば切替信号ＳＷ１〜ＳＷ３をハイレベル、切替信号ＳＷ４をローレベルに設定し、チャージポンプ部１７２のスイッチングトランジスタをカットオフさせる。
制御論理回路１７３は、昇圧モード時は、まず、切替信号ＳＷ１をローレベル、切替信号ＳＷ４をハイレベルに設定し、切替信号ＳＷ２，ＳＷ３をハイレベルに設定する。
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１をオン状態とし、ＰＭＯＳトランジスタＰＴ２、ＰＴ３をオフ状態とする。
次に、切替信号ＳＷ１をハイレベル、切替信号ＳＷ４をローレベルに設定し、切替信号ＳＷ２，ＳＷ３をローレベルに設定する。
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１をオフ状態に切り替え、ＰＭＯＳトランジスタＰＴ２、ＰＴ３をオン状態に切り替える。
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１をオン状態とし、ＰＭＯＳトランジスタＰＴ２、ＰＴ３をオフ状態とする。
次に、切替信号ＳＷ１をハイレベル、切替信号ＳＷ４をローレベルに設定し、切替信号ＳＷ２，ＳＷ３をローレベルに設定する。
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１をオフ状態に切り替え、ＰＭＯＳトランジスタＰＴ２、ＰＴ３をオン状態に切り替える。
レベルシフタ１７４は、チャージポンプ部１７２により供給される昇圧電圧ＶＢを高電圧源として、入力される低振幅、たとえば１．８Ｖ系の制御信号を、３．６Ｖ系の制御信号にレベルシフトする。
レベルシフタ１７４は、レベルシフトした制御信号を垂直走査回路１２０に供給する。
レベルシフタ１７４は、レベルシフトした制御信号を垂直走査回路１２０に供給する。
図５は、本実施形態に係るレベルシフタの構成例を示す回路図である。
レベルシフタ１７４は、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２、インバータＩＮＶ１１、高電圧ＶＨの供給ラインＬＶＨ、入力端子Ｔｉｎ１１、出力端子Ｔｏｕｔ１１、およびノードＮＤ１１，ＮＤ１２を有する。
高電圧ＶＨの供給ラインＬＶＨにチャージポンプ部１７２の昇圧電圧ＶＢが供給される。
ＰＭＯＳトランジスタＰＴ１１のソースとＰＭＯＳトランジスタＰＴ１２のソースが高電圧ＶＨの供給ラインＬＶＨに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインがＮＭＯＳトランジスタＮＴ１１のドレインに接続され、その接続点によりノードＮＤ１１が形成されている。
ＰＭＯＳトランジスタＰＴ１２のドレインがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、その接続点によりノードＮＤ１２が形成されている。
ＮＭＯＳトランジスタＮＴ１１のソースとＮＭＯＳトランジスタＮＴ１２のソースが定電圧ＶＬ（０Ｖ）の供給ラインである接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１のゲートがノードＮＤ１２に接続され、ＰＭＯＳトランジスタＰＴ１２のゲートがノードＮＤ１１に接続されている。
ＮＭＯＳトランジスタＮＴ１１のゲートが入力端子Ｔｉｎ１１に接続され、ＮＭＯＳトランジスタＮＴ１２のゲートがインバータＩＮＶ１１の出力に接続されている。
インバータＩＮＶ１１の入力は入力端子Ｔｉｎ１１に接続され、ノードＮＤ１２が出力端子Ｔｏｕｔ１１に接続されている。
ＰＭＯＳトランジスタＰＴ１１のソースとＰＭＯＳトランジスタＰＴ１２のソースが高電圧ＶＨの供給ラインＬＶＨに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインがＮＭＯＳトランジスタＮＴ１１のドレインに接続され、その接続点によりノードＮＤ１１が形成されている。
ＰＭＯＳトランジスタＰＴ１２のドレインがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、その接続点によりノードＮＤ１２が形成されている。
ＮＭＯＳトランジスタＮＴ１１のソースとＮＭＯＳトランジスタＮＴ１２のソースが定電圧ＶＬ（０Ｖ）の供給ラインである接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１のゲートがノードＮＤ１２に接続され、ＰＭＯＳトランジスタＰＴ１２のゲートがノードＮＤ１１に接続されている。
ＮＭＯＳトランジスタＮＴ１１のゲートが入力端子Ｔｉｎ１１に接続され、ＮＭＯＳトランジスタＮＴ１２のゲートがインバータＩＮＶ１１の出力に接続されている。
インバータＩＮＶ１１の入力は入力端子Ｔｉｎ１１に接続され、ノードＮＤ１２が出力端子Ｔｏｕｔ１１に接続されている。
レベルシフタ１７４において、入力端子Ｔｉｎ１１からハイレベルの信号（図に示す例では１．８Ｖ）が入力されると、ＮＭＯＳもトランジスタＮＴ１２はオフし、ＮＭＯＳトランジスタＮＴ１１はオンする。
その結果、ノードＮＤ１１の電荷が放電され、ＰＭＯＳトランジスタＰＴ１２のゲート電圧は下がる。するとＰＭＯＳトランジスタＰＴ１２がオンし、そのドレイン電圧が上がるので、ＰＭＯＳトランジスタＰＴ１１のゲート電圧は上がりドレイン電圧は下がる。
したがって、出力端子Ｔｏｕｔ１１からは、レベルシフトされたハイレベルの信号（図に示す例では３．６Ｖ）Ｖｏｕｔが出力されることになる。
その結果、ノードＮＤ１１の電荷が放電され、ＰＭＯＳトランジスタＰＴ１２のゲート電圧は下がる。するとＰＭＯＳトランジスタＰＴ１２がオンし、そのドレイン電圧が上がるので、ＰＭＯＳトランジスタＰＴ１１のゲート電圧は上がりドレイン電圧は下がる。
したがって、出力端子Ｔｏｕｔ１１からは、レベルシフトされたハイレベルの信号（図に示す例では３．６Ｖ）Ｖｏｕｔが出力されることになる。
逆に、入力端子Ｔｉｎ１１からローレベルの信号（図に示す例では０Ｖ）が入力されると、ＮＭＯＳトランジスタＮＴ１１はオフし、ＮＭＯＳトランジスタＮＴ１２はオンする。
その結果、ノードＮＤ１２の電荷が放電され、ＰＭＯＳトランジスタＰＴ１２のドレイン電圧が下がり、ＰＭＯＳトランジスタＰＴ１１のゲート電圧が下がることになる。
したがって、ＮＭＯＳトランジスタのドレイン電圧、すなわちノードＮＤ１１の電位は上がりＰＭＯＳトランジスタＰＴ１２のゲート電圧は上がる。その結果、ＰＭＯＳトランジスタＰＴ１２のドレイン電圧はより下がる方向となり、出力端子Ｔｏｕｔ１１からローレベルの信号（図に示す例では０Ｖ）が出力されることになる。
その結果、ノードＮＤ１２の電荷が放電され、ＰＭＯＳトランジスタＰＴ１２のドレイン電圧が下がり、ＰＭＯＳトランジスタＰＴ１１のゲート電圧が下がることになる。
したがって、ＮＭＯＳトランジスタのドレイン電圧、すなわちノードＮＤ１１の電位は上がりＰＭＯＳトランジスタＰＴ１２のゲート電圧は上がる。その結果、ＰＭＯＳトランジスタＰＴ１２のドレイン電圧はより下がる方向となり、出力端子Ｔｏｕｔ１１からローレベルの信号（図に示す例では０Ｖ）が出力されることになる。
上述のレベルシフタ１７４は、昇圧回路２００の後段回路となるが、高電圧側（＝ＶＨ）および低電圧側（＝ＶＬ）の電圧が安定供給されることが前提となる。
たとえば、待機状態から動作状態への遷移時において、電圧の高低関係が逆転する時間が生じ、レベルシフタの誤動作および過大な貫通電流が流れるおそれがある。
そこで、本実施形態においては、以下に説明する構成を採用し、回路の複雑化、大型化、消費電力の増大を招くことなく、後段回路の誤動作を抑止しつつ昇圧電圧を発生させることが可能な昇圧回路を実現している。
たとえば、待機状態から動作状態への遷移時において、電圧の高低関係が逆転する時間が生じ、レベルシフタの誤動作および過大な貫通電流が流れるおそれがある。
そこで、本実施形態においては、以下に説明する構成を採用し、回路の複雑化、大型化、消費電力の増大を招くことなく、後段回路の誤動作を抑止しつつ昇圧電圧を発生させることが可能な昇圧回路を実現している。
以下、本実施形態の昇圧回路２００の特徴的な構成例について、図６から図１４に関連付けて具体的に説明する。
まず、チャージポンプ部１７２の動作原理について説明する。
図６は、チャージポンプ部の動作原理を説明するための図である。
ここでは、例として演算増幅器１７１の出力電圧が１．８Ｖであるとして説明する。
図６は、チャージポンプ部の動作原理を説明するための図である。
ここでは、例として演算増幅器１７１の出力電圧が１．８Ｖであるとして説明する。
昇圧モード時に、制御論理回路１７３が、切替信号ＳＷ１をローレベル、切替信号ＳＷ４をハイレベルに設定し、切替信号ＳＷ２，ＳＷ３をハイレベルに設定する。
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴをオン状態となり、ＰＭＯＳトランジスタＰＴ２、ＰＴ３がオフ状態となる。
これにより、キャパシタＣ１の両電極（端子）の電圧はそれぞれ１．８Ｖ，０Ｖという状態にチャージされる。すなわち、ノードＮＤ３が１．８Ｖ、ノードＮＤ２が０Ｖという状態にチャージされる
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴをオン状態となり、ＰＭＯＳトランジスタＰＴ２、ＰＴ３がオフ状態となる。
これにより、キャパシタＣ１の両電極（端子）の電圧はそれぞれ１．８Ｖ，０Ｖという状態にチャージされる。すなわち、ノードＮＤ３が１．８Ｖ、ノードＮＤ２が０Ｖという状態にチャージされる
次に、制御論理回路１７３が、切替信号ＳＷ１をハイレベル、切替信号ＳＷ４をローレベルに設定し、切替信号ＳＷ２，ＳＷ３をローレベルに設定する。
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴをオフ状態に切り替わり、ＰＭＯＳトランジスタＰＴ２、ＰＴ３をオン状態に切り替わる。
これにより、キャパシタＣ１の両端子の電位状態はそれぞれ３．６Ｖと１．８Ｖとなる。すなわち、ノードＮＤ２に１．８Ｖの電圧が供給されることで、キャパシタＣ１の容量結合によりノードＮＤ３の電位が１．８Ｖ以上に昇圧される（たたき上げられる）。
最終的にキャパシタＣ１にチャージされる電位は、理想的には演算増幅器１７１の出力電圧のちょうど２倍の３．６Ｖとなる。
これにより、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴをオフ状態に切り替わり、ＰＭＯＳトランジスタＰＴ２、ＰＴ３をオン状態に切り替わる。
これにより、キャパシタＣ１の両端子の電位状態はそれぞれ３．６Ｖと１．８Ｖとなる。すなわち、ノードＮＤ２に１．８Ｖの電圧が供給されることで、キャパシタＣ１の容量結合によりノードＮＤ３の電位が１．８Ｖ以上に昇圧される（たたき上げられる）。
最終的にキャパシタＣ１にチャージされる電位は、理想的には演算増幅器１７１の出力電圧のちょうど２倍の３．６Ｖとなる。
このチャージポンプ部１７２の全体は、たとえば外部から供給された２．７Ｖの電源電圧ＶＤＤ１で構成することが可能であり、生成された３．６Ｖを他の回路ブロック、たとえばレベルシフタ１７４に供給し、新たな電源電圧として使用することができる。
ここで、待機時において昇圧回路２００の出力端子Ｔｏｕｔ１の電圧をハイレベル側に保持しておくことで、チャージポンプ動作開始前の初期電圧を高い状態に保つと、待機時から動作時への遷移において所望の電圧への到達時間を短縮することができる。
また、待機時に出力端子Ｔｏｕｔ１の電圧をハイレベル側に保持する（吊る）ことで、発生した昇圧電圧を使用する回路である後段のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
以下、この誤動作および貫通電流の防止対策を施した第１〜第５の実施例について説明する。
また、待機時に出力端子Ｔｏｕｔ１の電圧をハイレベル側に保持する（吊る）ことで、発生した昇圧電圧を使用する回路である後段のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
以下、この誤動作および貫通電流の防止対策を施した第１〜第５の実施例について説明する。
＜３．第１実施例＞
図７は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第１の実施例を説明するための図である。
図７は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第１の実施例を説明するための図である。
図７に示す第１実施例では、待機時の昇圧回路２００の出力端子Ｔｏｕｔ１の電圧をハイレベル（Ｈｉ）側の電圧（たとえば２．７Ｖ）に保持するために次の構成を採用する。
すなわち、待機時において、演算増幅器１７１の出力をハイレベル側に保持する。
そして、チャージポンプ部１７２のノードＮＤ１とＮＤ４を電気的に導通させるために、ＰＭＯＳトランジスタＰＴ１，ＰＴ２をオンさせ、ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフさせる。
この場合、制御論理回路１７３が、待機時に切替信号ＳＷ１，ＳＷ２をローレベル、切替信号ＳＷ３をハイレベル、切替信号ＳＷ４をローレベルに設定する。
待機時において、演算増幅器１７１の出力をハイレベル側に保持する施策としては、たとえばＭＯＳスイッチを用いて、待機信号ＳＴＢＹにより演算増幅器１７１の出力端子を電源側に接続することで実現可能である。
その実現例を図８および図９に関連付けて説明する。
すなわち、待機時において、演算増幅器１７１の出力をハイレベル側に保持する。
そして、チャージポンプ部１７２のノードＮＤ１とＮＤ４を電気的に導通させるために、ＰＭＯＳトランジスタＰＴ１，ＰＴ２をオンさせ、ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフさせる。
この場合、制御論理回路１７３が、待機時に切替信号ＳＷ１，ＳＷ２をローレベル、切替信号ＳＷ３をハイレベル、切替信号ＳＷ４をローレベルに設定する。
待機時において、演算増幅器１７１の出力をハイレベル側に保持する施策としては、たとえばＭＯＳスイッチを用いて、待機信号ＳＴＢＹにより演算増幅器１７１の出力端子を電源側に接続することで実現可能である。
その実現例を図８および図９に関連付けて説明する。
図８は、本実施形態に係る第１の実施例に対応した演算増幅器の第１の実現例を説明するための図である。
図８の演算増幅器１７１Ａは、２段の差動増幅器ＡＭＰ１および出力増幅器ＡＭＰ２を有する構成として例である。
この演算増幅器１７１Ａは、ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２４、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ２４、キャパシタＣ２１、ノードＮＤ２１〜ＮＤ２３、入力端子ＴＰ，ＴＮ、バイアス端子ＴＢ、および出力端子Ｔｏｕｔ２１を有する。
ＰＭＯＳトランジスタＰＴ２４が、演算増幅器１７１の出力をハイレベル側に保持する出力端子電圧保持部のＭＯＳスイッチとして機能する。
この演算増幅器１７１Ａは、ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２４、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ２４、キャパシタＣ２１、ノードＮＤ２１〜ＮＤ２３、入力端子ＴＰ，ＴＮ、バイアス端子ＴＢ、および出力端子Ｔｏｕｔ２１を有する。
ＰＭＯＳトランジスタＰＴ２４が、演算増幅器１７１の出力をハイレベル側に保持する出力端子電圧保持部のＭＯＳスイッチとして機能する。
初段の差動増幅器ＡＭＰ１は、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ２３、およびノードＮＤ２１，ＮＤ２２により形成される。
ＰＭＯＳトランジスタＰＴ２１およびＰＴ２２のソースが電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続されている。
ＰＭＯＳトランジスタＰＴ２１のドレインがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、その接続点によりノードＮＤ２１が形成されている。また、ノードＮＤ２１はＰＭＯＳトランジスタＰＴ２１，ＰＴ２２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、その接続点によりノードＮＤ２２が形成されている。
ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２３のドレインに接続され、ＮＭＯＳトランジスタＮＴ２３のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続されている。
ＮＭＯＳトランジスタＮＴ２１のゲートが電圧ＶＰの入力端子ＴＰに接続され、ＮＭＯＳトランジスタＮＴ２２のゲートが電圧ＶＮの入力端子ＴＮに接続されている。ＮＭＯＳトランジスタＮＴ２３のゲートが、バイアス電圧ＶＢが供給されるバイアス端子ＴＢに接続されている。
たとえば、入力端子ＴＰには、図３および図４の基準電圧ＶＲが電圧ＶＰとして供給される。入力端子ＴＮには、図３および図４の分割電圧ＶＤが電圧ＶＮとして供給される。
また、ＮＭＯＳトランジスタＮＴ２３は、初段の差動増幅器ＡＭＰ１の電流源として機能する。
ＰＭＯＳトランジスタＰＴ２１およびＰＴ２２のソースが電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続されている。
ＰＭＯＳトランジスタＰＴ２１のドレインがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、その接続点によりノードＮＤ２１が形成されている。また、ノードＮＤ２１はＰＭＯＳトランジスタＰＴ２１，ＰＴ２２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、その接続点によりノードＮＤ２２が形成されている。
ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２３のドレインに接続され、ＮＭＯＳトランジスタＮＴ２３のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続されている。
ＮＭＯＳトランジスタＮＴ２１のゲートが電圧ＶＰの入力端子ＴＰに接続され、ＮＭＯＳトランジスタＮＴ２２のゲートが電圧ＶＮの入力端子ＴＮに接続されている。ＮＭＯＳトランジスタＮＴ２３のゲートが、バイアス電圧ＶＢが供給されるバイアス端子ＴＢに接続されている。
たとえば、入力端子ＴＰには、図３および図４の基準電圧ＶＲが電圧ＶＰとして供給される。入力端子ＴＮには、図３および図４の分割電圧ＶＤが電圧ＶＮとして供給される。
また、ＮＭＯＳトランジスタＮＴ２３は、初段の差動増幅器ＡＭＰ１の電流源として機能する。
出力増幅器ＡＭＰ２は、ＰＭＯＳトランジスタＰＴ２３、ＮＭＯＳトランジスタＮＴ２２４、キャパシタＣ２１、およびノードＮＤ２３により形成される。
ＰＭＯＳトランジスタＰＴ２３のソースが電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続されている。
ＰＭＯＳトランジスタＰＴ２３のドレインがＮＭＯＳトランジスタＮＴ２３のドレインに接続され、その接続点によりノードＮＤ２３が形成されている。ＮＭＯＳトランジスタＮＴ２４のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続されている。
キャパシタＣ２１の第１電極が差動増幅器ＡＭＰ１の出力ノードであるノードＮＤ２２に接続され、第２電極がノードＮＤ２３に接続されている。ノードＮＤ２３は出力端子Ｔｏｕｔ２１に接続されている。
ＰＭＯＳトランジスタＰＴ２３のゲートが差動増幅器ＡＭＰ１の出力ノードであるノードＮＤ２２に接続され、第２電極がノードＮＤ２３に接続されている。
ＮＭＯＳトランジスタＮＴ２４のゲートが、バイアス電圧ＶＢが供給されるバイアス端子ＴＢに接続されている。
また、ＮＭＯＳトランジスタＮＴ２４は、出力増幅器ＡＭＰ２の電流源として機能する。
ＰＭＯＳトランジスタＰＴ２３のソースが電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続されている。
ＰＭＯＳトランジスタＰＴ２３のドレインがＮＭＯＳトランジスタＮＴ２３のドレインに接続され、その接続点によりノードＮＤ２３が形成されている。ＮＭＯＳトランジスタＮＴ２４のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続されている。
キャパシタＣ２１の第１電極が差動増幅器ＡＭＰ１の出力ノードであるノードＮＤ２２に接続され、第２電極がノードＮＤ２３に接続されている。ノードＮＤ２３は出力端子Ｔｏｕｔ２１に接続されている。
ＰＭＯＳトランジスタＰＴ２３のゲートが差動増幅器ＡＭＰ１の出力ノードであるノードＮＤ２２に接続され、第２電極がノードＮＤ２３に接続されている。
ＮＭＯＳトランジスタＮＴ２４のゲートが、バイアス電圧ＶＢが供給されるバイアス端子ＴＢに接続されている。
また、ＮＭＯＳトランジスタＮＴ２４は、出力増幅器ＡＭＰ２の電流源として機能する。
そして、ＰＭＯＳトランジスタＰＴ２４のソースが電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続され、ドレインが出力端子Ｔｏｕｔ２１に接続され、ゲートが待機信号（スタンバイ信号）ＳＴＢＹの供給ラインに接続されている。
このような演算増幅器１７１Ａにおいて、待機モード時には、待機信号ＳＴＢＹがアクティブのローレベルで供給される。その結果、ＰＭＯＳトランジスタＰＴ２４がオンし、演算増幅器１７１Ａの出力端子Ｔｏｕｔ２１が源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続される。
これにより、待機時において、演算増幅器１７１Ａの出力をハイレベル側に保持するために、ＭＯＳスイッチであるＰＭＯＳトランジスタＰＴ２４を介して、待機信号ＳＴＢＹにより演算増幅器１７１Ａの出力端子Ｔｏｕｔ２１が電源側に接続される。
このとき、チャージポンプ部１７２のノードＮＤ１とＮＤ４を電気的に導通させるために、ＰＭＯＳトランジスタＰＴ１，ＰＴ２をオンさせ、ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフさせる。
これにより、待機時の昇圧回路２００の出力端子Ｔｏｕｔ１の電圧がハイレベル（Ｈｉ）側の電圧に保持される。
その結果、後段回路のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
これにより、待機時において、演算増幅器１７１Ａの出力をハイレベル側に保持するために、ＭＯＳスイッチであるＰＭＯＳトランジスタＰＴ２４を介して、待機信号ＳＴＢＹにより演算増幅器１７１Ａの出力端子Ｔｏｕｔ２１が電源側に接続される。
このとき、チャージポンプ部１７２のノードＮＤ１とＮＤ４を電気的に導通させるために、ＰＭＯＳトランジスタＰＴ１，ＰＴ２をオンさせ、ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフさせる。
これにより、待機時の昇圧回路２００の出力端子Ｔｏｕｔ１の電圧がハイレベル（Ｈｉ）側の電圧に保持される。
その結果、後段回路のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
なお、待機モード時において、バイアス電圧ＶＢの供給を停止することにより待機時の消費電力を削減することが可能となる。
昇圧モード時には、待機信号ＳＴＢＹが非アクティブのハイレベルで供給される。その結果、ＰＭＯＳトランジスタＰＴ２４がオフする。これにより、演算増幅器１７１Ａの出力端子Ｔｏｕｔ２１が、電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２から電気的に切り離される。
なお、昇圧モード時において、バイアス電圧ＶＢの供給が開始される。
これにより、差動増幅器ＡＭＰ１で入力電圧ＶＰ，ＶＮの差分に応じた信号が増幅され、この増幅信号ＳＡがノードＮＤ２２から出力段の出力増幅器ＡＭＰ２に供給される。
出力増幅器ＡＭＰ２では、増幅信号ＳＡのレベルに応じてＰＭＯＳトランジスタＰＴ２３のオン状態が制御され、出力端子Ｔｏｕｔ２１の電位がたとえば１．８Ｖに保持される。
なお、昇圧モード時において、バイアス電圧ＶＢの供給が開始される。
これにより、差動増幅器ＡＭＰ１で入力電圧ＶＰ，ＶＮの差分に応じた信号が増幅され、この増幅信号ＳＡがノードＮＤ２２から出力段の出力増幅器ＡＭＰ２に供給される。
出力増幅器ＡＭＰ２では、増幅信号ＳＡのレベルに応じてＰＭＯＳトランジスタＰＴ２３のオン状態が制御され、出力端子Ｔｏｕｔ２１の電位がたとえば１．８Ｖに保持される。
次に、本実施形態に係る第１の実施例に対応した演算増幅器の第２の実現例を説明する。
図９は、本実施形態に係る第１の実施例に対応した演算増幅器の第２の実現例を説明するための図である。
本第２の実現例の演算増幅器１７１Ｂにおいては、図８の第１の実現例と異なり、ＭＯＳスイッチがノードＮＤ２２と基準電位ＶＳＳ間に接続されたＮＭＯＳトランジスタＮＴ２５で形成されている。
ＮＭＯＳトランジスタＮＴ２５のドレインがノードＮＤ２２、キャパシタＣ２１の第１電極、および出力増幅器ＡＭＰ２のＰＭＯＳトランジスタＰＴ２３のゲートに接続されている。ＮＭＯＳトランジスタＮＴ２５のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートがハイレベルでアクティブの待機信号ＳＴＢＹの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ２５のドレインがノードＮＤ２２、キャパシタＣ２１の第１電極、および出力増幅器ＡＭＰ２のＰＭＯＳトランジスタＰＴ２３のゲートに接続されている。ＮＭＯＳトランジスタＮＴ２５のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートがハイレベルでアクティブの待機信号ＳＴＢＹの供給ラインに接続されている。
そして、待機時にＮＭＯＳトランジスタＮＴ２５をオンさせることで、出力増幅器ＡＭＰ２のＰＭＯＳトランジスタＰＴ２３のゲート電位をローレベルにする。
その結果、ＰＭＯＳトランジスタＰＴ２３がオンし、演算増幅器１７１Ｂの出力端子Ｔｏｕｔ２１が源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続される。
このとき、チャージポンプ部１７２のノードＮＤ１とＮＤ４を電気的に導通させるために、ＰＭＯＳトランジスタＰＴ１，ＰＴ２をオンさせ、ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフさせる。
これにより、待機時の昇圧回路２００の出力端子Ｔｏｕｔ１の電圧がハイレベル（Ｈｉ）側の電圧に保持される。
その結果、後段回路のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
その結果、ＰＭＯＳトランジスタＰＴ２３がオンし、演算増幅器１７１Ｂの出力端子Ｔｏｕｔ２１が源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続される。
このとき、チャージポンプ部１７２のノードＮＤ１とＮＤ４を電気的に導通させるために、ＰＭＯＳトランジスタＰＴ１，ＰＴ２をオンさせ、ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフさせる。
これにより、待機時の昇圧回路２００の出力端子Ｔｏｕｔ１の電圧がハイレベル（Ｈｉ）側の電圧に保持される。
その結果、後段回路のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
昇圧モード時には、待機信号ＳＴＢＹが非アクティブのローレベルで供給される。その結果、ＮＭＯＳトランジスタＮＴ２５がオフする。これにより、演算増幅器１７１Ａの出力端子Ｔｏｕｔ２１が、電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２から電気的に切り離される。
増幅処理は、上述したと同様に行われるため、ここではその説明を省略する。
増幅処理は、上述したと同様に行われるため、ここではその説明を省略する。
次に、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第２の実施例について説明する。
＜４．第２実施例＞
図１０は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第２の実施例を説明するための図である。
図１０は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第２の実施例を説明するための図である。
上述した第１の実施例では、待機時に演算増幅器１７１の出力端子をハイレベルに保持し、チャージポンプ部１７２のＰＭＯＳトランジスタＰＴ２１，ＰＴ２をオンすることで昇圧回路２００の出力端子Ｔｏｕｔ１の電圧をハイレベル側の電圧に保持している。
これに対して、図１０の第２の実施例では、昇圧回路２００は、待機時にチャージポンプ部１７２ＡのＰＭＯＳトランジスタＰＴ１〜ＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフし、昇圧回路２００の出力端子Ｔｏｕｔ１を電源側に直接接続するように構成される。
これに対して、図１０の第２の実施例では、昇圧回路２００は、待機時にチャージポンプ部１７２ＡのＰＭＯＳトランジスタＰＴ１〜ＰＴ３、ＮＭＯＳトランジスタＮＴ１をオフし、昇圧回路２００の出力端子Ｔｏｕｔ１を電源側に直接接続するように構成される。
図１０の例では、出力端子電圧保持部を形成するＭＯＳスイッチがＰＭＯＳトランジスタＰＴ３１により形成されている。
そして、ＰＭＯＳトランジスタＰＴ３１のソースが電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続され、ドレインがチャージポンプ部１７２ＡのノードＮＤ４に接続されている。ＰＭＯＳトランジスタＰＴ３１のゲートがローレベルでアクティブの待機信号ＳＴＢＹの供給ラインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ３１のソースが電源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続され、ドレインがチャージポンプ部１７２ＡのノードＮＤ４に接続されている。ＰＭＯＳトランジスタＰＴ３１のゲートがローレベルでアクティブの待機信号ＳＴＢＹの供給ラインに接続されている。
このようなチャージポンプ部１７２Ａにおいて、待機モード時には、待機信号ＳＴＢＹがアクティブのローレベルで供給される。その結果、ＰＭＯＳトランジスタＰＴ３１がオンし、昇圧回路２００の出力端子Ｔｏｕｔ１が源電圧ＶＤＤ２の供給ラインＬＶＤＤ２に接続される。
これにより、待機時において、昇圧回路２００の出力をハイレベル側に保持するために、ＭＯＳスイッチであるＰＭＯＳトランジスタＰＴ３１を介して、待機信号ＳＴＢＹにより出力端子Ｔｏｕｔ１が電源側に接続される。
このとき、チャージポンプ部１７２ＡのＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１をオフさせる。
これにより、待機時の昇圧回路２００の出力端子Ｔｏｕｔ１の電圧がハイレベル（Ｈｉ）側の電圧に保持される。
その結果、後段回路のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
これにより、待機時において、昇圧回路２００の出力をハイレベル側に保持するために、ＭＯＳスイッチであるＰＭＯＳトランジスタＰＴ３１を介して、待機信号ＳＴＢＹにより出力端子Ｔｏｕｔ１が電源側に接続される。
このとき、チャージポンプ部１７２ＡのＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１をオフさせる。
これにより、待機時の昇圧回路２００の出力端子Ｔｏｕｔ１の電圧がハイレベル（Ｈｉ）側の電圧に保持される。
その結果、後段回路のレベルシフタ１７４内で、電圧の高低関係が逆転することが無くなり、誤動作および貫通電流の防止が可能となる。
次に、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第３の実施例について説明する。
＜５．第３実施例＞
図１１は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第３の実施例を説明するための図である。
図１１は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第３の実施例を説明するための図である。
本第３の実施例と上述した第１の実施例と異なる点は、待機時にチャージポンプ部１７２Ｂの全てのスイッチとしてＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１をオフさせることにある。
また、第３の実施例は、ＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１の寄生ダイオードＤ１〜Ｄ４を利用することが第２の実施例と異なる。
また、第３の実施例は、ＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１の寄生ダイオードＤ１〜Ｄ４を利用することが第２の実施例と異なる。
第１の実施例では、チャージポンプ部１７２のスイッチとしてのＰＭＯＳトランジスタＰＴ１，ＰＴ２をオンさせて、ノードＮＤ１とノードＮＤ４を電気的に接続させている。
このため、たとえば昇圧回路２００の出力端子Ｔｏｕｔ１の電位状態が変化した場合に、昇圧回路２００の外部から内部に向かって電流が逆流してしまうなどの懸念点が残る。 また、第２の実施例においても、出力端子の電位状態によっては電流の逆流が生じ得る。
そこで、第３の実施例では、チャージポンプ部１７２Ｂの回路構成を図１１に示すように、ＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１の寄生ダイオードＤ１〜Ｄ４を利用する。
このため、たとえば昇圧回路２００の出力端子Ｔｏｕｔ１の電位状態が変化した場合に、昇圧回路２００の外部から内部に向かって電流が逆流してしまうなどの懸念点が残る。 また、第２の実施例においても、出力端子の電位状態によっては電流の逆流が生じ得る。
そこで、第３の実施例では、チャージポンプ部１７２Ｂの回路構成を図１１に示すように、ＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１の寄生ダイオードＤ１〜Ｄ４を利用する。
ＰＭＯＳトランジスタＰＴ１は、寄生ダイオードＤ１が入力ノードＮＤ１から昇圧ノードＮＤ３に向かって順方向となるように接続されている。
ＰＭＯＳトランジスタＰＴ２は、寄生ダイオードＤ２が昇圧ノードＮＤ３から出力ノードＮＤ４に向かって順方向となるように接続されている。
ＰＭＯＳトランジスタＰＴ３は、寄生ダイオードＤ３が基準ノードＮＤ２から入力ノードＮＤ１に向かって順方向となるように接続されている。
ＮＭＯＳトランジスタＮＴ１は、寄生ダイオードＤ４が接地電位ＧＮＤ側から基準ノードＮＤ２に向かって順方向となるように接続されている。
ＰＭＯＳトランジスタＰＴ２は、寄生ダイオードＤ２が昇圧ノードＮＤ３から出力ノードＮＤ４に向かって順方向となるように接続されている。
ＰＭＯＳトランジスタＰＴ３は、寄生ダイオードＤ３が基準ノードＮＤ２から入力ノードＮＤ１に向かって順方向となるように接続されている。
ＮＭＯＳトランジスタＮＴ１は、寄生ダイオードＤ４が接地電位ＧＮＤ側から基準ノードＮＤ２に向かって順方向となるように接続されている。
このような構成において、待機時において、第１の実施例のような施策により演算増幅器１７１の出力を電源側（たとえば２．７Ｖ）に接続する（吊る）。
さらにチャージポンプ部１７２Ｂの各スイッチとしてのＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１をオフにする。
これにより、図１１に示すように、各スイッチとしてのＰＭＯＳトランジスタＰＴ１〜ＰＴ３およびＮＭＯＳトランジスタＮＴ１の寄生ダイオードＤ１〜Ｄ４の向きから、昇圧電圧の出力端子電圧を待機時においてもハイレベル側に保持しておくことが可能となる。
さらに、チャージポンプ部の各スイッチとしてのＰＭＯＳトランジスタＰＴ１〜ＰＴ３、およびＮＭＯＳトランジスタＮＴ１はすべてオフになっているため、出力端子Ｔｏｕｔ１から電流が逆流してくることもない。
さらにチャージポンプ部１７２Ｂの各スイッチとしてのＰＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、およびＮＭＯＳトランジスタＮＴ１をオフにする。
これにより、図１１に示すように、各スイッチとしてのＰＭＯＳトランジスタＰＴ１〜ＰＴ３およびＮＭＯＳトランジスタＮＴ１の寄生ダイオードＤ１〜Ｄ４の向きから、昇圧電圧の出力端子電圧を待機時においてもハイレベル側に保持しておくことが可能となる。
さらに、チャージポンプ部の各スイッチとしてのＰＭＯＳトランジスタＰＴ１〜ＰＴ３、およびＮＭＯＳトランジスタＮＴ１はすべてオフになっているため、出力端子Ｔｏｕｔ１から電流が逆流してくることもない。
次に、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第４の実施例について説明する。
＜６．第４実施例＞
図１２は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第４の実施例を説明するための図である。
図１２は、本実施形態に係る昇圧回路２００の誤動作および貫通電流の防止の第４の実施例を説明するための図である。
第４の実施例が第２および第３の実施例と異なる点は、チャージポンプ部１７２の各スイッチのうち少なくともＰＭＯＳトランジスタＰＴ１，ＰＴ２のオフ電圧として、昇圧電圧Ｖｏｕｔ（本実施形態では３．６Ｖ）を用いていることにある。
たとえば、昇圧ノードＮＤ３と出力ノードＮＤ４間に接続されるＰＭＯＳトランジスタＰＴ２に着目する。
ＰＭＯＳトランジスタＰＴ２のオフ電圧として外部供給される電源電圧、たとえば２．７Ｖをそのまま使うと、図１１に示すとおり、外付け容量Ｃｏｕｔへのチャージが進み昇圧電圧Ｖｏｕｔが上昇してくると完全にオフすることができなくなる場合がある。
その場合、チャージポンプ効率の低下およびスタンバイ電流の増加を引き起こすおそれがある。
そこで、ＰＭＯＳトランジスタＰＴ２のオフ動作を昇圧電圧（＝Ｖｏｕｔ）で行うことにより、ＰＭＯＳトランジスタＰＴ２を確実にオフさせることができリーク電流を低減することが可能となる。
なお、入力ノードＮＤ１と昇圧ノードＮＤ３間に接続されるＰＭＯＳトランジスタＰＴ１に着目した場合も同様である。
その実現例を図１３および図１４に関連付けて説明する。
ＰＭＯＳトランジスタＰＴ２のオフ電圧として外部供給される電源電圧、たとえば２．７Ｖをそのまま使うと、図１１に示すとおり、外付け容量Ｃｏｕｔへのチャージが進み昇圧電圧Ｖｏｕｔが上昇してくると完全にオフすることができなくなる場合がある。
その場合、チャージポンプ効率の低下およびスタンバイ電流の増加を引き起こすおそれがある。
そこで、ＰＭＯＳトランジスタＰＴ２のオフ動作を昇圧電圧（＝Ｖｏｕｔ）で行うことにより、ＰＭＯＳトランジスタＰＴ２を確実にオフさせることができリーク電流を低減することが可能となる。
なお、入力ノードＮＤ１と昇圧ノードＮＤ３間に接続されるＰＭＯＳトランジスタＰＴ１に着目した場合も同様である。
その実現例を図１３および図１４に関連付けて説明する。
図１３は、本実施形態に係る第４の実施例に対応した昇圧回路の第１の実現例を説明するための図である。
図１３の昇圧回路２００Ｂにおいては、制御論理回路１７３の切替信号ＳＷ１〜ＳＷ４の出力段にレベルシフタ１７５が配置される。
また、レベルシフタ１７５は、レベルシフタ１７４と同様に、待機時に出力端子Ｔｏｕｔ１がハイレベル側に保持される昇圧回路の昇圧電圧が高電圧側の電圧として供給される。したがって、上述したと同様に、レベルシフタ１７５の誤動作および貫通電流の発生も予防されている。
また、レベルシフタ１７５は、レベルシフタ１７４と同様に、待機時に出力端子Ｔｏｕｔ１がハイレベル側に保持される昇圧回路の昇圧電圧が高電圧側の電圧として供給される。したがって、上述したと同様に、レベルシフタ１７５の誤動作および貫通電流の発生も予防されている。
図１４は、本実施形態に係る第４の実施例に対応した昇圧回路の第２の実現例を説明するための図である。
この昇圧回路の第２の実現例では、ＰＭＯＳトランジスタＰＴ１，ＰＴ２のオン電圧を出力端子Ｔｏｕｔ１の電位状態に応じて可変にすることで、ＰＭＯＳトランジスタＰＴ１，ＰＴ２のゲート酸化膜を保護するように構成されている。
昇圧電圧Ｖｏｕｔの供給ラインＬＶｏｕｔと接地電位ＧＮＤとの間に直列接続された抵抗素子Ｒ１１，Ｒ１２で分圧された電圧を基準として、オン電圧が演算増幅器１７６で出力電圧Ｖｏｕｔの１０％（０．１）の電位となるようにレベルシフタ１７５を制御する。
この例では、オフ電圧が３．６Ｖであり、オン電圧が３．６Ｖの１０％、すなわち、０．３６Ｖに制御される。
このように、ＰＭＯＳトランジスタＰＴ１、ＰＴ２のオン電圧を常に出力端子Ｔｏｕｔ１の１０％の値をとるように制御することで、各端子間電圧が過大にならないようにすることができ、信頼性の向上を図ることができる。
昇圧電圧Ｖｏｕｔの供給ラインＬＶｏｕｔと接地電位ＧＮＤとの間に直列接続された抵抗素子Ｒ１１，Ｒ１２で分圧された電圧を基準として、オン電圧が演算増幅器１７６で出力電圧Ｖｏｕｔの１０％（０．１）の電位となるようにレベルシフタ１７５を制御する。
この例では、オフ電圧が３．６Ｖであり、オン電圧が３．６Ｖの１０％、すなわち、０．３６Ｖに制御される。
このように、ＰＭＯＳトランジスタＰＴ１、ＰＴ２のオン電圧を常に出力端子Ｔｏｕｔ１の１０％の値をとるように制御することで、各端子間電圧が過大にならないようにすることができ、信頼性の向上を図ることができる。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
昇圧回路をＬＳＩ内部で持つことは、外部供給される電圧に加えて多種類の電源電圧を内部回路で使用することが可能となる点で有用である。
特に、イメージセンサの場合は、たとえば画素駆動を多種類の電源電圧で行うことができると、画質向上の面で柔軟性を高めることができる。
また、後段回路の誤動作を引き起こすことなく昇圧電圧を発生させることができ、この点で信頼性の面での製品品質、およびリーク電流低減による低消費電力化の観点で有効である。
さらに、寄生ダイオードを利用するシンプルな構造であるため、特別な回路構成は必要とせず、チップ面積削減にもつながる。
昇圧回路をＬＳＩ内部で持つことは、外部供給される電圧に加えて多種類の電源電圧を内部回路で使用することが可能となる点で有用である。
特に、イメージセンサの場合は、たとえば画素駆動を多種類の電源電圧で行うことができると、画質向上の面で柔軟性を高めることができる。
また、後段回路の誤動作を引き起こすことなく昇圧電圧を発生させることができ、この点で信頼性の面での製品品質、およびリーク電流低減による低消費電力化の観点で有効である。
さらに、寄生ダイオードを利用するシンプルな構造であるため、特別な回路構成は必要とせず、チップ面積削減にもつながる。
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
＜７．第２の実施形態＞
図１５は、本第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１５は、本第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子３００は、図１５に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての垂直走査回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理回路３８０、および昇圧電源部３９０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理回路３８０、および昇圧電源部３９０を有する。
画素アレイ部３１０は、フォトダイオードと画素内アンプとを含む、たとえば図２に示すような画素がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する垂直走査回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する垂直走査回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
そして、昇圧電源部３９０が、図３〜図１４に関連付けて説明した、昇圧電源部１７０が適用される。
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線ＬＨＴＸに接続されている。
そして、水平転送線ＬＨＴＸに対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線ＬＨＴＸに接続されている。
そして、水平転送線ＬＨＴＸに対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
ＡＤＣ群３５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同様に列毎に配置されたカウンタ３５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線ＬＨＴＸ、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このとき、比較器３５１と同様に列毎に配置されたカウンタ３５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線ＬＨＴＸ、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
なお、昇圧電源部３９０を有するＣＭＯＳイメージセンサ３００において次の駆動が行われる。
垂直走査回路１２０は、リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬのうち少なくともリセット制御線ＬＲＳＴを、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有するリセット信号ＲＳＴを印加して駆動する。
垂直走査回路１２０は、リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬのうち少なくともリセット制御線ＬＲＳＴを、昇圧電源部１７０で昇圧された昇圧電圧、たとえば３．６Ｖの振幅を有するリセット信号ＲＳＴを印加して駆動する。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム４００は、図１６に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス４１０と、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０とを有する。カメラシステム４００はさらに、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００，３００を搭載することで、低消費電力で、高精度なカメラが実現できる。
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・垂直走査回路（画素駆動部）、１３０・・・水平走査回路、１４０・・・カラム読み出し回路、１５０・・・制御部、１６０・・・データ処理部、１７０・・・昇圧電源部、１７１・・・基準電圧生成部としての演算増幅器、１７２・・・チャージポンプ部、１７３・・・制御論理回路、１７４・・・レベルシフタ、１７５・・・レベルシフタ、２００・・・昇圧回路、３００・・・固体撮像素子、３１０・・・画素アレイ部、３２０・・・垂直走査回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
Claims (12)
- 出力端子と、
昇圧用基準電圧を生成する基準電圧生成部と、
上記基準電圧を昇圧して上記出力端子から出力するチャージポンプ部と、
待機時に、上記出力端子をハイレベル側の電圧に保持する出力端子電圧保持部と、を有し、
上記チャージポンプ部は、
上記基準電圧が入力される入力ノードと、
上記入力ノードと上記出力端子との間に形成される少なくとも一つの昇圧ノードと、
上記入力ノードと基準電位との間に形成される上記昇圧ノードに対応する少なくとも一つの基準ノードと、
第１端子が対応する上記昇圧ノードに接続され、第２端子が対応する基準ノードに接続される少なくとも一つの昇圧用キャパシタと、
上記入力ノードと上記昇圧ノード間、最終段の上記昇圧ノードと上記出力端子間、上記入力ノードと上記基準ノード間、基準電位と上記基準ノード間に、切替信号によりオン、オフされる複数のスイッチングトランジスタと、を含み、
上記出力端子電圧保持部は、
待機時に、上記基準電圧生成部の出力側または上記出力端子を上記ハイレベルに相当する電位に接続し、当該電位への接続先が上記基準電圧生成部の出力側であるか上記出力端子であるかによって、上記チャージポンプ部の少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのオン、オフを制御する
昇圧回路。 - 上記出力端子電圧保持部は、
待機時に、上記電位への接続先が上記基準電圧生成部の出力側である場合には、上記チャージポンプ部の上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのすべてがオンとなるように制御する
請求項１記載の昇圧回路。 - 上記チャージポンプ部は、
上記複数のスイッチングトランジスタのうち、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは寄生ダイオードを含み、当該スイッチングトランジスタは、当該寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、
上記出力端子電圧保持部は、
待機時に、上記電位への接続先が上記基準電圧生成部の出力側である場合には、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタ、並びに、上記入力ノードと基準電位間に接続されるスイッチングトランジスタのうち少なくとも上記入力ノードと接続されるスイッチングトランジスタがオフとなるように制御する
請求項１記載の昇圧回路。 - 上記チャージポンプ部は、
上記複数のスイッチングトランジスタは寄生ダイオードを含み、
上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、
上記入力ノードと上記基準電位間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記基準電位から上記入力ノードに向かって順方向となるように接続され、
上記出力端子電圧保持部は、
待機時に、上記電位への接続先が上記基準電圧生成部の出力側である場合には、上記複数のスイッチングトランジスタがオフとなるように制御する
請求項１記載の昇圧回路。 - 上記出力端子電圧保持部は、
待機時に、上記電位への接続先が上記出力端子である場合には、上記チャージポンプ部の上記入力ノードと上記出力端子間の少なくとも当該出力端子と上記昇圧ノード間に接続された上記スイッチングトランジスタがオフとなるように制御する
請求項１記載の昇圧回路。 - 上記チャージポンプ部は、
上記複数のスイッチングトランジスタのうち、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは寄生ダイオードを含み、当該スイッチングトランジスタは、当該寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、
上記出力端子電圧保持部は、
待機時に、上記電位への接続先が上記出力端子である場合には、少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタがオフとなるように制御する
請求項１記載の昇圧回路。 - 上記チャージポンプ部は、
上記複数のスイッチングトランジスタは寄生ダイオードを含み、
上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記入力ノードから上記出力端子に向かって順方向となるように接続され、
上記入力ノードと上記基準電位間に接続された上記スイッチングトランジスタは、上記寄生ダイオードが上記基準電位から上記入力ノードに向かって順方向となるように接続され、
上記出力端子電圧保持部は、
待機時に、上記電位への接続先が上記出力端子側である場合には、上記複数のスイッチングトランジスタがオフとなるように制御する
請求項１記載の昇圧回路。 - 上記チャージポンプ部のスイッチングトランジスタは、
電界効果トランジスタにより形成され、
上記出力端子電圧保持部は、
上記スイッチングトランジスタの切替信号の駆動電圧に上記出力端子の昇圧電圧を適用する
請求項１から７のいずれか一に記載の昇圧回路。 - 上記出力端子電圧保持部は、
上記出力端子の昇圧電圧を分圧した電圧で決まる電圧を上記駆動電圧に含む
請求項８記載の昇圧回路。 - 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
制御信号により、上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、
昇圧回路を含み、上記制御信号を当該昇圧回路で昇圧した電圧レベルに設定する昇圧電源部と、を有し、
上記昇圧回路は、
出力端子と、
昇圧用基準電圧を生成する基準電圧生成部と、
上記基準電圧を昇圧して上記出力端子から出力するチャージポンプ部と、
待機時に、上記出力端子をハイレベル側の電圧に保持する出力端子電圧保持部と、を有し、
上記チャージポンプ部は、
上記基準電圧が入力される入力ノードと、
上記入力ノードと上記出力端子との間に形成される少なくとも一つの昇圧ノードと、
上記入力ノードと基準電位との間に形成される上記昇圧ノードに対応する少なくとも一つの基準ノードと、
第１端子が対応する上記昇圧ノードに接続され、第２端子が対応する基準ノードに接続される少なくとも一つの昇圧用キャパシタと、
上記入力ノードと上記昇圧ノード間、最終段の上記昇圧ノードと上記出力端子間、上記入力ノードと上記基準ノード間、基準電位と上記基準ノード間に、切替信号によりオン、オフされる複数のスイッチングトランジスタと、を含み、
上記出力端子電圧保持部は、
待機時に、上記基準電圧生成部の出力側または上記出力端子を上記ハイレベルに相当する電位に接続し、当該電位への接続先が上記基準電圧生成部の出力側であるか上記出力端子であるかによって、上記チャージポンプ部の少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのオン、オフを制御する
固体撮像素子。 - 上記画素回路は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
上記制御信号としての送信信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、
上記制御信号としてのリセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、を含み、
上記昇圧電源部は、
上記送信信号と上記リセット信号にうち、少なくともリセット信号を当該昇圧回路で昇圧した電圧レベルに設定する
請求項１０記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
制御信号により、上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、
昇圧回路を含み、上記制御信号を当該昇圧回路で昇圧した電圧レベルに設定する昇圧電源部と、を有し、
上記昇圧回路は、
出力端子と、
昇圧用基準電圧を生成する基準電圧生成部と、
上記基準電圧を昇圧して上記出力端子から出力するチャージポンプ部と、
待機時に、上記出力端子をハイレベル側の電圧に保持する出力端子電圧保持部と、を有し、
上記チャージポンプ部は、
上記基準電圧が入力される入力ノードと、
上記入力ノードと上記出力端子との間に形成される少なくとも一つの昇圧ノードと、
上記入力ノードと基準電位との間に形成される上記昇圧ノードに対応する少なくとも一つの基準ノードと、
第１端子が対応する上記昇圧ノードに接続され、第２端子が対応する基準ノードに接続される少なくとも一つの昇圧用キャパシタと、
上記入力ノードと上記昇圧ノード間、最終段の上記昇圧ノードと上記出力端子間、上記入力ノードと上記基準ノード間、基準電位と上記基準ノード間に、切替信号によりオン、オフされる複数のスイッチングトランジスタと、を含み、
上記出力端子電圧保持部は、
待機時に、上記基準電圧生成部の出力側または上記出力端子を上記ハイレベルに相当する電位に接続し、当該電位への接続先が上記基準電圧生成部の出力側であるか上記出力端子であるかによって、上記チャージポンプ部の少なくとも上記入力ノードと上記出力端子間に接続された上記スイッチングトランジスタのオン、オフを制御する
カメラシステム。
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