JP5266371B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体製造技術に関し、特に、ワイヤボンディングにおける接続不良の抑制化に適用して有効な技術に関する。

第１ボンディング点にネック部分を形成後、第１所定量の長さのワイヤを繰り出しながらキャピラリを上昇させ、第２ボンディング点に向かう方向に移動させて第１癖付け部分を形成する。キャピラリを下降させ、第２ボンディング点と反対側に向かう方向に移動させて第２癖付け部分を形成する。キャピラリを上昇させて第１癖付け部分がキャピラリ先端に位置するまでワイヤを繰り出し、その状態でキャピラリを第２ボンディング点まで移動させワイヤループを形成する技術がある（例えば、特許文献１参照）。

第１ボンディング点にワイヤを接続する工程と、キャピラリを少し上昇させ、第１のリバース動作を行う工程と、キャピラリを上昇させ、第２のリバース動作を行う工程と、キャピラリを上昇させ、第３のリバース動作を行う工程とを行う。さらに、クランパが閉じ、キャピラリを第２ボンディング点の反対の方向に水平移動させる工程と、クランパが開き、キャピラリを第２ボンディング点の方向に水平移動させる工程と、キャピラリを第１ボンディング点の上方まで上昇させてワイヤを繰り出し、第２ボンディング点に接続する工程とを行う技術がある（例えば、特許文献２参照）。

特開２００４−８７７４７号公報（図２） 特開２００４−３１９９２１号公報（図１）

小型化の要求に応えた半導体装置の一例として、チップサイズと半導体パッケージ（配線基板）のサイズがほぼ同じであるＣＳＰ（Chip Size Package)と呼ばれる半導体装置が知られている。

前記ＣＳＰは、半導体チップの端部（端辺）と配線基板の端部（端辺）との距離が約0.２〜0.３ｍｍと狭い（短い）ため、配線基板の主面に形成されたワイヤ接続するためのボンディングリード（端子）と半導体チップの端部（端辺）との距離も約0.１ｍｍと非常に狭い（短い）。そのため、ワイヤボンディング工程において、半導体チップの電極と接続する点を１ｓｔ側、配線基板の主面に形成されたボンディングリードと接続する点を２ｎｄ側とする所謂正ボンディング方式によりワイヤ接続を行うと、ワイヤがキャピラリとチップ端の間に入らないという現象が起こる。

これを詳細に説明すると、図２７の比較例に示すように、１ｓｔ側から２ｎｄ側に打ち下ろしたワイヤ４にキャピラリ１８の一部が接触する。そこで、キャピラリ１８の根元から先端まで補足加工した部分（Ｌ）を長くすれば、ワイヤ４との干渉は抑制できるが、ワイヤボンディング工程では超音波を併用したネイルヘッドボンディング方式により行うため、細いＬ寸法分が長すぎると、細い部分でキャピラリ１８が撓むため、超音波がキャピラリ１８の先端に伝わり難くなる。

また、正ボンディングの場合、２ｎｄ側のワイヤ４を圧着する際、ワイヤ４が２ｎｄ側よりも高い位置から引き出されているために、図２７に示すようにＡ部において、キャピラリ１８の一部とワイヤ４との間で摩擦が生じ易く、キャピラリ１８の一部が磨耗し易い。

そこで、前記特許文献１（特開２００４−８７７４７号公報）や前記特許文献２（特開２００４−３１９９２１号公報）に記載されているように、配線基板の主面に形成されたボンディングリードと接続する点を１ｓｔ（第１ボンド）側、半導体チップの電極と接続する点を２ｎｄ（第２ボンド）側とする所謂逆ボンディング方式によりワイヤ接続を行えば、ワイヤ断線不良を抑制することができる。すなわち、ワイヤは低い位置にある１ｓｔ側から高い位置にある２ｎｄ側へとほぼ同じ高さまで垂直方向に引き上げられ、その後、水平方向にキャピラリを移動させて高い位置にある２ｎｄ側に接続するため、１ｓｔ側におけるワイヤの根元が折れ曲がることはなく、その結果、ワイヤ断線不良を抑制することができる。

しかしながら、上記したように半導体装置の小型化に伴い、配線基板の主面に形成されたボンディングリードと半導体チップの端部（端辺）との距離も約0.１ｍｍと非常に狭いため、逆ボンディング方式によりワイヤ接続を行うと、最終的にワイヤを２ｎｄ側に倒したときに、ワイヤの引き回しのマージンが足りないため、図２８の比較例の小型パッケージ３０に示すように、ワイヤ４がチップ端部に接触するという現象が起こる。

言い換えると、スプールからのワイヤ送り速度とキャピラリ１８の動く速度が対応しておらず、ワイヤ４の送り速度よりもキャピラリ１８の動きの方が速いため、ワイヤ供給力が少なくなり、形成されたワイヤ４が短く安定しないことから、チップ端部にショートしてワイヤ接続不良を引き起こすという問題が発生する。特に、半導体チップ１の主面１ａの端部にテストパターンが形成されている場合があり、この場合、テストパターンとワイヤ４とがショートすることも問題となる。

本発明の目的は、ワイヤ接続不良の抑制化を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明は、主面の周縁部に沿って配置された複数の端子を有する配線基板と、配線基板の主面の端子列の内側に搭載された半導体チップと、半導体チップの電極と配線基板の端子とを接続し、配線基板側の端子が第１ボンドとして接続され、半導体チップの電極が第２ボンドとして接続された複数のワイヤとを有し、前記ワイヤの一部が、前記端子におけるワイヤ接続部より前記周縁部側に配置されているものである。

また、本発明は、配線基板に半導体チップを接続した後、ワイヤの先端部を配線基板の端子に接続し、その後キャピラリを半導体チップから離れる方向に移動させてワイヤを前記端子から引き出し、さらにキャピラリを半導体チップの電極上に配置した後、前記ワイヤの一部を半導体チップの電極に接続する工程を有し、ワイヤの一部が、配線基板の端子におけるワイヤ接続部より周縁部側に配置されるようにワイヤを接続するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

ワイヤの一部が、配線基板の端子における第１ボンドのワイヤ接続部より外側に配置されていることにより、ワイヤが外側に遠回りして引き回されるため、配線基板の端子と半導体チップの電極との接続においてワイヤ長を長くすることができる。これにより、ワイヤの引き回しのマージンが増えてキャピラリの動く速度にワイヤ送り速度が追従することが可能になり、ワイヤのループ形状の安定化を図ることができる。その結果、チップ端部とワイヤのショートを低減してワイヤ接続不良の発生を低減することができ、ワイヤ接続不良の抑制化を図ることができる。

本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図２に示すＡ部の構造を示す拡大部分断面図である。 図３に示すワイヤ接合部の構造の一例を示す拡大部分断面図である。 図４に示すワイヤリング時のキャピラリの移動軌跡の一例を示す断面図である。 図４に示すワイヤリング時のキャピラリの移動軌跡の一例を示す断面図である。 図４に示すワイヤリング時のキャピラリの移動軌跡の一例を示す断面図である。 図４に示すワイヤリング時のキャピラリの移動軌跡の一例を示す断面図である。 図１に示す半導体装置に組み込まれる配線基板の主面側の配線パターンの一例を示す平面図である。 図９に示す配線基板の裏面側の配線パターンの一例を示す裏面図である。 図９に示す配線基板の構造の一例を示す断面図である。 図１１に示すＡ部の構造を示す拡大部分断面図である。 図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。 本発明の実施の形態１の変形例の配線基板の主面側の配線パターンを示す平面図である。 図１６に示す配線基板の裏面側の配線パターンを示す裏面図である。 図１６に示す配線基板の構造を示す断面図である。 図１８に示すＡ部の構造を示す拡大部分断面図である。 本発明の実施の形態１の他の変形例の配線基板の主面側の配線パターンを示す平面図である。 図２０に示す配線基板の構造を示す断面図である。 図２１に示すＡ部の構造を示す拡大部分断面図である。 本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図である。 図２３に示す半導体装置の構造の一例を示す断面図である。 図２４に示すＡ部の構造を示す拡大部分断面図である。 図２４に示すＢ部の構造を示す拡大部分断面図である。 比較例のワイヤボンディング時のキャピラリ押し付け状態の一例を示す拡大部分断面図である。 比較例のワイヤボンディング後の接続不良の状態を示す断面図である。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１に示す半導体装置の構造の一例を示す断面図、図３は図２に示すＡ部の構造を示す拡大部分断面図、図４は図３に示すワイヤ接合部の構造の一例を示す拡大部分断面図、図５〜図８は図４に示すワイヤリング時のキャピラリの移動軌跡の一例を示す断面図である。また、図９は図１に示す半導体装置に組み込まれる配線基板の主面側の配線パターンの一例を示す平面図、図１０は図９に示す配線基板の裏面側の配線パターンの一例を示す裏面図、図１１は図９に示す配線基板の構造の一例を示す断面図、図１２は図１１に示すＡ部の構造を示す拡大部分断面図である。さらに、図１３は図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図、図１４は図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての一例を示す製造プロセスフロー図、図１５は図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。

また、図１６は本発明の実施の形態１の変形例の配線基板の主面側の配線パターンを示す平面図、図１７は図１６に示す配線基板の裏面側の配線パターンを示す裏面図、図１８は図１６に示す配線基板の構造を示す断面図、図１９は図１８に示すＡ部の構造を示す拡大部分断面図である。さらに、図２０は本発明の実施の形態１の他の変形例の配線基板の主面側の配線パターンを示す平面図、図２１は図２０に示す配線基板の構造を示す断面図、図２２は図２１に示すＡ部の構造を示す拡大部分断面図である。

本実施の形態１の半導体装置は、配線基板上に半導体チップ１が搭載された樹脂封止型の小型の半導体パッケージであり、本実施の形態１ではその一例として、図１〜図３に示すようなＣＳＰ７を取り上げて説明する。

なお、ＣＳＰ７は、配線基板の裏面３ｂに複数の外部端子である半田バンプ８が格子状に配置されて取り付けられており、したがって、ＣＳＰ７はＢＧＡ（Ball Grid Array)型の半導体パッケージである。

図１〜図３を用いてＣＳＰ７の構造について説明すると、主面３ａと、主面３ａに対向する裏面３ｂと、主面３ａの外周部に並んで配置された複数のボンディングリード（端子）３ｈとを有する配線基板であるパッケージ基板３と、パッケージ基板３の主面３ａのボンディングリード列の内側（複数のボンディングリード３ｈの内側の領域）に搭載され、かつ集積回路を有する半導体チップ１とを備えている。また、半導体チップ１の電極であるパッド１ｃとパッケージ基板３のボンディングリード３ｈとを電気的に接続する導電性のワイヤ４と、パッケージ基板３の主面３ａと半導体チップ１との間に配置された（予め半導体チップ１の裏面側に貼り付けられた）ダイボンド材であるダイボンド用フィルム２と、パッケージ基板３の裏面３ｂの複数のランド３ｄに設けられた複数の外部端子（外部接続用端子）である半田バンプ８とを備えている。さらに、半導体チップ１及び複数のワイヤ４を樹脂封止する封止体６を備えており、パッケージ基板３の主面３ａの保護膜であるソルダレジスト膜３ｆ上に、半導体チップ１がダイボンド用フィルム２を介して固定されている。

なお、ＣＳＰ７は、小型の半導体パッケージであるが、半導体チップ１の大きさとパッケージ基板３の大きさがほぼ同じであり、パッケージ基板３の方が僅かに大きい程度である。例えば、図４に示すように、半導体チップ１の端部からパッケージ基板３の端部までの距離（Ｔ１）は、約0.２〜0.３ｍｍと非常に狭い（短い）。

したがって、パッケージ基板３の主面３ａの外周部（周縁部）に形成されたワイヤ接続するためのボンディングリード３ｈと半導体チップ１の端部（端辺）との距離（Ｔ２）も約0.１ｍｍ程度と非常に狭い（短い）。

そこで、ＣＳＰ７では、図１及び図３に示すように、パッケージ基板３においてチップ外側の領域で、かつ基板の外周部に複数のボンディングリード３ｈが並んで配置されており、半導体チップ１の主面１ａに設けられた電極であるパッド１ｃと、これに対応するパッケージ基板３のボンディングリード３ｈとが金線等の導電性のワイヤ４によって電気的に接続されている。

その際、本実施の形態１のＣＳＰ７では、図１に示すように、複数のワイヤ４それぞれが、半導体チップ１のパッド１ｃと、これに対応するパッケージ基板３のボンディングリード３ｈとを電気的に接続するとともに、基板側のボンディングリード３ｈが第１ボンドとして接続され、一方、チップ側のパッド１ｃが第２ボンドとして接続されたものである。

ここで、前記第１ボンドは、電気トーチによりワイヤ先端に形成されたボールをキャピラリ１８で端子に押し付けて接続するものであり、一方、前記第２ボンドは、第１ボンド後、ワイヤ４を前記端子から引き出してキャピラリ１８を他方の端子上に配置し、その後、ワイヤ４の一部を前記他方の端子に対してキャピラリ１８で押し潰してこの他方の端子に接続するものである。

本実施の形態１のＣＳＰ７では、前記第１ボンドがパッケージ基板３のボンディングリード３ｈに対して行われ、前記第２ボンドが半導体チップ１のパッド１ｃに対して行われたものである。すなわち、ＣＳＰ７は、半導体チップ１のパッド１ｃとパッケージ基板３のボンディングリード３ｈとの接続において、逆ボンディングによるワイヤボンディングが行われて組み立てられたものである。

これは、ＣＳＰ７は、半導体チップ１とパッケージ基板３の大きさがほぼ同じ小型の半導体パッケージであり、チップの端部から基板の端部までの距離が、約0.２〜0.３ｍｍと非常に狭い構造となっており、さらにボンディングリード３ｈとチップの端部との距離も約0.１ｍｍ程度と非常に狭いため、基板上の半導体チップ１の外側の領域において第２ボンドとしてキャピラリ１８を滑らしながら配置することが困難なためである。

すなわち、ワイヤ接続時にキャピラリ１８をボンディングリード３ｈから上方に移動させることでワイヤボンディング用に狭い領域しか確保できない基板側を第１ボンドとし、チップ側を第２ボンドとするものである。

さらに、本実施の形態１のＣＳＰ７では、図1に示すように、パッケージ基板３の主面３ａ上において、逆ボンディングによって接続されたそれぞれのワイヤ４の一部が、ボンディングリード３ｈにおける第１ボンドのワイヤ接続部４ａより外側に（パッケージ基板３の外周部に向かって）配置（形成）されている。

具体的には、図４に示すように、ワイヤ４の一部であるループの頂点４ｂが第１ボンドのワイヤ接続部４ａより外側に配置されている。すなわち、各ワイヤ４のループの最上位地点（ここでは４ｂ）がワイヤ接続部４ａのワイヤ引き出し方向の中心線１３より外側（半導体チップ１から離れる方向）に配置されているものである。

ここで、図５〜図８を用いて、図４に示すワイヤ４のループ形状の形成方法について説明すると、まず、パッケージ基板３のボンディングリード３ｈに第１ボンドを行う。すなわち、ワイヤ４のボール状に形成された先端部を、図４、図５に示すように、キャピラリ１８でパッケージ基板３の図４に示すボンディングリード３ｈに押し付けて接続する。

その後、図６に示すように、キャピラリ１８を半導体チップ１から離れる方向に移動させてワイヤ４を前記ボンディングリード３ｈから引き出す。すなわち、キャピラリ１８を半導体チップ１から離れる方向で（パッケージ基板３の外周部に向かって）、かつ斜め上方に移動させてワイヤ４を前記ボンディングリード３ｈから斜め上方に引き出す。

その後、キャピラリ１８の移動を所定箇所で一旦停止し、続いて図７に示すように、キャピラリ１８を真上（垂直上）に移動させてワイヤ４を上方に引き出す。

その後、ワイヤ４がチップ高さを超えたところでキャピラリ１８の上方への移動を停止し、その後、図８に示すように、キャピラリ１８を半導体チップ１のパッド１ｃ上にほぼ水平に移動させて、半導体チップ１のパッド１ｃ上にワイヤ４を配置する。

その後、パッド１ｃにおいてキャピラリ１８によりワイヤ４の一部を押し潰して半導体チップ１のパッド１ｃにワイヤ４を接続する。これにより、ワイヤ４と半導体チップ１のパッド１ｃとの接続である第２ボンドを完了するとともに、各ワイヤ４のループの頂点４ｂがワイヤ接続部４ａより外側に配置された状態となる。

なお、半導体チップ１のパッド１ｃ上には、予め金バンプ（スタッドバンプ）１９が形成されており、第２ボンドの際には、ワイヤ４をパッド１ｃ上の金バンプ１９に接続する。これは、ワイヤボンディング工程において、第２ボンドの際には、キャピラリ１８を擦り付ける様にワイヤ４をパッド１ｃ（又は、ボンディングリード３ｈ）に圧着するため、キャピラリ１８を滑走させる距離だけパッド１ｃの形状を相対的に大きく形成しておく必要がある。しかしながら、本実施の形態１のように、逆ボンディング方式の場合、半導体チップ１の主面上に形成されたパッド１ｃを相対的に大きく形成しようとすると、その分半導体チップ１を小型化することが困難となる。更には、半導体チップ１の主面上において上記圧着動作を行うと、圧着圧力により、半導体チップ１に応力が伝わり、特に半導体チップ１の厚さが薄ければチップの抗折強度も低いため、チップクラックを起こす原因となる。そこで、第２ボンドする前に、金バンプ１９を形成しておく。金バンプ１９はパッド１ｃに比べ硬度が低いため、微小な圧着圧力でもワイヤ４の一部を容易に圧着することが可能である。更には、第１ボンドする前に金バンプ１９を形成しておくことで、第２ボンドする際のボンディングポイントを事前に認識しておくことが可能であるため、ワイヤボンディングの座標が変わらず、安定したワイヤボンディング工程が可能となる。ただし、半導体チップ１の面積が相対的に大きく、半導体チップ１の厚さも厚ければチップの抗折強度も高いため、パッド１ｃ上に金バンプ１９は形成されていなくてもよく、その場合は、ワイヤ４を直接パッド１ｃに接続する。

次に、図９〜図１２に示すＣＳＰ７に組み込まれるパッケージ基板３の構造について説明する。

パッケージ基板３は、コア材３ｃと、その主面３ａ及び裏面３ｂに形成された複数の導体部と、主面３ａと裏面３ｂの前記導体部を接続するスルーホール３ｅと、前記導体部の少なくとも一部を覆うソルダレジスト膜３ｆとを有している。パッケージ基板３の表面である主面３ａには、図９に示すように基板の外周部（周縁部）に複数のボンディングリード３ｈが各辺に沿って一列に並んで設けられている。

なお、ボンディングリード３ｈは、それぞれスルーホール３ｅと銅配線３ｇを介して電気的に接続されている。また、各ボンディングリード３ｈにはそれぞれの外側に向かって給電線３ｊが接続されている。

一方、パッケージ基板３の裏面３ｂには、図１０に示すように、複数のランド３ｄが格子状に配置されて設けられており、これらランド３ｄには外部端子である半田バンプ８（図３参照）が接続される。また、複数のランド３ｄは、それぞれスルーホール３ｅと接続されている。

このようにパッケージ基板３の主面３ａ及び裏面３ｂには、ボンディングリード３ｈ、銅配線３ｇ、給電線３ｊ、ランド３ｄ及びスルーホール３ｅ等の導体部が形成されており、これらの導体部は、例えば、銅合金（Ｃｕ）によって形成されている。また、複数のランド３ｄ及びボンディングリード３ｈには、導電性のワイヤ４との接続強度を向上するために、銅合金の上にＮｉ／Ａｕ、あるいはＮｉ／Ｐｄ／Ａｕなどの表面処理を施している。

また、パッケージ基板３の主面３ａ及び裏面３ｂには、図１２に示すように絶縁膜であるソルダレジスト膜３ｆが形成されている。なお、主面３ａにおいては、ソルダレジスト膜３ｆの細長い開口部３ｉ（図９参照）に複数のボンディングリード３ｈが並んだ状態で露出している。一方、裏面３ｂにおいては、ランド３ｄのみが露出している。すなわち、ソルダレジスト膜３ｆは、ボンディングリード３ｈやランド３ｄ以外の導体部である銅配線３ｇ、給電線３ｊ及びスルーホール３ｅ等を覆っている。

次に、ＣＳＰ７に組み込まれている種々の構成部材の材質等について説明すると、半導体チップ１は、例えば、シリコンなどによって形成され、その主面１ａには集積回路が形成されている。さらに、図１に示すように半導体チップ１の主面１ａの周縁部には複数の電極であるパッド１ｃが形成されている。また、このパッド１ｃと、パッケージ基板３の主面３ａの外周部（周縁部）に配置されたボンディングリード３ｈとを電気的に接続する導電性のワイヤ４は、例えば、金線などである。

また、半導体チップ１は、図２、図３に示すように、その裏面１ｂが、ダイボンド用フィルム２を介してパッケージ基板３に固着され、主面１ａを上方に向けた状態でパッケージ基板３に搭載されている。

さらに、半導体チップ１や複数の導電性のワイヤ４を樹脂封止する封止体６は、例えば、熱硬化性のエポキシ樹脂などによって形成されている。

次に、本実施の形態１のＣＳＰ７の製造方法を、図１３及び図１４に示す製造プロセスフロー図を用いて説明する。

まず、図１３のステップＳ１に示す基板準備を行う。ここでは、複数のパッケージ基板３を形成する領域が区画配置された多数個取り基板９を準備する。なお、パッケージ基板３を形成する領域には、各領域の外周部（周縁部）に複数のボンディングリード３ｈが並んで配置された基板を準備する。

その後、ステップＳ２に示すダイボンディングを行って多数個取り基板９上に図３に示すダイボンド用フィルム２を介して半導体チップ１を固着する。その際、ダイボンド用フィルム２は、例えば、半導体ウエハをダイシングによって個片化する際に用いるダイシング用のテープ部材の接着層をウエハ裏面に残留させたものである。

なお、パッケージ基板３に対応した各領域には、各領域の外周部に複数のボンディングリード３ｈが並んで配置されており、したがって、半導体チップ１は、外周部のボンディングリード列の内側に搭載する。

その後、ステップＳ３に示すワイヤボンディングを行う。ここでは、図３及び図４に示すように、半導体チップ１の主面１ａのパッド１ｃと、これに対応する多数個取り基板９のパッケージ基板３のボンディングリード３ｈとを金線等の導電性のワイヤ４によって電気的に接続する。

その際、本実施の形態１では、逆ボンディング方式によって基板のボンディングリード３ｈと半導体チップ１のパッド１ｃとをワイヤ４で接続する。また、各ワイヤ４において、ワイヤ４の一部であるループの頂点４ｂが第１ボンドのワイヤ接続部４ａより外側に配置されるようにワイヤボンディングする。すなわち、各ワイヤ４のループの最上位地点がワイヤ接続部４ａのワイヤ引き出し方向の中心線１３より外側（パッケージ基板３の外周部側）に配置されるようにワイヤボンディングする。

ワイヤボンディング工程では、まず、多数個取り基板９のパッケージ基板３の領域のボンディングリード３ｈに第１ボンドを行う。すなわち、図５に示すように、ワイヤ４のボール状に形成された先端部をキャピラリ１８で基板の図４に示すボンディングリード３ｈに押し付けて接続する。

その後、図６に示すように、キャピラリ１８を半導体チップ１から離れる方向に移動させてワイヤ４を前記ボンディングリード３ｈから引き出す。すなわち、キャピラリ１８を半導体チップ１から離れる方向で、かつ斜め上方に移動させてワイヤ４を前記ボンディングリード３ｈから斜め上方に引き出す。

その後、キャピラリ１８の移動を所定箇所で一旦停止し、続いて図７に示すように、キャピラリ１８を真上（垂直上）に移動させてワイヤ４を上方に引き出す。

その後、ワイヤ４がチップ高さを超えたところでキャピラリ１８の上方への移動を停止し、その後、図８に示すように、キャピラリ１８を半導体チップ１のパッド１ｃ上にほぼ水平に移動させて、半導体チップ１のパッド１ｃ上にワイヤ４を配置する。

その後、パッド１ｃにおいてキャピラリ１８によりワイヤ４の一部を押し潰して半導体チップ１のパッド１ｃにワイヤ４を接続する。これにより、ワイヤ４と半導体チップ１のパッド１ｃとの接続である第２ボンドを完了するとともに、各ワイヤ４のループの頂点４ｂがワイヤ接続部４ａより外側に配置された状態となる。

なお、半導体チップ１のパッド１ｃ上には、予め金バンプ１９が形成されており、第２ボンドの際には、ワイヤ４をパッド１ｃ上の金バンプ１９に接続する。ただし、パッド１ｃ上に金バンプ１９は形成されていなくてもよく、その場合は、ワイヤ４を直接パッド１ｃに接続する。

その後、ステップＳ４に示す樹脂モールドを行う。ここでは、多数個取り基板９上において、樹脂成形金型２０の１つのキャビティ２０ａで多数個取り基板９上の複数の領域（複数のパッケージ基板３の領域）を一括して覆った状態で樹脂封止を行い、これにより、一括封止体５を形成する。なお、一括封止体５を形成する封止用樹脂は、例えば、熱硬化性のエポキシ樹脂などである。

その後、図１４のステップＳ５に示すボールマウントを行って図３に示すように各ランド３ｄに半田バンプ８を接続する。

その後、ステップＳ６に示すマークを行う。ここではレーザマーキング法などでマーキング１０を行って一括封止体５にマークを付す。なお、マーキング１０は、例えば、インクマーキング法などで行ってもよい。

その後、ステップＳ７に示す個片化を行う。ここでは、一括封止体５の表面にダイシングテープ１２を貼り、ダイシングテープ１２で固定した状態でダイシングブレード１１によって切断して各ＣＳＰ７に個片化する。

これにより、ステップＳ８に示すようにＣＳＰ７の組み立てを完了して製品完成となる。

なお、図１５は一括封止による樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図であり、この変形例の製造プロセスは、マークを行った後にボールマウントを行うものである。

ボールマウントの工程は、パッケージ基板３のランド３ｄに半田を塗布した後、リフロー処理により半田バンプ８を形成する。このため、ボールマウントの工程においても、このリフロー処理によりパッケージ基板３が更に反る問題が生じる。マークの工程では、レーザマーキング法などでマーキングを行うが、パッケージ基板３が反った状態では、一括封止体５の表面に垂直にレーザを照射することが困難となるため、一括封止体５の表面にマークが付されないというマーキング不良が発生する。

そこで、図１５に示す変形例では、パッケージ基板３が反る要因の一つである半田バンプ８形成時のリフロー処理を行う前に、先にマークの工程を行う。これにより、マーキング不良を抑制することができる。

本実施の形態１の半導体装置及びその製造方法によれば、逆ボンディングによって接続された各ワイヤの一部であるループの頂点４ｂが、パッケージ基板３のボンディングリード３ｈにおける第１ボンドのワイヤ接続部４ａより外側（パッケージ基板３の外周部側）に配置されていることにより、ワイヤ４が外側に遠回りして引き回されるため、パッケージ基板３のボンディングリード３ｈと半導体チップ１のパッド１ｃとの接続においてワイヤ長を長くすることができる。

これにより、ワイヤ４の引き回しのマージンが増えてキャピラリ１８の動く速度にワイヤ送り速度が追従することが可能になり、ワイヤ４のループ形状の安定化を図ることができる。

その結果、チップ端部とワイヤ４のショートを低減してワイヤ接続不良の発生を低減することができ、ワイヤ接続不良の抑制化を図ることができる。

これにより、半導体チップ１の主面１ａの端部にテストパターンが形成されている場合であっても、テストパターンとワイヤ４とがショートすることを低減できる。

また、ワイヤ４を外側に遠回りさせることにより、パッケージ端部からパッケージ基板３の端子（ボンディングリード３ｈ）までの距離を長くしてリークパスを長くできるため、吸湿不良のマージンを確保することが可能になる。

また、ワイヤ４を遠回りさせる方法としては、ループの頂点４ｂを高くしてもワイヤ長を長く形成することは可能であるが、その場合、ワイヤ４の一部が封止体６の表面側から露出しないように、封止体６を厚く形成する必要がある。そのため、半導体装置の薄型化が困難となる。しかしながら、本実施の形態１では、ワイヤ４を外側（半導体チップ１とは反対側の方向）に遠回りさせて横方向に膨らませているため、ワイヤ４の一部が封止体６の表面側から露出することを防止できる。すなわち、低ループを形成しつつワイヤ長を長くすることができるため、ＣＳＰ７の更なる薄型化にも対応することができる。

さらに、低ループによってワイヤ長を長くできるため、半導体装置の薄型化の要求が低ければ、ワイヤ４を低ループで形成したことにより、ワイヤ４のループの頂点４ｂから封止体６の表面までの厚さを十分確保できる。これにより、封止体６の表面にレーザマーキングを施したとしても、レーザマーキングにより形成される溝からワイヤ４が露出する恐れや、レーザによりワイヤ４の一部を溶断する恐れを低減することができる。

また、ワイヤボンディングにおいて、逆ボンディング方式を採用することにより、第２ボンド時にキャピラリ１８を極端に低い側に打ち降ろすことを避けることができる。これにより、ワイヤ４がキャピラリ１８と半導体チップ１の端部の間に入らない問題や、１ｓｔ側から２ｎｄ側に打ち下ろしたワイヤ４にキャピラリ１８の一部が接触する問題、更にはキャピラリ１８の先端のワイヤ４との摩耗を低減することができ、キャピラリ１８の長寿命化を図ることができる。

次に、本実施の形態１の変形例のパッケージ基板３について説明する。

図１６〜図１９に示す変形例のパッケージ基板３は、導体部のめっきが、無電解めっき処理によって形成されたものであり、図９に示すパッケージ基板３のようなボンディングリード３ｈの外側の給電線３ｊが形成されていない構造となっている。したがって、主面３ａに形成されたソルダレジスト膜３ｆがボンディングリード３ｈ上のワイヤ接続部４ａより内側に配置されている。

また、図２０〜２２に示す変形例のパッケージ基板３は、各ボンディングリード３ｈの外側に給電線３ｊが形成されており、一方、給電線３ｊを覆うソルダレジスト膜３ｆは形成されずにボンディングリード３ｈとともに給電線３ｊが露出している構造のものである。

これは、ＣＳＰ７では、半導体チップ１の端部からパッケージ基板３の端部までの距離が約0.２〜0.３ｍｍと非常に狭く、かつソルダレジスト膜３ｆの位置精度は、±0.０５ｍｍと非常に大きいため、給電線３ｊ上にソルダレジスト膜３ｆを形成した場合の位置ずれを考慮して、ソルダレジスト膜３ｆを形成せずに給電線３ｊを露出させるものである。

ただし、給電線３ｊを露出させた場合、ソルダレジスト膜３ｆの位置ずれの問題は回避されるものの、吸湿の影響が出る可能性があり、したがって、各ボンディングリード３ｈの外側に給電線３ｊが形成されている場合、給電線３ｊを覆うソルダレジスト膜３ｆは形成されていても、形成されていなくてもどちらでもよいが、チップ端部から基板端部までの距離との兼ね合いで形成可能であれば形成した方が好ましい。

（実施の形態２）
図２３は本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図、図２４は図２３に示す半導体装置の構造の一例を示す断面図、図２５は図２４に示すＡ部の構造を示す拡大部分断面図、図２６は図２４に示すＢ部の構造を示す拡大部分断面図である。

図２３〜図２６に示す本実施の形態２の半導体装置は、半導体チップ１の上に他の半導体チップである第２の半導体チップ１７がダイボンド用フィルム２を介して固定されているものであり、実施の形態１のＣＳＰ７と同様に樹脂封止型で、かつ小型のチップスタック構造のＣＳＰ１４である。

すなわち、図２５及び図２６に示すように、パッケージ基板３の主面３ａのソルダレジスト膜３ｆ上に、ダイボンド用フィルム２を介して１段目（下段側）の半導体チップ１がその主面１ａを上方に向けてフェイスアップ実装されており、さらにこの上に２段目（上段側）の第２の半導体チップ１７がその主面１７ａを上方に向けてフェイスアップ実装されている。その際、第２の半導体チップ１７もその裏面１７ｂがダイボンド用フィルム２を介して半導体チップ１の主面１ａ上に固定されている。

また、ＣＳＰ１４は、実施の形態１のＣＳＰ７と同様に小型の半導体パッケージである。すなわち、半導体チップ１の大きさとパッケージ基板３の大きさがほぼ同じであり、パッケージ基板３の方が僅かに大きい程度である。例えば、半導体チップ１の端部からパッケージ基板３の端部までの距離は、ＣＳＰ７と同様に約0.２〜0.３ｍｍと非常に狭い。

したがって、図２５及び図２６に示すように、上下段両方のチップとも逆ボンディングによってワイヤボンディングが行われて組み立てられたものである。

なお、１段目の半導体チップ１のワイヤボンディングについては、基板側のボンディングリード３ｈへのワイヤ接続が第１ボンドとなっており、半導体チップ１のパッド１ｃへのワイヤ接続が第２ボンドとなっている。その際、実施の形態１のＣＳＰ７と同様に、それぞれのワイヤ４の一部であるループの頂点４ｂがワイヤ接続部４ａより外側に配置されている。すなわち、各ワイヤ４のループの最上位地点（ここでは４ｂ）がワイヤ接続部４ａのワイヤ引き出し方向の中心線１３より外側に配置されている。

さらに、２段目の第２の半導体チップ１７のワイヤ接続のうち、図２６に示すように、１段目の半導体チップ１のパッド１ｃと上段（２段目）の第２の半導体チップ１７のパッド１７ｃとを接続する第２ワイヤ（他のワイヤ）１５については、パッド１ｃとパッド１７ｃの距離が短いため、ワイヤ４と同様に、それぞれの第２ワイヤ１５の一部であるループの頂点１５ｂがワイヤ接続部１５ａより外側に配置されている。つまり、各第２ワイヤ１５のループの最上位地点（ここでは１５ｂ）がワイヤ接続部１５ａのワイヤ引き出し方向の中心線１３より外側に配置されている。

なお、２段目の第２の半導体チップ１７のワイヤ接続のうち、図２５に示すように、パッケージ基板３のボンディングリード３ｈと上段（２段目）の第２の半導体チップ１７のパッド１７ｃとを接続する第３ワイヤ１６については、通常の逆ボンディングが行われている。すなわち、パッケージ基板３のボンディングリード３ｈと上段の第２の半導体チップ１７のパッド１７ｃとのワイヤ接続においては、ボンディングリード３ｈとパッド１７ｃの距離が長く、ワイヤ長を長く形成することが可能なため、ワイヤループの形状の安定化を図ることができる。

したがって、２段目の第２の半導体チップ１７のワイヤ接続では、１段目の半導体チップ１のパッド１ｃと２段目の第２の半導体チップ１７のパッド１７ｃとを接続するワイヤボンディングのみに、第２ワイヤ１５のループの頂点１５ｂがワイヤ接続部１５ａより外側に配置されるようなワイヤ接続を行う。

本実施の形態２のＣＳＰ１４においても、各ワイヤの一部であるループの頂点４ｂ，１５ｂが、それぞれの第１ボンドのワイヤ接続部４ａ，１５ａより外側に配置されていることにより、ワイヤ４及び第２ワイヤ１５が外側に遠回りして引き回されるため、ワイヤ長を長くすることができる。

これにより、ワイヤ４及び第２ワイヤ１５の引き回しのマージンが増えてキャピラリ１８の動く速度にワイヤ送り速度が追従することが可能になり、ワイヤ４及び第２ワイヤ１５それぞれのループ形状の安定化を図ることができる。

その結果、チップ端部とワイヤ４や第２ワイヤ１５とのショートを低減してワイヤ接続不良の発生を低減することができ、ワイヤ接続不良の抑制化を図ることができる。

本実施の形態２のＣＳＰ１４のその他の構造及びその他の効果については、実施の形態１のＣＳＰ７と同様であるため、その重複説明は省略する。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態１及び２では、半導体装置の一例として、ＢＧＡ型の小型の半導体パッケージ（ＣＳＰ７，１４）の場合について説明したが、前記半導体装置は、ＬＧＡ（Land Grid Array)型やＱＦＮ（Quad Flat Non-leaded Package）型のものであってもよい。

また、半導体チップ１や第２の半導体チップ１７の固定については、ダイボンド用フィルム２に限らず、例えば、ペースト状の接着材等を用いて固定してもよい。

また、ボールマウントの工程については、パッケージ基板３のランド３ｄに半田を塗布した後、リフロー処理により半田バンプ８を形成する方法に限らず、例えば、予めボール形状に形成しておき、ランド３ｄに転写する方法や、マスクを介して半田を印刷する方法を用いてもよい。

本発明は、配線基板を有した電子装置およびその製造技術に好適である。

１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
２ ダイボンド用フィルム
３ パッケージ基板（配線基板）
３ａ 主面
３ｂ 裏面
３ｃ コア材
３ｄ ランド
３ｅ スルーホール
３ｆ ソルダレジスト膜
３ｇ 銅配線
３ｈ ボンディングリード（端子）
３ｉ 開口部
３ｊ 給電線
４ ワイヤ
４ａ ワイヤ接続部
４ｂ ループの頂点
５ 一括封止体
６ 封止体
７ ＣＳＰ（半導体装置）
８ 半田バンプ（外部端子）
９ 多数個取り基板
１０ マーキング
１１ ダイシングブレード
１２ ダイシングテープ
１３ 中心線
１４ ＣＳＰ（半導体装置）
１５ 第２ワイヤ（他のワイヤ）
１５ａ ワイヤ接続部
１５ｂ ループの頂点
１６ 第３ワイヤ
１７ 第２の半導体チップ（他の半導体チップ）
１７ａ 主面
１７ｂ 裏面
１７ｃ パッド（電極）
１８ キャピラリ
１９ 金バンプ
２０ 樹脂成形金型
２０ａ キャビティ
３０ 小型パッケージ

Claims (3)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）平面形状が矩形状から成る上面、前記上面とは反対側の下面、及び前記上面の上
   面辺に沿うように、前記上面に配置された複数の端子を有する配線基板を準備する工程；
   （ｂ）平面形状が矩形状から成る第１主面、前記第１主面とは反対側の第１裏面、及び前記第１主面の第１主面辺に沿うように、前記第１主面に配置された複数の第１パッドを有する第１半導体チップを、前記複数の端子から成る端子列よりも前記配線基板の内側に位置し、かつ前記第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面に搭載する工程；
   （ｃ）平面形状が矩形状から成る第２主面、前記第２主面とは反対側の第２裏面、及び前記第２主面の第２主面辺に沿うように、前記第２主面に配置された複数の第２パッドを有する第２半導体チップを、前記複数の第１パッドから成る端子列よりも前記第１半導体チップの内側に位置し、かつ前記第２裏面が前記第１半導体チップの前記第１主面と対向するように、前記第１半導体チップの前記第１主面に積層する工程；
   （ｄ）前記第２半導体チップの前記複数の第２パッドと前記第１半導体チップの前記複数の第１パッドとを複数の第１ワイヤを介して、前記第２半導体チップの前記複数の第２パッドと前記配線基板の前記複数の端子とを複数の第２ワイヤを介して、それぞれ電気的に接続する工程；
   （ｅ）前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤ及び前記複数の第２ワイヤを樹脂で封止することで、前記第２半導体チップの前記第２主面側に位置する表面を有する封止体を形成する工程；
   ここで、
   前記複数の第１ワイヤのそれぞれは、前記第１ワイヤの第１部分を前記第１半導体チップの前記第１パッドと接続してから、前記第１ワイヤの前記第１部分とは異なる第２部分を前記第２半導体チップの前記第２パッドと接続することで、形成され、
   前記複数の第１ワイヤのそれぞれは、前記複数の第１ワイヤのそれぞれの一部が、前記第１ワイヤの前記第１部分より前記第１半導体チップの前記第１主面における前記第１主面辺側に位置するように、形成され、
   前記複数の第２ワイヤのそれぞれは、前記複数の第２ワイヤのそれぞれが、前記第２ワイヤのうちの前記配線基板の前記端子と接続される部分より前記配線基板の前記上面における前記上面辺側に配置される部分を有さないように、形成される。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｄ）工程では、超音波を併用したキャピラリを用いて行うことを特徴とする半導体装置の製造方法。
3. 平面形状が矩形状から成る上面、前記上面とは反対側の下面、及び前記上面の上面辺に沿うように、前記上面に配置された複数の端子を有する配線基板と、
   平面形状が矩形状から成る第１主面、前記第１主面とは反対側の第１裏面、及び前記第１主面の第１主面辺に沿うように、前記第１主面に配置された複数の第１パッドを有し、前記複数の端子から成る端子列よりも前記配線基板の内側に位置し、かつ前記第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面に搭載された第１半導体チップと、
   平面形状が矩形状から成る第２主面、前記第２主面とは反対側の第２裏面、及び前記第２主面の第２主面辺に沿うように、前記第２主面に配置された複数の第２パッドを有し、前記複数の第１パッドから成る端子列よりも前記第１半導体チップの内側に位置し、かつ前記第２裏面が前記第１半導体チップの前記第１主面と対向するように、前記第１半導体チップの前記第１主面に積層された第２半導体チップと、
   前記第２半導体チップの前記複数の第２パッドと前記第１半導体チップの前記複数の第１パッドとをそれぞれ電気的に接続する複数の第１ワイヤと、
   前記第２半導体チップの前記複数の第２パッドと前記配線基板の前記複数の端子とをそれぞれ電気的に接続する複数の第２ワイヤと、
   前記第２半導体チップの前記第２主面側に位置する表面を有し、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤ及び前記複数の第２ワイヤを封止する封止体と、
   を含み、
   前記複数の第１ワイヤのそれぞれは、前記第１半導体チップの前記複数の第１パッドのそれぞれと接続される第１ワイヤ接続部を有し、
   前記複数の第１ワイヤのそれぞれの一部は、前記第１ワイヤ接続部より前記第１半導体チップの前記第１主面における前記第１主面辺側に配置されており、
   前記複数の第２ワイヤのそれぞれは、前記配線基板の前記複数の端子のそれぞれと接続される第２ワイヤ接続部を有し、
   前記複数の第２ワイヤのそれぞれは、前記第２ワイヤ接続部より前記配線基板の前記上面における前記上面辺側に配置される部分を有していないことを特徴とする半導体装置。

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