JP5120785B2 - 非同期式論理回路の論理回路設計装置、論理回路設計方法および論理回路設計プログラム - Google Patents

Description

本発明は、論理回路の設計に関し、特に、非同期式論理回路の論理回路設計装置、論理回路設計方法および論理回路設計プログラムに関する。

この種の非同期式論理回路の設計装置は、例えば非特許文献１および非特許文献２に示されるように、設計対象となる回路の構成要素である論理素子を正常に機能させて、当該回路全体を仕様に従った動作をさせるために、設計者が指定する制約に当該回路の構成要素の性能や制約の一部を加味してタイミングに関する設計制約を自動的に設定する機能を有していた。

論理回路は、組合せ回路と順序回路とに分類され、組合せ回路は、前状態に依らず入力信号に対して一意に出力信号が決まる論理回路であり、順序回路は、組合せ回路および状態記憶部を持ち、現在の状態と入力信号に対して出力信号が決まる論理回路である。中央演算装置などの実用的機能を持つ論理回路は、順序回路として設計される。

順序回路は、図１２に示されるように、外部からの信号入力端子１２３０、外部への信号出力端子１２４０、状態記憶部１２２０、次状態計算部１２１０を構成要素として持ち、状態記憶部１２２０はラッチやフリップ・フロップに代表される状態記憶素子１２２１で実現され、次状態計算部１２１０はＡＮＤ、ＯＲ、ＮＯＴセルによる組合せ回路１２１１で実現される。

順序回路１２００において次状態計算部１２１０と状態記憶部１２２０はまとめてデータパスとよばれ、データパスにおいて、次状態計算部１２１０の組合せ回路１２１１は、信号入力端子１２３０を介して外部から入力された信号データである外部信号入力データや状態記憶部１２２０で保持されているデータに対する計算を行って当該計算の結果を信号出力端子１２４０あるいは状態記憶部１２２０へ出力する動作を行い、状態記憶部１２２０は前記計算の結果を記憶する動作を行う。

上述したように、順序回路１２００を実現するための状態記憶素子１２２１として、ラッチとフリップ・フロップが用いられる。

ラッチは、図１３の論理素子記号１３０１で示されるように、入力端子としてデータ入力（Ｄ入力）端子とゲート入力（Ｇ入力）端子を持ち、出力端子としてデータ出力（Ｑ出力）端子を持つ論理素子である。

ラッチは、図１３のタイミング図１３０２に示されるように、Ｇ入力の値が１であるときはＤ入力の値をＱ出力へ通過させる動作を行い、Ｇ入力の値が１から０に変化するときに通過中のＤ入力の値を記憶してＱ出力の値とする動作を行い、Ｇ入力の値が０であるときはＱ出力の値を保持する動作を行い、Ｇ入力の値が０から１に変化するときは保持されていたＱ出力の値をＤ入力の値にする動作を行う。

フリップ・フロップは、図１４の論理素子記号１４０１で示されるように、入力信号端子としてデータ入力（Ｄ入力）端子とクロック入力（Ｃ入力）端子を持ち、出力端子としてデータ出力（Ｑ出力）端子を持つ論理素子である。

フリップ・フロップは、図１４のタイミング図１４０２に示されるように、Ｃ入力の値が０から１に変化するときにＤ入力の値を記憶してＱ出力の値とする動作を行い、Ｃ入力の値が変化しないあるいは１から０に変化するときはＱ出力の値を保持する動作を行う。

前記のように、ラッチのＧ入力およびフリップ・フロップのＣ入力は、当該状態記憶素子の記憶を制御しているため、当該入力を記憶制御入力あるいは単に制御入力とよぶ。

状態記憶素子を正常動作させるためには、図１５のタイミング図１５０１およびタイミング図１５０２のセットアップタイムとして示される、制御入力の値がＤ入力の値を記憶するための変化を行う前にＤ入力の値を安定させる時間と、同図のホールドタイムとして示される、制御入力の値がＤ入力の値を記憶するための変化を行い当該変化を行った後に当該状態記憶素子の内部の信号が安定するまでの間Ｄ入力の値を安定させる時間と、同図のパルス幅として示される、制御入力の値の変化の後に当該状態記憶素子の内部の信号が安定するまでの間制御入力の値を安定させる時間とが必要である。状態記憶素子のこれらセットアップタイム、ホールドタイム、パルス幅についての最小時間制約を、それぞれセットアップタイム制約、ホールドタイム制約、最小パルス幅制約という。これらの制約は当該状態記憶素子の特性に基づく制約である。

順序回路は、当該順序回路内の状態記憶素子の制御入力への信号により、同期式順序回路と非同期式順序回路に分類される。

同期式順序回路は、図１６の回路例（同期式順序回路１６０１）に示されるような構成をとり、状態記憶部内の全ての状態記憶素子の制御入力へ、タイミング図１６０２のＣ（入力）に示されるように一定周期で０と１の間を振動するクロック信号を入力して、全ての状態記憶素子の動作をクロック信号に同期させる順序回路である。

同期式順序回路についての設計では、クロック信号を分配するクロック信号分配回路及びデータパスについての設計が行われる。

クロック信号分配回路は、クロック信号を入力するクロック入力端子から全ての状態記憶素子の制御入力の端子までの遅延を可能な限り均等にするように設計される。

同期式順序回路のデータパスについての設計において、状態記憶部は、必要な状態記憶素子で構成されるように設計され、状態記憶素子間の次状態計算部内の組合せ回路は、設計仕様として与えられる論理関数を実現するように設計される。当該設計においては、当該組合せ回路は設計者により任意に設定される１クロックサイクル時間内で計算を完了するという制約が課される。

通常、同期式順序回路についての設計は、例えば非特許文献１に示されるように、状態記憶素子間の次状態計算部内の組合せ回路の設計において状態記憶素子の特性に基づく制約全てを考慮するために、図１６のタイミング図１６０２に示されるように、当該組合せ回路の組合せ回路遅延が、出力側の状態記憶素子のホールドタイム以上、クロック周期時間から出力側の状態記憶素子のセットアップタイムを減じた時間以下であるという制約の設定と、クロック信号の周期時間とデューティ比の適切な設定を行う。

これに対し、非同期式順序回路は、当該非同期式順序回路内の状態記憶素子の制御入力へクロック信号を入力せず、データパスにおいて次状態計算部組合せ回路を介して隣接する状態記憶素子が、記憶を要求する要求信号及び当該記憶動作の完了を示す通知信号のハンドシェイク信号の通信により協調動作を行う順序回路である。

非同期式順序回路は、前記ハンドシェイク信号の通信による状態記憶素子の協調動作を行うため、図１７のブロック図に示される基本構成をとり、次状態計算部１７１０、状態記憶部１７２０および、状態記憶素子１７２１の制御入力の端子への信号出力を行う状態記憶制御部１７３０を構成要素として持つ。

非同期式順序回路内の状態記憶制御部１７３０は、図１８の非同期式順序回路１８０１の構成例に示されるように、各状態記憶素子を制御する回路である状態記憶素子制御回路１７３１と、当該状態記憶素子制御回路間のハンドシェイク信号線である要求信号線１７３２と通知信号線１７３３とを備えて構成される。

非同期式順序回路のデータパスにおける次状態計算部内の組合せ回路を介して隣接する状態記憶素子間の協調動作は、図１９において回路例（非同期式順序回路１９０１）に対するタイミング図１９０２で例示されるように、当該組合せ回路の入力側の状態記憶素子の記憶動作時に当該状態記憶素子を制御する状態記憶素子制御回路が、記憶を要求する要求信号（Ｒｉｎ）を当該組合せ回路の出力側の状態記憶素子を制御する状態記憶素子制御回路に送り（Ｒｏｕｔ）、前記出力側の状態記憶素子を制御する状態記憶素子制御回路が、前記要求信号（Ｒｏｕｔ）の到着とともに当該出力側の状態記憶素子が記憶動作を行うように状態記憶制御信号（Ｇｏｕｔ）を当該出力側の状態記憶素子に送り、当該記憶動作の完了を通知信号（Ａｏｕｔ）で前記入力側の状態記憶素子制御回路へ送る（Ａｉｎ）ことにより、行われる。

非同期式順序回路についての設計は、データパスについての設計と状態記憶制御部についての設計とにより行われる。

非同期式順序回路のデータパスについての設計において、状態記憶部は状態記憶素子で構成されるように設計され、次状態計算部は設計仕様に定められた論理関数を実現する組合せ回路として設計される。

状態記憶制御部についての設計は、実現されるべき信号遷移系列を、信号遷移の節点として信号遷移間の順序関係を有向枝とするグラフ表現である状態遷移グラフとして定義し、当該状態遷移グラフから信号状態を節点として信号遷移を有向枝とする状態グラフを生成し、当該状態グラフから中間信号および出力信号で実現すべき論理関数を回路内の信号による表現として抽出し、前記論理関数を実現する論理回路を合成することによって行われる。

通常、非同期式論理設計技術は、非特許文献２に示されるように、データパス内の組合せ回路の計算が完了した後に当該組合せ回路の出力側の状態記憶素子が当該計算の結果を記憶するという順序を実現するために、状態記憶制御部についての設計において、要求信号線遅延が当該要求信号線に併走する次状態計算部内の組合せ回路の遅延よりも大きいという制約が課される。従って、一般の非同期式論理設計技術は、状態記憶素子のセットアップタイム制約およびホールドタイム制約を満足するために、前記要求信号線遅延制約において制約値に充分な余裕がとられる。

しかし、上記の方法を用いる非同期式論理回路設計は、状態記憶素子の特性に基づく制約のうち、最小パルス幅制約が満たされない可能性があった。

その理由は、回路技術の進歩とともに論理ゲートや配線の遅延が小さくなり、状態記憶素子の記憶動作を制御する出力タイミング制御信号の高速な生成回路を設計することが可能となり、かつ前記制御信号の立上りおよび立下りの時間間隔であるパルス幅が前記状態記憶素子の正常動作を保証する下限値である最小パルス幅制約値よりも小さくなったことにより設計結果の回路が当該制約を違反している可能性が大きくなってきている一方で、文献記載の非同期式論理回路設計方法は、上記の技術では前記の制約違反の可能性が極めて低かったために、前記制約を明示的に考慮しなかったためである。
これに対し、特許文献１は、パルス幅チェック方式を開示し、パルス検出装置がシミュレーション装置におけるイベント発生時刻の検出情報を用いることによって、パルス幅制約をチェックする。
特許第２６３３６４８号公報 ジャン・ラバエイ（Ｊａｎ Ｍ． Ｒａｂａｅｙ）、アナンタ・チャンドラカサン（Ａｎａｎｄａ Ｃｈａｎｄｒａｋａｓａｎ）、ボリボジュ・ニコリック（Ｂｏｒｉｖｏｊｅ Ｎｉｋｏｌｉｃ）「ディジタル集積回路（Ｄｉｇｉｔａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）第２版」、パーソン・エデュケーション出版社（Ｐｅｒｓｏｎ Ｅｄｕｃａｔｉｏｎ Ｉｎｃ．）、ｐｐ．４９１−５３３ ジェンス・スパーソ（Ｊｅｎｓ Ｓｐａｒｓｏ）、スティーブ・ファーバー（Ｓｔｅｖｅ Ｆｕｒｂｅｒ）著「非同期式回路設計の原理（Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ）」、クルーワー学術出版（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ）、２００１年、ｐｐ．１６−２７、ｐｐ．８１−１１４

しかし、上記特許文献１等に記載される方法による非同期式論理回路設計における問題点は、状態記憶素子の特性に基づく制約のうち、最小パルス幅制約が満たされない可能性があることである。

その理由は、シミュレーションベースによるパルス幅チェック方式では、パルスが起こる前の状態が不明確であるため、理論的に正しい最小パルス幅制約を算出できるわけではないからである。

（発明の目的）
本発明の目的は、状態記憶素子の理論的に正しい最小パルス幅制約を考慮し、当該制約を満足する非同期式論理回路を設計できる論理回路設計装置、論理回路設計方法および論理回路設計プログラムを提供することにある。

本発明の非同期式論理回路設計装置は、状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、状態記憶素子の正常動作のために必要な制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定する設計制約設定手段を含む。

本発明によれば、理論的に正しいタイミング制約全てを考慮した論理素子の設計ができる。

本発明の第１の実施の形態の構成を示すブロック図である。 第１の実施の形態による非同期式論理回路設計システムの非同期式論理回路設計装置１００のハードウェア構成例を示すブロック図である。 第１の実施の形態の動作を示すフローチャートである。 本発明の実施例１のデータパス設計情報例である。 実施例１の設計対象非同期式論理回路の全体構成設計情報例である。 実施例１の状態記憶制御部の状態遷移グラフ例である。 実施例１の状態記憶制御部の入出力信号情報例である。 実施例１の設計制約入力情報例である。 実施例１のセルライブラリ例である。 実施例１のパルス生成信号線パス最小遅延制約追加の例である。 実施例１の本発明の適用結果による状態記憶制御部内部分回路の設計例である。 順序回路の一般的モデルである。 ラッチの素子記号およびラッチのタイミング図である。 フリップ・フロップの素子記号およびフリップ・フロップのタイミング図である。 ラッチおよびフリップ・フロップのセットアップタイムおよびホールドタイムを示すタイミング図である。 同期式順序回路の構成を示すブロック図および同期式順序回路における、セットアップタイム制約、ホールドタイム制約、次状態計算部の組合せ回路遅延の関係を示すタイミング図である。 非同期式順序回路の一般的モデルである。 非同期式順序回路における、状態記憶素子と、状態記憶制御回路と、ハンドシェイク信号の接続関係を説明する回路構成図である。 非同期式順序回路の部分回路例と当該回路例の動作および、当該回路例内の各信号と、セットアップタイム制約と、ホールドタイム制約と、パルス幅の関係を示すタイミング図である。

（第１の実施の形態）
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。

（第１の実施の形態の構成）
図１は、本実施の形態による非同期式論理回路設計システムの構成を示すブロック図である。

図１を参照すると、本実施の形態による非同期式論理回路設計システムは、非同期式論理回路設計装置１００と、データパス・全体構成設計情報入力手段１０１と、状態記憶制御部入出力情報入力手段１０２と、状態記憶制御部状態遷移グラフ入力手段１０３と、セルライブラリ入力手段１０４と、設計制約入力手段１０５と、ゲートレベルネットリスト出力手段１９９とを備える。

非同期式論理回路設計装置１００は、状態記憶素子制御信号抽出部１１１と、状態記憶制御信号遷移系列抽出部１１２と、状態記憶素子制御信号制約抽出部１１３と、データパス論理合成・最適化・テクノロジマッピング部１１４と、パルス生成パス遅延制約設定追加部１１５と、状態記憶制御部論理合成・最適化・テクノロジマッピング部１１６と、ネットリスト接続部１１７とを含む。

これらの手段および部分はそれぞれつぎのような機能を有する。

データパス・全体構成設計情報入力手段１０１は、設計対象の非同期式論理回路のうち次状態計算部と状態記憶部からなるデータパスの設計仕様に関する情報と、当該非同期式論理回路の各部の接続関係を示す全体構成設計に関する情報とを、非同期式論理回路設計装置１００に入力する機能を有する。

状態記憶制御部入出力情報入力手段１０２は、設計対象の非同期式論理回路のうち状態記憶制御部の入出力信号名に関する情報を非同期式論理回路設計装置１００に入力する機能を有する。

状態記憶制御部状態遷移グラフ入力手段１０３は、設計対象の非同期式論理回路のうち状態記憶制御部の動作仕様と当該部内回路の内部信号遷移の順序関係とを示す情報（状態遷移グラフ）を非同期式論理回路設計装置１００に入力する機能を有する。

セルライブラリ入力手段１０４は、設計対象の非同期式論理回路の構成要素として用いられるセルならびにセルの性能およびタイミング制約に関する情報であるセルライブラリを非同期式論理回路設計装置１００に入力する機能を有する。

設計制約入力手段１０５は、設計対象の非同期式論理回路の要求仕様性能に基づいて任意に設定される設計上の制約情報（設計制約）を非同期式論理回路設計装置１００に入力する機能を有する。

ゲートレベルネットリスト出力手段１９９は、設計結果の非同期式論理回路のゲートレベルのネットリストを、非同期式論理回路設計装置１００から出力する機能を有する。

状態記憶素子制御信号抽出部１１１は、データパス・全体構成設計情報入力手段１０１から当該部に入力されたデータパスの設計仕様に関する情報および全体構成設計に関する情報（データパス・全体構成設計情報）から、状態記憶素子の記憶を制御する状態記憶制御信号の信号名を抽出して状態記憶制御信号遷移系列抽出部１１２に入力する機能を有する。

状態記憶制御信号遷移系列抽出部１１２は、状態記憶制御部状態遷移グラフ入力手段１０３および状態記憶素子制御信号抽出部１１１から当該部に入力された状態遷移グラフと信号名とから、当該状態遷移グラフ中の当該信号名の信号立上りおよび立下りの信号遷移の節点を特定して、当該節点間の枝でつながれた一続きの節点列である信号遷移系列を抽出する機能を有する。

状態記憶素子制御信号制約抽出部１１３は、セルライブラリ入力手段１０４から当該部に入力されたセルライブラリから状態記憶素子と当該素子の制御信号の最小パルス幅制約を抽出する機能を有する。

データパス論理合成・論理最適化・テクノロジマッピング部１１４は、データパス・全体構成設計情報入力手段１０１から当該部に入力されたデータパス・全体構成設計情報を解釈し、設計制約入力手段１０５から当該部に入力された設計制約を満足するように、セルライブラリ入力手段１０４から当該部に入力されたセルライブラリ内に定義されるセルを構成要素とするゲートレベルのデータパス回路に関する情報を生成し、当該ゲートレベルのデータパス回路に関する情報とともに全体構成に関する情報をパルス生成パス遅延制約設定追加部１１５およびネットリスト接続部１１７に対して出力する機能を有する。

パルス生成パス遅延制約設定追加部１１５は、状態記憶制御信号遷移系列抽出部１１２から当該部に入力された信号遷移系列の起点および終点である信号を制御信号とする状態記憶素子がラッチであるかフリップ・フロップであるかを示す種類情報を、データパス論理合成・論理最適化・テクノロジマッピング部１１４から当該部に入力されたデータパス論理回路のゲートレベルに関する情報から抽出して対応をつけ、当該信号遷移系列の信号線パスの最小遅延を当該部に入力された状態記憶素子の最小パルス幅制約値に設定し、当該信号線パスの最小遅延の設定（遅延情報）を設計制約入力手段１０５から当該部に入力された設計制約に関する情報に追加する機能を有する。

状態記憶制御部論理合成・最適化・テクノロジマッピング部１１６は、状態記憶制御部状態遷移グラフ入力手段１０３から当該部に入力された状態遷移グラフから状態グラフを生成して信号線間の論理関数を抽出して当該論理関数を実現する論理回路を、セルライブラリ入力手段１０４から当該部に入力されたセルライブラリ内に定義されているセルで構成される論理回路として、設計制約入力手段１０５から当該部に入力された設計制約を満足するように遅延追加等を行いながら論理合成、論理最適化、テクノロジマッピングを行う機能を有する。

ネットリスト接続部１１７は、個別に論理合成・論理最適化・テクノロジマッピングされてデータパス論理合成・論理最適化・テクノロジマッピング部１１４および状態記憶制御部論理合成・最適化・テクノロジマッピング部１１６から当該部に入力された設計対象の非同期式論理回路の部分回路のネットリストを、当該部に入力された全体構成に関する情報に従って接続し、設計対象の非同期式論理回路全体のネットリストを生成する機能を有する。

ここで、非同期式論理回路設計装置１００のハードウェア構成の説明をする。

図２は、本実施の形態による非同期式論理回路設計システムの非同期式論理回路設計装置１００のハードウェア構成例を示すブロック図である。

図２を参照すると、本発明による非同期式論理回路設計装置１００は、一般的なコンピュータ装置と同様のハードウェア構成によって実現することができ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメインメモリであり、データの作業領域やデータの一時退避領域に用いられる主記憶部２０２、インターネット３００を介してデータの送受信を行う通信制御部２０３、液晶ディスプレイ、プリンタやスピーカ等の提示部２０４、キーボードやマウス等の入力部２０５、周辺機器と接続してデータの送受信を行うインタフェース部２０６、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、磁気ディスク、半導体メモリ等の不揮発性メモリから構成されるハードディスク装置である補助記憶部２０７、本情報処理装置の上記各構成要素を相互に接続するシステムバス２０８等を備えている。

本発明による非同期式論理回路設計装置１００は、その動作を、非同期式論理回路設計装置１００内部にそのような機能を実現するプログラムを組み込んだ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等のハードウェア部品からなる回路部品を実装してハードウェア的に実現することは勿論として、上記した各構成要素の各機能を提供するプログラムを、コンピュータ処理装置上のＣＰＵ２０１で実行することにより、ソフトウェア的に実現することができる。

すなわち、ＣＰＵ２０１は、補助記憶部２０７に格納されているプログラムを、主記憶部３０２にロードして実行し、非同期式論理回路設計装置１００の動作を制御することにより、上述した各機能をソフトウェア的に実現する。

なお、非同期式論理回路設計システムの他の構成要素が、上述のような構成を有し、上述した各構成要素の機能をハードウェア的又はソフトウェア的に実現してもよい。

（第１の実施の形態の動作）
次に、図１及び図３を参照し、本実施の形態による非同期式論理回路設計システム全体の動作について詳細に説明する。

図３は、本実施の形態の動作を示すフローチャートである。

データパス設計、全体構成設計、状態記憶制御部入出力、状態記憶制御部状態遷移グラフ、セルライブラリおよび設計制約に関する情報は、データパス・全体構成設計情報入力手段１０１と、状態記憶制御部入出力情報入力手段１０２と、状態記憶制御部状態遷移グラフ入力手段１０３と、セルライブラリ入力手段１０４と、設計制約入力手段１０５を介して、非同期式論理回路設計装置１００へ入力される（ステップＳ１１）。

前記データパス・全体構成設計と状態記憶制御部入出力に関する情報は、状態記憶素子制御信号抽出部１１１に入力され、状態記憶素子制御信号抽出部１１１は、当該データパス・全体構成設計に関する情報から状態記憶素子の制御信号名等の制御信号情報（状態記憶制御信号情報）を抽出して、当該状態記憶制御部入出力に関する情報中に定義される状態記憶制御部の入出力信号のうち状態記憶素子の制御信号であるものを指定して抽出する（ステップＳ１２）。

前記状態記憶制御部状態遷移グラフおよび、記憶制御信号抽出部１１１において抽出された状態記憶制御信号情報は、状態記憶制御信号遷移系列抽出部１１２に入力され、状態記憶制御信号遷移系列抽出部１１２は、状態記憶制御信号情報に基づいて、当該状態遷移グラフから当該状態記憶制御信号の立上りおよび立下りの信号遷移の節点を特定して、当該節点間の枝でつながれた一続きの節点列である信号遷移系列を、立上り節点から立下り節点の間と、立下り節点から立上り節点の間について、抽出する（ステップＳ１３）。

前記セルライブラリは、状態記憶素子制御信号制約抽出部１１３に入力され、状態記憶素子制御信号制約抽出部１１３は、当該セルライブラリから各状態記憶素子について、当該素子の素子名と制御信号の最小パルス幅制約を組として抽出する（ステップＳ１４）。

前記データパス設計に関する情報と、セルライブラリと、設計上の制約情報（設計制約）は、データパス論理合成・最適化・テクノロジマッピング部１１４に入力され、データパス論理合成・最適化・テクノロジマッピング部１１４は、当該データパス設計に関する情報を解釈して、当該設計制約を満足するように、当該セルライブラリ内に定義されるセルを構成要素とするゲートレベルのデータパス回路情報を生成する（ステップＳ１５）。

状態記憶制御信号遷移系列抽出部１１２において抽出された状態記憶制御信号遷移系列と、状態記憶素子制御信号制約抽出部１１３において抽出された状態記憶素子の素子名と最小パルス幅制約の組と、データパス論理合成・最適化・テクノロジマッピング部１１４において生成されたゲートレベルのデータパス回路情報と、設計制約入力手段１０５を介して入力された設計制約とは、パルス生成パス遅延制約設定追加部１１５に入力され、パルス生成パス遅延制約設定追加部１１５は、当該状態記憶制御信号遷移系列の起点および終点である信号を制御信号とする状態記憶素子の素子名を当該データパス論理回路のゲートレベル情報から抽出し、当該素子名の状態記憶素子の最小パルス幅制約を、前記素子名と最小パルス幅制約の組から得て、当該状態記憶制御信号遷移系列の共通信号線が多く含まれれば共通信号線から成るパスの最小遅延を当該最小パルス幅制約値に設定し、もしくは各状態記憶制御信号遷移系列に対して信号線パスの最小遅延を当該最小パルス幅制約値に設定し、当該設定を当該部に入力された設計制約に関する情報に追加し、追加結果の設計制約に関する情報を出力する（ステップＳ１６）。

前記状態記憶制御部入出力情報と、状態記憶制御部状態遷移グラフと、セルライブラリと、パルス生成パス遅延制約設定追加部１１５において出力された設計制約に関する情報とは、状態記憶制御部論理合成・最適化・テクノロジマッピング部１１６に入力され、状態記憶制御部論理合成・最適化・テクノロジマッピング部１１６は、当該状態記憶制御部状態遷移グラフから状態グラフを生成して抽出した信号線間の論理関数を実現する論理回路を、当該セルライブラリ内に定義されているセルで構成される論理回路として、当該設計制約を満足するように論理合成、論理最適化、テクノロジマッピングを行う（ステップＳ１７）。

データパス論理合成・最適化・テクノロジマッピング部１１４において生成されたゲートレベルのデータパス回路情報および全体構成に関する情報と、状態記憶制御部論理合成・最適化・テクノロジマッピング部１１６において生成されたゲートレベルの状態記憶制御部回路情報とは、ネットリスト接続部１１７に入力され、ネットリスト接続部１１７は、当該データパスおよび状態記憶制御部のゲートレベルのネットリストを、全体構成に関する情報に従って接続して、設計対象の非同期式論理回路全体のゲートレベルネットリストを生成する（ステップＳ１８）。

ネットリスト接続部１１７により生成された設計対象の非同期式論理回路全体のゲートレベルネットリストは、ゲートレベルネットリスト出力手段１９９により、非同期式論理回路設計装置１００の設計結果として出力される（ステップＳ１９）。

（第１の実施の形態の効果）
次に、本実施の形態の効果について説明する。

本実施の形態によれば、理論的に正しいタイミング制約全てを考慮した論理素子の設計ができる。

その理由は、状態記憶素子の記憶動作を制御する制御信号のパルス生成を行う状態記憶制御部内の信号線パスを抽出して、当該制御信号のパルス幅を決定する当該信号線パスの最小遅延を、状態記憶素子の最小パルス幅制約値として設定するように構成されているため、当該制御信号の立上り遷移および立下り遷移の間の時間が最小パルス幅制約値以上に確保され、最小パルス幅制約を満足する非同期式論理回路を設計することができるからである。

すなわち、タイミング制約が規定されている論理素子はラッチやフリップ・フロップに代表される状態記憶素子のみで、状態記憶素子の正常動作条件は、セットアップタイム制約、ホールドタイム制約、最小パルス幅制約の全てを満たすことであり、前記制約のうちこれまでの方法で考慮されない最小パルス幅制約は当該制約が課される信号線における２つの信号遷移のそれぞれについて、当該遷移を引き起こすに至る他の信号線での遷移の系列を状態遷移グラフから抽出し、当該系列に対応する信号線パスの最小遅延を最小パルス幅と設定し、バッファ挿入に代表される遅延調整手段を持つ論理合成・最適化・テクノロジマッピングを適用することで、当該制約が課される信号線における２つの遷移の時間間隔が制約値以上となる非同期式順序回路が得られるためである。

次に、具体的な実施例を用いて本発明の動作を説明する。本実施例は上記第１の実施の形態に対応するものである。

設計例として、図４のデータパスの設計情報４００と図５の非同期式論理回路全体の設計情報（全体設計情報）５００とが、図１のデータパス設計情報入力手段１０１によって、図１の非同期式論理回路設計装置１００に入力される。

図６の状態記憶制御部の状態遷移グラフ６００が、図１の状態記憶制御部状態遷移グラフ入力手段１０３によって、図１の非同期式論理回路設計装置１００に入力される。

図７の状態記憶制御部の入出力端子に関する情報（入出力信号情報７００）が、図１の状態記憶制御部入出力情報入力手段１０２によって、図１の非同期式論理回路設計装置１００に入力される。

図８の設計制約に関する情報（入力設計制約情報８００）が、図１の設計制約入力手段１０５によって、図１の非同期式論理回路設計装置１００に入力される。

図１のセルライブラリ入力手段１０４によって図１の非同期式論理回路設計装置１００に入力された図９のセルライブラリ情報９００内に定義されるセルが、設計結果回路の部品として用いられるとする。

ここで、図４のデータパスの設計情報４００は、次状態計算部の設計情報４０１と状態記憶部の設計情報４０２とを含んでいる。

また、図５の非同期式論理回路全体の設計情報（全体設計情報）５００は、状態記憶制御部の設計情報（状態記憶制御部設計情報）５０１と、図４のデータパス設計情報４００の回路の実体生成が行われる部分であるデータパスの設計情報（データパス設計実体化情報）５０２とを含んでいる。

図１の状態記憶素子制御信号抽出部１１１は、図４の状態記憶部の設計情報（状態記憶部設計情報）４０２から、状態記憶制御部はＬｔ１とＬｔ２は状態記憶素子の制御信号（状態記憶素子制御信号）であるという情報（状態記憶素子制御信号情報）を得て、図５のデータパス設計実体化情報５０２と前記状態記憶素子制御信号情報とから、状態記憶制御部内の部分回路ＬＣ１およびＬＣ２における入出力信号Ｌｔ１およびＬｔ２は状態記憶素子の制御信号であり、当該部分回路の設計情報において第一入出力信号は状態記憶素子制御信号であるという情報を得て、当該情報から図７の状態記憶制御回路ＬａｔｃｈＣｔｒｌの入出力信号情報７００にある出力Ｌｔが状態記憶制御信号であるという情報を抽出する。

図６の状態記憶制御部の状態遷移グラフ６００と、図１の状態記憶素子制御信号抽出部１１１により抽出されたＬａｔｃｈＣｔｒｌの出力Ｌｔが状態記憶制御信号であるという情報とから、図１の状態記憶制御遷移系列抽出部１１２は、当該状態遷移グラフ上のＬｔ＋およびＬｔ−の間の信号遷移系列Ｌｔ−→Ａｉｎ＋→Ｂ＋→Ａ−→Ｌｔ＋およびＬｔ＋→Ｂ−→Ａ＋→Ｌｔ−を、状態記憶制御遷移系列として抽出する。

図１の状態記憶素子制御信号制約抽出部１１３は、図９のセルライブラリ情報９００から、状態記憶素子の素子名と当該素子の最小パルス幅制約とを組として抽出し、当該組のうちの一つとして、例えば、図９の設計制約に関する情報（ラッチの最小パルス幅制約情報９０１）で定義され素子名がＤラッチおよび最小パルス幅制約３００ｐｓの組を抽出する。

図１のデータパス論理合成・最適化・テクノロジマッピング部１１４は、図９のセルライブラリ情報９００と従来のツールとを用いて図４のデータパスの設計情報４００に対して論理合成・最適化・テクノロジマッピングを行うことによって、前記の状態記憶制御信号Ｌｔで制御される状態記憶素子の種類（ラッチ／フリップ・フロップ）を確定する。本実施例では、図４の状態記憶部の設計情報（状態記憶部設計情報）４０２は図９のセルライブラリ情報９００のＤラッチへマッピングされるとする。

図１のパルス生成パス遅延制約設定部１１５は、前記状態記憶制御信号が状態記憶素子の最小パルス幅制約を満足させるためには、前記状態記憶制御遷移系列Ｌｔ−→Ａｉｎ＋→Ｂ＋→Ａ−→Ｌｔ＋およびＬｔ＋→Ｂ−→Ａ＋→Ｌｔ−の遷移時間を前記Ｄラッチの最小パルス幅制約値である３００ｐｓ以上にする必要があるため、前記２つの信号遷移系列が共通に含む信号線Ｌｔ、Ｂ、Ａを通過するパスの最小遅延を３００ｐｓとして遅延情報を設定し、当該部に入力された図８の入力設計制約情報８００に当該制約設定（設定した遅延情報）をパルス生成パス遅延制約１００１としてを加え、図１０に例示される設計制約に関する情報（設計制約１０００）を得る。

図１の状態記憶制御部論理合成・最適化・テクノロジマッピング部１１６は、前記設定した遅延情報、前記状態遷移グラフ、前記セルライブラリを入力として、図１１に例示されるような状態記憶制御部内部分回路１１００を出力し、前記設定した遅延情報を反映する機能を持ち、当該機能により、当該部分回路内のパス（状態記憶部を制御する制御信号のための制御信号生成パス１１０１）の遅延値は３００ｐｓ以上となる。

前記状態記憶制御部論理合成・最適化・テクノロジマッピング部１１４により得られた状態記憶制御部の論理回路のゲートレベルのネットリストと、前記データパス論理合成・最適化・テクノロジマッピング部１１４により得られたデータパス回路のゲートレベルのネットリストとを、図１のネットリスト接続部１１７により図５の全体設計情報５００に従って接続し、本発明が目的とする最小パルス幅制約を満足する非同期式順序回路を、接続結果として図１のゲートレベルネットリスト出力手段１９９により出力する。

以上好ましい実施の形態をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。

本発明の実施の形態は、上記のような構成を採用して、状態記憶素子の制御信号の立上り遷移と立下り遷移の間の時間を最小パルス幅制約値以上になるような制約の下で、論理合成・論理最適化・テクノロジマッピングを行うことにより、理論的に正しいタイミング制約全てを考慮した論理素子の設計ができる。その理由は、非同期式論理回路を設計するための論理回路設計装置において、状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、前記状態記憶素子の正常動作のために必要な前記制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定するからである。

この出願は、２００６年１２月２６日に出願された日本出願特願２００６−３４９３６５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明によれば、ディジタル集積回路の設計装置、システムおよびプログラムといった用途に適用できる。また、ディジタル集積回路の設計制約検証装置、システムおよびプログラムや、ディジタル集積回路の設計制約違反箇所修正装置、システムおよびプログラムといった用途にも適用可能である。

Claims (6)

1. 非同期式論理回路を設計するための論理回路設計装置において、
   状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、前記状態記憶素子の正常動作のために必要な前記制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定する設計制約設定手段と、
   前記制御信号を生成する制御信号生成回路の設計仕様情報に基づいて、前記制御信号を遷移させるための制御信号生成回路入出力および内部信号の遷移系列を抽出し、当該遷移系列に対応する制御信号生成回路内信号線パスを抽出する遷移系列対応信号線パス抽出手段と
   を含むことを特徴とする論理回路設計装置。
2. データパス回路に関する設計情報から前記制御信号を抽出する制御信号抽出手段と、
   前記データパス回路に関する設計情報に基づいて論理合成・最適化・テクノロジマッピングを行う第１の論理合成手段と、
   前記データパス回路に基づいて前記状態記憶素子の種類を抽出し、セルライブラリに基づいて前記種類の状態記憶素子の前記最小時間間隔の値を抽出する最小時間間隔抽出手段と、
   前記制御信号を生成する制御信号生成回路の設計仕様情報に対して、設定された前記設計上の制約情報を満足させる遅延追加を行いながら論理合成・最適化・テクノロジマッピングを行う第２の論理合成手段と、
   前記データパス回路と前記制御信号生成回路を接続して非同期式論理回路を生成する論理回路生成手段とを含むことを特徴とする請求項１に記載の論理回路設計装置。
3. 非同期式論理回路を設計するための論理回路設計装置による論理回路設計方法であって、
   設計制約設定手段が、状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、前記状態記憶素子の正常動作のために必要な前記制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定し、
   遷移系列対応信号線パス抽出手段が、前記制御信号を生成する制御信号生成回路の設計仕様情報に基づいて、前記制御信号を遷移させるための制御信号生成回路入出力および内部信号の遷移系列を抽出し、当該遷移系列に対応する制御信号生成回路内信号線パスを抽出することを特徴とする論理回路設計方法。
4. 制御信号抽出手段が、データパス回路に関する設計情報から前記制御信号を抽出し、
   第１の論理合成手段が、前記データパス回路に関する設計情報に基づいて論理合成・最適化・テクノロジマッピングを行い、
   最小時間間隔抽出手段が、前記データパス回路に基づいて前記状態記憶素子の種類を抽出し、セルライブラリに基づいて前記種類の状態記憶素子の前記最小時間間隔の値を抽出し、
   第２の論理合成手段が、前記制御信号を生成する制御信号生成回路の設計仕様情報に対して、設定された前記設計上の制約情報を満足させる遅延追加を行いながら論理合成・最適化・テクノロジマッピングを行い、
   論理回路生成手段が、前記データパス回路と前記制御信号生成回路を接続して非同期式論理回路を生成することを特徴とする請求項３に記載の論理回路設計方法。
5. 非同期式論理回路を設計するための論理回路設計装置の論理回路設計プログラムであって、
   設計制約設定手段に、
   状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、前記状態記憶素子の正常動作のために必要な前記制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定する処理と、
   遷移系列対応信号線パス抽出手段に、
   前記制御信号を生成する制御信号生成回路の設計仕様情報に基づいて、前記制御信号を遷移させるための制御信号生成回路入出力および内部信号の遷移系列を抽出し、当該遷移系列に対応する制御信号生成回路内信号線パスを抽出する処理を実行させることを特徴とする論理回路設計プログラム。
6. 制御信号抽出手段に、
   データパス回路に関する設計情報から前記制御信号を抽出する処理を実行させ、
   第１の論理合成手段に、
   前記データパス回路に関する設計情報に基づいて論理合成・最適化・テクノロジマッピングを行う処理を実行させ、
   最小時間間隔抽出手段に、
   前記データパス回路に基づいて前記状態記憶素子の種類を抽出し、セルライブラリに基づいて前記種類の状態記憶素子の前記最小時間間隔の値を抽出する処理を実行させ、
   第２の論理合成手段に、
   前記制御信号を生成する制御信号生成回路の設計仕様情報に対して、設定された前記設計上の制約情報を満足させる遅延追加を行いながら論理合成・最適化・テクノロジマッピングを行う処理を実行させ、
   論理回路生成手段に、
   前記データパス回路と前記制御信号生成回路を接続して非同期式論理回路を生成する処理を実行させることを特徴とする請求項５に記載の論理回路設計プログラム。

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