JP5169085B2 - 半導体装置および電源補償方法 - Google Patents

Description

本発明は、半導体装置および電源補償方法に関するものである。

近年の集積回路は高速動作の要求に対応するため、動作電圧レベルは低くなる一方、集積回路の大規模化に伴い、消費電流は大きくなる傾向にある。

このため、大規模集積回路の消費電力を低く抑える技術として、パワーゲーテリング技術、クロックゲーテリング技術、動的電位調整技術等が用いられる。これらの技術は、回路がスリープモードからアクティブモードに移行する際の電源ノイズを増大させる原因となる。

このような電源ノイズの増大に対応するため、高電圧電源、スイッチ、およびレベルシフタを電源供給回路に実装している。これにより、ロジック回路がウェイクアップした際にレベルシフタによりスイッチがオン状態となり、ロジック回路と高電圧電源が接続され、ロジック回路に並列に接続されたデカップリング容量が充電される。この結果、ウェイクアップの際のロジック回路の電源電圧変動を抑えることができる。例えば非特許文献１のＦｉｇ．１には、このような電源電圧変動抑制方法が記載されている。

また、補助のデカップリング容量、マイクロプロセッサを駆動している電源より高い電位の電源、およびスイッチを電源供給回路に実装している。補助のデカップリング容量は電源により充電されている。マイクロプロセッサが過渡状態になった場合にスイッチがオン状態となり、補助のデカップリング容量からマイクロプロセッサに電流が供給される。これにより、デカップリング容量からマイクロプロセッサに流れる電流を抑制することができ、マイクロプロセッサが過渡状態になった場合の電圧スパイクを抑制することができる。例えば非特許文献２のＦｉｇ３．１．には、このような電圧スパイク抑制方法が記載されている。
Y. Nakamura et al.,"An On-Chip Noise Canceller with High Voltage Supply Lines for Nanosecond-Range Power Supply Noise,"Symposium on VLSI Circuits, pp.124-125, 2007. L. Amoroso et al.,"Single Shot Transient Suppressor(SSTS) for High Current High Slew Rate Microprocessor,"Applied Power Electronics Conf. and Exposition, vol 1, pp.284-288, Mar.,1999.

しかしながら、上記の電源電圧変動抑制方法では、高電圧電源はチップ外部のインダクタンスを介してチップ内部のデカップリング容量に電流を供給している。そのため、高電圧電源によるデカップリング容量の充電時間は、前記インダクタとデカップリング容量との直列共振周波数に依存する。チップ外部のインダクタンスは非常に大きいため、高速動作するロジック回路では十分な充電速度を確保することができず、電源電圧が変動してしまう。

また、上記の電圧スパイク抑制方法では、補助のデカップリング容量Ｃｅからの電流は、トランジスタスイッチに寄生する抵抗Ｒｌを介してマイクロプロセッサへ供給される。したがって、マイクロプロセッサのデカップリング容量Ｃｄの充電時間は、補助のデカップリング容量Ｃｅと抵抗Ｒｌとの時定数により決まる。補助のデカップリング容量Ｃｅは非常に大きくする必要があり、その時定数はＣｅとＲ１の積となる。したがって、発生する電圧スパイクを高速で抑制することはできない。

本発明により解決しようとする課題は、高速動作をするロジック回路に接続されたデカップリング容量の充放電を高速に行うことにより、ロジック回路の電源変動を抑制することにある。

前記の課題を解決するため、半導体装置は、第一配線と第二配線との間に第一線間電圧が与えられ、該第一配線と第三配線との間に該第一線間電圧以上の第二線間電圧が与えられ、前記第三配線と前記第一配線との間に設けられた第一容量値を有する容量素子と、前記容量素子と前記第三配線との間に設けられ該第三配線から該容量素子へ流れる電流を制限する電流制限部と、前記第二配線と前記容量素子との間に接続した第一スイッチ素子と、前記第一線間電圧に応じて前記第一スイッチ素子を制御する電圧検出部と、前記第一配線と前記第二配線とに接続され、前記第一線間電圧により動作する第一回路とを有し、前記第一回路は周期的に消費電力の異なる複数のモード間を遷移するモード遷移を実行し、前記電流制限部は抵抗素子であり、該抵抗素子の抵抗値と前記第一容量値との積が、前記第一回路のモード遷移の周期以下となる。

実施形態によれば、前記第一線間電圧が所定値以下に変動した場合に前記容量素子を前記第一配線と前記第二配線との間に接続することで、当該第一線間電圧の変動を前記容量素子に充電された電荷により抑制することができる。これにより、例えばロジック回路に供給される電源電圧の変動を抑制することができ、半導体装置を安定動作させることができる。

以下、本発明の実施例について説明する。なお、本発明は下記の実施例に限定されるものではない。

図１は、本実施の形態における半導体装置図およびその動作波形図である。半導体装置は、大きくパッケージ１１０と半導体回路１１２とで構成されている。パッケージ１１０は、半導体装置のパッケージ部分のリードフレーム等、パッケージに起因するインダクタンス成分を等価回路として表現したものである。半導体装置は電源供給のための配線１２０、配線１２１および配線１２２を有する。配線１２１には配線１２２を基準とした第一線間電圧が与えられている。配線１２０には配線１２２を基準とした第二線間電圧が与えられている。第二線間電圧は第一線間電圧と同じかそれ以上の電圧値を有する。

半導体回路１１２は回路１０１、回路１０６、および電源変動を抑制する電源補償回路からなる。回路１０１および容量素子１００は配線１２１と配線１２２との間に接続されている。回路１０１は例えば、スリープモードとアクティブモードのモード切り替えが行われるマイクロプロセッサユニットである。容量素子１００は、特に専用の素子として図面上に記載したが、配線１２１と配線１２２との間の配線容量成分や、回路１０１全体が有する容量成分と考えてもよい。また、容量素子１００は回路１０１の内部に実装されていてもよい。回路１０６および容量素子１０５は配線１２０と配線１２２との間に接続されている。容量素子１０５は、配線１２０と配線１２２との間の配線容量成分や、回路１０６全体が有する容量成分と考えても良い。また、容量素子１０５は回路１０６の内部に実装されていてもよい。一般的な半導体回路１１２において、回路１０１はコア部であり、回路１０６はＩ／Ｏ部である。高速動作する半導体装置の場合、Ｉ／Ｏ部はコア部よりも電源電圧値が高い場合が多い。

前述の電源補償回路は電圧検出部１０２、スイッチ素子１０３、および容量素子１０４からなる。電圧検出部１０２は配線１２１と配線１２２との間に接続されており、配線１２１と配線１２２との電圧変動に応じて信号１３１を出力する。容量素子１０４は配線１２０と配線１２２との間に接続されている。スイッチ素子１０３は端子２３０と端子１３０との間に接続されている。スイッチ素子１０３は電圧検出部１０２の出力信号に対応してＯＮ・ＯＦＦ動作を行う。スイッチ素子１０３は例えばＮ型ＭＯＳトランジスタを用いて実装することができる。

波形１５０は端子１３０の電圧波形を、波形１５１は信号１３１の電圧波形を、波形１５２は端子１３２の電圧波形をそれぞれ示している。また閾値１２３、１２４は電圧検出部１０２が検出する閾値電圧を示している。以下、回路の動作について説明する。

電圧が変動するケースの例示として、スリープ／アクティブモードの切り替えが挙げられる。回路１０１は高速処理が要求された場合に消費電力の大きいアクティブモードとなり、それ以外の場合は消費電力の小さいスリープモードで動作しているものとする。回路１０１がスリープモードの時は端子１３０に大きな電圧変動は発生せず、スイッチ素子１０３は開いたままである。このとき容量素子１０４は端子１３２を介して配線１２０に接続されており、配線１２０から供給される電圧により充電された状態にある。スイッチ素子１０３はＯＦＦの状態にある。回路１０１がスリープモードからアクティブモードにモード遷移すると、回路１０１の消費電力が急激に大きくなり、端子１３０の電圧が下がる。時刻Ｔ１において電圧波形１５０の電圧値が閾値電圧１２４よりも低くなると、そのことを電圧検出部１０２が検出し、スイッチ素子１０３を接続するための制御信号１３１を波形１５１の通り出力する。スイッチ素子１０３は信号１３１を受けてスイッチをＯＮにする。スイッチ素子１０３がＯＮ状態になると、容量素子１０４に充電された電荷が容量素子１００に流れ込み、容量素子１００が充電される。

時刻Ｔ２において、容量素子１００が充電され、端子１３０の電圧値が波形１５０のとおり閾値電圧１２３まで回復すると、電圧検出部１０２はそのことを検出し、時刻Ｔ２においてスイッチ素子１０３に対しスイッチをＯＦＦにするための信号を送る。スイッチ素子１０３は電圧検出部１０２から送信された信号１３１を受けてスイッチをＯＦＦ状態にする。スイッチ素子１０３がＯＦＦになると、配線１２０から供給される第二線間電圧により容量素子１０４が充電される。容量素子１０４の充電が完了すると、端子１３２の電圧値も波形１５２のとおり配線１２０の供給電圧値まで回復する。

容量素子１０４の最適値は以下の通り算出される。容量素子１００の容量値をＣ１、容量素子１０４の容量値をＣ２とすると、端子１３０の電圧が、電源端子１２１から供給される電位Ｖ１よりもΔＶ下がった場合、これがＶ１に回復する前のＣ１に蓄えられた電荷は、
Ｃ１×（Ｖ１−ΔＶ）
となる。ここでΔＶは、例えば第一線間電圧と閾値電圧１２４との差分である。この場合、閾値電圧１２４は電圧検出部１０２の設計値であるから、ΔＶは設計値から算出することができる。

一方、回復前にＣ２に蓄えられている電荷は、
Ｃ２×Ｖ２
である。また、回復後のＣ１とＣ２との合計電荷は
（Ｃ１＋Ｃ２）×Ｖ１
であり、回復前の電荷の合計値と、回復後の電荷の合計値とは変わらないので、容量値Ｃ２は
Ｃ２＝Ｃ１×ΔＶ／（Ｖ２−Ｖ１）
と定義することができる。すなわちＣ２は、Ｃ１とΔＶの積を、Ｖ２とＶ１との差分で割ったものに等しくなる。本実施例において例えばＶ１＝１．２Ｖ、Ｖ２＝３．３Ｖとし、ΔＶ＝１００ｍＶ、Ｃ１＝５ｎＦとすると、容量値Ｃ２はＣ１の約２０分の１である２４０ｐＦとなる。このように電圧レベルの回復に必要最小限の容量値を算出することでＣ２を非常に小さい容量値とすることができる。この結果、容量素子１０４を半導体装置内部に実装することが可能となる。また、容量素子１０４を容量素子１００に近接して実装することにより、容量素子１００を容量素子１０４で充電する時間がパッケージのインダクタンスに影響を受けなくなる。この結果、容量素子１００の充電時間はその容量値Ｃ１とスイッチ素子１０３のオン抵抗値Ｒとの時定数、すなわちＣ１とＲとの積より２．５ｎｓとなる。したがって、回路１０１が１００ＭＨｚ以上の高速動作をしても、本実施例の適用により十分な充電速度を確保することができる。

図１において、時刻Ｔ１にスイッチ１０３がオン状態になると、容量素子１０４を充電するために端子１３２の電位が波形１５２のとおり大きく低下する。端子１３２には回路１０６も接続されており、端子１３２の電位の変動は回路１０６の誤動作の原因になる。本発明は、回路１０１がモード遷移する際の回路１０１に供給される電源の電圧変動を抑えることを課題としている。当該モード遷移の回数は、多くても１秒間に１００回程度である。容量素子１０４の充電は、１度モード遷移が生じてから、次のモード遷移が生じるまでに完了していれば良い。

図２は、図１に対し端子１３２と端子２３０との間に電流制限部４００を挿入した半導体装置図およびその動作波形図である。波形１５３ａは端子１３２における電圧波形であり、波形１５３ｂは端子２３０における電圧波形である。図２において、図１の構成と同一部材は同一番号を付し、その説明は省略する。

電流制限部４００は、後述する図９における電流制限部４００と同様に、端子１３２から容量素子１０４に流れ込む電流量を制限する。この結果、容量素子１０４を充電する速度は、電圧波形１５３ｂの通り遅くなるが、端子１３２での電圧変動は、波形１５３ａのとおり小さく抑えることができる。

本実施例において電流制限部４００を抵抗値Ｒの抵抗素子とした場合、容量素子１０４の充電時間は当該抵抗値Ｒと容量素子１０４の容量値Ｃとの時定数ＣＲにより決まる。前述の通り容量素子１０４の充電は回路１０１の次のモード遷移が発生するまでに完了していればよい。従って回路１０１のモード遷移の周期Ｔがわかれば、設定可能な抵抗値Ｒは、
Ｃ×Ｒ≦Ｔ
として求めることができる。

尚、本実施例では、電圧検出部１０２を、２つの電源線間の電圧を直接モニタする回路として説明したが、他の方法、例えば回路１０１の消費電流量をモニタし、消費電流量の急激な増加を検出する回路としてもよい。

実施例１において、図１のスイッチ素子１０３がオンすると容量素子１０４が放電する。このため配線１２０から与える第二線間電圧により容量１０４が再充電されるまでの間、端子１３２の電位は、図１の電圧波形１５２のとおりＴ１から電位が下がり、また、Ｔ２を過ぎても配線１２０から与える電圧にすぐには回復しない。端子１３２の電圧は、回路１０６の電源電圧でもあり、回路１０６の動作および当該回路の出力波形にも影響を与えることとなり、回路の誤動作の原因となる。

図３は、本実施の形態における半導体装置図およびその動作波形図である。図３の半導体回路２１２は図１の半導体回路１１２と同様に配線１２０、１２１、および１２２、回路１０１および１０６、容量素子１００、１０４、および１０５、電圧検出部１０２を有している。また、図１のスイッチ素子１０３と同様の位置にスイッチ素子２０１を有する。図３において、図２と同一部材には同一番号を付し、その説明は省略する。

図３に示す半導体回路２１２は、図２の電流制限部４００としてスイッチ素子２０２を有している。スイッチ素子２０２はスイッチ素子２１０と同様に電圧検出部１０２により制御される。具体的には電圧検出部１０２から出力される信号１３１により、スイッチ素子２０１と２０２とのいずれか一方がオフの状態にあるとき、もう一方のスイッチはオンの状態になるように制御される。動作波形図において、波形２５０は端子１３０における電圧波形を、波形２５１は信号１３１の電圧波形を、波形２５２は端子２３０における電圧波形を、波形２５３は端子１３２における電圧波形をそれぞれ示している。以下にその動作を説明する。

回路１０１の端子１３０に大きな電圧変動が無い場合、スイッチ素子２０２は閉じており、容量素子１０４は配線１２０から与えられる第二線間電圧により充電されている。回路１０１がスリープモードからアクティブモードにモード遷移すると、回路１０１の消費電流が増加し、ノード１３０の電圧が低下する。ノード１３０の電圧値が閾値電圧１２４以下になると、電圧検出部１０２は制御信号１３１の出力レベルを切り替える。制御信号１３１により、スイッチ素子２０１はオン状態となり、スイッチ素子２０２はオフ状態となる。これにより容量素子１００は容量素子１０４により充電される。

波形２５０の通り、容量素子１００が充電され、端子１３１の電圧値が閾値電圧１２３まで回復すると、時刻Ｔ２において電圧検出部１０２は制御信号１３１の出力レベルを波形２５１の通り切り替える。制御信号１３１により、スイッチ素子２０１はオフ状態となり、スイッチ素子２０２はオン状態となる。これにより再び容量素子１０４は配線１２０から供給される第二線間電圧により充電される。このように回路１０１の消費電力が大きくなった場合にスイッチ素子２０２を開くことで、波形２５３の通り、端子１３２での電位変動を小さく抑えることができる。

図４は、閾値電圧１２３と１２４が等しい場合、すなわち、閾値が１つの場合の図３の半導体回路２１２を具体化した半導体装置図である。図４の半導体回路５１２は、図３の半導体回路２１２と同様に配線１２０、１２１、および１２２、回路１０１および１０６、容量素子１００、１０４、および１０５を有する。図４において、電源補償回路はコンパレータ５０３、電圧源５０４、Ｎ型ＭＯＳトランジスタ５０１、Ｐ型ＭＯＳトランジスタ５０２、および容量素子１０４から構成されている。図４において、図３と同一部材には同一符号を付し、その説明は省略する。

図４において、Ｎ型ＭＯＳトランジスタ５０１は図３のスイッチ素子２０１に、Ｐ型ＭＯＳトランジスタ５０２はスイッチ素子２０２に対応する。トランジスタ５０１のソースは端子１３０側に接続され、ドレインは端子２３０側に接続されている。また、トランジスタ５０２のソースは端子１３２側に接続され、ドレインは端子２３０側に接続されている。トランジスタ５０１のゲートとトランジスタ５０２のゲートとは電気的に接続されている。コンパレータ５０３および電圧源５０４は電圧検出部１０２を構成する。信号５３０は信号１３１に対応しており、トランジスタ５０１および５０２の各ゲートに接続されている。電圧源５０４の電圧値は閾値電圧値１２３または１２４に等しい。電圧源５０４は、例えばＢＧＲ（バンドギャップレファレンス回路）等を用いて実現される。

以下に半導体回路５１２の回路動作について説明する。回路１０１のモード遷移等により、端子１３０の電圧が電圧源５０４の電圧値以下になると、コンパレータ５０３がこれを検出し、ハイレベルの信号５３０を出力する。トランジスタ５０１は信号５３０を受けてオン状態となり、トランジスタ５０２は信号５３０を受けてオフ状態となる。容量素子１０４により容量素子１００が充電されると、端子１３０の電圧値が電圧源５０４の電圧値以上に回復し、コンパレータ５０３の出力信号５３０は論理がローのレベルとなる。Ｎ型ＭＯＳトランジスタ５０１は信号５３０を受けてオフ状態となり、Ｐ型ＭＯＳトランジスタ５０２は信号５３０を受けてオン状態となる。以上の回路動作により、本実施例を実現することができる。

図５は、閾値電圧１２３および１２４が異なる場合、すなわち閾値が２つの場合において、図３の半導体回路２１２を具体化した半導体回路図である。図５の半導体回路６１２は、半導体回路２１２と同様に配線１２０、１２１、および１２２、回路１０１および１０６、容量素子１００、１０４、および１０５を有する。図５において図３と同一部材には同一番号を付し、その説明は省略する。電源補償回路はコンパレータ６０１および６０３、電圧源６０４および６０５、ＮＯＴ回路６０２、ＲＳフリップフロップ６０６、トランジスタ５０１および５０２から構成されている。

半導体回路６１２において、コンパレータ６０１および６０３、電圧源６０４および６０５、ＮＯＴ回路６０２、およびＲＳフリップフロップ６０６は電圧検出部１０２を構成する。コンパレータ６０１の一方の入力は配線１２１に接続され、他方の入力は電圧源６０４に接続されている。コンパレータ６０３の一方の入力は配線１２１に接続され、他方の入力は電圧源６０５に接続されている。電圧源６０４の電圧値は電圧源６０５の電圧値よりも大きい。信号６３０はコンパレータ６０１の出力信号であり、ＮＯＴ回路６０２により論理反転され、ＲＳフリップフロップのリセット入力信号６３１となる。信号６３２はコンパレータ６０３からの出力信号であり、ＲＳフリップフロップのセット入力信号となる。信号６３３はＲＳフリップフロップのＱ出力信号である。

図６は、図５の半導体回路の動作を説明するための動作波形図である。波形５５０は端子１３０での電圧波形を、波形５５１は信号６３０の電圧波形を表している。波形５５２は信号６３１の電圧波形を、波形５５３は信号６３２の電圧波形を表している。波形５５４は信号６３３の電圧波形を表している。また、閾値１２３は電圧源６０４の電圧値に等しく、閾値１２４は電圧源６０５の電圧値に等しい。以下、図５の半導体回路の動作を、図６の波形図を用いて説明する。

時刻Ｔ１において回路１０１のモード遷移等により端子１３０の電圧が波形５５０の通り閾値電圧１２３以下になると、コンパレータ６０１は電圧波形５５１の通りハイレベルを出力する。この結果ＮＯＴ回路の出力信号６３１すなわちＲＳフリップフロップのリセット入力は、波形５５２の通りローレベルとなる。時刻Ｔ１においてコンパレータ６０３の出力信号６３２すなわちＲＳフリップフロップのセット入力は、波形５５３の通りローレベルのままである。

時刻Ｔ２において端子１３０の電圧値が波形５５０の通り閾値１２４以下になるとコンパレータ６０３の出力信号６３２は、波形５５３の通りハイレベルとなる。この結果ＲＳフリップフロップの出力信号６３３は波形５５４の通りハイレベルとなる。トランジスタ５０１は信号６３３を受けてオン状態となり、トランジスタ５０２は信号６３３を受けてオフ状態となる。容量素子１０４により容量素子１００が充電されると、端子１３０の電位が回復する。

時刻Ｔ３において端子１３０の電圧値が波形５５０の通り閾値１２４まで回復するとコンパレータ６０３の出力信号６３２は波形５５３の通りローレベルとなる。一方信号６３１は波形５５２の通りローレベルを維持しているので、ＲＳフリップフロップ６０６の出力信号６３３は波形５５４の通りハイレベルを出力し続ける。

時刻Ｔ４において、端子１３０の電圧値が波形５５０の通り閾値１２３まで回復するとコンパレータ６０１の出力信号６３０は波形５５１の通りローレベルとなる。この結果ＲＳフリップフロップ６０６のリセット入力信号６３１は波形５５２の通りハイレベルとなるので、ＲＳフリップフロップ６０６の出力信号６３３は波形５５４の通りローレベルとなる。トランジスタ５０３は信号６３３を受けてオフ状態となり、トランジスタ５０２は信号６３３を受けてオン状態となる。以上の回路動作により、実施例２を実施することができる。

実施例２において、例えばスイッチ素子２０１および２０２をトランジスタにより実現すると、トランジスタのスイッチング時間が無視できない。図３の端子１３２における波形２５３を見ると、スイッチが切り替わる時刻Ｔ１およびＴ２において、振幅の変動が確認できる。これは、スイッチ素子２０１と２０２が切り替わる瞬間、２つのスイッチ素子が同時にオンの状態になっているため、配線１２０から流れ込む電流が、容量素子１００を充電するからである。このような端子１３２の振幅変化は、回路１０６の動作に影響し、回路の誤動作の原因となる。

図７は、本実施の形態における半導体装置図およびその動作波形図である。図７の半導体回路３１２は図３の半導体回路２１２と同様配線１２０、１２１、および１２２、回路１０１および１０６、容量素子１００、１０４、および１０５、電圧検出部１０２、スイッチ素子２０１および２０２を有する。図７において、図３と同一部材には同一番号を付し、その説明は省略する。

波形３５０は端子１３０での電圧波形、波形３５１は信号３３０の電圧波形、波形３５２は信号３３１の電圧波形、波形３５３は端子２３０での電圧波形、波形３５４は端子１３２での電圧波形をそれぞれ表している。電源補償回路は電源検出部１０２、遅延生成部３０１、スイッチ素子２０１および２０２、容量素子１０４から構成されている。図３の半導体回路２１２の電源補償回路に対して追加された遅延生成部３０１は電圧検出部１０２からの信号１３１を受け、信号３３０および３３１により各スイッチ素子２０１および２０２のスイッチング動作を制御する。

遅延生成部３０１の出力信号波形は、電圧波形３５１および３５２のとおり、時刻Ｔ１およびＴ２での振幅の切り替わるタイミングが異なる。これにより、図３のようにスイッチ素子２０１および２０２が同時にオンしている状態を回避できる。よって図３の電圧波形２５３に見られるような振幅変化は解消され、図７の電圧波形３５４の通り滑らかな波形となる。

図８は遅延生成部３０１の回路図およびその動作波形図である。７００は遅延バッファを１段以上接続した遅延回路であり、７０１はＡＮＤ回路、７０２はＯＲ回路である。７３０は電圧検出部１０２からの出力信号であり、７３１はスイッチ素子２０１への制御信号、７３２はスイッチ素子２０２への制御信号である。また、波形７５０は入力信号７３０を、波形７５１は出力信号７３１を、波形７５２は出力信号７３２をそれぞれ表している。以下、回路の動作について説明する。

時刻Ｔ１において入力信号７３０が波形７５０の通りハイレベルとなると、ＯＲ回路７０２の出力信号７３２は、波形７５２の通りハイレベルとなる。一方ＡＮＤ回路７０１の一方の入力は遅延回路７００から出力されるため、時刻Ｔ１において出力信号７３１は、波形７５１の通りローレベルのままである。

時刻Ｔ２において遅延回路７００からの出力信号がＡＮＤ回路７０１に到達すると、出力信号７３１は波形７５１の通り波形７５２より遅れてハイレベルとなる。かかる遅延時間は遅延回路７００を構成するバッファの特性および段数により調整することができる。

時刻Ｔ３において入力信号７３０がローレベルとなると、ＡＮＤ回路７０１の一方の入力がローレベルとなるため、出力信号７３１は波形７５１の通りローレベルとなる。ＯＲ回路７０２の一方の入力は遅延回路７００によりハイレベルを維持しているため、出力信号７３２は波形７５２の通りハイレベルを維持する。

時刻Ｔ４において遅延回路を経由したローレベルの信号がＯＲ回路７０２に到達すると、出力信号７３２は波形７５２の通り波形７５１より遅れてローレベルとなる。

以上の通り、スイッチ素子２０１および２０２を制御する信号７３１および７３２の出力タイミングをずらすことができ、２つのスイッチ素子が同時にオン状態になることを回避することができる。

図７において、電圧波形３５４の時刻Ｔ１では振幅変動が生じないが、時刻Ｔ２では振幅変動が生じている。これは、時刻Ｔ２においてスイッチ素子２０２がオン状態となった際に、端子１３２から流れ込む電流が容量素子１０４を急速に充電するためである。本発明は、回路１０１がモード遷移する際の回路１０１に供給される電源の電圧変動を抑えることを課題としている。当該モード遷移の回数は、多くても１秒間に１００回程度である。容量素子１０４の充電は、１度モード遷移が生じてから、次のモード遷移が生じるまでに完了していれば良い。

図９は本実施例を説明するための半導体装置図およびその動作波形図である。図９の半導体回路４１２は図７の半導体回路３１２と同様に配線１２０、１２１、および１２２、回路１０１および１０６、容量素子１００、１０４、および１０５、電圧検出部１０２、遅延生成部３０１、スイッチ素子２０１および２０２を有する。図９において、図７と同一部材には同一番号を付し、その説明は省略する。図９の半導体回路４１２の電源補償回路は電圧検出部１０２、遅延生成部３０１、スイッチ素子２０１および２０２、容量素子１０４、および電流制限部４００で構成されている。図７の半導体回路３１２に対して追加された電流制限部４００は、端子１３２と端子２３０との間に接続されている。電流制限部４００は、スイッチ素子２０２がオン状態にある場合に、端子１３２を経由して容量素子１０４に流れ込む電流量を制限する。

図９の波形４５１は端子１３０での電圧波形、波形４５２は信号３３０の電圧波形、波形４５３は信号３３１の電圧波形、波形４５４は端子２３０での電圧波形、波形４５５は端子１３２での電圧波形をそれぞれ表している。電圧波形４５４ａおよび４５５ａは電流制限部４００を実装する前の波形、すなわち図７の電圧波形３５３および３５４と同一である。電圧波形４５４ｂおよび４５５ｂは、電流制限部４００を実装した後の波形を表している。

図９の電源補償回路を構成する各要素において、電流制限部４００以外の具体的な回路構成は図４、図５および図８と同様である。電流制限部４００は例えば抵抗素子であり、スイッチ素子２０２がオン状態にある場合に端子１３２から容量素子１０４に流れ込む電流量を制限する。この結果、容量素子１０４を充電する速度は、電圧波形４５４ｂの通り遅くなる。そうすると、容量素子１０４の充電に伴う電圧変動が小さくなり、端子１３２において、電圧波形４５５ｂの通り、電圧変化は小さくなる。

電流制限部４００を抵抗素子とした場合、容量素子１０４の充電時間は当該抵抗素子の抵抗値Ｒと容量素子１０４の容量値Ｃとの時定数ＣＲにより決まる。前述の通り容量素子１０４の充電は回路１０１の次のモード遷移が発生するまでに完了していればよい。従って回路１０１のモード遷移の周期Ｔがわかれば、設定可能な抵抗値Ｒは、
Ｃ×Ｒ≦Ｔ
として求めることができる。

また、電流制限部４００として、図４のトランジスタ５０２を用いることもできる。具体的には、トランジスタ５０２の製造プロセスを調整し、オン状態での抵抗値が上記Ｒに等しくなるようにする。これにより、外部に抵抗を実装する必要が無くなり、実装面積を縮小することができる。
以下に本発明の特徴を付記する。
（付記１）
第一配線と第二配線との間に第一線間電圧が与えられ、該第一配線と第三配線との間に該第一線間電圧以上の第二線間電圧が与えられ、
前記第三配線と前記第一配線との間に設けられた第一容量値を有する容量素子と、
前記容量素子と前記第三配線との間に設けられ該第三配線から該容量素子へ流れる電流を制限する電流制限部と、
前記第二配線と前記容量素子との間に接続した第一スイッチ素子と、
前記第一線間電圧に応じて前記第一スイッチ素子を制御する電圧検出部と、
を有することを特徴とする半導体装置。
（付記２）
前記第一配線と前記第二配線とに接続され、前記第一線間電圧により動作する第一回路をさらに有し、
前記第一回路は周期的に消費電力の異なる複数のモード間を遷移するモード遷移を実行し、
前記電流制限部は抵抗素子であり、該抵抗素子の抵抗値と前記第一容量値との積が、前記第一回路のモード遷移の周期以下となることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記電流制限部は第二スイッチ素子であり、
前記電圧検出部は、前記第一線間電圧に応じて前記第一スイッチ素子と前記第二スイッチ素子とを制御することを特徴とする、付記１に記載の半導体装置。
（付記４）
前記第一配線と前記第二配線との配線間に第二容量値を有する線間容量を有し、
前記第一容量値は、前記第一線間電圧と前記電圧検出部に設定された閾値電圧との差分である電圧変動量と、前記第二容量値とを積算し、さらに前記第二線間電圧と前記第一線間電圧との差分で除算した値とする、付記１に記載の半導体装置。
（付記５）
前記第一配線と前記第二配線とに接続され、前記第一線間電圧により動作する第一回路をさらに有することを特徴とする、付記３に記載の半導体装置。
（付記６）
前記電圧検出部は、前記第一スイッチ素子と前記第二スイッチ素子とのいずれか一方がオフ状態である場合に、他方がオン状態となるように駆動することを特徴とする、付記３に記載の半導体装置。
（付記７）
前記第一スイッチ素子は第一トランジスタであり、前記第二スイッチ素子は第二トランジスタであって、該第一トランジスタおよび該第二トランジスタには前記電圧検出部から出力される制御信号が入力されることを特徴とする、付記３に記載の半導体装置。
（付記８）
前記第一回路は周期的に消費電力の異なる複数のモード間を遷移するモード遷移を実行し、
前記第二スイッチ素子は、接続時におけるソース−ドレイン間の抵抗値と前記第一容量値との積が、該第一回路のモード遷移の周期以下となるトランジスタであることを特徴とする、付記５に記載の半導体装置。
（付記９）
前記電圧検出部は、前記第一線間電圧の電圧変動を検出する基準となる閾値電圧を１つ以上有することを特徴とする、付記１に記載の半導体装置。
（付記１０）
前記電圧検出部は、一方の入力部を前記第二配線に接続し、他方の入力部に第一閾値電圧を入力し、前記制御信号を出力とする第一コンパレータであることを特徴とする、付記９に記載の半導体装置。
（付記１１）
前記電圧検出部は、
一方の入力部を前記第二配線に接続し他方の入力部に前記第一閾値電圧よりも低い第二閾値電圧を入力する第二コンパレータと、
前記第一コンパレータの出力を反転する反転回路と、
前記反転回路の出力をリセット信号入力とし、前記第二コンパレータの出力をセット信号入力とし、前記制御信号を出力とするＲＳフリップフロップと、
をさらに有することを特徴とする、付記１０に記載の半導体装置。
（付記１２）
前記電圧検出部の出力信号を入力とし、前記第一スイッチ素子を制御する第一制御信号を出力すると共に、該第一制御信号と出力タイミングが異なり、前記第二スイッチ素子を制御する第二制御信号を出力する遅延生成部をさらに有することを特徴とする、付記３に記載の半導体装置。
（付記１３）
前記遅延生成部は、
前記電圧検出部の出力信号を所定時間遅延させた遅延信号を出力する遅延回路と、
一の入力を前記出力信号とし、他の入力を前記遅延信号とし、該出力信号と該遅延信号との論理和を前記第一制御信号として出力する第一論理回路と、
一の入力を前記出力信号とし、他の入力を前記遅延信号とし、該出力信号と該遅延信号との論理積を前記第二制御信号として出力する第二論理回路と、
を有することを特徴とする、付記１２に記載の半導体装置。
（付記１４）
所定電圧を印加する第一回路と、
前記第一回路に並列に接続された電圧検出部と、
前記所定電圧よりも高い電圧で充電された容量素子と
を有する電源補償回路の電源補償方法であって、
前記第一回路に印加する電圧が第一閾値電圧以下になったことを前記電圧検出部により検出し、
前記電圧検出部は前記容量素子の電荷を前記第一回路に放電すると共に該容量素子の充電を停止する
ことを特徴とする電源補償方法。
（付記１５）
前記電源補償回路はさらに、
前記第一回路に印加する電圧が第二閾値電圧以上になったことを前記電圧検出部により検出し、
前記電圧検出部は前記容量素子の電荷を前記第一回路に放電することを停止すると共に該容量素子を前記所定電圧よりも高い電圧で充電する
ことを特徴とする、付記１４に記載の電源補償方法。
（付記１６）
前記第二閾値電圧は、前記第一閾値電圧に等しいかそれ以上の電圧値であることを特徴とする、付記１４に記載の電源補償方法。

実施例１の半導体装置図および動作波形図である。 実施例１の半導体装置図および動作波形図である。 実施例２の半導体装置図および動作波形図である。 実施例２の半導体回路の具体例である。 実施例２の半導体回路の具体例である。 実施例２の半導体回路の動作波形図である。 実施例３の半導体装置図および動作波形図である。 実施例３の遅延生成部の具体例および動作波形図である。 実施例４の半導体装置図および動作波形図である。

符号の説明

１００、１０４、１０５ 容量素子
１０１、１０６ 回路
１０２ 電圧検出部
１０３ スイッチ素子
１１０ パッケージ
１１２、２１２、３１２、
５１２、６１２ 半導体回路
１２０〜１２２ 配線
１３０、１３２ 端子
１３１ 制御信号
１２３、１２４ 閾値
１５０〜１５２ 電圧波形
２０１、２０２ スイッチ素子
２３０ 端子
２５０〜２５３ 電圧波形
５０１ Ｎ型ＭＯＳトランジスタ
５０２ Ｐ型ＭＯＳトランジスタ
５０３ コンパレータ
５０４ 電圧源
５３０ 制御信号
６０１、６０３ コンパレータ
６０２ ＮＯＴ回路
６３０〜６３２ 配線
６０４、６０５ 電圧源
６０６ ＲＳフリップフロップ
６３３ 制御信号
５５０〜５５４ 電圧波形
３０１ 遅延生成部
３３０、３３１ 制御信号
３５０〜３５４ 電圧波形
７００ 遅延回路
７０１ ＡＮＤ回路
７０２ ＯＲ回路
７３０ 入力端子
７３１、７３２ 出力端子
７５０〜７５２ 電圧波形
４００ 電流制限部
４５１〜４５５ 電圧波形

Claims (9)

1. 第一配線と第二配線との間に第一線間電圧が与えられ、該第一配線と第三配線との間に該第一線間電圧以上の第二線間電圧が与えられ、
   前記第三配線と前記第一配線との間に設けられた第一容量値を有する容量素子と、
   前記容量素子と前記第三配線との間に設けられ該第三配線から該容量素子へ流れる電流を制限する電流制限部と、
   前記第二配線と前記容量素子との間に接続した第一スイッチ素子と、
   前記第一線間電圧に応じて前記第一スイッチ素子を制御する電圧検出部と、
   前記第一配線と前記第二配線とに接続され、前記第一線間電圧により動作する第一回路と、
   を有し、
   前記第一回路は周期的に消費電力の異なる複数のモード間を遷移するモード遷移を実行し、
   前記電流制限部は抵抗素子であり、該抵抗素子の抵抗値と前記第一容量値との積が、前記第一回路のモード遷移の周期以下となることを特徴とする半導体装置。
2. 前記電流制限部は第二スイッチ素子であり、
   前記電圧検出部は、前記第一線間電圧に応じて前記第一スイッチ素子と前記第二スイッチ素子とを制御することを特徴とする、請求項１に記載の半導体装置。
3. 前記電圧検出部は、前記第一スイッチ素子と前記第二スイッチ素子とのいずれか一方がオフ状態である場合に、他方がオン状態となるように駆動することを特徴とする、請求項２に記載の半導体装置。
4. 前記第一スイッチ素子は第一トランジスタであり、前記第二スイッチ素子は第二トランジスタであって、該第一トランジスタおよび該第二トランジスタには前記電圧検出部から出力される制御信号が入力されることを特徴とする、請求項２に記載の半導体装置。
5. 前記電圧検出部は、前記第一線間電圧の電圧変動を検出する基準となる閾値電圧を１つ以上有することを特徴とする、請求項１に記載の半導体装置。
6. 前記電圧検出部は、一方の入力部を前記第二配線に接続し、他方の入力部に第一閾値電圧を入力し、制御信号を出力とする第一コンパレータであることを特徴とする、請求項５に記載の半導体装置。
7. 前記電圧検出部の出力信号を入力とし、前記第一スイッチ素子を制御する第一制御信号を出力すると共に、該第一制御信号と出力タイミングが異なり、前記第二スイッチ素子を制御する第二制御信号を出力する遅延生成部をさらに有することを特徴とする、請求項２に記載の半導体装置。
8. 所定電圧を印加する第一回路と、
   前記第一回路に並列に接続された電圧検出部と、
   前記所定電圧よりも高い電圧で充電された容量素子と、
   前記容量素子へ流れる電流を制限する電流制限部と、
   を有する電源補償回路の電源補償方法であって、
   前記第一回路に印加する電圧が第一閾値電圧以下になったことを前記電圧検出部により検出し、
   前記電圧検出部は前記容量素子の電荷を前記第一回路に放電すると共に該容量素子の充電を停止し、
   前記第一回路は周期的に消費電力の異なる複数のモード間を遷移するモード遷移を実行し、
   前記電流制限部は抵抗素子であり、該抵抗素子の抵抗値と前記第一容量値との積が、前記第一回路のモード遷移の周期以下とすることを特徴とする電源補償方法。
9. 前記電源補償回路はさらに、
   前記第一回路に印加する電圧が第二閾値電圧以上になったことを前記電圧検出部により検出し、
   前記電圧検出部は前記容量素子の電荷を前記第一回路に放電することを停止すると共に該容量素子を前記所定電圧よりも高い電圧で充電する
   ことを特徴とする、請求項８に記載の電源補償方法。