JP5156321B2 - 音声出力装置 - Google Patents

Description

本発明は、オーディオシステム等におけるホップノイズ発生を防止できる音声出力装置に関するものである。

例えば、オーディオシステムでは、電源投入時や電源遮断時等にヘッドホン、イヤホン、或いはスピーカから“プツ”という雑音、いわゆるホップノイズが発生するので、このホップノイズを低減するための技術が、例えば、次のような文献等で提案されている。

特開平７−２６４０６６号公報 特開２００５−１５９８７１号公報

特許文献１には、電源投入時及び遮断時のホップノイズの発生等を防止できるデジタル／アナログ（以下「Ｄ／Ａ」という。）変換装置の技術が記載されている。この技術は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力信号を増幅する左チャンネル用の増幅器（以下「アンプ」という。）及び右チャンネル用のアンプと、これらの２つのアンプの出力信号から高域ノイズを除去する２つのローパスフィルタとからなるＤ／Ａ変換装置において、前記Ｄ／Ａ変換器の出力信号を入力して出力信号を前記２つのアンプへ送出するチップイネーブル端子付きの２つのロジックバッファと、電源不安定期間中ディスエーブル信号を前記チップイネーブル端子に送出し、且つ電源が安定した状態でイネーブル信号を前記チップイネーブル端子に送出する制御回路とを設けている。

又、特許文献２には、オーディオ用アンプの電源投入時や電源遮断時に生じるポップノイズを低減できるポップノイズ低減回路の技術が記載されている。このホップノイズ低減回路は、オーディオ信号（音声信号）を増幅するアンプの電源投入時又は電源遮断時に、このアンプの出力信号をアナログ／デジタル（以下「Ａ／Ｄ」という。）変換した出力データを供給するＡ／Ｄ変換器と、前記出力データを取り込み、この出力データに応じて、前記アンプの出力信号がその再生時に再生用スピーカで再生できない可聴帯域以下の周波数の信号となるようにするバイアス電圧を前記アンプに与えるためのデータを供給する制御手段と、前記データを受け、これをＤ／Ａ変換しバイアス電圧として前記アンプに供給するＤ／Ａ変換器とを備えている。

図１１は、従来の一般的な音声出力装置を示す概略の構成図である。
この音声出力装置は、デジタル音声信号をアナログ音声信号に変換するＤ／Ａ変換器１を有し、この出力側に、結合容量（カップリングコンデンサ）２を介してアンプ３が接続されている。アンプ３の出力側には、左チャンネル用アンプ４及び右チャンネル用アンプ５が接続され、この２つのアンプ４，５の出力側に、負荷抵抗８Ωのスピーカ６が接続されている。

この種の音声出力装置では、デジタル音声信号が入力されると、このデジタル音声信号がＤ／Ａ変換器１によりアナログ音声信号に変換される。アナログ音声信号は、結合容量２を介して、アンプ３により増幅され、更に、このアンプ３の出力信号が、左チャンネル用アンプ４及び右チャンネル用アンプ５によりそれぞれ増幅された後、スピーカ６から音声信号として出力される。

ここで、結合容量２は、Ｄ／Ａ変換器１とアンプ３〜５との電源電圧が異なっていて音声信号の中心電圧が異なる場合に、この結合容量２で交流（以下「ＡＣ」という。）結合することにより、直流（以下「ＤＣ」という。）成分を分離する機能を有している。更に、この結合容量２は、パワーアップ時（電源投入時）やパワーダウン時（電源遮断時）に、アンプ３〜５のＤＣオフセット電圧に対してＤ／Ａ変換器１のＤＣオフセット電圧が加算されることを防ぎ、ポップノイズ出力を防止する役割も担っている。

一般的には、ポップノイズと判断できる可聴音はＤＣレベルで１０ｍＶ以上の変化で、２０ｋＨｚまでの周波数成分とされる。又、特許文献２に記載されているように、アンプの基準電圧をＤ／Ａ変換器により段階的に上昇させ、ポップノイズを低減させる方法もある。

しかしながら、従来の音声出力装置において、Ｄ／Ａ変換器１とアンプ３〜５との間に結合容量２を挿入する方法を半導体装置で実現する場合、ホップノイズの発生等を防止するために、アンプ３〜５側の音声信号の中心電圧（基準電圧）で動作する必要がある。この時、アンプ３を例えば入力抵抗を有する反転アンプにより構成した場合、このアンプ３の入力側が（結合容量２＋抵抗）のハイパスフィルタ（高周波通過フィルタ）になるので、音声信号の通過領域を考えると、１μＦ程度の容量値が必要なため、レイアウト面積が膨大となる課題がある。例えば、結合容量２のシート容量値が１ｆＦ［μｍ^２］の場合、レイアウト面積３１．６［ｍｍ］×３１．６［ｍｍ］が必要となり、現実的に実現するためには半導体装置に外付け容量が必要となり、外付け部品追加の欠点がある。

又、特許文献２のように、アンプ３〜５の基準電圧をＤ／Ａ変換器で制御する方法においては、別途制御用の回路が必要となり、レイアウト面積が増大するという課題がある。

本発明の音声出力装置は、Ｄ／Ａ変換器と、第１、第２及び第３の増幅手段と、第２のスイッチと、出力制御手段と、を備えている。

ここで、前記Ｄ／Ａ変換器は、第１のタイミングで、第１の論理レベル及び第２の論理レベルに遷移する第１のイネーブル信号の前記第１の論理レベルによって活性化し、前記第１のタイミング後の第２のタイミングで、デジタル音声信号をアナログ音声信号に変換して出力し、前記第２のタイミング後の第３のタイミングで、前記第２の論理レベルによって前記出力を停止するものである。前記第１の増幅手段は、前記第１のタイミングで、前記第１の論理レベルによって活性化し、前記第２のタイミングで、所定の中心電圧を基準にして、前記アナログ音声信号を増幅して出力し、前記第２の論理レベルによって前記出力を停止するものである。第２の増幅手段は、第３の論理レベル及び第４の論理レベルに遷移する第２のイネーブル信号の前記第３の論理レベルによって活性化し、前記第２のタイミングで起動されて所定時間が経過すると安定電圧になり、且つ前記所定時間の経過後の前記第３のタイミングで停止される基準電圧を基準にして、前記第２のタイミングで、前記第１の増幅手段の出力信号を増幅して第１の音声出力端子へ出力し、前記第４の論理レベルによって前記第１の音声出力端子への出力を停止するものである。

第３の増幅手段は、前記第３の論理レベルによってオン状態になる第１のスイッチを介して、前記第２の増幅手段の出力信号を入力し、第５の論理レベル及び第６の論理レベルに遷移する第３のイネーブル信号の前記第５の論理レベルによって活性化し、前記基準電圧を基準にして、前記第２の増幅手段の出力信号を増幅して第２の音声出力端子へ出力し、前記第６の論理レベルによって前記第２の音声出力端子への出力を停止するものである。前記第２のスイッチは、前記第２のタイミングで、第７の論理レベル及び第８の論理レベルに遷移する第４のイネーブル信号の前記第７の論理レベルによりオン状態となって前記第１の増幅手段の出力信号を前記第１の音声出力端子へ出力し、前記第３のタイミング後の所定のタイミングで、前記第８の論理レベルによりオフ状態になって前記第１の音声出力端子への出力を停止するものである。

更に、前記出力制御手段は、前記第２及び第４のイネーブル信号の論理和を求める論理回路と、前記第１の音声出力端子と一定電位ノードとの間に接続され、前記論理回路の出力信号によりオン／オフ動作して前記第１の音声出力端子からの出力を制御するスイッチ素子と、を有している。

本発明の音声出力装置によれば、Ｄ／Ａ変換されたアナログ音声信号を結合容量でＡＣ結合することなく直接音声信号を出力する構成になっているので、比較的簡単な回路構成で、ホップノイズの発生を防止でき、しかも、音声出力装置を半導体装置等で形成する場合にレイアウト面積を小さくできる。

音声出力装置は、デジタル音声信号をアナログ音声信号に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器と共に活性化し、所定の中心電圧を基準にして前記アナログ音声信号を増幅して出力する非反転アンプと、２段の第１及び第２の反転アンプと、第３の反転アンプとを有している。

ここで、前記２段の第１及び第２の反転アンプは、前記非反転アンプの活性化後の第１のタイミングで、第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）に遷移する第１のイネーブル信号の前記第１の論理レベルによって活性化し、前記非反転アンプの出力信号を増幅して電気／音声変換器（例えば、スピーカ）へ出力し、前記第１のタイミング後の第３のタイミングで、前記第２の論理レベルによって前記電気／音声変換器への出力を停止する。

更に、前記第３の反転アンプは、前記第１のタイミングで、前記第１の論理レベルによって前記第２の反転アンプの出力信号を入力し、前記第１及び第３のタイミング間の第２のタイミングで、第３の論理レベル（例えば、“１”）及び第４の論理レベル（例えば、“０”）に遷移する第２のイネーブル信号の前記第３の論理レベルによって活性化し、前記第２の反転アンプの出力信号を増幅して前記電気／音声変換器へ出力し、前記第３のタイミングで、前記第４の論理レベルによって前記電気／音声変換器への出力を停止する。

（実施例１の構成）
図１は、本発明の実施例１を示す音声出力装置を示す概略の構成図である。
この音声出力装置は、イネーブル信号であるパワーダウン信号ＰＤＮ１４により活性化して基準電圧ＶＣＯＭ，ＶＲＥＦを生成する基準電圧生成回路１０と、Ｄ／Ａ変換器２０とを有している。Ｄ／Ａ変換器２０は、第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）に遷移するイネーブル信号であるパワーダウン信号ＰＤＮ１１の“１”により活性化して基準電圧ＶＲＥＦに基づきデジタル音声信号をアナログ音声信号に変換する例えば１６ビット抵抗ラダー型のＤ／Ａ変換器であり、この出力側に、第１の増幅手段（例えば、非反転アンプ）３０が接続されている。非反転アンプ３０は、パワーダウン信号ＰＤＮ１１のオン（＝“１”）により活性化してＤ／Ａ変換器２０の出力信号を同位相で増幅する回路であり、この出力側に、第２の増幅手段（例えば、反転アンプ４０及びスピーカアンプ５０）が接続されている。

１段目の反転アンプ４０は、第１のイネーブル信号（例えば、パワーダウン信号）ＰＤＮ１２のオン（＝“１”）により活性化して基準電圧ＶＣＯＭに基づき非反転アンプ３０の出力信号を増幅する回路であり、この出力側に、２段目のスピーカアンプ５０が接続されている。２段目のスピーカアンプ５０は、反転アンプにより構成され、パワーダウン信号ＰＤＮ１２のオン（＝“１”）により活性化して基準電圧ＶＣＯＭに基づき反転アンプ４０の出力信号を増幅する回路であり、この出力側に、第３の増幅手段（例えば、スピーカアンプ）６０と、出力制御手段と、右チャンネル（＋）側の音声出力信号ＳＰＰを出力する第１の音声出力端子８１とが接続されている。出力制御手段は、例えば、パワーダウン信号ＰＤＮ１２を反転するインバータ７１と、第１の音声出力端子８１と一定電位ノード（例えば、グランド）ＧＮＤとの間に接続され、そのインバータ７１の出力信号によりオン／オフ動作するスイッチ素子（例えば、Ｎチャネル型ＭＯＳトランジスタ、以下これを「ＮＭＯＳ」という。）７２とにより構成されている。

スピーカアンプ６０は、反転アンプにより構成され、パワーダウン信号ＰＤＮ１２のオン（＝“１”）によりオン／オフ制御されるトランジスタ等の第１のスイッチ７５を介して、反転アンプ５０の出力信号を入力し、第２のイネーブル信号（例えば、パワーダウン信号）ＰＤＮ１３のオン（＝“１”）により活性化して基準電圧ＶＣＯＭに基づきスピーカアンプ５０の出力信号を増幅する回路であり、この出力側に、左チャンネル（−）側の音声出力信号ＳＰＭを出力する第２の音声出力端子８２が接続されている。第１及び第２の音声出力端子８１，８２間には、電気／音声変換器（例えば、負荷抵抗８Ωのスピーカ）８３が外付けで接続されている。

以下、各回路の構成を説明する。
基準電圧生成回路１０は、パワーダウン信号ＰＤＮ１４を反転するインバータ１１と、このインバータ１１の出力信号により導通状態が制御されるＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１２と、基準電圧ＶＣＯＭ，ＶＲＥＦを生成する分圧抵抗１３〜１５と、容量１６とを有している。電源電圧ＶＤＤが印加されるＶＤＤノードとグランドＧＮＤとの間には、ＰＭＯＳ１２、及び分圧抵抗１３〜１５が直列に接続されている。ＰＭＯＳ１２のゲートはインバータ１１の出力端子に接続され、このＰＭＯＳ１２のバルクがＶＤＤノードに接続されている。分圧抵抗１４，１５に対して容量１６が並列に接続されている。分圧抵抗１３，１４間から基準電圧ＶＣＯＭが取り出され、更に、分圧抵抗１４，１５間から基準電圧ＶＲＥＦが取り出される。

１６ビット抵抗ラダー型のＤ／Ａ変換器２０は、パワーダウン信号ＰＤＮ１１により活性化され、基準電圧ＶＲＥＦを入力とするバッファアンプ２１を有し、このバッファアンプ２１の出力端子に、２１６個のラダー抵抗２２が接続されている。２の１６乗のラダー抵抗２２は、デジタル音声信号によりオン／オフ動作するスイッチ２３によってどれか１個が選択され、非反転アンプ３０へ出力されるようになっている。

非反転アンプ３０は、パワーダウン信号ＰＤＮ１１により活性化されるアンプ本体３１を有している。アンプ本体３１の（＋）側入力端子は、スイッチ２３の出力端子に接続され、（−）側入力端子は、抵抗値Ｒ３２の抵抗３２を介してこのアンプ本体３１の出力端子に接続されている。抵抗３２は、抵抗値Ｒ３３の抵抗３３を介してグランドＧＮＤに接続されている。この非反転アンプ３０は、スイッチ２３の出力信号を入力し、抵抗３２及び３３により、（１＋Ｒ３２／Ｒ３３）倍率する回路であり、この出力側に、反転アンプ４０が接続されている。

反転アンプ４０は、アンプ本体３１の出力端子に接続された抵抗値Ｒ４１の入力抵抗４１を有し、この入力抵抗４１が、パワーダウン信号ＰＤＮ１２により活性化されるアンプ本体４２の（−）側入力端子に接続されている。アンプ本体４２の（＋）側入力端子には、基準電圧ＶＣＯＭが入力され、このアンプ本体４２の（−）側入力端子と出力端子との間に、抵抗値Ｒ４３の帰還抵抗４３が接続されている。この反転アンプ４０は、パワーダウン信号ＰＤＮ１２により活性化され、入力抵抗４１への入力信号を、入力抵抗４１及び帰還抵抗４３により（−Ｒ４３／Ｒ４１）倍率する回路であり、この出力側に、スピーカアンプ５０が接続されている。

スピーカアンプ５０は、反転アンプ４０と同様に、アンプ本体４２の出力端子に接続された抵抗値Ｒ５１の入力抵抗５１を有し、この入力抵抗５１が、パワーダウン信号ＰＤＮ１２により活性化されるアンプ本体５２の（−）側入力端子に接続されている。アンプ本体５２の（＋）側入力端子には、基準電圧ＶＣＯＭが入力され、このアンプ本体５２の（−）側入力端子と出力端子との間に、抵抗値Ｒ５３の帰還抵抗５３が接続されている。このスピーカアンプ５０は、パワーダウン信号ＰＤＮ１２により活性化され、入力抵抗５１への入力信号を、入力抵抗５１及び帰還抵抗５３により（−Ｒ５３／Ｒ５１）倍率する回路である。スピーカアンプ５０の出力側は、ＮＭＯＳ７２のドレイン・ソースを介してグランドＧＮＤに接続されると共に、スイッチ７５を介してスピーカアンプ６０に接続されている。ＮＭＯＳ７２のバルクは、グランドＧＮＤに接続されている。

スピーカアンプ６０は、スピーカアンプ５０と同様に、スイッチ７５に接続された抵抗値Ｒ６１の入力抵抗６１を有し、この入力抵抗６１が、パワーダウン信号ＰＤＮ１３により活性化されるアンプ本体６２の（−）側入力端子に接続されている。アンプ本体６２の（＋）側入力端子には、基準電圧ＶＣＯＭが入力され、このアンプ本体６２の（−）側入力端子と出力端子との間に、抵抗値Ｒ６３の帰還抵抗６３が接続されている。このスピーカアンプ６０は、パワーダウン信号ＰＤＮ１３により活性化され、入力抵抗６１への入力信号を、入力抵抗６１及び帰還抵抗６３により（−Ｒ６３／Ｒ６１）倍率する回路であり、この出力側に、第２の音声出力端子８２が接続されている。

（実施例１の音声出力方法）
図２は、図１の音声出力装置における音声出力方法の一例を示すタイミングチャートである。

先ず音声起動時について説明する。
時刻ｔ１前では、パワーダウン信号ＰＤＮ１１，ＰＤＮ１２，ＰＤＮ１３，ＰＤＮ１４がオフ状態（“０”＝ＧＮＤレベル＝０Ｖ）、基準電圧ＶＲＥＦ，ＶＣＯＭは起動していない状態（＝０Ｖ）とする。パワーダウン信号ＰＤＮ１１〜ＰＤＮ１３がオフ時、Ｄ／Ａ変換器２０の出力信号は０Ｖとし、非反転アンプ３０の出力信号は０Ｖ、反転アンプ４０及びスピーカアンプ５０，６０自体はハイインピーダンス（以下「Ｈｉ−Ｚ」という。）の出力のアンプとする。ＮＭＯＳ７２のゲートがＶＤＤレベルであるため、ＮＭＯＳ７２がオンし、音声出力端子８１からの音声出力信号ＳＰＰは０Ｖとなる。スイッチ７５がオフし、音声出力信号ＳＰＭを出力するための音声出力端子８２は、外部スピーカ８３を通して、音声出力信号ＳＰＰを出力するための音声出力端子８１と接続するために０Ｖになる。尚、Ｄ／Ａ変換器２０の出力範囲は、例えば、４／５５×ＶＤＤから基準電圧ＶＲＥＦ（＝２０／５５×ＶＤＤ）までである。

時刻ｔ１において、Ｄ／Ａ変換器２０へは中心電圧出力（１２／５５×ＶＤＤ）になるデジタル値を入力し、パワーダウン信号ＰＤＮ１１をオン（０ＶからＶＤＤ（電源）レベルに変化）する。Ｄ／Ａ変換器２０は起動するが、基準電圧ＶＲＥＦが起動していないため、出力信号は０Ｖである。

時刻ｔ２において、パワーダウン信号ＰＤＮ１１のオンから１００μｓ後にパワーダウン信号ＰＤＮ１４をオンにし、基準電圧生成回路１０の基準電圧ＶＣＯＭ（＝１／２×ＶＤＤ）及びＶＲＥＦを起動する。基準電圧ＶＣＯＭ，ＶＲＥＦは、抵抗１３〜１５と容量１６の時定数で立ち上がる電圧である。１００μｓの時間は非反転アンプ３０が安定するまでの時間であるため、非反転アンプ３０の安定速度により可変である。非反転アンプ３０は、例えば、抵抗値Ｒ３２／Ｒ３３の比が３１／２４とし、入力信号に対して５５／２４の倍率で出力する。よって、非反転アンプ３０の出力信号の中心電圧は、１／２×ＶＤＤ（＝１２／５５×５５／２４×ＶＤＤ）となる。

第１のタイミングである時刻ｔ３において、パワーダウン信号ＰＤＮ１４がオンしてから５０ｍｓ後にパワーダウン信号ＰＤＮ１２をオンする。この時点でＤ／Ａ変換器２０及び基準電圧ＶＣＯＭ，ＶＲＥＦが安定電圧になり、非反転アンプ３０の出力信号が１／２×ＶＤＤの安定電圧になる。又、パワーダウン信号ＰＤＮ１２がオンするまでは、ＮＭＯＳ７２のゲートがＶＤＤレベルであるため、ＮＭＯＳ７２がオンして音声出力信号ＳＰＰは０Ｖとなる。尚、５０ｍｓは抵抗１３〜１５と容量１６の時定数から決定される時間であるため、変更可能である。

第２のタイミングである時刻ｔ４において、パワーダウン信号ＰＤＮ１２のオンから４０ｍｓ後にパワーダウン信号ＰＤＮ１３をオンする。この時点で反転アンプ４０、及びスピーカアンプ５０の音声出力信号ＳＰＰは、４０ｍｓ以内に１／２×ＶＤＤの電圧に安定しているものとする。又、音声出力信号ＳＰＰに追随して、音声出力信号ＳＰＭも音声出力信号ＳＰＰと同じ動作をする。パワーダウン信号ＰＤＮ１３のオンからＤ／Ａ変換器２０の入力にデジタル音声信号（デジタルコード化された音声信号）を入力する。スイッチ７５がオンし、ＮＭＯＳ７２のゲートが０Ｖになるため、ＮＭＯＳ７２がオフし、音声出力端子８１からアナログの音声出力信号ＳＰＰを出力し、音声出力信号ＳＰＭから音声出力信号ＳＰＰの反転を出力開始する。４０ｍｓはＤ／Ａ変換器２０の分解能によるが、Ｄ／Ａ変換器２０の１コードステップが１０ｍＶ以内でステップアップすれば、変更可能である。尚、抵抗値Ｒ４１／Ｒ４３及び抵抗値Ｒ５１／Ｒ５３の比は１とする。

次に音声停止について説明する。
第３のタイミングである時刻ｔ５において、音声送出状態においてパワーダウン信号ＰＤＮ１２及びパワーダウン信号ＰＤＮ１３を同時にオフ（＝“０”）する。パワーダウン信号ＰＤＮ１２のオフによりＮＭＯＳ７２のゲートがＶＤＤレベルになるため、ＮＭＯＳ７２がオンし、スピーカアンプ５０，６０内の図示しない位相補償用容量、及びＮＭＯＳ７２のオン抵抗の時定数で音声出力信号ＳＰＰ，ＳＰＭが０Ｖになる。

（実施例１の効果）
図３、図４及び図６は、図２の音声出力信号ＳＰＰ，ＳＰＭを示す電圧波形図である。図５は、図２の音声出力信号ＳＰＰ，ＳＰＭを示す高速フーリエ変換（ＦＦＴ）の解析図である。

ポップノイズが発生するタイミングは、スピーカ８３への出力である音声出力信号ＳＰＰ，ＳＰＭ間の電圧がＤＣ１０ｍＶ以上変化の想定される部分である。つまり、パワーダウン信号ＰＤＮ１２，ＰＤＮ１３が変化するタイミングである。図３に示すパワーダウン信号ＰＤＮ１２がオンするタイミングでは、音声出力信号ＳＰＰが変化するが音声出力信号ＳＰＭも同位相であるため電圧差は発生しないため、ポップノイズは発生しない。

図４に示すパワーダウン信号ＰＤＮ１３がオンするタイミングでは、スピーカアンプ６０がオンし、音声出力信号ＳＰＭは基準電圧ＶＣＯＭレベルになるまで変動する。音声出力信号ＳＰＭが変動するため、音声出力信号ＳＰＰは基準電圧ＶＣＯＭから外部スピーカ８３の抵抗８Ωを介して連動して動作する。スイッチングによる音声出力信号ＳＰＰとＳＰＭのピーク電圧差は０．３Ｖ程度あるが、８００ｎｓ程度で電圧差が収束するため、人の耳にはポップノイズとして聞こえない。

図５のＦＦＴ解析を行うと、可聴帯域（２０ｋＨｚまで）において−８０ｄＢ以下の信号成分であるため、ポップノイズは発生しないことが証明できる。

図６に示すパワーダウン信号ＰＤＮ１２，ＰＤＮ１３が同時にオフするタイミングでは、音声出力信号ＳＰＰとＳＰＭが同時に０Ｖまで減衰するため、ポップノイズは発生しない。

以上のことから、図２のシーケンスを行えば、ポップノイズ発生を防止することが可能である。従って、本実施例１によれば、Ｄ／Ａ変換されたアナログ音声信号を結合容量でＡＣ結合することなく直接音声信号を出力する構成になっているので、比較的簡単な回路構成と制御タイミングにより、ホップノイズの発生を防止でき、しかも、音声出力装置を半導体装置等で形成する場合にレイアウト面積を小さくできる。

（実施例２の構成）
図７は、本発明の実施例２を示す音声出力装置の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。なお、図１及び図７では、パワーダウン信号として共通の符号ＰＤＮ１１，ＰＤＮ１２，ＰＤＮ１３，ＰＤＮ１４を使用しているが、図１と図７とでは遷移するタイミングが異なる。

本実施例２の音声出力装置では、第１及び第２の音声出力端子８１，８２間にスピーカを接続せず、第１の音声出力端子８１から音声出力信号ＳＰＰを出力してアンプ等の外部部品で電気／音声変換器（例えば、スピーカ）を駆動するようになっている。そのため、非反転アンプ３０内のアンプ本体３１の出力端子と第１の音声出力端子８１との間にトランジスタ等の第２のスイッチ７３が接続され、このスイッチ７３に対して第４のイネーブル信号（例えば、パワーダウン信号）ＰＤＮ１５によりオン／オフ動作の制御が行われる。更に、実施例１のインバータ７１及びＮＭＯＳ７２に代えて、第１の音声出力端子８１に出力制御手段が接続されている。

この出力制御手段は、反転アンプ４０及びスピーカアンプ５０の活性化を制御する第２のイネーブル信号（例えば、パワーダウン信号）ＰＤＮ１２と、第４のイネーブル信号であるパワーダウン信号ＰＤＮ１５とに基づき、音声出力端子８１からの音声出力信号ＳＰＰの出力を制御するものであり、例えば、論理回路である否定論理和回路（以下「ＮＯＲ回路」という。）７４と、スイッチ素子であるＮＭＯＳ７２とにより構成されている。ＮＯＲ回路７４は、パワーダウン信号ＰＤＮ１２及びＰＤＮ１５の論理和を求める回路であり、この出力端子に、ＮＭＯＳ７２のゲートが接続されている。ＮＭＯＳ７２は、このドレイン・ソースが音声出力端子８１と一定電位ノード（例えば、グランド）ＧＮＤとに接続され、ＮＯＲ回路７４の出力信号によりオン／オフ動作が制御される。その他の構成は、実施例１と同様である。

（実施例２の音声出力方法）
図８は、図７の音声出力装置における音声出力方法の一例を示すタイミングチャートである。

先ず音声起動時について説明する。
時刻ｔ１前において、第１のイネーブル信号であるパワーダウン信号ＰＤＮ１１、第２のイネーブル信号であるパワーダウン信号ＰＤＮ１２、第３のイネーブル信号であるパワーダウン信号ＰＤＮ１３、パワーダウン信号ＰＤＮ１４、及び第４のイネーブル信号であるパワーダウン信号ＰＤＮ１５はオフ状態（“０”＝ＧＮＤレベル＝０Ｖ）であり、基準電圧生成回路１０で生成される基準電圧ＶＲＥＦ，ＶＣＯＭは起動していない状態（＝０Ｖ）とする。パワーダウン信号ＰＤＮ１１，ＰＤＮ１２，ＰＤＮ１３，ＰＤＮ１４がオフ時、Ｄ／Ａ変換器２０の出力信号は０Ｖとし、非反転アンプ３０の出力信号は０Ｖ、反転アンプ４０及びスピーカアンプ５０，６０自体はＨｉ−Ｚの出力のアンプとする。ＮＭＯＳ７２のゲートがＶＤＤレベルであるため、このＮＭＯＳ７２がオンし、音声出力端子８１から出力される音声出力信号ＳＰＰが０Ｖとなる。パワーダウン信号ＰＤＮ１２が“０”であるので、第１のスイッチ７５がオフし、音声出力端子８２の音声出力信号ＳＰＭがＨｉ−Ｚ出力になる。

第１のタイミングである時刻ｔ１において、パワーダウン信号ＰＤＮ１１をオンする。パワーダウン信号ＰＤＮ１１のオンにより、Ｄ／Ａ変換器２０及び非反転アンプ３０が起動する。Ｄ／Ａ変換器２０へは最下位電圧出力（４／５５×ＶＤＤ）になるデジタル値（デジタル音声信号）を入力する。Ｄ／Ａ変換器２０及び非反転アンプ３０は、基準電圧ＶＲＥＦが０Ｖ時にそれぞれオフセット電圧があり、本実施例２の例ではＤ／Ａ変換器２０が２．３ｍＶ、非反転アンプ３０が４．７ｍＶの場合である。

第２のタイミングである時刻ｔ２において、パワーダウン信号ＰＤＮ１１のオンから１００μｓ後にパワーダウン信号ＰＤＮ１４及びＰＤＮ１５をオンにし、基準電圧生成回路１０で生成される基準電圧ＶＣＯＭ、ＶＲＥＦを起動する。基準電圧ＶＣＯＭ、ＶＲＥＦは、図１中の抵抗１３〜１５と容量１６の時定数で立ち上がる電圧である。１００μｓ時間は非反転アンプ３０が安定するまでの時間であるため、この非反転アンプ３０の安定速度により可変である。アンプ３０は抵抗値Ｒ３２／Ｒ３３の比が３１／２４とする。非反転アンプ３０は、Ｄ／Ａ変換器２０とオフセット電圧を加算した７ｍＶを出力する。又、パワーダウン信号ＰＤＮ１５のオンにより、スイッチ７３がオンになり、非反転アンプ３０の出力信号を音声出力端子８１から音声出力信号ＳＰＰとして出力する。

時刻ｔ３において、パワーダウン信号ＰＤＮ１４のオンから５０ｍｓ後にＤ／Ａ変換器２０の出力電圧は、基準電圧ＶＲＥＦが安定するために４／５５×ＶＤＤとなる。よって、非反転アンプ３０の出力電圧は、７ｍＶから１／６×ＶＤＤ（＝４／５５×５５／２４×ＶＤＤ）まで上昇する。

時刻ｔ４において、４０ｍｓかけてＤ／Ａ変換器２０の出力電圧をこのＤ／Ａ変換器２０の中心電圧（１２／５５×ＶＤＤ）まで上昇させる。よって、非反転アンプ３０の出力電圧は、１／６×ＶＤＤから１／２ＶＤＤ（＝１２／５５×５５／２４×ＶＤＤ）＝ＶＣＯＭまで上昇させる。その後、音声出力端子８１から音声出力信号ＳＰＰを送出する。４０ｍｓは、Ｄ／Ａ変換器２０の分解能によるが、このＤ／Ａ変換器２０の１コードステップが１０ｍＶ以内でステップアップすれば、変更可能である。

次に音声停止について説明する。
時刻ｔ４〜ｔ５の音声送出状態において、Ｄ／Ａ変換器２０の出力レベルが中心電圧値になったら、４０ｍｓかけて中心電圧値から最下位電圧出力（４／５５×ＶＤＤ）になるようにＤ／Ａ変換器２０にデジタルコード（デジタル音声信号）を入力する。４０ｍｓは、Ｄ／Ａ変換器２０の分解能によるが、このＤ／Ａ変換器２０の１コードステップが１０ｍＶ以内でステップダウンすれば、変更可能である。

時刻ｔ５の音声送出停止から４０ｍｓ後の時刻ｔ６において、パワーダウン信号ＰＤＮ１４をオフにし、基準電圧ＶＲＥＦ，ＶＣＯＭをパワーダウンさせる。基準電圧ＶＲＥＦ，ＶＣＯＭは、容量の電荷が図１の基準電圧生成回路１０内の抵抗１３〜１５、容量１６を介して徐々に抜け、１００ｍｓ後に０Ｖになる。又、Ｄ／Ａ変換器２０及び非反転アンプ３０は、基準電圧ＶＲＥＦが０Ｖ時のオフセット電圧となる。本実施例２の例では、Ｄ／Ａ変換器２０が２．３ｍＶ、非反転アンプ３０が４．７ｍＶであり、Ｄ／Ａ変換器２０と非反転アンプ３０のオフセット電圧を加算した７ｍＶの音声出力信号ＳＰＰが音声出力端子８１から出力される。

第３のタイミングである時刻ｔ７において、パワーダウン信号ＰＤＮ１４のオフから１００ｍｓ後にパワーダウン信号ＰＤＮ１１をオフする。パワーダウン信号ＰＤＮ１１のオフにより、Ｄ／Ａ変換器２０及び非反転アンプ３０の出力信号は０Ｖになり、音声出力信号ＳＰＰも０Ｖになる。１００ｍｓは、基準電圧ＶＲＥＦ，ＶＣＯＭが０Ｖまで安定する時間で、変更可能である。

第４のタイミングである時刻ｔ８において、パワーダウン信号ＰＤＮ１１のオフから２０μｓ後にパワーダウン信号ＰＤＮ１５をオフする。実施例１と同様、ＮＭＯＳ７２のゲートがＶＤＤレベルになるため、音声出力信号ＳＰＰが０Ｖである。尚、パワーダウン信号ＰＤＮ１１とＰＮＤ１５を同時にオフしてもよいが、本実施例２では、同時オフ時のノイズに考慮してタイミングに差を設けている。

（実施例２の効果）
図９は、図８のパワーダウン信号ＰＤＮ１１，ＰＤＮ１４，ＰＤＮ１５、音声出力信号ＳＰＰ、基準電圧ＶＣＯＭ、及び非反転アンプ３０の出力信号を示す電圧波形図である。図１０は、図８のパワーダウン信号ＰＤＮ１１，ＰＤＮ１４、音声出力信号ＳＰＰ、基準電圧ＶＣＯＭ、及び非反転アンプ３０の出力信号を示す電圧波形図である。

ポップノイズが発生するタイミングは、外部出力である音声出力信号ＳＰＰの電圧がＤＣ１０ｍＶ以上変化の想定される部分である。つまり、パワーダウン信号ＰＤＮ１５がオン／オフする第２のタイミング（時刻ｔ２）、及びパワーダウン信号ＰＤＮ１１がオフする第３のタイミング（時刻ｔ７）である。

図９に示すパワーダウン信号ＰＤＮ１５がオンする第２のタイミング（時刻ｔ２）では、音声出力信号ＳＰＰより０Ｖから７ｍＶ（Ｄ／Ａ変換器２０と非反転アンプ３０のオフセット電圧を加算した値）にＤＣ電圧変動するが、１０ｍＶ以下であるためにポップノイズは発生しない。尚、Ｄ／Ａ変換器２０と非反転アンプ３０の合計オフセットを１０ｍＶ以下に調整必要である。

図１０に示すパワーダウン信号ＰＤＮ１１がオフする第３のタイミング（時刻ｔ７）では、音声出力信号ＳＰＰより７ｍＶ（Ｄ／Ａ変換器２０と非反転アンプ３０のオフセット電圧を加算した値）から０ＶにＤＣ電圧変動するが、スイッチングノイズ以外のＤＣ電圧変動が１０ｍＶ以下であるためにポップノイズは発生しない。又、パワーダウン信号ＰＤＮ１５がオフする第４のタイミング（時刻ｔ８）では、スイッチングノイズ以外ないためにポップノイズは発生しない。

以上のことから、図８のシーケンスを行えば、ポップノイズ発生を防止することが可能である。従って、本実施例２によれば、実施例１とほぼ同様に、Ｄ／Ａ変換されたアナログ音声信号を結合容量でＡＣ結合することなく直接音声信号を出力する構成になっているので、比較的簡単な回路構成と制御タイミングにより、ホップノイズの発生を防止でき、しかも、音声出力装置を半導体装置等で形成する場合にレイアウト面積を小さくできる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） 基準電圧生成回路１０、Ｄ／Ａ変換器２０、及びアンプ３０〜６０等は、図示以外の回路で構成しても良い。
（ｂ） スピーカ８３に代えて、イヤホンやヘッドホン等の他の電気／音声変換器を用いても良い。
（ｃ） 図１及び図７の音声出力装置における音声出力方法は、図２及び図８以外の他の信号タイミング等に変更が可能である。

本発明は、ポップノイズ発生を防止する方法の特徴を活かして、近年多数見られるようになった種々の音声出力を備えた集積回路（ＩＣ）等の設計に利用できる。例えば、携帯電話機等の通信機器、玩具等、冷蔵庫等の家電製品等の設計に利用可能である。

本発明の実施例１を示す音声出力装置を示す概略の構成図である。 図１の音声出力装置における音声出力方法を示すタイミングチャートである。 図２の音声出力信号ＳＰＰ，ＳＰＭを示す電圧波形図である。 図２の音声出力信号ＳＰＰ，ＳＰＭを示す電圧波形図である。 図２の音声出力信号ＳＰＰ，ＳＰＭを示す高速フーリエ変換（ＦＦＴ）の解析図である。 図２の音声出力信号ＳＰＰ，ＳＰＭを示す電圧波形図である。 本発明の実施例２を示す音声出力装置の概略の構成図である。 図７の音声出力装置における音声出力方法を示すタイミングチャートである。 図８のパワーダウン信号ＰＤＮ１１，ＰＤＮ１４，ＰＤＮ１５、音声出力信号ＳＰＰ、基準電圧ＶＣＯＭ、及び非反転アンプ３０の出力信号を示す電圧波形図である。 図８のパワーダウン信号ＰＤＮ１１，ＰＤＮ１４、音声出力信号ＳＰＰ、基準電圧ＶＣＯＭ、及び非反転アンプ３０の出力信号を示す電圧波形図である。 従来の音声出力装置を示す概略の構成図である。

符号の説明

１０ 基準電圧生成回路
２０ Ｄ／Ａ変換器
３０ 非反転アンプ
４０ 反転アンプ
５０，６０ スピーカアンプ
７１ インバータ
７２ ＮＭＯＳ
７３，７５ スイッチ
７４ ＮＯＲ回路

Claims (1)

1. 第１のタイミングで、第１の論理レベル及び第２の論理レベルに遷移する第１のイネーブル信号の前記第１の論理レベルによって活性化し、前記第１のタイミング後の第２のタイミングで、デジタル音声信号をアナログ音声信号に変換して出力し、前記第２のタイミング後の第３のタイミングで、前記第２の論理レベルによって前記出力を停止するデジタル／アナログ変換器と、
   前記第１のタイミングで、前記第１の論理レベルによって活性化し、前記第２のタイミングで、所定の中心電圧を基準にして、前記アナログ音声信号を増幅して出力し、前記第２の論理レベルによって前記出力を停止する第１の増幅手段と、
   第３の論理レベル及び第４の論理レベルに遷移する第２のイネーブル信号の前記第３の論理レベルによって活性化し、前記第２のタイミングで起動されて所定時間が経過すると安定電圧になり、且つ前記所定時間の経過後の前記第３のタイミングで停止される基準電圧を基準にして、前記第２のタイミングで、前記第１の増幅手段の出力信号を増幅して第１の音声出力端子へ出力し、前記第４の論理レベルによって前記第１の音声出力端子への出力を停止する第２の増幅手段と、
   前記第３の論理レベルによってオン状態になる第１のスイッチを介して、前記第２の増幅手段の出力信号を入力し、第５の論理レベル及び第６の論理レベルに遷移する第３のイネーブル信号の前記第５の論理レベルによって活性化し、前記基準電圧を基準にして、前記第２の増幅手段の出力信号を増幅して第２の音声出力端子へ出力し、前記第６の論理レベルによって前記第２の音声出力端子への出力を停止する第３の増幅手段と、
   前記第２のタイミングで、第７の論理レベル及び第８の論理レベルに遷移する第４のイネーブル信号の前記第７の論理レベルによりオン状態となって前記第１の増幅手段の出力信号を前記第１の音声出力端子へ出力し、前記第３のタイミング後の所定のタイミングで、前記第８の論理レベルによりオフ状態になって前記第１の音声出力端子への出力を停止する第２のスイッチと、
   前記第２及び第４のイネーブル信号の論理和を求める論理回路と、前記第１の音声出力端子と一定電位ノードとの間に接続され、前記論理回路の出力信号によりオン／オフ動作して前記第１の音声出力端子からの出力を制御するスイッチ素子と、を有する出力制御手段と、
   を備えたことを特徴とする音声出力装置。

Images