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JP5144585B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、ＧａＮ（窒化ガリウム）を含む半導体層を備える半導体装置およびその製造方法に関する。
ＧａＮは、紫外光領域のバンドギャップを有しているため、青色や紫外光などの短波長の光を発振するレーザ装置などの光デバイスの材料としての応用が進められてきた。そして、ＧａＮを用いた光デバイスにおいては、外部の配線（ワイヤなど）を接続するためのパッド電極として、低抵抗であるＡｕ（金）が採用されていた。
広いバンドギャップを有している性質や、高いキャリア移動度および破壊電界強度を有している性質に鑑みて、近年、ＧａＮを光デバイスとしての用途のみならず、ショットキーバリアダイオード（ＳＢＤ）やトランジスタなどのパワー半導体デバイスにも適用しようという試みが活発化している。ＧａＮを用いたパワー半導体デバイスにおいては、大電流を流す必要性から、パワー半導体デバイスと外部装置との間の接続には、通常Ａｌ（アルミニウム）よりなる２００μｍ以上の大径の配線（ワイヤ）が用いられる。
ここで、従来のＧａＮを用いたパワー半導体デバイスの構造が、たとえば特開２００６−１９６７６４号公報（特許文献１）や、F.Ren et al., "Wide Energy Bandgap Electronic Devices", World Scientific, 2003, p.152-155（非特許文献１）や、H.Otake et al., "Vertical GaN-Based Trench Gate Metal Oxide Semiconductor Field-Effect Transistors on GaN Bulk Substrates", Appl. Phys. Express., 1(2008) 011105（非特許文献２）などに開示されている。特許文献１は、ＧａＮよりなる化合物半導体層とショットキー接合するＮｉ層と、低抵抗金属層との間に、ＴｉxＷ1-xＮ（０＜ｘ＜１）からなる拡散防止層を設けることを開示している。非特許文献１は、ＧａＮ基板上に形成されたＧａＮショットキー整流器を開示しており、この整流器においてショットキー電極はＰｔ／Ｔｉ／Ａｕよりなっている。非特許文献２は、ＧａＮ基板上に形成されたＧａＮベースの縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を開示しており、このＭＯＳＦＥＴにおいてゲート電極はＮｉ（ニッケル）／Ａｕよりなっている。
特開２００６−１９６７６４号公報
F.Ren et al., "Wide Energy Bandgap Electronic Devices", World Scientific, 2003, p.152-155 H.Otake et al., "Vertical GaN-Based Trench Gate Metal Oxide Semiconductor Field-Effect Transistors on GaN Bulk Substrates", Appl. Phys. Express., 1(2008) 011105
ＧａＮ系材料のパワー半導体デバイスにおけるパッド電極として、従来と同様にＡｕを用いた場合、パッド電極にワイヤをボンディングする際の熱やデバイスの駆動時に生じる熱によって、パッド電極のＡｕとワイヤに含まれるＡｌとの間で合金が形成され、パッド電極の品質が低下するおそれがある。また、パワー半導体デバイスにおいては、パッド電極を、太いＡｌワイヤを実装する際のダメージに耐えうる厚みにする必要があり、パッド電極としてＡｕを採用するとコストの増大を招く。このため、ＧａＮ系材料のパワーデバイスにおいては、パッド電極として、ワイヤと同じ材質であるＡｌが用いられる。
しかしながら、たとえばＳＢＤや縦型ＭＯＳＦＥＴなどのＧａＮ系材料のパワーデバイスにおいて、Ａｌを含むパッド電極（接続用電極）を採用した場合、デバイスの実装時やデバイスの動作時などに生じる熱によってデバイスの特性が劣化するという問題があった。
したがって、本発明の目的は、特性の劣化を効果的に抑制することのできる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、ＧａＮを含む半導体層と、電極とを備えている。電極は、電極本体と、半導体層から見て電極本体よりも離れた位置に形成され、かつＡｌを含む接続用電極と、電極本体と接続用電極との間に形成されたＷ（タングステン）、ＴｉＷ（チタンタングステン）、およびＴａ（タンタル）よりなる群から選ばれる少なくとも１種を含むバリア層とを含んでいる。バリア層の表面粗さＲＭＳが３．０ｎｍ以下である。
本発明者らは、Ａｌを含む接続用電極を備える半導体装置において特性が劣化する原因は、接続用電極に含まれるＡｌが熱によって半導体層内に拡散するためであることを見出した。さらに、本発明者らは、バリア層の表面粗さを３．０ｎｍ以下にすることによって、バリア層上に形成する接続用電極のＡｌの拡散を効果的に抑制できることを見い出した。そこで、本発明においては、半導体層と接続用電極との間にＷ、ＴｉＷ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層を３．０ｎｍ以下の表面粗さで形成することによって、接続用電極に含まれるＡｌの拡散を抑制し、特性の劣化を効果的に抑制することができる。
本発明の半導体装置においては、電極本体は半導体層とショットキー接触している。これにより、ＳＢＤとしての機能を半導体装置に付加することができ、高性能のＳＢＤを実現することができる。
本発明の半導体装置において好ましくは、バリア層の厚みは３０００Å以上である。
本発明者らは、バリア層の厚みを３０００Å以上にすることによって、リーク電流の増加を効果的に抑制できることを見い出した。このため、特性の劣化をさらに効果的に抑制することができる。
本発明の一の局面における半導体装置の製造方法は、以下の工程を備えている。ＧａＮを含む半導体層を形成する。電極を形成する。電極を形成する工程は以下の工程を含んでいる。半導体層とショットキー接触するＮｉ層と、該Ｎｉ層上に形成されたＡｕ層とを有する電極本体を形成する。半導体層から見て電極本体よりも離れた位置にＡｌを含む接続用電極を形成する。電極本体と接続用電極との間にＷ、ＴｉＷ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層を形成する。バリア層を形成する工程では、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力を印加した状態でスパッタ法によりバリア層を形成する。
本発明の他の局面における半導体装置の製造方法は、以下の工程を備えている。ＧａＮを含む半導体層を形成する。電極を形成する。電極を形成する工程は以下の工程を含んでいる。半導体層とショットキー接触するＮｉ層と、該Ｎｉ層上に形成されたＡｕ層とを有する電極本体を形成する。半導体層から見て電極本体よりも離れた位置にＡｌを含む接続用電極を形成する。電極本体と接続用電極との間にＷ、ＴｉＷ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層を形成する。バリア層を形成する工程では、雰囲気の圧力が０．１Ｐａ以下の圧力で、かつ１３５℃以上の温度で電極本体を加熱した状態で、スパッタ法によりバリア層を形成する。
本発明者らは、本発明の半導体装置を製造するために鋭意研究した結果、雰囲気の圧力と印加する電力とを、または、雰囲気の圧力と加熱温度とを、上記範囲にすることによって、表面粗さＲＭＳが３．０ｎｍ以下のバリア層を形成できることを見い出した。そこで、本発明においては、半導体層と接続用電極との間にＷ、ＴｉＷ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層を３．０ｎｍ以下の表面粗さで形成することができる。したがって、接続用電極に含まれるＡｌの拡散を抑制し、特性の劣化を効果的に抑制することができる。
本発明の半導体装置およびその製造方法によれば、特性の劣化を抑制することができる。
本発明の実施の形態１における半導体装置の構成を模式的に示す断面図である。 本発明の実施の形態２における半導体装置の構成を模式的に示す断面図である。 本発明の実施例１の試料１における、逆方向電圧に対する電流密度変化を示す図である。 本発明の実施例１の試料２における、逆方向電圧に対する電流密度変化を示す図である。 本発明の実施例１の試料３における、逆方向電圧に対する電流密度変化を示す図である。 本発明の実施例１の試料４における、逆方向電圧に対する電流密度変化を示す図である。 本発明の実施例１の試料５および６における、逆方向電圧に対する電流密度変化を示す図である。
以下、本発明の実施の形態について図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を模式的に示す断面図である。図１を参照して、本実施の形態における半導体装置としてのＳＢＤ１００は、半導体層１と、電極としてのショットキー電極２と、オーミック電極３とを備えている。半導体層１の上面側にショットキー電極２が形成されており、半導体層１の下面側にオーミック電極３が形成されている。
半導体層１は基板４と、基板４上に形成されたドリフト層５とを含んでいる。基板４およびドリフト層５はＧａＮを含んでおり、たとえばｎ型ＧａＮよりなっている。ドリフト層５のｎ型不純物濃度は基板４のｎ型不純物濃度よりも低くなっている。
ショットキー電極２は、電極本体６と、バリア層７と、接続用電極（パッド電極）８とを含んでいる。電極本体６はドリフト層５に接触しており、ドリフト層５との間でショットキー障壁を構成している。電極本体６は、たとえばＮｉ／Ａｕの積層膜、すなわちドリフト層５とショットキー接触するＮｉ層と、Ｎｉ層上に形成されたＡｕ層とによって構成されている。電極本体６上にはバリア層７が形成されており、バリア層７上には接続用電極８が形成されている。接続用電極８は、ＳＢＤ１００のショットキー電極と外部機器とを電気的に接続するための配線（たとえばＡｌよりなるワイヤなど）が直接接続される部分である。接続用電極８はＡｌを含んでおり、たとえばＡｌよりなっている。バリア層７は、接続用電極８に含まれるＡｌが熱によって半導体層１内へ拡散することを抑制する。バリア層７は、Ｗ、ＴｉＷ、ＷＮ、ＴｉＮ、Ｔａ、およびＴａＮよりなる群から選ばれる少なくとも１種を含んでいる。バリア層７はたとえばＷ、ＴｉＷ、ＷＮ、ＴｉＮ、Ｔａ、またはＴａＮなどよりなっている。
バリア層７の表面７ａの表面粗さＲＭＳは、３．０ｎｍ以下であり、２．０ｎｍ以下であることが好ましく、１．４ｎｍ以下であることがより好ましい。表面粗さＲＭＳが３．０ｎｍ以下の場合、バリア層７上に形成される接続用電極８に含まれるＡｌの拡散を効果的に抑制できる。表面粗さＲＭＳが２．０ｎｍ以下の場合、接続用電極８に含まれるＡｌの拡散をより効果的に抑制することができる。表面粗さＲＭＳが１．４ｎｍ以下の場合、接続用電極８に含まれるＡｌの拡散を最も効果的に抑制することができる。なお、バリア層７の表面７ａの表面粗さＲＭＳは、小さいほど好ましいが、製造上の理由から、下限値はたとえば１ｎｍである。
ここで、表面粗さＲＭＳは、ＪＩＳ Ｂ０６０１に規定する表面の二乗平均粗さ、すなわち、平均面から測定面までの距離（偏差）の二乗を平均した値の平方根を意味する。
また、バリア層７の厚みは、３０００Å以上であることが好ましい。この場合、リーク電流の増加を抑制できる。
オーミック電極３は、基板４とオーミック接触する材料よりなっており、たとえばＴｉ／Ａｌ／Ｔｉ／Ａｕの積層膜よりなっている。
ＳＢＤ１００においては、電極本体６とドリフト層５との間のショットキー障壁を超える大きさの電圧がショットキー電極２とオーミック電極３との間に印加されると、ショットキー電極２から半導体層１を通ってオーミック電極３へ、基板４の主面に垂直な方向（図中縦方向）に電流が流れる。
続いて、本実施の形態におけるＳＢＤ１００の製造方法について説明する。始めに、基板４上にドリフト層５を形成する。これにより、半導体層１を形成できる。次に、ドリフト層５の上面にショットキー電極２を形成し、基板４の下面にオーミック電極３を形成する。ショットキー電極２を形成する際には、ドリフト層５の上面に電極本体６を形成し、次に電極本体６上にバリア層７を形成し、その後バリア層７上に接続用電極８を形成する。バリア層７は、たとえばスパッタ法により形成される。
バリア層７を形成する工程では、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力（スパッタパワー）を印加した状態でスパッタ法によりバリア層７を形成する。あるいは、バリア層７を形成する工程では、雰囲気の圧力が０．１Ｐａ以下の圧力で、かつ１３５℃以上の温度で電極本体６を加熱した状態で、スパッタ法によりバリア層７を形成する。好ましくは、バリア層７を形成する工程では、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力を印加した状態で、かつ１３５℃以上の温度で電極本体６を加熱した状態で、スパッタ法によりバリア層７を形成する。
ここで、上記温度は、バリア層７を形成するためにスパッタ装置内に配置し、電極本体６の表面を熱電対で測定したときの温度を意味する。たとえばスパッタ装置内でヒータの温度を２５０℃以上に設定することにより、電極本体６を１３５℃以上に加熱することができる。この温度の測定では、スパッタ装置として、マグネット炉を有するＲＦスパッタ装置を用いることが好ましい。また、加熱温度の上限は、電極本体６のショットキー特性の劣化を抑制する観点から、たとえば４５０℃である。
また、バリア層７を形成する工程では、電極本体６を加熱する場合には、加熱時間は、たとえば１時間程度である。
以上説明したように、本実施の形態におけるＳＢＤ１００は、ＧａＮを含む半導体層１と、ショットキー電極２とを備えている。ショットキー電極２は、電極本体６と、半導体層１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成されたバリア層７とを含んでいる。バリア層７の表面粗さＲＭＳが３．０ｎｍ以下である。
本実施の形態におけるＳＢＤ１００の製造方法は、以下の工程を備えている。ＧａＮを含む半導体層１を形成する。ショットキー電極２を形成する。ショットキー電極２を形成する工程は以下の工程を含んでいる。電極本体６を形成する。半導体層１から見て電極本体６よりも離れた位置にＡｌを含む接続用電極８を形成する。電極本体６と接続用電極８との間にバリア層７を形成する。バリア層７を形成する工程では、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力（スパッタパワー）を印加した状態でスパッタ法によりバリア層７を形成する。あるいは、バリア層７を形成する工程では、雰囲気の圧力が０．１Ｐａ以下の圧力で、かつ１３５℃以上の温度でショットキー電極２を加熱した状態で、スパッタ法によりバリア層７を形成する。
本実施の形態におけるＳＢＤ１００およびその製造方法によれば、実装時（たとえばダイボンドの際）に生じる熱やＳＢＤ１００の駆動時に生じる熱などによって接続用電極８が加熱されたとしても、接続用電極８に含まれるＡｌの拡散がバリア層７によって阻止され、ショットキー接合界面へのＡｌの侵入を抑制することができる。特に、バリア層７の表面粗さＲＭＳが３．０ｎｍ以下であると、バリア層７上に形成される接続用電極８を構成するＡｌの粒界が大きくなることを抑制できる。これにより、接続用電極８を構成するＡｌがスパイク的にバリア層７を突き抜けることを抑制し、ショットキー電極２中にＡｌが拡散することを抑制できる。その結果、実装後の自己発熱などの熱によるＳＢＤ１００の特性の劣化を抑制することができる。
（実施の形態２）
図２は、本発明の実施の形態２における半導体装置の構成を模式的に示す断面図である。図２を参照して、本実施の形態における半導体装置としての縦型ｎチャネルＭＯＳＦＥＴ１０１は、半導体層１１と、電極としてのゲート電極１２と、ソース電極１３と、ドレイン電極１４とを備えている。半導体層１１の上面にはトレンチ１１ａが形成されており、トレンチ１１ａの内壁面およびトレンチ１１ａ付近の半導体層１１の上面には、ゲート絶縁膜１９を挟んでゲート電極１２が形成されている。また、半導体層１１の上面におけるトレンチ１１ａおよびゲート絶縁膜１９が形成されていない部分には、ソース電極１３が形成されている。半導体層１１の下面にはドレイン電極１４が形成されている。
半導体層１１は、基板１５と、ｎ型ドリフト層１６と、ｐ型ボディ層１７と、ｎ型層１８とを含んでいる。基板１５上にはｎ型ドリフト層１６が形成されており、ｎ型ドリフト層１６上にはｐ型ボディ層１７が形成されており、ｐ型ボディ層１７上にはｎ型層１８が形成されている。トレンチ１１ａはｎ型層１８およびｐ型ボディ層１７を貫通し、ｎ型ドリフト層１６にまで達している。基板１５、ｎ型ドリフト層１６、ｐ型ボディ層１７、およびｎ型層１８は、いずれもＧａＮを含んでおり、たとえばＧａＮよりなっている。ｎ型ドリフト層１６のｎ型不純物濃度は、基板１５およびｎ型層１８のｎ型不純物濃度よりも低くなっている。
ゲート電極１２は、電極本体６と、バリア層７と、接続用電極（パッド電極）８とを含んでいる。電極本体６はゲート絶縁膜１９上に形成されており、電極本体６上にはバリア層７が形成されており、バリア層７上には接続用電極８が形成されている。接続用電極８は、ＭＯＳＦＥＴ１０１のゲート電極１２と外部機器とを電気的に接続するための配線が直接接続される部分である。電極本体６、バリア層７、および接続用電極８の構成は、実施の形態１における電極本体、バリア層、および接続用電極の構成と同様であるので、その説明は繰り返さない。
ソース電極１３は、オーミック電極１３ａと、オーミック電極１３ｂとを有している。オーミック電極１３ａは、トレンチ１１ａの周囲を取り囲むように形成されており、たとえばＴｉ／Ａｌの積層膜よりなっている。オーミック電極１３ｂは、オーミック電極１３ａの周囲を取り囲むように形成されており、ｐ型ボディ層１７およびオーミック電極１３ａと電気的に接続されている。オーミック電極１３ｂはたとえばＮｉ／Ａｕの積層膜よりなっている。また、ドレイン電極１４は、基板１５の下面全面に形成されており、たとえばＴｉ／Ａｌよりなっている。
ＭＯＳＦＥＴ１０１においては、ゲート電極１２およびドレイン電極１４がソース電極１３よりも高い電位である場合には、ゲート絶縁膜１９を挟んでゲート電極１２と対向するｐ型ボディ層１７内にチャネルが形成され、このチャネルを通じて電流が流れる。その結果、ドレイン電極１４から半導体層１１を通ってソース電極１３へ、基板１５主面に垂直な方向（図中縦方向）に電流が流れる。
続いて、本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法について説明する。始めに、基板１５上にｎ型ドリフト層１６、ｐ型ボディ層１７、およびｎ型層１８をこの順序で形成することによって半導体層１を作製する。次に、ｎ型ドリフト層１６に達するトレンチ１１ａを半導体層１の上面に形成する。次に、トレンチ１１ａの内壁面にゲート絶縁膜１９を形成し、ゲート絶縁膜１９の上にゲート電極１２を形成する。次に、オーミック電極１３ａをｎ型層１８上に形成し、オーミック電極１３ａの外周のｎ型層１８をエッチングすることによりｐ型ボディ層１７を露出させる。そして、オーミック電極１３ａおよびｐ型ボディ層１７と電気的に接続するようにオーミック電極１３ｂを形成する。オーミック電極１３ａとオーミック電極１３ｂとによりソース電極１３が構成される。その後、ドレイン電極１４を基板１５の下面に形成する。
ゲート電極１２を形成する際には、ゲート絶縁膜１９上に電極本体６を形成し、次に電極本体６上にバリア層７を形成し、その後バリア層７上に接続用電極８を形成する。バリア層７を形成する工程は、実施の形態１と同様であるので、その説明は繰り返さない。
以上説明したように、本実施の形態におけるＭＯＳＦＥＴ１０１は、ＧａＮを含む半導体層１１と、ゲート電極１２とを備えている。ゲート電極１２は、電極本体６と、半導体層１１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成されたバリア層７とを含んでいる。バリア層７の表面粗さＲＭＳは３．０ｎｍ以下である。
本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法は、以下の工程を備えている。ＧａＮを含む半導体層１１を形成する。ゲート電極１２を形成する。ゲート電極１２を形成する工程は以下の工程を含んでいる。電極本体６を形成する。半導体層１１から見て電極本体６よりも離れた位置にＡｌを含む接続用電極８を形成する。電極本体６と接続用電極８との間にバリア層７を形成する。バリア層７を形成する工程では、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力を印加した状態でスパッタ法によりバリア層７を形成する、あるいは、雰囲気の圧力が０．１Ｐａ以下の圧力で、かつ１３５℃以上の温度で電極本体６を加熱した状態で、スパッタ法によりバリア層７を形成する。
本実施の形態におけるＭＯＳＦＥＴ１０１およびその製造方法によれば、実装時（たとえばダイボンドの際）に生じる熱やＭＯＳＦＥＴ１０１の駆動時に生じる熱などによって接続用電極８が加熱されたとしても、接続用電極８に含まれるＡｌの拡散がバリア層７によって阻止され、ＭＯＳ界面へのＡｌの侵入を抑制することができる。その結果、熱によるＭＯＳＦＥＴ１０１の特性の劣化を抑制することができる。
なお、本実施の形態においては、電極本体とバリア層と接続用電極とによって構成される電極を、ＭＯＳＦＥＴのゲート電極として適用した場合について説明した。しかし、本発明における上記電極は、ＭＯＳＦＥＴのソース電極として適用してもよい。
さらに、実施の形態１および２においては、本発明の半導体装置がＳＢＤおよび縦型ＭＯＳＦＥＴである場合について説明した。しかし、本発明の半導体装置はこれらのデバイスの他、たとえば容量素子、横型ＭＯＳＦＥＴ、または高電子移動度トランジスタ、バイポーラトランジスタなどであってもよい。本発明の半導体装置は特に、縦型デバイス、すなわち基板主面に対して実質的に垂直な電流経路を有するデバイスであることが好ましい。
本実施例では、始めに以下の条件で試料１〜６のＳＢＤを製造した。
試料１（本発明例）：図１に示す構造のＳＢＤを製造した。具体的には、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）で作製したＧａＮの自立基板を準備した。この基板は、ｎ型不純物濃度が３×１０18ｃｍ-3、厚みが４００μｍ、平均転位密度が１×１０6個／ｃｍ2であった。次に、この基板の（０００１）面上に、ＯＭＶＰＥ（Organometallic Vapor Phase Epitaxy）法を用いて、ｎ型不純物濃度が５×１０15ｃｍ-3、厚みが５μｍのＧａＮよりなるドリフト層をエピタキシャル成長させた。次に、有機溶媒で基板を洗浄した後、基板の下面にオーミック電極を形成した。オーミック電極としては、ＥＢ（Electron Beam）蒸着法を用いてＴｉ（厚み２０ｎｍ）／Ａｌ（厚み１００ｎｍ）／Ｔｉ（厚み２０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる積層膜を形成した。その後、６００℃の窒素雰囲気中で１分間、オーミック電極を熱処理した。
次に、ドリフト層の上面にショットキー電極を形成した。ショットキー電極としては、ＥＢ蒸着法を用いてＮｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体を形成した後で、ターゲットとしてＴｉとＷとの合金を用いてスパッタすることによってこの電極本体の上にＴｉＷよりなる厚み３０００Åのバリア層を形成し、続いてＡｌをスパッタすることによって厚み３μｍの接続用電極を形成した。バリア層の形成においては、スパッタ装置として、マグネトロンＲＦスパッタを用いた。また、雰囲気の圧力が０．１Ｐａで、かつ３００Ｗの電力を印加し、電極本体を加熱せずに、スパッタ法によりバリア層を形成した。このバリア層の表面粗さＲＭＳをＪＩＳ Ｂ０６０１に準拠して測定した結果、２．０ｎｍであった。
次に、１辺が１ｍｍの正方形形状にショットキー電極をパターニングした。具体的には、フォトリソグラフィーによりレジストを接続用電極の上にパターニングし、このレジストをマスクとして、４０℃の混合酸系エッチャント（燐酸＋硝酸＋酢酸＋純水）を用いてＡｌをエッチングし、続いて室温のアンモニア系エッチャント（アンモニア水＋過酸化水素水＋純水）でバリア層をエッチングした。エッチング後のバリア層におけるＴｉの組成をＩＣＰ（Inductively Coupled Plasma）分析で調べたところ、８重量％であった。なお、オーミック電極およびショットキー電極の蒸着直前には、室温のＨＣｌ水溶液(半導体用塩酸１：純水１０)を用いて３分間、蒸着面を処理した。
試料２（本発明例）：試料２は、バリア層の形成方法において試料１と異なっていた。具体的には、ショットキー電極として、Ｎｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体をＥＢ蒸着法を用いて形成した後で、電極本体上に、雰囲気の圧力が０．１Ｐａの圧力で、かつ３００Ｗの電力を印加し、１３５℃の温度で電極本体を加熱して、スパッタ法によりバリア層を形成し、続いて、Ａｌをスパッタすることによって厚み３μｍの接続用電極をＴｉＷ層上に形成した。バリア層の表面粗さＲＭＳは１．４ｎｍで、その厚みは３０００Åであった。上記以外の製造方法は上記試料１と同様であった。
試料３（本発明例）：試料３は、バリア層の形成方法において試料１と異なっていた。具体的には、ショットキー電極として、Ｎｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体をＥＢ蒸着法を用いて形成した後で、電極本体上に、雰囲気の圧力が０．１Ｐａの圧力で、かつ５０Ｗの電力を印加し、１３５℃の温度で電極本体を加熱して、スパッタ法によりバリア層を形成し、続いて、Ａｌをスパッタすることによって厚み３μｍの接続用電極をＴｉＷ層上に形成した。バリア層の表面粗さＲＭＳは、３．０ｎｍで、その厚みは３０００Åであった。上記以外の製造方法は上記試料１と同様であった。
試料４（比較例）：試料４は、バリア層の形成方法において試料１と異なっていた。具体的には、ショットキー電極として、Ｎｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体をＥＢ蒸着法を用いて形成した後で、電極本体上に、雰囲気の圧力が０．１Ｐａの圧力で、かつ５０Ｗの電力を印加し、電極本体を加熱せず、スパッタ法によりバリア層を形成し、続いて、Ａｌをスパッタすることによって厚み３μｍの接続用電極をＴｉＷ層上に形成した。バリア層の表面粗さＲＭＳは３．２ｎｍで、その厚みは３０００Åであった。上記以外の製造方法は上記試料１と同様であった。
試料５（比較例）：試料５は、バリア層を形成しなかった点において試料１と異なっていた、具体的には、ショットキー電極として、Ｎｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体をＥＢ蒸着法を用いて形成した後で、バリア層を形成せずに、Ａｌをスパッタすることによって厚み３μｍの接続用電極を電極本体上に形成した。また、ショットキー電極のパターニングの際には、４０℃の混合酸系エッチャント（燐酸＋硝酸＋酢酸＋純水）を用いてＡｌをエッチングした。上記以外の製造方法は上記試料１と同様であった。
試料６（比較例）：試料６は、バリア層の形成方法において試料１と異なっていた。具体的には、ショットキー電極として、Ｎｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体をＥＢ蒸着法を用いて形成した後で、厚み０．１５μｍのＴｉ層を形成し、続いて、Ａｌをスパッタすることによって厚み３μｍの接続用電極をＴｉ層上に形成した。ショットキー電極のパターニングの際には、４０℃の混合酸系エッチャント（燐酸＋硝酸＋酢酸＋純水）を用いてＡｌをエッチングし、続いて室温のアンモニア系エッチャント（アンモニア水＋過酸化水素水＋純水）でＴｉ層をエッチングした。上記以外の製造方法は上記試料１と同様であった。
次に、試料１〜６の熱的安定性を評価した。具体的には、ＳＢＤの実装時（ダイボンド時）の温度として想定される温度である３５０℃で試料１〜６の各々を熱処理（アニール）し、熱処理前と熱処理後との各々において、逆方向電圧に対する電流密度を測定した。その結果を図３〜７および表１に示す。なお、表１におけるリーク電流とは、逆方向電圧を３５０Ｖ印加した時の電流密度について、熱処理前の電流密度に対する熱処理後の電流密度の増加を示す。
Figure 0005144585
図３〜図６は、本発明の実施例１の試料１〜４における、逆方向電圧に対する電流密度変化を示す図である。図７は、本発明の実施例１の試料５および６における、逆方向電圧に対する電流密度変化を示す図である。図３〜図５および表１を参照して、表面粗さＲＭＳが３．０ｎｍ以下のバリア層を備えていた試料１〜３は、逆方向電圧に対する電流密度変化に大きな変化は見られず、加熱による特性の劣化は効果的に抑制されていた。特に、表面粗さＲＭＳが１．４ｎｍ以下の試料２は、加熱による特性の劣化が非常に効果的に抑制されていた。
一方、図６および表１を参照して、表面粗さＲＭＳが３．０ｎｍを超えたバリア層を備えていた試料４は、逆方向電圧に対する電流密度変化に大きな変化が見られ、加熱による特性の劣化が見られた。さらに、図７を参照して、本発明のバリア層を備えていなかった試料５および６においては、熱処理後における逆方向電圧に対する電流密度が極端に増加し、加熱による特性の劣化が大きく見られた。
以上より、本実施例によれば、バリア層を形成することによって、特性の劣化を抑制でき、さらに、バリア層の表面粗さＲＭＳを３．０ｎｍ以下にすることによって、特性の劣化を効果的に抑制できることがわかった。
本実施例では、表面粗さＲＭＳが３．０ｎｍ以下のバリア層を形成する条件について調べた。そのため、本実施例では、試料１〜４に加えて、以下の条件で試料７、８のＳＢＤを製造した。
試料７（比較例）：試料７は、バリア層の形成方法において試料１と異なっていた。具体的には、ショットキー電極として、Ｎｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体をＥＢ蒸着法を用いて形成した後で、電極本体上に、雰囲気の圧力が０．５Ｐａの圧力で、かつ３００Ｗの電力を印加し、電極本体を加熱せず、スパッタ法によりバリア層を形成し、続いて、Ａｌをスパッタすることによって厚み３μｍの接続用電極をＴｉＷ層上に形成した。バリア層の厚みは３０００Åであった。上記以外の製造方法は上記試料１と同様であった。
試料８（比較例）：試料８は、バリア層の形成方法において試料１と異なってた。具体的には、ショットキー電極として、Ｎｉ（厚み５０ｎｍ）／Ａｕ（厚み３００ｎｍ）よりなる電極本体をＥＢ蒸着法を用いて形成した後で、電極本体上に、雰囲気の圧力が１．５Ｐａの圧力で、かつ３００Ｗの電力を印加し、電極本体を加熱せず、スパッタ法によりバリア層を形成し、続いて、Ａｌをスパッタすることによって厚み３μｍの接続用電極をＴｉＷ層上に形成した。バリア層の厚みは３０００Åであった。上記以外の製造方法は上記試料１と同様であった。
また、試料７、８についても試料１〜４と同様に、バリア層の表面粗さＲＭＳをＪＩＳ Ｂ０６０１に準拠して測定した。その結果を下記の表２に示す。
Figure 0005144585
表２に示すように、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力を印加した状態でスパッタ法によりバリア層を形成した試料１、２は、表面粗さＲＭＳが２．０ｎｍ以下になった。また、雰囲気の圧力が０．１Ｐａ以下の圧力で、かつ１３５℃以上の温度で電極本体を加熱した状態で、スパッタ法によりバリア層を形成した試料２、３においては、表面粗さＲＭＳが３．０ｎｍ以下になった。さらに、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力を印加し、かつ１３５℃以上の温度で電極本体を加熱した状態で、スパッタ法によりバリア層を形成した試料２は、１．４ｎｍ以下の表面粗さＲＭＳを実現できた。
一方、いずれの条件も満たしていない試料４、７、８においては、３．２ｎｍ以上の表面粗さＲＭＳのバリア層となった。
以上より、本実施例によれば、雰囲気の圧力および印加する電力、または、雰囲気の圧力および加熱温度、を制御したスパッタ条件により、バリア層の表面粗さＲＭＳを３．０ｎｍ以下にすることを見い出した。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明はＧａＮ系材料よりなるパワー半導体デバイスとして適している。
１，１１ 半導体層、２ ショットキー電極、３ オーミック電極、４，１５ 基板、５ ドリフト層、６ 電極本体、７ バリア層、７ａ 表面、８ 接続用電極、１１ａ トレンチ、１２ ゲート電極、１３ ソース電極、１３ａ，１３ｂ オーミック電極、１４ ドレイン電極、１６ ｎ型ドリフト層、１７ ｐ型ボディ層、１８ ｎ型層、１９ ゲート絶縁膜、１００ ＳＢＤ、１０１ ＭＯＳＦＥＴ。

Claims (6)

  1. 窒化ガリウムを含む半導体層と、
    電極とを備え、
    前記電極は、電極本体と、前記半導体層から見て前記電極本体よりも離れた位置に形成され、かつアルミニウムを含む接続用電極と、前記電極本体と前記接続用電極との間に形成されたＷ、ＴｉＷ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層とを含み、
    前記バリア層の表面粗さＲＭＳが３．０ｎｍ以下であり、
    前記接続用電極の厚みが３μｍ以上であり、
    前記電極本体は、前記半導体層とショットキー接触するＮｉ層と、前記Ｎｉ層上に形成されたＡｕ層とを有する、半導体装置。
  2. 前記バリア層の厚みは３０００Å以上である、請求項１に記載の半導体装置。
  3. 前記半導体層において前記電極が形成された面と反対側の面に形成されたオーミック電極をさらに備え、
    前記電極および前記オーミック電極の、一方から他方へと電流が流れる、縦型構造を有する、請求項１または２に記載の半導体装置。
  4. 前記バリア層の表面粗さＲＭＳが１．４ｎｍ以下である、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 窒化ガリウムを含む半導体層を形成する工程と、
    電極を形成する工程とを備え、
    前記電極を形成する工程は、前記半導体層とショットキー接触するＮｉ層と、前記Ｎｉ層上に形成されたＡｕ層とを有する電極本体を形成する工程と、前記半導体層から見て前記電極本体よりも離れた位置にアルミニウムを含む接続用電極を形成する工程と、前記電極本体と前記接続用電極との間にＷ、ＴｉＷ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層を形成する工程とを含み、
    前記バリア層を形成する工程では、雰囲気の圧力が０．１Ｐａ以下で、かつ３００Ｗ以上の電力を印加した状態でスパッタ法により前記バリア層を形成し、
    前記接続用電極を形成する工程では、３μｍ以上の厚みの前記接続用電極を形成する、半導体装置の製造方法。
  6. 窒化ガリウムを含む半導体層を形成する工程と、
    電極を形成する工程とを備え、
    前記電極を形成する工程は、前記半導体層とショットキー接触するＮｉ層と、前記Ｎｉ層上に形成されたＡｕ層とを有する電極本体を形成する工程と、前記半導体層から見て前記電極本体よりも離れた位置にアルミニウムを含む接続用電極を形成する工程と、前記電極本体と前記接続用電極との間にＷ、ＴｉＷ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層を形成する工程とを含み、
    前記バリア層を形成する工程では、雰囲気の圧力が０．１Ｐａ以下の圧力で、かつ１３５℃以上の温度で前記電極本体を加熱した状態で、スパッタ法により前記バリア層を形成し、
    前記接続用電極を形成する工程では、３μｍ以上の厚みの前記接続用電極を形成する、半導体装置の製造方法。
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