JP5085058B2 - プログラムの検証読み取り中に列スキャンを通じてプログラム時間を短縮させうるフラッシュメモリ装置のプログラム方法 - Google Patents

Description

本発明は、不揮発性の保存装置に係り、具体的には、プログラム時間を短縮させうる向上したプログラムアルゴリズムを有するフラッシュメモリ装置に関する。

電気的に消去及びプログラムの可能なフラッシュメモリは、電源が供給されない状態でもデータを保存できる特徴を有する。特に、複数のフラッシュメモリセルが直列に連結されるストリング構造であるため、ＮＡＮＤ型フラッシュメモリは、集積化に容易であるだけでなく、低コストで供給され得る。このような理由によって、ＮＡＮＤ型フラッシュメモリは、各種の携帯用製品のデータメモリとして使用されている。

フラッシュＥＥＰＲＯＭセルトランジスタは、Ｆ−Ｎトンネリングメカニズムによってプログラムまたは消去される。セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧（０Ｖ）を印加し、半導体基板（または、バルク）に電源電圧より高い高電圧（例えば、２０Ｖ）を印加することによって行われる。このようなバイアス条件によれば、浮遊ゲートとバルクとの間の大きい電位差により、これらの間に強い電界が形成され、その結果、浮遊ゲートに存在する電子は、Ｆ−Ｎトンネリング効果によってバルクに放出される。このとき、消去されたセルトランジスタの閾電圧は、例えば、−３Ｖを有するように負の方向に移動する。この状態は、データ“１”と定義され、そのような状態のＥＥＰＲＯＭセルは、“オンセル”と呼ばれる。

セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧（例えば、１８Ｖ）を印加し、ドレイン及びバルクに接地電圧を印加することによって行われる。このようなバイアス条件下で、電子がＦ−Ｎトンネリング効果によってセルトランジスタの浮遊ゲートに注入される。このとき、プログラムされたセルトランジスタの閾電圧は、例えば、＋１Ｖを有するように正の方向に移動する。この状態は、データ“０”と定義され、そのような状態のＥＥＰＲＯＭセルは、“オフセル”と呼ばれる。

図１は、一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１０、行選択回路１２（または、行デコーダ回路）、ページバッファ回路１４（または、データ感知及びラッチ回路）、そして列デコーダ回路１６を備える。

メモリセルアレイ１０は、複数のメモリブロックＢＬＫ０〜ＢＬＫｎ（ｎは、正の整数）から構成され、各メモリブロックは、複数のストリングを備える。各ストリングは、図１に示すように、対応するビットライン（例えば、ＢＬ０）に連結されるストリング選択トランジスタ（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｎｇ Ｔｒａｎｓｉｓｔｏｒ；ＳＳＴ）、共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ；ＣＳＬ）に連結されるグラウンド選択トランジスタ（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｎｇ Ｔｒａｎｓｉｓｔｏｒ；ＧＳＴ）、ＳＳＴとＧＳＴの間に連結されるメモリセルＭＣ１５〜ＭＣ０で構成される。ＳＳＴ、メモリセルＭＣ１５〜ＭＣ０及びＧＳＴは、ストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｎｇ Ｌｉｎｅ：ＳＳＬ）、ワードラインＷＬ１５〜ＷＬ０及びグラウンド選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｎｇ Ｌｉｎｅ：ＧＳＬ）にそれぞれ連結されている。前記ラインＳＳＬ、ＷＬ１５〜ＷＬ０、ＧＳＬ及び対応するブロック選択トランジスタＢＳ１７〜ＢＳ０は、ブロック選択信号ＢＳによって共通に制御される。

また、図１に示すように、行選択回路１２は、ブロック選択トランジスタＢＳ０〜ＢＳ１７を通じて、ワードラインＷＬ０〜ＷＬ１５のうち何れか一つのワードライン（または、ページ）を選択する。ページバッファ回路１４は、選択されるページのメモリセルに保存されるデータを臨時的に保存するか、または選択されるページのメモリセルに保存されたデータを感知する役割を果たす。ページバッファ回路１４は、選択されるページに関連した列、すなわち、ビットラインにそれぞれ対応する複数のページバッファ（または、データ感知及びラッチブロック）で構成されている。選択されるページのメモリセルから感知されるデータビットは、列デコーダ回路１６を通じて所定単位（例えば、バイト単位：Ｘ８）で外部に出力される。

図２は、一般的な列デコーダ回路の一部を示す図面である。

図２に示す列デコーダ回路１６は、一つのデータラインに対応するものであって、図２に示すものと同じ回路構成が、残りのデータラインにそれぞれ対応するように提供される。図２で、記号“ＮＤ＿ＬＡＴ”は、ページバッファ回路１４のラッチノードを表す。第１選択信号ＹＡ０〜ＹＡ１５が順次に活性化されると共に、第２選択信号ＹＢ０〜ＹＢ１５が順次に活性化される。例えば、各選択信号ＹＢ０〜ＹＢ１５が活性化される間に、選択信号ＹＡ０〜ＹＡ１５が順次に活性化される。このような構成及び制御方式から分かるように、例えば、２５６個のラッチされたデータビットＮＤ＿ＬＡＴ０〜ＮＤ＿ＬＡＴ２５４のうち何れか一つのデータビットＤＬ０が選択される。

一方、ページサイズは、データ入力／出力速度の向上を所望するユーザの要求によって大きくなる傾向にある。逆に、ページサイズが大きくなるにつれて、次のような問題点が発生する。公知のように、プログラム／消去動作は、メモリセルが正常にプログラム／消去されたか否かを判別するための検証動作を含む。このような検証動作の間に、選択されるページのメモリセル、すなわち、ビットラインが順次にスキャニングされる。これは、また、“検証スキャニングまたは列スキャニングまたはＹスキャニング動作”と呼ばれる。

消去動作の場合、消去動作が比較的長時間（例えば、２ｍｓ）かけて行われるため、一般的に列スキャニング動作にかかる時間によって消去動作が制限されない。しかし、ページプログラムの場合、プログラム動作が比較的短時間（例えば、〜２４０μｓ）かけて行われるため、列スキャニング動作にかかる時間（以下、“列スキャニング時間”という）を無視できない。また、ページプログラムの場合、メモリセルが過度にプログラムされることを防止するためのアルゴリズムが含まれるため、列スキャニング時間はさらに無視できない。

図３は、従来のプログラムアルゴリズムを示すグラフである。

まず、プログラム動作を行うためには、ホストからデータをＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に送る（３０１）。その後、シーケンシャルデータ入力を知らせる命令がプログラムされるメモリセルのアレイを有するフラッシュメモリに印加されれば、ＳＲＡＭは、フラッシュメモリのページバッファにデータを伝送する。その後、アドレス及びシーケンシャルデータがメモリ装置のアドレスバッファ及びページバッファ回路に順次に入力される（３０２）。データが入力された後、プログラミングプロセスの開始を表す命令がメモリ装置に印加されれば、ゲートに供給される高電圧を生成する高電圧発生回路が動作して高電圧が生成される（３０３）。そして、前述したように、ページバッファ回路にロードされたデータによってビットラインが電源電圧（または、プログラム禁止電圧）または接地電圧（または、プログラム電圧）に設定される（３０４）。これをビットラインセットアップ動作という。ビットラインが電源電圧または接地電圧に設定された後、高電圧発生回路によって生成された高電圧が選択されたワードラインに供給されて、プログラム動作を行う（３０５）。その後、このようなバイアス条件下で所定時間が経た後、前記選択されたセルトランジスタからデータを読み取るための検証動作が行われる。これを検証動作という。このような検証動作は、まず、プログラムを復元するステップ（３０６）、検証読み取りステップ（３０７）、及びＹ−スキャンステップ（３０８）に区分される。プログラム復元ステップ（３０６）は、データを読み取るためにビットラインの電圧を一定の値にする過程であって、ビットラインをディスチャージ及びプリチャージするステップで構成される。検証読み取りステップ（３０７）は、ビットラインのデータを読み取ってラッチする過程であって、ビットラインのデータを読み取るためにディベロップするステップ、ビットラインセンシングステップ、データラッチステップ、そしてビットライン復元ステップで構成される。Ｙスキャンステップ（３０８）は、選択されるページのメモリセル、すなわち、ビットラインで読み取られたデータを順次にスキャンして出力する過程である。

もし、前記選択されたセルトランジスタのうち少なくとも一つが十分にプログラムされなければ、前述されたプログラミングプロセス（ビットラインセットアップ、プログラム、及び検証読み取り動作で構成されるプロセス）が、定められたプログラムルートほど反復的に行われる（３０９及び３１０）。このとき、次のループに使用される高電圧は、以前のループに使用された高電圧より高く（例えば、０.４Ｖずつ高く）設定される。

従来のプログラムアルゴリズムでは、検証読み取りが完了した後に、Ｙスキャンを実施した。しかし、このような場合、前述したように、プログラム動作は比較的短時間かけて行われて、Ｙスキャニングにかかる時間を無視できない。また、プログラムが繰り返し行われ、これによって、検証読み取り過程も繰り返し行われるため、Ｙスキャニングによる時間は無視できない。

本発明が解決しようとする技術的課題は、不揮発性メモリ装置のプログラム時間を短縮させうるプログラムアルゴリズムを提供することである。

前述したような本発明の目的を解決するために、本発明の特徴によれば、 不揮発性半導体メモリ装置のプログラム方法において、ホストからメモリセルにプログラムするデータを入力するステップと、前記メモリセルにデータをプログラムするステップと、前記メモリセルのデータが正常にプログラムされたかを検証するための、前記メモリセルの検証読み取りステップと、前記メモリセル内のデータを検証するために、メモリセルの検証読み取り動作と同時に、前記ビットラインから読み取られたデータを順次にスキャンして出力するためのＹ−スキャンステップと、を含む。

前記プログラム方法は、 前記メモリセルのデータが正常にプログラムされたときには、前記データプログラム過程を完了し、前記メモリセルのデータが異常にプログラムされたときには、前記プログラム過程を繰り返すステップをさらに含む。

望ましくは、 前記メモリセルの検証読み取りステップは、メモリセルに連結されたビットラインの電圧レベルを接地電圧レベルにディスチャージするビットライン復元ステップを含み、前記Ｙ−スキャンステップは、前記復元ステップと同時に行われる。このとき、 前記ビットライン復元ステップ時に前記ビットラインは、読み取られたデータをラッチするデータラッチ部と遮断されて、前記ビットラインの電圧レベルが前記読み取られたデータに影響を及ぼさない。

本発明の他の特徴によれば、 不揮発性半導体メモリのプログラムが正常に処理されたかを検証するために、プログラムされたメモリセルを読み取る検証読み取り方法において、メモリセルのオン／オフ状態によって、前記メモリセルに連結されたビットラインの電圧レベルを異ならせて変更させるビットラインディベロップステップと、前記ビットラインのデータをセンシングしてラッチするステップと、前記ビットラインの電圧レベルを接地電圧レベルにディスチャージするビットライン復元ステップと、前記ビットラインから読み取られたデータを順次にスキャンして出力するためのＹ−スキャンステップと、を含み、前記Ｙ−スキャンステップは、前記ビットライン復元ステップと同時に行われる。

前記検証読み取り方法は、プログラムステップ後、前記ビットラインディベロップステップ前に、前記ビットラインを接地電圧に連結して前記ビットラインをディスチャージするステップと、前記ビットラインを所定のプリチャージ電圧にプリチャージするステップと、をさらに含む。

望ましくは、 前記ビットライン復元ステップ時に前記ビットラインは、読み取られたデータをラッチするデータラッチ部と遮断されて、前記ビットラインの電圧レベルが前記読み取られたデータに影響を及ぼさない。

本発明に係るプログラムアルゴリズムを利用すれば、Ｙ−スキャンにかかる余計な時間を節約して、プログラムにかかる時間を短縮させうる。

以下、添付された図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図４は、本発明に係るフラッシュメモリ装置ページバッファの一例を示す回路図である。

図４に示すように、本発明に係るＮＡＮＤフラッシュメモリ装置は、メモリセルアレイ１０、行デコーダ２０及びページバッファ回路４０を備える。メモリセルアレイ１０は、列方向に延びる複数のストリング１２ｅ、１２ｏで構成される。前記各ストリング１２ｅ、１２ｏは、ゲートがＳＳＬと連結されたＳＳＴと、ゲートがＧＳＬと連結されたＧＳＴとを備える。メモリセルＭＣ０〜ＭＣ１５は、ＳＳＴと接地選択トランジスタ（ＧＳＴＭ）との間に直列に連結される。メモリセルの制御ゲートは、ワードラインＷＬｊと連結される。ＳＳＴのドレインは、対応するビットラインＢＬと連結され、ＧＳＴのソースは、ＣＳＬと連結される。

図４のページバッファ回路４０は、２つのビットラインＢＬｅ、ＢＬｏに対応するものと、ページバッファ回路には、図４に示すような構成が各ビットラインにそれぞれ対応するように提供される。一つのページバッファは、メモリセルアレイ１０の隣接した二つのストリング１２ｅ、１２ｏに対応する。

また、図４に示すように、第１ノードＮ１及び第２ノードＮ２は、それぞれビットラインＢＬｅ、ＢＬｏに連結され、ＮＭＯＳトランジスタＭ１は、第１ノードＮ１と接地電圧との間に連結され、ゲートが信号ＶＢＬｅに連結される。ＮＭＯＳトランジスタＭ２は、第２ノードＮ２と接地電圧との間に連結され、ゲートが信号ＶＢＬｏに連結される。ＮＭＯＳトランジスタＭ１、Ｍ２は、活性時に反転されるビットラインＢＬｅ、ＢＬｏの電圧レベルを調整し、高電圧がビットラインＢＬｅ、ＢＬｏに印加されるとき、ページバッファ回路４０に高電圧によって影響を受けないようにする。

ＮＭＯＳトランジスタＭ３は、第１ノードＮ１と第３ノードＮ３との間に連結され、ゲートには信号ＢＬＳＨＦｅが印加される。ＮＭＯＳトランジスタＭ４は、第１ノードＮ１と第３ノードＮ３との間に連結され、ゲートには信号ＢＬＳＨＦｏが印加される。ＰＭＯＳトランジスタＭ５は、電源電圧と第３ノードＮ３との間に連結され、ゲートには信号ＰＬＯＡＤが印加される。ＮＭＯＳトランジスタＭ６は、第３ノードＮ３と第４ノードＮ４との間に連結され、ゲートには信号ＢＬＳＬＴが印加される。第４ノードＮ４と第５ノードＮ５との間には、２つのインバータが連結され、ラッチを構成する。ＮＭＯＳトランジスタＮ７は、第５ノードＮ５と第６ノードＮ６との間に連結され、ゲートは第３ノードＮ３に連結される。ＮＭＯＳトランジスタＭ８は、第６ノードＮ６と接地電圧との間に連結され、ゲートには信号ＬＣＨが印加される。

ＮＭＯＳトランジスタＭ９は、第４ノードＮ４と接地電圧との間に連結され、ゲートには信号ＰＢＲＳＴが印加される。ＮＭＯＳトランジスタＭ１０、Ｍ１１は、第４ノードＮ４と第７ノードＮ７との間に直列に連結され、ゲートにはそれぞれ信号ＹＡ及び信号ＹＢが印加される。第７ノードＮ７は、出力ラインＤＯＵＴに連結される。

図５は、本発明に係る検証読み取り順序を示すフローチャートである。

図５に示す検証読み取りステップ（５００）は、メモリセルのプログラム後のメモリセル内のデータをセンシングして、プログラムが正しく行われたかを検証するプロセスである。前述したように、もし、図５の検証読み取りプロセスを通じて前記選択されたセルトランジスタのうち少なくとも一つが十分にプログラムされなかったと検証されれば、プログラミングプロセスが、定められたプログラムルートほど反復的に行われる。

図５に示すように、検証読み取りステップは、まず、プログラムプロセスが完了すれば、検証読み取りの開始を知らせる命令を通じて検証読み取りを開始する（ステップ５０１）。まず、ビットラインのディスチャージ（ステップ５０２）及びプリチャージ（ステップ５０３）を行う。その後、ビットラインディベロップを行って、メモリセルの状態によってビットラインの電圧レベルを異ならせる（ステップ５０４）。その後、ビットラインのデータをセンシングし（ステップ５０５）、センシングされたデータをラッチする（ステップ５０６）。

その後、読み取られたデータによって電圧レベルが他のビットラインを復元する（ステップ５０７）。これと同時に、Ｙ−スキャンを通じてビットラインで読み取られたデータを順次にスキャンして出力する（ステップ５０８）。このような過程を通じて出力されたデータを検証して、プログラムが正常に行われたかを検証する（ステップ５０９）。

すなわち、本発明に係る検証読み取りプロセスは、ビットラインの復元過程及びＹ−スキャン過程を同時に行って、ビットラインの復元後、すなわち、検証読み取り後、Ｙ−スキャンを行っていた従来のプロセスと比較して、Ｙ−スキャンにかかった時間を節約した。したがって、プログラム過程が複数回行われ、検証読み取り過程も複数回行われる場合に、プログラムにかかる時間を大きく短縮できる。

以下、図４及び図５に示すように、本発明に係る検証読み取り過程を具体的に説明する。

まず、プログラムされていない多くのセルを通じて流れる電流によりＣＳＬレベルが０.７Ｖ程度上昇し、不十分にプログラムされたメモリセルの閾電圧Ｖｔｈが０.３Ｖであると仮定する。このとき、ＳＳＬ及びＧＳＬには読み取り電圧ＶＲＥＡＤが印加され、選択されたワードラインには０.８Ｖ、そして選択されていない残りのワードラインには４.５Ｖが印加される。

ビットラインディスチャージステップ（ステップ５０２）では、信号ＢＬＳＨＦｅ、ＶＢＬｅは電源電圧ＶＤＤレベルとなる。それにより、ビットラインの電圧レベルは、接地電圧ＶＳＳレベルとなって、ビットラインがディスチャージされる。その後、ビットラインプリチャージステップ（ステップ５０３）では、信号ＶＢＬｅ、ＢＬＳＬＴは、電源電圧ＶＤＤから接地電圧ＶＳＳに遷移し、信号ＶＢＬｏは、電源電圧ＶＤＤレベルを維持し、信号ＢＬＳＨＦｅは、電源電圧ＶＤＤで電源電圧ＶＤＤより低い１.５Ｖ、そして１.１Ｖに変化される。そして、選択されたビットラインＢＬｅをプリチャージするために、信号ＰＬＯＡＤがローレベルに活性化される。それにより、ＰＭＯＳトランジスタＭ５を通じて電源電圧がビットラインに印加され、ビットラインは、プリチャージ電圧にセッティングされる。

そして、ビットラインディベロップステップ（ステップ５０４）では、信号ＰＬＯＡＤ、ＢＬＳＨＦｅ、ＶＢＬｅを接地電圧レベルに遷移させる。このとき、選択されたメモリセルが“オン”セルであれば、ビットラインの電流がＣＳＬに抜け出て、ビットラインの電圧レベルは低下する。しかし、選択されたメモリセルが“オフ”セルであれば、ビットラインの電流は流れず、ビットラインの電圧レベルは、プリチャージ電圧レベルをそのまま維持する。

その後、ビットラインセンシングステップ（ステップ５０５）では、信号ＰＬＯＡＤは、電源電圧ＶＤＤレベルに遷移し、信号ＢＬＳＨＦｅは、センシング電圧レベルに遷移し、信号ＶＢＬｅは、接地電圧レベルを維持する。それにより、ビットラインの電圧レベルは、トランジスタＭ３を通じてノードＮ３に伝達される。

そして、データラッチステップ（ステップ５０６）では、信号ＰＬＯＡＤは、電源電圧ＶＤＤレベル、信号ＢＬＳＨＦｅは、センシング電圧レベル、信号ＶＢＬｅは、接地電圧レベルを維持し、信号ＬＣＨが電源電圧ＶＤＤレベルに遷移すれば、ノードＮ３に維持される電圧レベルがラッチされて、データが決定される。例えば、読み取られるメモリセルのプログラムが正常に行われれば、選択されたメモリセルは“オフ”セルとなって、前記ディベロップステップ（ステップ５０４）でビットラインの電圧レベルがプリチャージレベルを維持し、これにより、ラッチステップ（ステップ５０６）でトランジスタＭ７、Ｍ８がターンオンされて、ノードＮ４は、論理‘１’状態となる。もし、読み取られるメモリセルのプログラムが正常に行われていなければ、選択されたメモリセルは“オン”セルとなって、前記ディベロップステップ（ステップ５０４）でビットラインの電圧レベルはローレベルとなり、これにより、ラッチステップ（ステップ５０６）でトランジスタＭ７はターンオフされて、ノードＮ４はリセットされた状態、すなわち、論理‘０’に維持される。

その後、ビットライン復元ステップ（ステップ５０７）では、信号ＢＬＳＨＦｅ、ＶＢＬｅは、電源電圧ＶＤＤとなって、ビットラインは、接地電圧ＶＤＤレベルに復元される。一方、このステップで、復元されるビットラインの電圧レベルは、ノードＮ４に影響を及ぼさないため、ビットライン復元ステップ及びＹ−スキャンステップ（ステップ５０８）を同時に行える。

Ｙ−スキャンステップ（ステップ５０８）では、列選択信号ＹＡ、ＹＢが電源電圧ＶＤＤレベルとなって、ノードＮ４のデータが出力ラインＤＯＵＴに伝達される。すなわち、列選択信号によりそれぞれのビットラインのデータが順次に出力される。

そして、最後にデータ検証ステップ（ステップ５０９）では、出力されたデータが論理‘１’であるかを判断する。任意のページバッファから出力されたデータが論理‘１’であれば、プログラム動作は終了され、論理‘１’でなければ、再度プログラム過程にリターンされる。

図６は、本発明に係るプログラムアルゴリズムを示すグラフである。

図６のプログラムアルゴリズムは、図３に示す従来のプログラムアルゴリズムと類似している。ただし、図６に示す本発明に係るプログラムアルゴリズムでは、検証読み取りステップ（６０７）及びＹ−スキャンステップ（６０８）が同時に行われる。具体的には、検証読み取りステップの間にビットラインの復元が開始される時点でＹ−スキャンが同時に処理される。

このような、本発明に係るプログラムアルゴリズムを利用すれば、Ｙ−スキャンにかかる時間は、検証読み取り中に行われるので、全体プログラムにかかる時間の間に、Ｙ−スキャンにかかる時間は除外され得る。特に、プログラムが反復されて行われる場合には、各プログラム動作ごとに行われるＹ−スキャン時間を短縮できる。したがって、全体のプログラム時間を短縮させうる。

本発明は、図面に示す一実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。本発明は、半導体メモリ装置に関連した技術分野に好適に適用され得る。

一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。 一般的な列デコーダ回路の一部を示す図面である。 従来のプログラムアルゴリズムを示すグラフである。 本発明に係るフラッシュメモリ装置ページバッファの一例を示す回路図である。 本発明に係る検証読み取りの順序を示すフローチャートである。 本発明に係るプログラムアルゴリズムを示すグラフである。

符号の説明

１０ メモリセルアレイ
２０ 行デコーダ
４０ ページバッファ回路
１２ｅ、１２ｏ ストリング
ＢＬｅ、ＢＬｏ ビットライン
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｎ３ 第３ノード
Ｎ４ 第４ノード
Ｎ５ 第５ノード
Ｎ６ 第６ノード
Ｎ７ 第７ノード
ＶＢＬｅ、ＢＬＳＨＦｏ、ＰＬＯＡＤ、ＢＬＳＬＴ、ＬＣＨ、ＰＢＲＳＴ、 ＹＡ、ＹＢ 信号
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ６、Ｍ７、Ｍ８，Ｍ９、Ｍ１０、Ｍ１１ ＮＭＯＳトランジスタ
Ｍ５ ＰＭＯＳトランジスタ
ＤＯＵＴ 出力ライン

Claims (8)

1. 不揮発性半導体メモリ装置のプログラム方法において、
   ホストからメモリセルにプログラムするデータを入力するステップと、
   前記メモリセルにデータをプログラムするステップと、
   前記メモリセルのデータが正常にプログラムされたかを検証するための、前記メモリセルの検証読み取りステップと、
   前記メモリセル内のデータを検証するために、メモリセルに連結されたビットラインの電圧レベルを接地電圧レベルにディスチャージするビットライン復元と同時に、前記ビットラインから読み取られたデータを順次にスキャンして出力するためのＹ−スキャンステップと、を含む
   ことを特徴とするプログラム方法。
2. 前記プログラム方法は、
   前記メモリセルのデータが正常にプログラムされたときには、前記データプログラム過程を完了し、前記メモリセルのデータが異常にプログラムされたときには、前記プログラム過程を繰り返すステップをさらに含む
   ことを特徴とする請求項１に記載のプログラム方法。
3. 前記プログラム過程の反復は、選択されたメモリセルのプログラムが全て正常に処理されるまで所定のループほど反復的に行われる
   ことを特徴とする請求項２に記載のプログラム方法。
4. 前記プログラム過程の反復ステップでは、以前プログラムステップで利用された高電圧より高く設定された高電圧を利用してプログラムする
   ことを特徴とする請求項３に記載のプログラム方法。
5. 前記メモリセルの検証読み取りステップは、メモリセルに連結されたビットラインの電圧レベルを接地電圧レベルにディスチャージするビットライン復元ステップを含み、
   前記Ｙ−スキャンステップは、前記復元ステップと同時に行われる
   ことを特徴とする請求項１に記載のプログラム方法。
6. 前記ビットライン復元ステップ時に前記ビットラインは、読み取られたデータをラッチするデータラッチ部と遮断されて、前記ビットラインの電圧レベルが前記読み取られたデータに影響を及ぼさない
   ことを特徴とする請求項５に記載のプログラム方法。
7. 前記プログラムステップは、
   前記メモリセルのゲートに印加される高電圧を生成するステップと、
   ページバッファ回路にローディングされたデータによって、前記ビットラインを電源電圧または接地電圧に設定することによって、前記ビットラインをセットアップするステップと、
   前記高電圧を選択されたワードラインに供給するステップと、を含む
   ことを特徴とする請求項１に記載のプログラム方法。
8. 前記半導体メモリ装置は、ＮＡＮＤ型フラッシュメモリである
   ことを特徴とする請求項１に記載のプログラム方法。

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