JP4869471B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4869471B2 JP4869471B2 JP2000216690A JP2000216690A JP4869471B2 JP 4869471 B2 JP4869471 B2 JP 4869471B2 JP 2000216690 A JP2000216690 A JP 2000216690A JP 2000216690 A JP2000216690 A JP 2000216690A JP 4869471 B2 JP4869471 B2 JP 4869471B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- film
- adhesive layer
- fixed substrate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 95
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000000758 substrate Substances 0.000 claims description 248
- 239000010410 layer Substances 0.000 claims description 97
- 230000015572 biosynthetic process Effects 0.000 claims description 86
- 239000012790 adhesive layer Substances 0.000 claims description 67
- 239000011347 resin Substances 0.000 claims description 24
- 229920005989 resin Polymers 0.000 claims description 24
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052799 carbon Inorganic materials 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 10
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 8
- 239000004821 Contact adhesive Substances 0.000 claims 2
- 230000008016 vaporization Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 197
- 238000005401 electroluminescence Methods 0.000 description 71
- 239000012535 impurity Substances 0.000 description 55
- 239000000463 material Substances 0.000 description 30
- 239000000872 buffer Substances 0.000 description 24
- 238000005530 etching Methods 0.000 description 24
- 238000004544 sputter deposition Methods 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- 238000010586 diagram Methods 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 13
- 239000011521 glass Substances 0.000 description 13
- 239000001301 oxygen Substances 0.000 description 13
- 229910052760 oxygen Inorganic materials 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 238000000926 separation method Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 238000005984 hydrogenation reaction Methods 0.000 description 8
- 230000001678 irradiating effect Effects 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 239000010935 stainless steel Substances 0.000 description 8
- 229910001220 stainless steel Inorganic materials 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000005499 laser crystallization Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 239000004033 plastic Substances 0.000 description 6
- 229920003023 plastic Polymers 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000000737 periodic effect Effects 0.000 description 5
- 239000002985 plastic film Substances 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920002457 flexible plastic Polymers 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- -1 polyethylene Polymers 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229920006255 plastic film Polymers 0.000 description 2
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000011112 polyethylene naphthalate Substances 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 150000001408 amides Chemical class 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000191 radiation effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Landscapes
- Shift Register Type Memory (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本願発明は、電極間に発光性材料を挟んだ素子（以下、発光素子という）を有する装置（以下、発光装置という）の作製方法に関する。特に、ＥＬ（Electro Luminescence）が得られる発光性材料（以下、ＥＬ材料という）を用いた発光装置、即ちＥＬ表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、発光性材料のＥＬ現象を利用した発光素子（以下、ＥＬ素子という）を用いた発光装置（以下、ＥＬ表示装置という）の開発が進んでいる。ＥＬ表示装置は、陽極と陰極との間にＥＬ材料を挟んだ構造のＥＬ素子を有した構造からなる。この陽極と陰極との間に電圧を加えてＥＬ材料中に電流を流すことによりキャリアを再結合させて発光させる。即ち、ＥＬ表示装置は発光素子自体に発光能力があるため、液晶表示装置に用いるようなバックライトが不要である。さらに視野角が広く、軽量であり、且つ、低消費電力という利点をもつ。
【０００４】
このようなＥＬ表示装置を利用したアプリケーションは様々なものが期待されているが、特にＥＬ表示装置の厚みが薄いこと、従って軽量化が可能であることにより携帯機器への利用が注目されている。そのため、フレキシブルなプラスチックフィルムの上に発光素子を形成することが試みられている。
【０００５】
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のＴＦＴを形成できないのが現状である。そのため、プラスチックフィルムを用いた高性能な発光装置は実現されていない。
【０００６】
また、特開平８−２８８５２２号公報では、ガラス基板上に薄膜トランジスタを形成し、封止層を介して樹脂基板を接着した後、ガラス基板を剥離する技術が記載されている。この技術を用いた場合、ＴＦＴの活性層が下地絶縁膜で保護されるのみとなっており、ＴＦＴが劣化しやすいという問題が生じていた。
【０００７】
また、特開平１１−２４３２０９号公報では、分離層を設け、レーザー光によって分離層において剥離を生じせしめた後、接着層を介して一次転写体に接合し、さらに接着層を介して二次転写体を接合した後、一次転写体を除去する技術が記載されている。この技術を用いた場合においても、ＴＦＴの活性層が下地絶縁膜のみで保護される状態が作製工程中に存在するため、傷つきやすくなっており、ＴＦＴが劣化しやすいという問題が生じていた。
【０００８】
【発明が解決しようとする課題】
本願発明はプラスチック支持体（可撓性のプラスチックフィルムもしくはプラスチック基板を含む。）を用いて高性能な電気光学装置を作製するための技術を提供することを課題とする。
【０００９】
【課題を解決するための手段】
本願発明は、プラスチックに比べて耐熱性のある第１固定基板の上にプラスチック支持体からなる素子形成基板を第１接着層で接着した後、該素子形成基板上に必要な素子を形成した後に第１固定基板を分離することを特徴とする。
【００１０】
また、第１固定基板の上に素子形成基板を第１接着層で貼り合わせた後、該素子形成基板上に必要な素子を形成し、該素子上に第２固定基板を第２接着層で貼り合わせた後に第１固定基板を分離してもよい。第２固定基板及び第２接着層を設けることによって、必要な素子を保護するとともに外部からの水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。
【００１１】
なお、前記必要な素子とは、アクティブマトリクス型の電気光学装置ならば画素のスイッチング素子として用いる半導体素子（典型的にはＴＦＴ）もしくはＭＩＭ素子並びに発光素子を指す。また、パッシブ型の電気光学装置ならば発光素子を指す。
【００１２】
また、第１固定基板と素子形成基板との貼り合わせ方法は、特に限定されないが、図１に示したように、第１固定基板に第１接着層を形成した後で素子形成基板を貼り合わせる方法、あるいは素子形成基板に第１接着層を形成した後で第１固定基板を貼り合わせる方法を用いればよい。
【００１３】
また、プラスチック支持体からなる素子形成基板及び第２固定基板としては厚さ１０μｍ以上の樹脂基板、例えばＰＥＳ（ポリエチレンサルファイル）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）を用いることができる。なお、第１の固定基板上に接着層を形成した後、その上に有機樹脂層（ポリイミド層、ポリアミド層、ポリイミドアミド層ＢＣＢ（ベンゾシクロブテン）層等）を成膜したものを素子形成基板と呼んでもよい。
【００１４】
また、素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる。その場合は金属基板上に下地絶縁膜を形成して必要な素子を形成すればよい。薄い金属基板（厚さ１０〜２００μｍ）を用いることによって軽量化、薄型化が図れるとともに可撓性を有する発光装置を得ることできる。
【００１５】
また、第１固定基板を分離するのは、素子形成基板上に必要な素子を形成した後に行うが、その代表的な手段としてレーザー光の照射により第１接着層の全部または一部を気化させる方法を用いる。また、レーザー光の照射に代えて、例えば、特開平８−２８８５２２号公報に記載されたエッチングで第１固定基板を分離する方法や、第１接着層に対して流体（圧力が加えられた液体もしくは気体）を噴射することにより第１固定基板を分離する方法（代表的にはウォータージェット法）を用いてもよいし、これらを組み合わせて用いてもよい。
【００１６】
レーザー光としては、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。図３（Ｄ）に示すようにレーザー光を裏面側から第１固定基板を通過させて第１接着層を照射して第１接着層のみを気化させて第１固定基板を分離もしくは剥離する。従って、第１固定基板としては少なくとも照射するレーザー光が通過する基板、代表的には透光性を有する基板、例えばガラス基板、石英基板等を用い、さらに素子形成基板よりも厚さの厚いものが好ましい。
【００１７】
本発明においては、レーザー光が第１固定基板を通過させるため、レーザー光の種類と第１固定基板を適宜選択する必要がある。例えば、第１固定基板として石英基板を用いるのであれば、ＹＡＧレーザー（基本波（１０６４ｎｍ）、第２高調波（５３２ｎｍ）、第３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）あるいはエキシマレーザー（波長３０８ｎｍ）を用い、線状ビームを形成し、石英基板を通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第１固定基板としてガラス基板を用いるのであればＹＡＧレーザーの基本波、第２高調波、または第３高調波を用い、好ましくは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形成し、ガラス基板を通過させればよい。
【００１８】
また、第１接着層としては有機物を用い、好ましくは照射するレーザー光で全部または一部が気化するものを用いる。また、効率よく第１接着層のみにレーザー光を吸収させるために、第１接着層がレーザー光を吸収する特性を有するもの、例えば、ＹＡＧレーザーの第２高調波を用いる場合、有色、あるいは黒色（例えば、黒色着色剤を含む樹脂材料）のものを用いることが望ましい。ただし、第１接着層は素子形成工程における熱処理によって気化しないものを用いる。また、第１接着層は単層であっても積層であってもよく、図２に示したように第１接着層と素子形成基板の間にアモルファスシリコン膜またはＤＬＣ膜を設ける構成としてもよい。
【００１９】
このような構成とすることによって、素子形成基板の厚さが非常に薄い、具体的には５０μｍ〜３００μｍ、好ましくは１５０μｍ〜２００μｍの厚さの基板を用いても、信頼性の高い発光装置を得ることができる。また、従来ある公知の製造装置を用いて、このように厚さの薄い基板上に素子形成を行うことは困難であったが、本発明は第１固定基板に貼り合わせて素子形成を行うため、装置の改造を行うことなく厚さの厚い基板を用いた製造装置を使用することができる。また、素子形成工程中において、素子形成基板を素子形成基板上に形成される絶縁膜と、第１固定基板とで挟まれた状態とすることで素子形成基板の耐熱性を向上させることができる。
【００２０】
本明細書で開示する発明の構成は、
第１固定基板と素子形成基板とを該素子形成基板に設けられた第１接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の上に発光素子を形成し、該発光素子の上に第２接着層で第２固定基板を貼り合わせた後、レーザー光の照射により前記第１接着層を除去して前記第１固定基板を分離することを特徴とする半導体装置の作製方法である。
【００２１】
また、他の発明の構成は、
第１固定基板と素子形成基板とを前記固定基板に設けられた第１接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の上に発光素子を形成し、該発光素子の上に第２接着層で第２固定基板を貼り合わせた後、レーザー光の照射により前記第１接着層を除去して前記第１固定基板を分離することを特徴とする半導体装置の作製方法である。
【００２２】
上記各構成において、前記素子形成基板及び前記第２固定基板は有機樹脂からなる支持体（可撓性のプラスチックフィルムもしくはプラスチック基板を含む）であることを特徴としている。また、前記素子形成基板及び前記第２固定基板としては、第１固定基板と比べて厚さの薄いものを用いる。
【００２３】
また、上記各構成において、前記素子形成基板と第１接着層の間には、非晶質シリコン薄膜を形成してもよい。また、前記素子形成基板と第１接着層の間には、ダイヤモンド状炭素薄膜を形成してもよい。
【００２４】
また、上記各構成において、前記第１接着層は、顔料や染料を用いて有色または黒色としてレーザー光を吸収するようにしてもよい。
【００２５】
また、上記各構成において、前記レーザー光の照射は、線状ビームを形成して走査させて照射することを特徴としており、前記レーザー光は、パルス発振型または連続発光型のエキシマレーザーや、ＹＡＧレーザーや、ＹＶＯ4レーザーを用いることができる。
【００２６】
また、上記各構成において、前記レーザー光の照射は、前記第１固定基板の裏面側から前記第１固定基板を通過させて、前記第１固定基板の表面側に設けられた前記第１接着層に前記レーザー光を照射することを特徴としている。従って、前記第１固定基板は、使用するレーザー光を透過することが好ましい。
【００２７】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００２８】
まず、第１固定基板１０１と素子形成基板１０３とを貼り合わせるが、図１に示したように２通りの貼り合わせ方法がある。
【００２９】
一つ目の方法は、第１固定基板１０１上に第１接着層１０２を設けた後、第１固定基板１０１と素子形成基板１０３とを貼り合わせる方法である。（図１（Ａ１））なお、貼り合わせ後の状態を図１（Ｂ１）に示した。
【００３０】
また、二つ目の方法は、素子形成基板１０３に第１接着層１０２を設けた後、第１固定基板１０１と素子形成基板１０３とを貼り合わせる方法である。（図１（Ａ２））なお、貼り合わせ後の状態を図１（Ｂ２）に示した。
【００３１】
また、ここでは図示しないが、第１固定基板上に第１接着層を形成した後、その上に有機樹脂層（ポリイミド層、ポリアミド層、ポリイミドアミド層等）を成膜したものを素子形成基板と同等なものとしてもよい。
【００３２】
また、図２（Ａ）に示したように、第１接着層２０２Ｂと素子形成基板２０３の間にａ―Ｓｉ（アモルファスシリコン）層２０２Ａを設ける構成としてもよい。後の工程で、このａ―Ｓｉ層にレーザー光を照射することにより第１固定基板２０１を剥離させてもよい。第１固定基板２０１が分離または剥離しやすいようにするため水素を多く含むａ―Ｓｉ層を用いることが好ましい。レーザー光を照射することによりａ―Ｓｉ層に含まれる水素を気化させて第１固定基板を分離または剥離する。
【００３３】
また、図２（Ｂ）に示したように、第１接着層２０５Ｂと素子形成基板２０６の間に、素子形成基板２０６を保護するためのＤＬＣ膜（具体的にはダイヤモンドライクカーボン膜）を設けてもよい。なお、第１固定基板２０４は、図１中に示した第１固定基板１０１と同一である。
【００３４】
この場合、素子形成基板の片面もしくは両面に保護膜としてＤＬＣ膜を膜厚２〜５０ｎｍでコーティングしたものを用いてもよい。なお、ＤＬＣ膜の成膜はスパッタ法もしくはＥＣＲプラズマＣＶＤ法を用いればよい。ＤＬＣ膜の特徴としては、１５５０ｃｍ-1くらいに非対称のピークを有し、１３００ｃｍ-1くらいに肩をもつラマンスペクトル分布を有する。また、微小硬度計で測定した時に１５〜２５ＧＰａの硬度を示すという特徴をもつ。このような炭素膜は、酸素および水の侵入を防ぐとともに樹脂基板の表面を保護する役割を持つ。こうして、外部からの水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ発光装置が得られる。
【００３５】
また、図２（Ｃ）に示したように、第１接着層２０８Ｃと素子形成基板２０９の間に、素子形成基板を保護するための第１ＤＬＣ膜２０８Ａと、第１固定基板２０７が分離または剥離しやすいようにするための第２ＤＬＣ膜２０８Ｂを設けてもよい。このような第１ＤＬＣ膜２０８Ａとしては水素を含まない成膜条件で成膜したものを用い、第２ＤＬＣ膜２０８Ｂとしては水素を含む成膜条件で成膜したものを用いればよい。また、第２ＤＬＣ膜２０８Ｂにレーザー光を照射することにより膜中に含まれる水素を気化させて第１固定基板２０７を分離または剥離させてもよい。
【００３６】
上記各方法によって得られる貼り合わせ後の状態を図３（Ａ）に示した。ここでは、図１（Ｂ１）及び図１（Ｂ２）と同一のものを例示する。なお、符号は図１（Ｂ１）及び図１（Ｂ２）と同じ符号を用いた。
【００３７】
次いで、素子形成基板１０３上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。ここでは、駆動回路１０４とＥＬ素子を有する画素部１０５を形成した例を示す。（図３（Ｂ））
【００３８】
次いで、第２固定基板１０６を第２接着層１０７で貼り合わせる。（図３（Ｃ））なお、ここではＥＬ素子を外部からの水分や酸素等の侵入から保護するために第２固定基板１０６を用いたが、特に必要がなければ用いなくともよい。第２固定基板１０６としては、樹脂基板を用いればよく、片面もしくは両面に保護膜としてＤＬＣ膜を設けたものを用いてもよい。
【００３９】
次いで、裏面側からレーザー光を照射して第１接着層１０２の全部または一部を気化させて第１固定基板１０１を分離する。（図３（Ｄ））従って、第１接着層１０２はレーザー光によって層内または界面において剥離現象が生じる物質を用いる。また、レーザー光は第１固定基板１０１を通過して第１接着層で吸収するものを適宜選択する。例えば、第１固定基板として石英基板を用いるのであれば、ＹＡＧレーザー（基本波（１０６４ｎｍ）、第２高調波（５３２ｎｍ）、第３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）あるいはエキシマレーザー（波長３０８ｎｍ）を用い、線状ビームを形成し、石英基板を通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第１固定基板としてガラス基板を用いるのであればＹＡＧレーザーの基本波、第２高調波、第３高調波を用いることができ、好ましくは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形成し、ガラス基板を通過させればよい。
【００４０】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで挟まれた発光装置が完成する。
【００４１】
また、図２３に示したように、樹脂基板である素子形成基板１０３と樹脂基板である第２固定基板１０６とで素子形成層（ＥＬ素子含む）を挟んだ発光装置は、多少の応力が発生しても破損しない柔軟性（フレキシビリティ）を有している。図２３（Ａ）は曲率を与えていないときの状態を示し、図２３（Ｂ）は曲率を与えたときの状態を示す。図２３（Ｂ）において、素子形成基板には圧縮応力が働き、第２固定基板には引張応力が働くが、素子形成層においては、応力がほとんど働かず、中央部における伸び縮みを±１μｍ以下とすることができる。なお、曲率半径が１０ｃｍまでの曲率を与えても問題ない。
【００４２】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４３】
【実施例】
［実施例１］
本実施例は、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで挟まれた発光装置の作製方法の一例を図３を用いて示す。なお、ここでは、全ての工程を３５０℃以下、好ましくは２００℃以下で行うこととする。ただし、本発明が本実施例に限定されないことはいうまでもない。
【００４４】
まず、第１固定基板１０１としてガラス基板を用いる。そして、実施の形態に示したいずれかの方法を用いて、第１固定基板１０１と樹脂基板である素子形成基板１０３とを第１接着層１０２で貼り合わせた。（図３（Ａ））
【００４５】
次いで、素子形成基板１０３上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。ここでは、駆動回路１０４とＥＬ素子を有する画素部１０５を形成した例を示す。（図３（Ｂ））
【００４６】
下地絶縁膜としては、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く含む酸化窒化シリコン膜を積層形成した。
【００４７】
次いで、下地絶縁膜上に半導体層を形成する。半導体層の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（０＜Ｘ＜１））合金などで形成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。
【００４８】
次いで、半導体層を覆うゲート絶縁膜を形成する。本実施例では、低温で成膜が可能なスパッタ法を用いて酸化シリコン膜を形成した。
【００４９】
次いで、ゲート絶縁膜上に導電層を形成する。導電層は、導電膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した後、マスクを用いて所望の形状にパターニングして形成する。
【００５０】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にｎ型を付与する不純物元素またはｐ型を付与する不純物元素を適宜、添加してＬＤＤ領域やソース領域やドレイン領域を形成する不純物領域を形成する。
【００５１】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、３５０℃以下の加熱処理で活性化を行ってもよい。
【００５２】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース電極またはドレイン電極を形成しＴＦＴを得る。
【００５３】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴが完成する。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【００５４】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。次いで、公知の技術を用いて画素部のドレイン電極に達するコンタクトホールを形成した後、画素電極を形成する。次いで、画素電極の両端にバンクを形成し、画素電極上にＥＬ層およびＥＬ素子の陽極（あるいは陰極）を形成する。
【００５５】
次いで、画素部及び駆動回路に含まれる素子は全て絶縁膜で覆う。
【００５６】
次いで、素子形成基板に形成された素子を全て覆う絶縁膜と第２固定基板１０６とを第２接着層１０７で貼り合わせる。（図３（Ｃ））なお、ここではＥＬ素子を外部からの水分や酸素等の侵入から保護するために第２固定基板１０６を用いたが、特に必要がなければ用いなくともよい。第２固定基板１０６としては、樹脂基板を用いればよく、片面もしくは両面に保護膜としてＤＬＣ膜を設けたものを用いてもよい。
【００５７】
次いで、裏面側からレーザー光を照射して第１接着層１０２の全部または一部を気化させて第１固定基板１０１を分離する。（図３（Ｄ））本実施例では、第１固定基板としてガラス基板を用いるため、ＹＡＧレーザーの基本波、第２高調波、第３高調波を用いる。ここでは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形成し、第１固定基板１０１であるガラス基板を通過させて第１接着層を照射した。
【００５８】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで挟まれた発光装置が完成した。スパッタ法を用いて各膜（絶縁膜、半導体膜、導電膜等）を形成し、全てのプロセスを３５０℃以下、好ましくは２００℃以下で行うことができる。
【００５９】
［実施例２］
本実施例は、ｐチャネル型ＴＦＴを作製する例であり、図４を用いて説明する。
【００６０】
まず、第１固定基板４０１と第１接着層４０２（分離層）で貼りつけた素子形成基板４０３上に下地絶縁膜４０４を形成する。下地絶縁膜４０４としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等の形成方法を用いることができる。
【００６１】
本実施例では、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く含む酸化窒化シリコン膜を積層形成した。
【００６２】
なお、第１固定基板４０１と第１接着層４０２（分離層）で貼りつけた素子形成基板４０３は上記実施形態で示した方法により作製されるいずれのものも適用可能である。
【００６３】
次いで、下地絶縁膜上に半導体層４０５を形成する。半導体層４０５は、非晶質構造を有する半導体膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０５の厚さは２０〜１００ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（０＜Ｘ＜１））合金などで形成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。
【００６４】
また、半導体層４０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６５】
次いで、半導体層４０５を覆うゲート絶縁膜４０６を形成する。ゲート絶縁膜４０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、低温で成膜が可能なスパッタ法を用いて酸化シリコン膜を形成した。（図４（Ａ））
【００６６】
次いで、ゲート絶縁膜４０６上に導電層４０８を形成する。導電層４０８は、導電膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した後、マスク４０７を用いて所望の形状にパターニングして形成する。導電層４０８の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。本実施例では、低温で成膜が可能なスパッタ法を用いてＷ膜を成膜し、パターニングした。導電層４０８の端部はテーパー状に形成する。エッチング条件は適宣決定すれば良いが、例えば、Ｗの場合にはＣＦ4とＣｌ2の混合ガスを用い、基板を負にバイアスすることにより良好にエッチングすることができる。
【００６７】
次いで、図４（Ｂ）に示すように、自己整合的にソース及びドレイン領域を形成する不純物領域（ｐ＋領域）４０９を形成する。この不純物領域（ｐ＋領域）４０９はイオンドープ法により形成し、ボロンに代表される周期律表第１３族の元素をドーピングする。不純物領域（ｐ＋領域）４０９の不純物濃度は、１×１０20〜２×１０21／ｃｍ3の範囲となるようにする。
【００６８】
次に、図４（Ｃ）に示すように導電層４０８の端部が後退するようにエッチングして導電層４１０を形成する。本実施例の構造ではこれをゲート電極とする。ゲート電極の形成には２回のエッチング工程を用いるが、そのエッチング条件は適宣決定されるものである。例えば、Ｗの場合にはＣＦ4とＣｌ2の混合ガスを用い、基板を負にバイアスすることにより良好に端部がテーパー形状に加工することができる。また、ＣＦ4とＣｌ2に酸素を混合させることにより、下地と選択性良く、Ｗの異方性エッチングエッチングをすることができる。
【００６９】
その後、図４（Ｄ）に示すように、導電層４１０をマスクとしてｐ型の不純物（アクセプタ）をドーピングし、自己整合的に不純物領域（ｐ−領域）４１１を形成する。不純物領域（ｐ−領域）４１１の不純物濃度は、１×１０17〜２×１０19／ｃｍ3の範囲となるようにする。
【００７０】
その後、スパッタ法またはプラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜４１３を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技術を用いて不純物領域（ｐ＋領域）に達するコンタクトホールを形成した後、ソース電極またはドレイン電極４１４を形成しＴＦＴを得る。
【００７１】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してｐチャネル型ＴＦＴが完成する。（図４（Ｅ））
【００７２】
半導体層にはチャネル形成領域４１２、不純物領域（ｐ−領域）で形成されるＬＤＤ（Lightly Doped Drain）領域４１１、不純物領域（ｐ＋領域）で形成されるソースまたはドレイン領域４０９が形成されている。ここでは、ｐチャネル型ＴＦＴをＬＤＤ構造で示したが、勿論シングルドレインや、或いはＬＤＤがゲート電極とオーバーラップした構造で作製することもできる。本実施例で示すｐチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、ＥＬ表示装置の駆動回路を全てｐチャネル型ＴＦＴで構成することも可能である。
【００７３】
また、本実施例は実施例１と組み合わせることが可能である。
【００７４】
［実施例３］
本実施例は、ｎチャネル型ＴＦＴを作製する例であり、図５を用いて説明する。なお、図４（Ａ）と図５（Ａ）は同一であるため、同じ符号を用い、ここでは作製工程の説明を省略する。
【００７５】
実施例２に従って図５（Ａ）の状態を得た後、光露光プロセスによりレジストによるマスク４１５を形成し、半導体膜４０５にイオン注入またはイオンドープ法によりｎ型の不純物（ドナー）をドーピングする。（図５（Ｂ））作製される不純物領域（ｎ−領域）４１６において、ドーピングされる濃度は１×１０17〜２×１０19／ｃｍ3の範囲となるようにする。
【００７６】
次いで、絶縁膜４０６上には、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極４１７を形成する。（図５（Ｃ））ゲート電極４１７の一部は不純物領域（ｎ−領域）４１６とゲート絶縁膜を介して一部が重なるように形成する。
【００７７】
その後、図５（Ｄ）に示すように、ゲート電極４１７をマスクとしてｎ型の不純物（ドナー）をドーピングし、自己整合的に不純物領域（ｎ＋領域）４１８を形成する。不純物領域（ｎ＋領域）４１８の不純物濃度は、１×１０17〜２×１０19／ｃｍ3の範囲となるようにする。
【００７８】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜４１９を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技術を用いて不純物領域（ｎ＋領域）に達するコンタクトホールを形成した後、ソース電極またはドレイン電極４２０を形成しＴＦＴを得る。
【００７９】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴが完成する。（図５（Ｅ））
【００８０】
半導体層にはチャネル形成領域４１９、不純物領域（ｎ−領域）で形成されるＬＤＤ（Lightly Doped Drain）領域４１６、不純物領域（ｎ＋領域）で形成されるソースまたはドレイン領域４１８が形成されている。また、ＬＤＤ領域４１６はゲート電極４１７とオーバーラップして形成され、ドレイン端における電界の集中を緩和して、ホットキャリアによる劣化を防いでいる。勿論シングルドレインや、ＬＤＤ構造でｎチャネル型ＴＦＴを作製することもできる。本実施例で示すｎチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、ＥＬ表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【００８１】
また、本実施例は実施例１と組み合わせることが可能である。
【００８２】
［実施例４］
本実施例は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を作製する例であり、図６、図７を用いて説明する。
【００８３】
実施例２に従って、第１固定基板と第１接着層（分離層）で貼りつけた素子形成基板上に下地絶縁膜を形成した後、半導体層５０１、５０２を形成する。（図６（Ａ））
【００８４】
次いで、スパッタ法によりゲート絶縁膜５０３と第１導電膜５０４と第２導電膜５０５を形成する。（図６（Ｂ））本実施例では、第１導電膜５０４を窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２導電膜５０５をタングステンで１００〜３００ｎｍの厚さに形成する。
【００８５】
次に図６（Ｃ）に示すように、レジストによるマスク５０６を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【００８６】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１導電膜と第２導電膜から成る第１形状の導電層５０７、５０８（第１の導電層５０７ａ、５０８ａと第２導電層５０７ｂ、５０８ｂ）を形成する。５０９はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【００８７】
そして、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図６（Ｄ））その方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14／ｃｍ2として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第１形状の導電層５０７、５０８はドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、２０〜６０ｋｅＶ）して、ゲート絶縁膜５０９を通過した不純物元素により不純物領域（ｎ＋領域）５２０、５２１を形成する。例えば、不純物領域（ｎ＋領域）におけるリン（Ｐ）濃度は１×１０20〜１×１０21／ｃｍ3の範囲となるようにする。
【００８８】
さらに図７（Ａ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２形状の導電層５１２、５１３（第１の導電膜５１２ａ、５１３ａと第２の導電膜５１２ｂ、５１３ｂ）を形成する。５１６はゲート絶縁膜であり、第２の形状の導電層５１２、５１３で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。
【００８９】
そして、図７（Ｂ）に示すように第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、図６（Ｄ）で島状半導体膜に形成された第１の不純物領域の内側に不純物領域を形成する。ドーピングは、第２の導電膜５１２ｂ、５１３ｂを不純物元素に対するマスクとして用い、第１の導電膜５１２ａ、５１２ａの下側の領域に不純物元素が添加されるようにドーピングする。こうして、第１の導電膜５１２ａ、５１３ａと重なる不純物領域（ｎ−領域）５１４、５１５が形成される。この不純物領域は、第２の導電層５１２ａ、５１３ａがほぼ同じ膜厚で残存していることから、第２の導電層に沿った方向における濃度差は小さく、１×１０17〜１×１０19／ｃｍ3の濃度で形成する。
【００９０】
そして、図７（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜３４６のエッチング処理を行う。その結果、第２の導電膜もエッチングされ、端部が後退して小さくなり、第３形状の導電層５１７、５１８が形成される。図中で５１９は残存するゲート絶縁膜である。
【００９１】
そして、図７（Ｃ）に示すように、レジストによるマスク５２０を形成し、ｐチャネル型ＴＦＴを形成する島状半導体層５０１にｐ型の不純物（アクセプタ）をドーピングする。典型的にはボロン（Ｂ）を用いる。不純物領域（ｐ＋領域）５２１、５２２の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
【００９２】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。第３形状の導電層５１７、５１８はゲート電極となる。その後、図７（Ｄ）に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜５２３をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。
【００９３】
さらに、窒化シリコン膜５２４を形成し、水素化処理を行う。その結果、窒化シリコン膜５２４中の水素が島状半導体層中に拡散させることで水素化を達成することができる。
【００９４】
層間絶縁膜５２５は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【００９５】
次いで、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、ソース配線またはドレイン配線５２６〜５２８を形成する。
【００９６】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を得ることができる。
【００９７】
ｐチャネル型ＴＦＴにはチャネル形成領域５３０、ソース領域またはドレイン領域として機能する不純物領域５２１、５２２を有している。
【００９８】
ｎチャネル型ＴＦＴにはチャネル形成領域５３１、第３形状の導電層から成るゲート電極５１８と重なる不純物領域５１５ａ（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域５１５ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域５１６を有している。
【００９９】
このようなＣＭＯＳ回路は、アクティブマトリクス型のＥＬ表示装置の駆動回路を形成することを可能とする。それ以外にも、このようなｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するトランジスタに応用することができる。
【０１００】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成することが可能である。
【０１０１】
また、本実施例は実施例１と組み合わせることが可能である。
【０１０２】
[実施例５]
実施例３に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１０３】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１０４】
ここでＥＥＭＯＳ回路の例を図８（Ａ）に、ＥＤＭＯＳ回路の例を図８（Ｂ）に示す。図８（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図８（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１０５】
なお、図８（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１０６】
さらに、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図９に示す。図９において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図９（Ｂ）に示すように、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、ＥＬ表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１０７】
また、本実施例は実施例１または実施例３と組み合わせることが可能である。
【０１０８】
[実施例６]
ここでは、上記実施例２〜５で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図１０〜図１３を用い、以下に説明する。
【０１０９】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図１０に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例４に従えば得ることができる。
【０１１０】
図１０において、６０１は第１固定基板、６０２は第１接着層、６０３は素子形成基板であり、その上にはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴからなる駆動回路６０４、ｐチャネル型ＴＦＴからなるスイッチングＴＦＴおよびｎチャネル型ＴＦＴからなる電流制御ＴＦＴとが形成されている。また、本実施例では、ＴＦＴはすべてトップゲート型ＴＦＴで形成されている。
【０１１１】
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの説明は実施例４を参照すれば良いので省略する。また、スイッチングＴＦＴはソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのｐチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１１２】
また、電流制御ＴＦＴのドレイン領域６０６の上には第２層間絶縁膜６０８が設けられる前に、第１層間絶縁膜６０７にコンタクトホールが設けられている。これは第２層間絶縁膜６０８にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第２層間絶縁膜６０８にはドレイン領域６０６に到達するようにコンタクトホールが形成され、ドレイン領域６０６に接続された画素電極６０９が設けられている。画素電極６０９はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０１１３】
次に、６１３は画素電極６０９の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０１１４】
また、ＥＬ素子６１０は画素電極（陰極）６０９、ＥＬ層６１１および陽極６１２からなる。陽極６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【０１１５】
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。
【０１１６】
なお、ここでは図示しないが陽極６１２を形成した後、ＥＬ素子６１０を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１１７】
次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った後、実施の形態および実施例１に示したようにレーザー照射により第１固定基板６０１を分離した。その後のＥＬ表示装置について図１１（Ａ）、（Ｂ）を用いて説明する。
【０１１８】
図１１（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１１（Ｂ）は図１１（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された７０１は画素部、７０２はソース側駆動回路、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５は第１シール材、７０６は第２シール材である。
【０１１９】
なお、７０８はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０１２０】
次に、断面構造について図１１（Ｂ）を用いて説明する。絶縁体７００（素子形成基板６０３に相当）の上方には画素部、ソース側駆動回路７０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ソース側駆動回路７０９はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体７００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０１２１】
また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上にはＥＬ層７１３およびＥＬ素子の陽極７１４が形成される。陽極７１４は全画素に共通の配線としても機能し、接続配線７１５を経由してＦＰＣ７１６に電気的に接続されている。さらに、画素部及びソース側駆動回路７０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０１２２】
また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材７０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材７０５の内側には空隙７１７が形成されている。なお、第１シール材７０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙７１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１２３】
なお、カバー材７０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材７０４の表面を機械的に保護する役割をもつ。
【０１２４】
また、カバー材７０４を接着した後、第１シール材７０５の露呈面を覆うように第２シール材７０６を設けている。第２シール材７０６は第１シール材７０５と同じ材料を用いることができる。
【０１２５】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１２６】
また、本実施例は実施例１と組み合わせることが可能である。
【０１２７】
[実施例７]
本実施例では、実施例６で得られるＥＬ表示装置において、画素部のさらに詳細な上面構造を図１２（Ａ）に、回路図を図１２（Ｂ）に示す。図１２（Ａ）及び図１２（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１２８】
スイッチング用ＴＦＴ８０２のソースはソース配線８１５に接続され、ドレインはドレイン配線８０５に接続される。また、ドレイン配線８０５は電流制御用ＴＦＴ８０６のゲート電極８０７に電気的に接続される。また、電流制御用ＴＦＴ８０６のソースは電流供給線８１６に電気的に接続され、ドレインはドレイン配線８１７に電気的に接続される。また、ドレイン配線８１７は点線で示される画素電極（陰極）８１８に電気的に接続される。
【０１２９】
このとき、８１９で示される領域には保持容量が形成される。保持容量８１９は、電流供給線８１６と電気的に接続された半導体膜８２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極８０７との間で形成される。また、ゲート電極８０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線８１６で形成される容量も保持容量として用いることが可能である。
【０１３０】
また、本実施例は実施例１または実施例６と組み合わせることが可能である。
【０１３１】
[実施例８]
本実施例では実施例６または実施例７に示したＥＬ表示装置の回路構成例を図１３に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１３２】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０１３３】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０１３４】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例２〜４で得られるｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されている。
【０１３５】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０１３６】
また、本実施例は実施例１、実施例６または実施例７と組み合わせることが可能である。
【０１３７】
[実施例９]
本実施例では、画素部及び駆動回路に使用するＴＦＴを全て逆スタガ型ＴＦＴで構成したＥＬ表示装置の例を図１４に示す。
【０１３８】
図１４において、１００１は第１固定基板、１００２は第１接着層、１００３は素子形成基板であり、まず、実施の形態に従い、第１固定基板１００１と第１接着層１００２（分離層）で貼りつけた素子形成基板１００３を用意する。なお、必要があれば素子形成基板上に下地絶縁膜を形成してもよい。
【０１３９】
次いで、素子形成基板１００３上に単層構造または積層構造を有するゲート配線（ゲート電極含む）１００４を形成する。ゲート配線１２の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線１２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、クロム（Ｃｒ）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。
【０１４０】
次いで、ゲート絶縁膜１００５を形成する。
【０１４１】
次いで、非晶質半導体膜を成膜する。次いで、非晶質半導体膜のレーザー結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングして半導体層を形成する。次いで、半導体層上に絶縁層１００６を形成する。この絶縁層１００６は不純物元素の添加工程時にチャネル形成領域を保護する。
【０１４２】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にｎ型を付与する不純物元素またはｐ型を付与する不純物元素を適宜、添加してＬＤＤ領域やソース領域やドレイン領域を形成する不純物領域を形成する。
【０１４３】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、３５０℃以下の加熱処理で活性化を行ってもよい。
【０１４４】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース電極またはドレイン電極を形成して逆スタガ型のＴＦＴを得る。
【０１４５】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが完成する。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【０１４６】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により第１層間絶縁膜１００７を形成する。次いで、公知の技術を用いて画素部のドレイン領域１０００に達するコンタクトホールを形成した後、第２層間絶縁膜１００８を形成する。次いで、公知の技術を用いて画素部のドレイン領域１０００に達するコンタクトホールを形成した後、画素電極１００９を形成する。次いで、画素電極の両端にバンク１０１０を形成し、画素電極上にＥＬ層１０１１およびＥＬ素子１０１２の陽極１０１３を形成する。
【０１４７】
図１４において、素子形成基板上にはＮチャネル型ＴＦＴ１０１４、Ｐチャネル型ＴＦＴ１０１５からなる駆動回路、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ１０１６およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１０１７が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。
【０１４８】
また、スイッチングＴＦＴ１０１６はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのＰチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１４９】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）で覆うことが好ましい。
【０１５０】
以降の工程は、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後、第１接着層１００２にレーザーを照射して第１固定基板１００１を分離して、発光装置が完成する。
【０１５１】
なお、本実施例は、実施例１、実施例７、または実施例８と自由に組み合わせることが可能である。
【０１５２】
[実施例１０]
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＮチャネル型ＴＦＴで構成したＥＬ表示装置の例を図１５に示す。
【０１５３】
図１５において、１１０１は第１固定基板、１１０２は第１接着層、１１０３は素子形成基板であり、まず、実施の形態に従い、第１固定基板１１０１と第１接着層１１０２（分離層）で貼りつけた素子形成基板１１０３上に下地絶縁膜を形成する。
【０１５４】
下地絶縁膜上にはＮチャネル型ＴＦＴ１１０４、Ｎチャネル型ＴＦＴ１１０５からなる駆動回路、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１１０６およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１１０７が形成されている。なお、Ｎチャネル型ＴＦＴの説明は実施例３を参照すれば良いので省略する。また、ＥＬ素子１１０８の説明は実施例６を参照すれば良いので省略する。
【０１５５】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）で覆うことが好ましい。
【０１５６】
また、図１５の状態を得た後、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後、第１接着層１１０２にレーザーを照射して第１固定基板１１０１を分離して、発光装置が完成すればよい。
【０１５７】
Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０１５８】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本実施例は実施できる。
【０１５９】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０１６０】
なお、本実施例は、実施例１、実施例３、実施例５、実施例７、または実施例８と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０１６１】
［実施例１１］
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成したＥＬ表示装置の例を図１６に示す。
【０１６２】
図１６において、１２０１は第１固定基板、１２０２は第１接着層、１２０３は素子形成基板であり、まず、実施の形態に従い、第１固定基板１２０１と第１接着層１２０２（分離層）で貼りつけた素子形成基板１２０３上に下地絶縁膜を形成する。
【０１６３】
その上にはＮチャネル型ＴＦＴ１２０４、Ｎチャネル型ＴＦＴ１２０５からなる駆動回路、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１２０６およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１２０７が形成されている。なお、Ｎチャネル型ＴＦＴの説明は実施例２を参照すれば良いので省略する。
【０１６４】
本実施例では、電流制御ＴＦＴ１２０７の上には層間絶縁膜１２０８、１２０９が形成され、その上に電流制御ＴＦＴ１２０７のドレインと電気的に接続する画素電極１２１０が形成される。本実施例では、仕事関数の大きい透明導電膜からなる画素電極１２１０がＥＬ素子の陽極として機能する。
【０１６５】
そして、実施例６と同様に画素電極１２１０の上にはバンク１２１１が形成される。
【０１６６】
次ぎに、画素電極１２１０の上にはＥＬ層１２１２が形成される。そのＥＬ層１２１２の上には周期表の１族または２族に属する元素を含む導電膜からなる陰極１２１３が設けられる。こうして、画素電極（陽極）１２１０、ＥＬ層１２１２及び陰極１２１３からなるＥＬ素子１２１４が形成される。
【０１６７】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）で覆うことが好ましい。
【０１６８】
但し、本実施例は実施例６、実施例９及び実施例１０とはＥＬ素子からの光の放射方向が異なり、素子形成基板は透明でなければならない。
【０１６９】
以降の工程は、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後、第１接着層１２０２にレーザーを照射して第１固定基板１２０１を分離して、発光装置が完成する。
【０１７０】
なお、本実施例は、実施例１、実施例２、実施例６、実施例７、または実施例８と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０１７１】
［実施例１２］
本実施例では、一般的なシフトレジスタの代わりに図４に示すようなＰチャネル型ＴＦＴを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図１７はゲート側駆動回路の例である。
【０１７２】
図１７において、１３００がゲート側駆動回路のデコーダ、１３０１がゲート側駆動回路のバッファ部である。
【０１７３】
まずゲート側デコーダ１３００を説明する。まず１３０２はデコーダ１３００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。
【０１７４】
選択線１３０２は図１８のタイミングチャートに示す信号を伝送する。図１８に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１７５】
また、１３０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１３０３bは第２段のＮＡＮＤ回路、１３０３cは第ｎ段のＮＡＮＤである。
【０１７６】
また、ＮＡＮＤ回路１３０３a〜１３０３cは、Ｐチャネル型ＴＦＴ１３０４〜１３０９が組み合わされてＮＡＮＤ回路を形成している。
【０１７７】
また、ＮＡＮＤ回路１３０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＰチャネル型ＴＦＴ１３０４〜１３０６は、互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１３１０に接続され、共通のドレインとして出力線１３１１に接続されている。
【０１７８】
次に、バッファ１３０１はＮＡＮＤ回路１３０３a〜１３０３cの各々に対応して複数のバッファ１３１３a〜１３１３cにより形成されている。但しバッファ１３１３a〜１３１３cはいずれも同一構造で良い。また、バッファ１３１３a〜１３１３cは一導電型ＴＦＴとしてＰチャネル型ＴＦＴ１３１４〜１３１６を用いて形成される。
【０１７９】
また、Ｐチャネル型ＴＦＴ１３１６はリセット信号線（Reset）をゲートとし、正電源線１３１９をソースとし、ゲート配線１３１８をドレインとする。なお、接地電源線１３１７は負電源線（但し画素のスイッチング素子として用いるＰチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０１８０】
次に、ソース側駆動回路の構成を図１９に示す。図１９に示すソース側駆動回路はデコーダ１４０１、ラッチ１４０２およびバッファ１４０３を含む。なお、デコーダ１４０１およびバッファ１４０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１８１】
図１９に示すソース側駆動回路の場合、ラッチ１４０２は第１段目のラッチ１４０４および第２段目のラッチ１４０５からなる。また、第１段目のラッチ１４０４および第２段目のラッチ１４０５は、各々ｍ個のＰチャネル型ＴＦＴ１４０６a〜１４０６cで形成される複数の単位ユニット１４０７を有する。
【０１８２】
そして、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１４０９に接続される。出力線１４０８に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４０６a〜１４０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cの各々に接続されたコンデンサ１４１０a〜１４１０cに保持される。
【０１８３】
また、第２段目のラッチ１４０５も複数の単位ユニット１４０７bを有し、単位ユニット１４０７bはｍ個のＰチャネル型ＴＦＴ１４１１a〜１４１１cで形成される。Ｐチャネル型ＴＦＴ１４１１a〜１４１１cのゲートはすべてラッチ信号線１４１２に接続され、ラッチ信号線１４１２に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４１１a〜１４１１cがオン状態となる。
【０１８４】
その結果、コンデンサ１４１０a〜１４１０cに保持されていた信号が、Ｐチャネル型ＴＦＴ１４１１a〜１４１１cの各々に接続されたコンデンサ１４１３a〜１４１３cに保持されると同時にバッファ３０３へと出力される。そして、バッファを介してソース配線１４１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１８５】
以上のように、Ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＰチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０１８６】
なお、本実施例は、実施例１、実施例２、実施例６、実施例７、または実施例８、実施例１１と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０１８７】
［実施例１３］
本実施例では、一般的なシフトレジスタの代わりに図５に示すようなＮチャネル型ＴＦＴを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図２０はゲート側駆動回路の例である。
【０１８８】
図２０において、１５００がゲート側駆動回路のデコーダ、１５０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１８９】
まずゲート側デコーダ１５００を説明する。まず１５０２はデコーダ１５００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１９０】
選択線１５０２は図２１のタイミングチャートに示す信号を伝送する。図２１に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１９１】
また、１５０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１５０３bは第２段のＮＡＮＤ回路、１５０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本実施例ではデコーダ１５００が複数のＮＡＮＤ回路からなる。
【０１９２】
また、ＮＡＮＤ回路１５０３a〜１５０３cは、Ｎチャネル型ＴＦＴ１５０４〜１５０９が組み合わされてＮＡＮＤ回路を形成している。また、Ｎチャネル型ＴＦＴ１５０４〜１５０９の各々のゲートは選択線１５０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１９３】
また、ＮＡＮＤ回路１５０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＮチャネル型ＴＦＴ１５０４〜１５０６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１５１０に接続され、共通のドレインとして出力線１５１１に接続されている。
【０１９４】
本実施例において、ＮＡＮＤ回路は直列に接続されたｎ個のＮチャネル型ＴＦＴおよび並列に接続されたｎ個のＮチャネル型ＴＦＴを含む。
【０１９５】
次に、バッファ部１５０１はＮＡＮＤ回路１５０３a〜１５０３cの各々に対応して複数のバッファ１５１３a〜１５１３cにより形成されている。但しバッファ１５１３a〜１５１３cはいずれも同一構造で良い。
【０１９６】
また、バッファ１５１３a〜１５１３cはＮチャネル型ＴＦＴ１５１４〜１５１６を用いて形成される。
【０１９７】
本実施例において、バッファ１５１３a〜１５１３cは第１のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１５１４）および第１のＮチャネル型ＴＦＴに直列に接続され、且つ、第１のＮチャネル型ＴＦＴのドレインをゲートとする第２のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１５１５）を含む。
【０１９８】
また、Ｎチャネル型ＴＦＴ１５１６（第３のＮチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）１５１９をソースとし、ゲート配線１５１８をドレインとする。なお、負電源線（ＶDL）１５１９は接地電源線（ＧＮＤ）としても構わない。
【０１９９】
なお、Ｎチャネル型ＴＦＴ１５１６は正電圧が加えられたゲート配線１５１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１５１８の選択期間が終了したら。リセット信号を入力してゲート配線１５１８に負電圧を加える。但しＮチャネル型ＴＦＴ１５１６は省略することもできる。
【０２００】
次に、ソース側駆動回路の構成を図２２に示す。図２２に示すソース側駆動回路はデコーダ１５２１、ラッチ１５２２およびバッファ部１５２３を含む。
【０２０１】
図２２に示すソース側駆動回路の場合、ラッチ１５２２は第１段目のラッチ１５２４および第２段目のラッチ１５２５からなる。また、第１段目のラッチ１５２４および第２段目のラッチ１５２５は、各々ｍ個のＮチャネル型ＴＦＴ１５２６a〜１５２６cで形成される複数の単位ユニット１５２７を有する。デコーダ１５２１からの出力線１５２８は単位ユニット１５２７を形成するｍ個のＮチャネル型ＴＦＴ１５２６a〜１５２６cのゲートに入力される。なお、ｍは任意の整数である。
【０２０２】
そして、Ｎチャネル型ＴＦＴ１５２６a〜１５２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１５２９に接続される。即ち、出力線１５２８に正電圧が加えられると一斉にＮチャネル型ＴＦＴ１５２６a〜１５２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｎチャネル型ＴＦＴ１５２６a〜１５２６cの各々に接続されたコンデンサ１５３０a〜１５３０cに保持される。
【０２０３】
また、第２段目のラッチ１５２５も複数の単位ユニット１５２７bを有し、単位ユニット１５２７bはｍ個のＮチャネル型ＴＦＴ１５３１a〜１５３１cで形成される。Ｎチャネル型ＴＦＴ１５３１a〜１５３１cのゲートはすべてラッチ信号線１５３２に接続され、ラッチ信号線１５３２に負電圧が加えられると一斉にＮチャネル型ＴＦＴ１５３１a〜１５３１cがオン状態となる。
【０２０４】
その結果、コンデンサ１５３０a〜１５３０cに保持されていた信号が、Ｎチャネル型ＴＦＴ１５３１a〜１５３１cの各々に接続されたコンデンサ１５３３a〜１５３３cに保持されると同時にバッファ１５２３へと出力される。そして、バッファを介してソース配線１５３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０２０５】
以上のように、Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２０６】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本実施例は実施できる。
【０２０７】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０２０８】
なお、本実施例は、実施例１、実施例３、実施例５、実施例７、または実施例８と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０２０９】
［実施例１４］
素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる。本実施例は、その場合の例を以下に示す。
【０２１０】
本実施例では、実施例１の素子形成基板として、ステンレス基板（厚さ１０〜２００μｍ）を用いる。まず、実施の形態に従って第１固定基板とステンレス基板とを第１接着層で貼り合わせる。
【０２１１】
以降は、実施例１に従って、ステンレス基板からなる素子形成基板上に下地絶縁膜を形成して必要な素子を形成すればよい。なお、実施例１とは異なり、耐熱性が高いステンレス基板を用いているため、実施例１よりも高い温度（約５００℃以下）でのプロセスを使用してＴＦＴを作製することができる。
【０２１２】
そして、第１固定基板を分離する際、ステンレス基板を用いているため、レーザー光を照射しても素子形成基板上に形成された素子に全く影響を与えることなく第１固定基板分離することができる。
【０２１３】
また、ステンレス基板は遮光性を有しているため、本実施例の発光装置は、上方出射の発光装置となる。
【０２１４】
薄い金属基板（厚さ１０〜２００μｍ）を用いることによって軽量化、薄型化が図れるとともに可撓性を有する発光装置を得ることができる。また、金属基板を用いているため、素子基板上に形成されたＴＦＴ素子の放熱効果が得られる。
【０２１５】
また、本実施例は、実施例１乃至１３のいずれか一と自由に組み合わせることが可能である。
【０２１６】
［実施例１５］
本願発明を実施して形成された駆動回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０２１７】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２４及び図２５に示す。
【０２１８】
図２４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０２１９】
図２４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の駆動回路に適用することができる。
【０２２０】
図２４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の駆動回路に適用できる。
【０２２１】
図２４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができる。
【０２２２】
図２４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０２２３】
図２４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の駆動回路に適用することができる。
【０２２４】
図２５（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用することができる。
【０２２５】
図２５（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
【０２２６】
図２５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２２７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１４のどのような組み合わせからなる構成を用いても実現することができる。
【０２２８】
【発明の効果】
本発明により樹脂基板である素子形成基板と樹脂基板である第２固定基板とで素子形成層（ＥＬ素子含む）を挟んだ発光装置は、多少の応力が発生しても破損しない柔軟性（フレキシビリティ）を有している。
【０２２９】
また、素子形成基板の厚さが非常に薄い、具体的には５０μｍ〜３００μｍ、好ましくは１５０μｍ〜２００μｍの厚さの基板を用いても、信頼性の高い発光装置を得ることができる。
【図面の簡単な説明】
【図１】 基板貼り合わせ工程を示す図。
【図２】 貼り合わせた基板の状態を示す図。
【図３】 作製工程を示す図。
【図４】 ｐチャネル型ＴＦＴの作製工程を示す図。
【図５】 ｎチャネル型ＴＦＴの作製工程を示す図。
【図６】 ＣＭＯＳ回路を作製する工程を説明する図。
【図７】 ＣＭＯＳ回路を作製する工程を説明する図。
【図８】 ＮＭＯＳ回路の構成を示す図。
【図９】 シフトレジスタの構成を示す図。
【図１０】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１１】 ＥＬ表示装置の上面図及び断面図。
【図１２】 ＥＬ表示装置の画素の上面図及び回路図。
【図１３】 デジタル駆動のＥＬ表示装置の回路ブロック図。
【図１４】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１５】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１６】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１７】 ゲート側駆動回路の構成を示す図。
【図１８】 デコーダ入力信号のタイミングチャートを説明する図。
【図１９】 ソース側駆動回路の構成を示す図。
【図２０】 ゲート側駆動回路の構成を示す図。
【図２１】 デコーダ入力信号のタイミングチャートを説明する図。
【図２２】 ソース側駆動回路の構成を示す図。
【図２３】 曲率を与えた状態を示す図。
【図２４】 電子機器の一例を示す図。
【図２５】 電子機器の一例を示す図。
【発明の属する技術分野】
本願発明は、電極間に発光性材料を挟んだ素子（以下、発光素子という）を有する装置（以下、発光装置という）の作製方法に関する。特に、ＥＬ（Electro Luminescence）が得られる発光性材料（以下、ＥＬ材料という）を用いた発光装置、即ちＥＬ表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、発光性材料のＥＬ現象を利用した発光素子（以下、ＥＬ素子という）を用いた発光装置（以下、ＥＬ表示装置という）の開発が進んでいる。ＥＬ表示装置は、陽極と陰極との間にＥＬ材料を挟んだ構造のＥＬ素子を有した構造からなる。この陽極と陰極との間に電圧を加えてＥＬ材料中に電流を流すことによりキャリアを再結合させて発光させる。即ち、ＥＬ表示装置は発光素子自体に発光能力があるため、液晶表示装置に用いるようなバックライトが不要である。さらに視野角が広く、軽量であり、且つ、低消費電力という利点をもつ。
【０００４】
このようなＥＬ表示装置を利用したアプリケーションは様々なものが期待されているが、特にＥＬ表示装置の厚みが薄いこと、従って軽量化が可能であることにより携帯機器への利用が注目されている。そのため、フレキシブルなプラスチックフィルムの上に発光素子を形成することが試みられている。
【０００５】
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のＴＦＴを形成できないのが現状である。そのため、プラスチックフィルムを用いた高性能な発光装置は実現されていない。
【０００６】
また、特開平８−２８８５２２号公報では、ガラス基板上に薄膜トランジスタを形成し、封止層を介して樹脂基板を接着した後、ガラス基板を剥離する技術が記載されている。この技術を用いた場合、ＴＦＴの活性層が下地絶縁膜で保護されるのみとなっており、ＴＦＴが劣化しやすいという問題が生じていた。
【０００７】
また、特開平１１−２４３２０９号公報では、分離層を設け、レーザー光によって分離層において剥離を生じせしめた後、接着層を介して一次転写体に接合し、さらに接着層を介して二次転写体を接合した後、一次転写体を除去する技術が記載されている。この技術を用いた場合においても、ＴＦＴの活性層が下地絶縁膜のみで保護される状態が作製工程中に存在するため、傷つきやすくなっており、ＴＦＴが劣化しやすいという問題が生じていた。
【０００８】
【発明が解決しようとする課題】
本願発明はプラスチック支持体（可撓性のプラスチックフィルムもしくはプラスチック基板を含む。）を用いて高性能な電気光学装置を作製するための技術を提供することを課題とする。
【０００９】
【課題を解決するための手段】
本願発明は、プラスチックに比べて耐熱性のある第１固定基板の上にプラスチック支持体からなる素子形成基板を第１接着層で接着した後、該素子形成基板上に必要な素子を形成した後に第１固定基板を分離することを特徴とする。
【００１０】
また、第１固定基板の上に素子形成基板を第１接着層で貼り合わせた後、該素子形成基板上に必要な素子を形成し、該素子上に第２固定基板を第２接着層で貼り合わせた後に第１固定基板を分離してもよい。第２固定基板及び第２接着層を設けることによって、必要な素子を保護するとともに外部からの水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。
【００１１】
なお、前記必要な素子とは、アクティブマトリクス型の電気光学装置ならば画素のスイッチング素子として用いる半導体素子（典型的にはＴＦＴ）もしくはＭＩＭ素子並びに発光素子を指す。また、パッシブ型の電気光学装置ならば発光素子を指す。
【００１２】
また、第１固定基板と素子形成基板との貼り合わせ方法は、特に限定されないが、図１に示したように、第１固定基板に第１接着層を形成した後で素子形成基板を貼り合わせる方法、あるいは素子形成基板に第１接着層を形成した後で第１固定基板を貼り合わせる方法を用いればよい。
【００１３】
また、プラスチック支持体からなる素子形成基板及び第２固定基板としては厚さ１０μｍ以上の樹脂基板、例えばＰＥＳ（ポリエチレンサルファイル）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）を用いることができる。なお、第１の固定基板上に接着層を形成した後、その上に有機樹脂層（ポリイミド層、ポリアミド層、ポリイミドアミド層ＢＣＢ（ベンゾシクロブテン）層等）を成膜したものを素子形成基板と呼んでもよい。
【００１４】
また、素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる。その場合は金属基板上に下地絶縁膜を形成して必要な素子を形成すればよい。薄い金属基板（厚さ１０〜２００μｍ）を用いることによって軽量化、薄型化が図れるとともに可撓性を有する発光装置を得ることできる。
【００１５】
また、第１固定基板を分離するのは、素子形成基板上に必要な素子を形成した後に行うが、その代表的な手段としてレーザー光の照射により第１接着層の全部または一部を気化させる方法を用いる。また、レーザー光の照射に代えて、例えば、特開平８−２８８５２２号公報に記載されたエッチングで第１固定基板を分離する方法や、第１接着層に対して流体（圧力が加えられた液体もしくは気体）を噴射することにより第１固定基板を分離する方法（代表的にはウォータージェット法）を用いてもよいし、これらを組み合わせて用いてもよい。
【００１６】
レーザー光としては、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。図３（Ｄ）に示すようにレーザー光を裏面側から第１固定基板を通過させて第１接着層を照射して第１接着層のみを気化させて第１固定基板を分離もしくは剥離する。従って、第１固定基板としては少なくとも照射するレーザー光が通過する基板、代表的には透光性を有する基板、例えばガラス基板、石英基板等を用い、さらに素子形成基板よりも厚さの厚いものが好ましい。
【００１７】
本発明においては、レーザー光が第１固定基板を通過させるため、レーザー光の種類と第１固定基板を適宜選択する必要がある。例えば、第１固定基板として石英基板を用いるのであれば、ＹＡＧレーザー（基本波（１０６４ｎｍ）、第２高調波（５３２ｎｍ）、第３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）あるいはエキシマレーザー（波長３０８ｎｍ）を用い、線状ビームを形成し、石英基板を通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第１固定基板としてガラス基板を用いるのであればＹＡＧレーザーの基本波、第２高調波、または第３高調波を用い、好ましくは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形成し、ガラス基板を通過させればよい。
【００１８】
また、第１接着層としては有機物を用い、好ましくは照射するレーザー光で全部または一部が気化するものを用いる。また、効率よく第１接着層のみにレーザー光を吸収させるために、第１接着層がレーザー光を吸収する特性を有するもの、例えば、ＹＡＧレーザーの第２高調波を用いる場合、有色、あるいは黒色（例えば、黒色着色剤を含む樹脂材料）のものを用いることが望ましい。ただし、第１接着層は素子形成工程における熱処理によって気化しないものを用いる。また、第１接着層は単層であっても積層であってもよく、図２に示したように第１接着層と素子形成基板の間にアモルファスシリコン膜またはＤＬＣ膜を設ける構成としてもよい。
【００１９】
このような構成とすることによって、素子形成基板の厚さが非常に薄い、具体的には５０μｍ〜３００μｍ、好ましくは１５０μｍ〜２００μｍの厚さの基板を用いても、信頼性の高い発光装置を得ることができる。また、従来ある公知の製造装置を用いて、このように厚さの薄い基板上に素子形成を行うことは困難であったが、本発明は第１固定基板に貼り合わせて素子形成を行うため、装置の改造を行うことなく厚さの厚い基板を用いた製造装置を使用することができる。また、素子形成工程中において、素子形成基板を素子形成基板上に形成される絶縁膜と、第１固定基板とで挟まれた状態とすることで素子形成基板の耐熱性を向上させることができる。
【００２０】
本明細書で開示する発明の構成は、
第１固定基板と素子形成基板とを該素子形成基板に設けられた第１接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の上に発光素子を形成し、該発光素子の上に第２接着層で第２固定基板を貼り合わせた後、レーザー光の照射により前記第１接着層を除去して前記第１固定基板を分離することを特徴とする半導体装置の作製方法である。
【００２１】
また、他の発明の構成は、
第１固定基板と素子形成基板とを前記固定基板に設けられた第１接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の上に発光素子を形成し、該発光素子の上に第２接着層で第２固定基板を貼り合わせた後、レーザー光の照射により前記第１接着層を除去して前記第１固定基板を分離することを特徴とする半導体装置の作製方法である。
【００２２】
上記各構成において、前記素子形成基板及び前記第２固定基板は有機樹脂からなる支持体（可撓性のプラスチックフィルムもしくはプラスチック基板を含む）であることを特徴としている。また、前記素子形成基板及び前記第２固定基板としては、第１固定基板と比べて厚さの薄いものを用いる。
【００２３】
また、上記各構成において、前記素子形成基板と第１接着層の間には、非晶質シリコン薄膜を形成してもよい。また、前記素子形成基板と第１接着層の間には、ダイヤモンド状炭素薄膜を形成してもよい。
【００２４】
また、上記各構成において、前記第１接着層は、顔料や染料を用いて有色または黒色としてレーザー光を吸収するようにしてもよい。
【００２５】
また、上記各構成において、前記レーザー光の照射は、線状ビームを形成して走査させて照射することを特徴としており、前記レーザー光は、パルス発振型または連続発光型のエキシマレーザーや、ＹＡＧレーザーや、ＹＶＯ4レーザーを用いることができる。
【００２６】
また、上記各構成において、前記レーザー光の照射は、前記第１固定基板の裏面側から前記第１固定基板を通過させて、前記第１固定基板の表面側に設けられた前記第１接着層に前記レーザー光を照射することを特徴としている。従って、前記第１固定基板は、使用するレーザー光を透過することが好ましい。
【００２７】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００２８】
まず、第１固定基板１０１と素子形成基板１０３とを貼り合わせるが、図１に示したように２通りの貼り合わせ方法がある。
【００２９】
一つ目の方法は、第１固定基板１０１上に第１接着層１０２を設けた後、第１固定基板１０１と素子形成基板１０３とを貼り合わせる方法である。（図１（Ａ１））なお、貼り合わせ後の状態を図１（Ｂ１）に示した。
【００３０】
また、二つ目の方法は、素子形成基板１０３に第１接着層１０２を設けた後、第１固定基板１０１と素子形成基板１０３とを貼り合わせる方法である。（図１（Ａ２））なお、貼り合わせ後の状態を図１（Ｂ２）に示した。
【００３１】
また、ここでは図示しないが、第１固定基板上に第１接着層を形成した後、その上に有機樹脂層（ポリイミド層、ポリアミド層、ポリイミドアミド層等）を成膜したものを素子形成基板と同等なものとしてもよい。
【００３２】
また、図２（Ａ）に示したように、第１接着層２０２Ｂと素子形成基板２０３の間にａ―Ｓｉ（アモルファスシリコン）層２０２Ａを設ける構成としてもよい。後の工程で、このａ―Ｓｉ層にレーザー光を照射することにより第１固定基板２０１を剥離させてもよい。第１固定基板２０１が分離または剥離しやすいようにするため水素を多く含むａ―Ｓｉ層を用いることが好ましい。レーザー光を照射することによりａ―Ｓｉ層に含まれる水素を気化させて第１固定基板を分離または剥離する。
【００３３】
また、図２（Ｂ）に示したように、第１接着層２０５Ｂと素子形成基板２０６の間に、素子形成基板２０６を保護するためのＤＬＣ膜（具体的にはダイヤモンドライクカーボン膜）を設けてもよい。なお、第１固定基板２０４は、図１中に示した第１固定基板１０１と同一である。
【００３４】
この場合、素子形成基板の片面もしくは両面に保護膜としてＤＬＣ膜を膜厚２〜５０ｎｍでコーティングしたものを用いてもよい。なお、ＤＬＣ膜の成膜はスパッタ法もしくはＥＣＲプラズマＣＶＤ法を用いればよい。ＤＬＣ膜の特徴としては、１５５０ｃｍ-1くらいに非対称のピークを有し、１３００ｃｍ-1くらいに肩をもつラマンスペクトル分布を有する。また、微小硬度計で測定した時に１５〜２５ＧＰａの硬度を示すという特徴をもつ。このような炭素膜は、酸素および水の侵入を防ぐとともに樹脂基板の表面を保護する役割を持つ。こうして、外部からの水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ発光装置が得られる。
【００３５】
また、図２（Ｃ）に示したように、第１接着層２０８Ｃと素子形成基板２０９の間に、素子形成基板を保護するための第１ＤＬＣ膜２０８Ａと、第１固定基板２０７が分離または剥離しやすいようにするための第２ＤＬＣ膜２０８Ｂを設けてもよい。このような第１ＤＬＣ膜２０８Ａとしては水素を含まない成膜条件で成膜したものを用い、第２ＤＬＣ膜２０８Ｂとしては水素を含む成膜条件で成膜したものを用いればよい。また、第２ＤＬＣ膜２０８Ｂにレーザー光を照射することにより膜中に含まれる水素を気化させて第１固定基板２０７を分離または剥離させてもよい。
【００３６】
上記各方法によって得られる貼り合わせ後の状態を図３（Ａ）に示した。ここでは、図１（Ｂ１）及び図１（Ｂ２）と同一のものを例示する。なお、符号は図１（Ｂ１）及び図１（Ｂ２）と同じ符号を用いた。
【００３７】
次いで、素子形成基板１０３上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。ここでは、駆動回路１０４とＥＬ素子を有する画素部１０５を形成した例を示す。（図３（Ｂ））
【００３８】
次いで、第２固定基板１０６を第２接着層１０７で貼り合わせる。（図３（Ｃ））なお、ここではＥＬ素子を外部からの水分や酸素等の侵入から保護するために第２固定基板１０６を用いたが、特に必要がなければ用いなくともよい。第２固定基板１０６としては、樹脂基板を用いればよく、片面もしくは両面に保護膜としてＤＬＣ膜を設けたものを用いてもよい。
【００３９】
次いで、裏面側からレーザー光を照射して第１接着層１０２の全部または一部を気化させて第１固定基板１０１を分離する。（図３（Ｄ））従って、第１接着層１０２はレーザー光によって層内または界面において剥離現象が生じる物質を用いる。また、レーザー光は第１固定基板１０１を通過して第１接着層で吸収するものを適宜選択する。例えば、第１固定基板として石英基板を用いるのであれば、ＹＡＧレーザー（基本波（１０６４ｎｍ）、第２高調波（５３２ｎｍ）、第３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）あるいはエキシマレーザー（波長３０８ｎｍ）を用い、線状ビームを形成し、石英基板を通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第１固定基板としてガラス基板を用いるのであればＹＡＧレーザーの基本波、第２高調波、第３高調波を用いることができ、好ましくは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形成し、ガラス基板を通過させればよい。
【００４０】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで挟まれた発光装置が完成する。
【００４１】
また、図２３に示したように、樹脂基板である素子形成基板１０３と樹脂基板である第２固定基板１０６とで素子形成層（ＥＬ素子含む）を挟んだ発光装置は、多少の応力が発生しても破損しない柔軟性（フレキシビリティ）を有している。図２３（Ａ）は曲率を与えていないときの状態を示し、図２３（Ｂ）は曲率を与えたときの状態を示す。図２３（Ｂ）において、素子形成基板には圧縮応力が働き、第２固定基板には引張応力が働くが、素子形成層においては、応力がほとんど働かず、中央部における伸び縮みを±１μｍ以下とすることができる。なお、曲率半径が１０ｃｍまでの曲率を与えても問題ない。
【００４２】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４３】
【実施例】
［実施例１］
本実施例は、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで挟まれた発光装置の作製方法の一例を図３を用いて示す。なお、ここでは、全ての工程を３５０℃以下、好ましくは２００℃以下で行うこととする。ただし、本発明が本実施例に限定されないことはいうまでもない。
【００４４】
まず、第１固定基板１０１としてガラス基板を用いる。そして、実施の形態に示したいずれかの方法を用いて、第１固定基板１０１と樹脂基板である素子形成基板１０３とを第１接着層１０２で貼り合わせた。（図３（Ａ））
【００４５】
次いで、素子形成基板１０３上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。ここでは、駆動回路１０４とＥＬ素子を有する画素部１０５を形成した例を示す。（図３（Ｂ））
【００４６】
下地絶縁膜としては、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く含む酸化窒化シリコン膜を積層形成した。
【００４７】
次いで、下地絶縁膜上に半導体層を形成する。半導体層の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（０＜Ｘ＜１））合金などで形成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。
【００４８】
次いで、半導体層を覆うゲート絶縁膜を形成する。本実施例では、低温で成膜が可能なスパッタ法を用いて酸化シリコン膜を形成した。
【００４９】
次いで、ゲート絶縁膜上に導電層を形成する。導電層は、導電膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した後、マスクを用いて所望の形状にパターニングして形成する。
【００５０】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にｎ型を付与する不純物元素またはｐ型を付与する不純物元素を適宜、添加してＬＤＤ領域やソース領域やドレイン領域を形成する不純物領域を形成する。
【００５１】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、３５０℃以下の加熱処理で活性化を行ってもよい。
【００５２】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース電極またはドレイン電極を形成しＴＦＴを得る。
【００５３】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴが完成する。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【００５４】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。次いで、公知の技術を用いて画素部のドレイン電極に達するコンタクトホールを形成した後、画素電極を形成する。次いで、画素電極の両端にバンクを形成し、画素電極上にＥＬ層およびＥＬ素子の陽極（あるいは陰極）を形成する。
【００５５】
次いで、画素部及び駆動回路に含まれる素子は全て絶縁膜で覆う。
【００５６】
次いで、素子形成基板に形成された素子を全て覆う絶縁膜と第２固定基板１０６とを第２接着層１０７で貼り合わせる。（図３（Ｃ））なお、ここではＥＬ素子を外部からの水分や酸素等の侵入から保護するために第２固定基板１０６を用いたが、特に必要がなければ用いなくともよい。第２固定基板１０６としては、樹脂基板を用いればよく、片面もしくは両面に保護膜としてＤＬＣ膜を設けたものを用いてもよい。
【００５７】
次いで、裏面側からレーザー光を照射して第１接着層１０２の全部または一部を気化させて第１固定基板１０１を分離する。（図３（Ｄ））本実施例では、第１固定基板としてガラス基板を用いるため、ＹＡＧレーザーの基本波、第２高調波、第３高調波を用いる。ここでは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形成し、第１固定基板１０１であるガラス基板を通過させて第１接着層を照射した。
【００５８】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで挟まれた発光装置が完成した。スパッタ法を用いて各膜（絶縁膜、半導体膜、導電膜等）を形成し、全てのプロセスを３５０℃以下、好ましくは２００℃以下で行うことができる。
【００５９】
［実施例２］
本実施例は、ｐチャネル型ＴＦＴを作製する例であり、図４を用いて説明する。
【００６０】
まず、第１固定基板４０１と第１接着層４０２（分離層）で貼りつけた素子形成基板４０３上に下地絶縁膜４０４を形成する。下地絶縁膜４０４としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等の形成方法を用いることができる。
【００６１】
本実施例では、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く含む酸化窒化シリコン膜を積層形成した。
【００６２】
なお、第１固定基板４０１と第１接着層４０２（分離層）で貼りつけた素子形成基板４０３は上記実施形態で示した方法により作製されるいずれのものも適用可能である。
【００６３】
次いで、下地絶縁膜上に半導体層４０５を形成する。半導体層４０５は、非晶質構造を有する半導体膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０５の厚さは２０〜１００ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（０＜Ｘ＜１））合金などで形成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。
【００６４】
また、半導体層４０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６５】
次いで、半導体層４０５を覆うゲート絶縁膜４０６を形成する。ゲート絶縁膜４０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、低温で成膜が可能なスパッタ法を用いて酸化シリコン膜を形成した。（図４（Ａ））
【００６６】
次いで、ゲート絶縁膜４０６上に導電層４０８を形成する。導電層４０８は、導電膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した後、マスク４０７を用いて所望の形状にパターニングして形成する。導電層４０８の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。本実施例では、低温で成膜が可能なスパッタ法を用いてＷ膜を成膜し、パターニングした。導電層４０８の端部はテーパー状に形成する。エッチング条件は適宣決定すれば良いが、例えば、Ｗの場合にはＣＦ4とＣｌ2の混合ガスを用い、基板を負にバイアスすることにより良好にエッチングすることができる。
【００６７】
次いで、図４（Ｂ）に示すように、自己整合的にソース及びドレイン領域を形成する不純物領域（ｐ＋領域）４０９を形成する。この不純物領域（ｐ＋領域）４０９はイオンドープ法により形成し、ボロンに代表される周期律表第１３族の元素をドーピングする。不純物領域（ｐ＋領域）４０９の不純物濃度は、１×１０20〜２×１０21／ｃｍ3の範囲となるようにする。
【００６８】
次に、図４（Ｃ）に示すように導電層４０８の端部が後退するようにエッチングして導電層４１０を形成する。本実施例の構造ではこれをゲート電極とする。ゲート電極の形成には２回のエッチング工程を用いるが、そのエッチング条件は適宣決定されるものである。例えば、Ｗの場合にはＣＦ4とＣｌ2の混合ガスを用い、基板を負にバイアスすることにより良好に端部がテーパー形状に加工することができる。また、ＣＦ4とＣｌ2に酸素を混合させることにより、下地と選択性良く、Ｗの異方性エッチングエッチングをすることができる。
【００６９】
その後、図４（Ｄ）に示すように、導電層４１０をマスクとしてｐ型の不純物（アクセプタ）をドーピングし、自己整合的に不純物領域（ｐ−領域）４１１を形成する。不純物領域（ｐ−領域）４１１の不純物濃度は、１×１０17〜２×１０19／ｃｍ3の範囲となるようにする。
【００７０】
その後、スパッタ法またはプラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜４１３を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技術を用いて不純物領域（ｐ＋領域）に達するコンタクトホールを形成した後、ソース電極またはドレイン電極４１４を形成しＴＦＴを得る。
【００７１】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してｐチャネル型ＴＦＴが完成する。（図４（Ｅ））
【００７２】
半導体層にはチャネル形成領域４１２、不純物領域（ｐ−領域）で形成されるＬＤＤ（Lightly Doped Drain）領域４１１、不純物領域（ｐ＋領域）で形成されるソースまたはドレイン領域４０９が形成されている。ここでは、ｐチャネル型ＴＦＴをＬＤＤ構造で示したが、勿論シングルドレインや、或いはＬＤＤがゲート電極とオーバーラップした構造で作製することもできる。本実施例で示すｐチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、ＥＬ表示装置の駆動回路を全てｐチャネル型ＴＦＴで構成することも可能である。
【００７３】
また、本実施例は実施例１と組み合わせることが可能である。
【００７４】
［実施例３］
本実施例は、ｎチャネル型ＴＦＴを作製する例であり、図５を用いて説明する。なお、図４（Ａ）と図５（Ａ）は同一であるため、同じ符号を用い、ここでは作製工程の説明を省略する。
【００７５】
実施例２に従って図５（Ａ）の状態を得た後、光露光プロセスによりレジストによるマスク４１５を形成し、半導体膜４０５にイオン注入またはイオンドープ法によりｎ型の不純物（ドナー）をドーピングする。（図５（Ｂ））作製される不純物領域（ｎ−領域）４１６において、ドーピングされる濃度は１×１０17〜２×１０19／ｃｍ3の範囲となるようにする。
【００７６】
次いで、絶縁膜４０６上には、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極４１７を形成する。（図５（Ｃ））ゲート電極４１７の一部は不純物領域（ｎ−領域）４１６とゲート絶縁膜を介して一部が重なるように形成する。
【００７７】
その後、図５（Ｄ）に示すように、ゲート電極４１７をマスクとしてｎ型の不純物（ドナー）をドーピングし、自己整合的に不純物領域（ｎ＋領域）４１８を形成する。不純物領域（ｎ＋領域）４１８の不純物濃度は、１×１０17〜２×１０19／ｃｍ3の範囲となるようにする。
【００７８】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜４１９を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技術を用いて不純物領域（ｎ＋領域）に達するコンタクトホールを形成した後、ソース電極またはドレイン電極４２０を形成しＴＦＴを得る。
【００７９】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴが完成する。（図５（Ｅ））
【００８０】
半導体層にはチャネル形成領域４１９、不純物領域（ｎ−領域）で形成されるＬＤＤ（Lightly Doped Drain）領域４１６、不純物領域（ｎ＋領域）で形成されるソースまたはドレイン領域４１８が形成されている。また、ＬＤＤ領域４１６はゲート電極４１７とオーバーラップして形成され、ドレイン端における電界の集中を緩和して、ホットキャリアによる劣化を防いでいる。勿論シングルドレインや、ＬＤＤ構造でｎチャネル型ＴＦＴを作製することもできる。本実施例で示すｎチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、ＥＬ表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【００８１】
また、本実施例は実施例１と組み合わせることが可能である。
【００８２】
［実施例４］
本実施例は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を作製する例であり、図６、図７を用いて説明する。
【００８３】
実施例２に従って、第１固定基板と第１接着層（分離層）で貼りつけた素子形成基板上に下地絶縁膜を形成した後、半導体層５０１、５０２を形成する。（図６（Ａ））
【００８４】
次いで、スパッタ法によりゲート絶縁膜５０３と第１導電膜５０４と第２導電膜５０５を形成する。（図６（Ｂ））本実施例では、第１導電膜５０４を窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２導電膜５０５をタングステンで１００〜３００ｎｍの厚さに形成する。
【００８５】
次に図６（Ｃ）に示すように、レジストによるマスク５０６を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【００８６】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１導電膜と第２導電膜から成る第１形状の導電層５０７、５０８（第１の導電層５０７ａ、５０８ａと第２導電層５０７ｂ、５０８ｂ）を形成する。５０９はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【００８７】
そして、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図６（Ｄ））その方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14／ｃｍ2として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第１形状の導電層５０７、５０８はドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、２０〜６０ｋｅＶ）して、ゲート絶縁膜５０９を通過した不純物元素により不純物領域（ｎ＋領域）５２０、５２１を形成する。例えば、不純物領域（ｎ＋領域）におけるリン（Ｐ）濃度は１×１０20〜１×１０21／ｃｍ3の範囲となるようにする。
【００８８】
さらに図７（Ａ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２形状の導電層５１２、５１３（第１の導電膜５１２ａ、５１３ａと第２の導電膜５１２ｂ、５１３ｂ）を形成する。５１６はゲート絶縁膜であり、第２の形状の導電層５１２、５１３で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。
【００８９】
そして、図７（Ｂ）に示すように第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、図６（Ｄ）で島状半導体膜に形成された第１の不純物領域の内側に不純物領域を形成する。ドーピングは、第２の導電膜５１２ｂ、５１３ｂを不純物元素に対するマスクとして用い、第１の導電膜５１２ａ、５１２ａの下側の領域に不純物元素が添加されるようにドーピングする。こうして、第１の導電膜５１２ａ、５１３ａと重なる不純物領域（ｎ−領域）５１４、５１５が形成される。この不純物領域は、第２の導電層５１２ａ、５１３ａがほぼ同じ膜厚で残存していることから、第２の導電層に沿った方向における濃度差は小さく、１×１０17〜１×１０19／ｃｍ3の濃度で形成する。
【００９０】
そして、図７（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜３４６のエッチング処理を行う。その結果、第２の導電膜もエッチングされ、端部が後退して小さくなり、第３形状の導電層５１７、５１８が形成される。図中で５１９は残存するゲート絶縁膜である。
【００９１】
そして、図７（Ｃ）に示すように、レジストによるマスク５２０を形成し、ｐチャネル型ＴＦＴを形成する島状半導体層５０１にｐ型の不純物（アクセプタ）をドーピングする。典型的にはボロン（Ｂ）を用いる。不純物領域（ｐ＋領域）５２１、５２２の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
【００９２】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。第３形状の導電層５１７、５１８はゲート電極となる。その後、図７（Ｄ）に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜５２３をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。
【００９３】
さらに、窒化シリコン膜５２４を形成し、水素化処理を行う。その結果、窒化シリコン膜５２４中の水素が島状半導体層中に拡散させることで水素化を達成することができる。
【００９４】
層間絶縁膜５２５は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【００９５】
次いで、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、ソース配線またはドレイン配線５２６〜５２８を形成する。
【００９６】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を得ることができる。
【００９７】
ｐチャネル型ＴＦＴにはチャネル形成領域５３０、ソース領域またはドレイン領域として機能する不純物領域５２１、５２２を有している。
【００９８】
ｎチャネル型ＴＦＴにはチャネル形成領域５３１、第３形状の導電層から成るゲート電極５１８と重なる不純物領域５１５ａ（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域５１５ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域５１６を有している。
【００９９】
このようなＣＭＯＳ回路は、アクティブマトリクス型のＥＬ表示装置の駆動回路を形成することを可能とする。それ以外にも、このようなｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するトランジスタに応用することができる。
【０１００】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成することが可能である。
【０１０１】
また、本実施例は実施例１と組み合わせることが可能である。
【０１０２】
[実施例５]
実施例３に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１０３】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１０４】
ここでＥＥＭＯＳ回路の例を図８（Ａ）に、ＥＤＭＯＳ回路の例を図８（Ｂ）に示す。図８（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図８（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１０５】
なお、図８（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１０６】
さらに、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図９に示す。図９において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図９（Ｂ）に示すように、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、ＥＬ表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１０７】
また、本実施例は実施例１または実施例３と組み合わせることが可能である。
【０１０８】
[実施例６]
ここでは、上記実施例２〜５で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図１０〜図１３を用い、以下に説明する。
【０１０９】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図１０に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例４に従えば得ることができる。
【０１１０】
図１０において、６０１は第１固定基板、６０２は第１接着層、６０３は素子形成基板であり、その上にはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴからなる駆動回路６０４、ｐチャネル型ＴＦＴからなるスイッチングＴＦＴおよびｎチャネル型ＴＦＴからなる電流制御ＴＦＴとが形成されている。また、本実施例では、ＴＦＴはすべてトップゲート型ＴＦＴで形成されている。
【０１１１】
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの説明は実施例４を参照すれば良いので省略する。また、スイッチングＴＦＴはソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのｐチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１１２】
また、電流制御ＴＦＴのドレイン領域６０６の上には第２層間絶縁膜６０８が設けられる前に、第１層間絶縁膜６０７にコンタクトホールが設けられている。これは第２層間絶縁膜６０８にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第２層間絶縁膜６０８にはドレイン領域６０６に到達するようにコンタクトホールが形成され、ドレイン領域６０６に接続された画素電極６０９が設けられている。画素電極６０９はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０１１３】
次に、６１３は画素電極６０９の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０１１４】
また、ＥＬ素子６１０は画素電極（陰極）６０９、ＥＬ層６１１および陽極６１２からなる。陽極６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【０１１５】
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。
【０１１６】
なお、ここでは図示しないが陽極６１２を形成した後、ＥＬ素子６１０を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１１７】
次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った後、実施の形態および実施例１に示したようにレーザー照射により第１固定基板６０１を分離した。その後のＥＬ表示装置について図１１（Ａ）、（Ｂ）を用いて説明する。
【０１１８】
図１１（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１１（Ｂ）は図１１（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された７０１は画素部、７０２はソース側駆動回路、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５は第１シール材、７０６は第２シール材である。
【０１１９】
なお、７０８はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０１２０】
次に、断面構造について図１１（Ｂ）を用いて説明する。絶縁体７００（素子形成基板６０３に相当）の上方には画素部、ソース側駆動回路７０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ソース側駆動回路７０９はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体７００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０１２１】
また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上にはＥＬ層７１３およびＥＬ素子の陽極７１４が形成される。陽極７１４は全画素に共通の配線としても機能し、接続配線７１５を経由してＦＰＣ７１６に電気的に接続されている。さらに、画素部及びソース側駆動回路７０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０１２２】
また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材７０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材７０５の内側には空隙７１７が形成されている。なお、第１シール材７０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙７１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１２３】
なお、カバー材７０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材７０４の表面を機械的に保護する役割をもつ。
【０１２４】
また、カバー材７０４を接着した後、第１シール材７０５の露呈面を覆うように第２シール材７０６を設けている。第２シール材７０６は第１シール材７０５と同じ材料を用いることができる。
【０１２５】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１２６】
また、本実施例は実施例１と組み合わせることが可能である。
【０１２７】
[実施例７]
本実施例では、実施例６で得られるＥＬ表示装置において、画素部のさらに詳細な上面構造を図１２（Ａ）に、回路図を図１２（Ｂ）に示す。図１２（Ａ）及び図１２（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１２８】
スイッチング用ＴＦＴ８０２のソースはソース配線８１５に接続され、ドレインはドレイン配線８０５に接続される。また、ドレイン配線８０５は電流制御用ＴＦＴ８０６のゲート電極８０７に電気的に接続される。また、電流制御用ＴＦＴ８０６のソースは電流供給線８１６に電気的に接続され、ドレインはドレイン配線８１７に電気的に接続される。また、ドレイン配線８１７は点線で示される画素電極（陰極）８１８に電気的に接続される。
【０１２９】
このとき、８１９で示される領域には保持容量が形成される。保持容量８１９は、電流供給線８１６と電気的に接続された半導体膜８２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極８０７との間で形成される。また、ゲート電極８０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線８１６で形成される容量も保持容量として用いることが可能である。
【０１３０】
また、本実施例は実施例１または実施例６と組み合わせることが可能である。
【０１３１】
[実施例８]
本実施例では実施例６または実施例７に示したＥＬ表示装置の回路構成例を図１３に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１３２】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０１３３】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０１３４】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例２〜４で得られるｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されている。
【０１３５】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０１３６】
また、本実施例は実施例１、実施例６または実施例７と組み合わせることが可能である。
【０１３７】
[実施例９]
本実施例では、画素部及び駆動回路に使用するＴＦＴを全て逆スタガ型ＴＦＴで構成したＥＬ表示装置の例を図１４に示す。
【０１３８】
図１４において、１００１は第１固定基板、１００２は第１接着層、１００３は素子形成基板であり、まず、実施の形態に従い、第１固定基板１００１と第１接着層１００２（分離層）で貼りつけた素子形成基板１００３を用意する。なお、必要があれば素子形成基板上に下地絶縁膜を形成してもよい。
【０１３９】
次いで、素子形成基板１００３上に単層構造または積層構造を有するゲート配線（ゲート電極含む）１００４を形成する。ゲート配線１２の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線１２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、クロム（Ｃｒ）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。
【０１４０】
次いで、ゲート絶縁膜１００５を形成する。
【０１４１】
次いで、非晶質半導体膜を成膜する。次いで、非晶質半導体膜のレーザー結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングして半導体層を形成する。次いで、半導体層上に絶縁層１００６を形成する。この絶縁層１００６は不純物元素の添加工程時にチャネル形成領域を保護する。
【０１４２】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にｎ型を付与する不純物元素またはｐ型を付与する不純物元素を適宜、添加してＬＤＤ領域やソース領域やドレイン領域を形成する不純物領域を形成する。
【０１４３】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、３５０℃以下の加熱処理で活性化を行ってもよい。
【０１４４】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース電極またはドレイン電極を形成して逆スタガ型のＴＦＴを得る。
【０１４５】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが完成する。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【０１４６】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により第１層間絶縁膜１００７を形成する。次いで、公知の技術を用いて画素部のドレイン領域１０００に達するコンタクトホールを形成した後、第２層間絶縁膜１００８を形成する。次いで、公知の技術を用いて画素部のドレイン領域１０００に達するコンタクトホールを形成した後、画素電極１００９を形成する。次いで、画素電極の両端にバンク１０１０を形成し、画素電極上にＥＬ層１０１１およびＥＬ素子１０１２の陽極１０１３を形成する。
【０１４７】
図１４において、素子形成基板上にはＮチャネル型ＴＦＴ１０１４、Ｐチャネル型ＴＦＴ１０１５からなる駆動回路、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ１０１６およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１０１７が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。
【０１４８】
また、スイッチングＴＦＴ１０１６はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのＰチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１４９】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）で覆うことが好ましい。
【０１５０】
以降の工程は、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後、第１接着層１００２にレーザーを照射して第１固定基板１００１を分離して、発光装置が完成する。
【０１５１】
なお、本実施例は、実施例１、実施例７、または実施例８と自由に組み合わせることが可能である。
【０１５２】
[実施例１０]
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＮチャネル型ＴＦＴで構成したＥＬ表示装置の例を図１５に示す。
【０１５３】
図１５において、１１０１は第１固定基板、１１０２は第１接着層、１１０３は素子形成基板であり、まず、実施の形態に従い、第１固定基板１１０１と第１接着層１１０２（分離層）で貼りつけた素子形成基板１１０３上に下地絶縁膜を形成する。
【０１５４】
下地絶縁膜上にはＮチャネル型ＴＦＴ１１０４、Ｎチャネル型ＴＦＴ１１０５からなる駆動回路、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１１０６およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１１０７が形成されている。なお、Ｎチャネル型ＴＦＴの説明は実施例３を参照すれば良いので省略する。また、ＥＬ素子１１０８の説明は実施例６を参照すれば良いので省略する。
【０１５５】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）で覆うことが好ましい。
【０１５６】
また、図１５の状態を得た後、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後、第１接着層１１０２にレーザーを照射して第１固定基板１１０１を分離して、発光装置が完成すればよい。
【０１５７】
Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０１５８】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本実施例は実施できる。
【０１５９】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０１６０】
なお、本実施例は、実施例１、実施例３、実施例５、実施例７、または実施例８と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０１６１】
［実施例１１］
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成したＥＬ表示装置の例を図１６に示す。
【０１６２】
図１６において、１２０１は第１固定基板、１２０２は第１接着層、１２０３は素子形成基板であり、まず、実施の形態に従い、第１固定基板１２０１と第１接着層１２０２（分離層）で貼りつけた素子形成基板１２０３上に下地絶縁膜を形成する。
【０１６３】
その上にはＮチャネル型ＴＦＴ１２０４、Ｎチャネル型ＴＦＴ１２０５からなる駆動回路、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１２０６およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１２０７が形成されている。なお、Ｎチャネル型ＴＦＴの説明は実施例２を参照すれば良いので省略する。
【０１６４】
本実施例では、電流制御ＴＦＴ１２０７の上には層間絶縁膜１２０８、１２０９が形成され、その上に電流制御ＴＦＴ１２０７のドレインと電気的に接続する画素電極１２１０が形成される。本実施例では、仕事関数の大きい透明導電膜からなる画素電極１２１０がＥＬ素子の陽極として機能する。
【０１６５】
そして、実施例６と同様に画素電極１２１０の上にはバンク１２１１が形成される。
【０１６６】
次ぎに、画素電極１２１０の上にはＥＬ層１２１２が形成される。そのＥＬ層１２１２の上には周期表の１族または２族に属する元素を含む導電膜からなる陰極１２１３が設けられる。こうして、画素電極（陽極）１２１０、ＥＬ層１２１２及び陰極１２１３からなるＥＬ素子１２１４が形成される。
【０１６７】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）で覆うことが好ましい。
【０１６８】
但し、本実施例は実施例６、実施例９及び実施例１０とはＥＬ素子からの光の放射方向が異なり、素子形成基板は透明でなければならない。
【０１６９】
以降の工程は、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後、第１接着層１２０２にレーザーを照射して第１固定基板１２０１を分離して、発光装置が完成する。
【０１７０】
なお、本実施例は、実施例１、実施例２、実施例６、実施例７、または実施例８と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０１７１】
［実施例１２］
本実施例では、一般的なシフトレジスタの代わりに図４に示すようなＰチャネル型ＴＦＴを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図１７はゲート側駆動回路の例である。
【０１７２】
図１７において、１３００がゲート側駆動回路のデコーダ、１３０１がゲート側駆動回路のバッファ部である。
【０１７３】
まずゲート側デコーダ１３００を説明する。まず１３０２はデコーダ１３００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。
【０１７４】
選択線１３０２は図１８のタイミングチャートに示す信号を伝送する。図１８に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１７５】
また、１３０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１３０３bは第２段のＮＡＮＤ回路、１３０３cは第ｎ段のＮＡＮＤである。
【０１７６】
また、ＮＡＮＤ回路１３０３a〜１３０３cは、Ｐチャネル型ＴＦＴ１３０４〜１３０９が組み合わされてＮＡＮＤ回路を形成している。
【０１７７】
また、ＮＡＮＤ回路１３０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＰチャネル型ＴＦＴ１３０４〜１３０６は、互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１３１０に接続され、共通のドレインとして出力線１３１１に接続されている。
【０１７８】
次に、バッファ１３０１はＮＡＮＤ回路１３０３a〜１３０３cの各々に対応して複数のバッファ１３１３a〜１３１３cにより形成されている。但しバッファ１３１３a〜１３１３cはいずれも同一構造で良い。また、バッファ１３１３a〜１３１３cは一導電型ＴＦＴとしてＰチャネル型ＴＦＴ１３１４〜１３１６を用いて形成される。
【０１７９】
また、Ｐチャネル型ＴＦＴ１３１６はリセット信号線（Reset）をゲートとし、正電源線１３１９をソースとし、ゲート配線１３１８をドレインとする。なお、接地電源線１３１７は負電源線（但し画素のスイッチング素子として用いるＰチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０１８０】
次に、ソース側駆動回路の構成を図１９に示す。図１９に示すソース側駆動回路はデコーダ１４０１、ラッチ１４０２およびバッファ１４０３を含む。なお、デコーダ１４０１およびバッファ１４０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１８１】
図１９に示すソース側駆動回路の場合、ラッチ１４０２は第１段目のラッチ１４０４および第２段目のラッチ１４０５からなる。また、第１段目のラッチ１４０４および第２段目のラッチ１４０５は、各々ｍ個のＰチャネル型ＴＦＴ１４０６a〜１４０６cで形成される複数の単位ユニット１４０７を有する。
【０１８２】
そして、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１４０９に接続される。出力線１４０８に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４０６a〜１４０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cの各々に接続されたコンデンサ１４１０a〜１４１０cに保持される。
【０１８３】
また、第２段目のラッチ１４０５も複数の単位ユニット１４０７bを有し、単位ユニット１４０７bはｍ個のＰチャネル型ＴＦＴ１４１１a〜１４１１cで形成される。Ｐチャネル型ＴＦＴ１４１１a〜１４１１cのゲートはすべてラッチ信号線１４１２に接続され、ラッチ信号線１４１２に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４１１a〜１４１１cがオン状態となる。
【０１８４】
その結果、コンデンサ１４１０a〜１４１０cに保持されていた信号が、Ｐチャネル型ＴＦＴ１４１１a〜１４１１cの各々に接続されたコンデンサ１４１３a〜１４１３cに保持されると同時にバッファ３０３へと出力される。そして、バッファを介してソース配線１４１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１８５】
以上のように、Ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＰチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０１８６】
なお、本実施例は、実施例１、実施例２、実施例６、実施例７、または実施例８、実施例１１と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０１８７】
［実施例１３］
本実施例では、一般的なシフトレジスタの代わりに図５に示すようなＮチャネル型ＴＦＴを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図２０はゲート側駆動回路の例である。
【０１８８】
図２０において、１５００がゲート側駆動回路のデコーダ、１５０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１８９】
まずゲート側デコーダ１５００を説明する。まず１５０２はデコーダ１５００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１９０】
選択線１５０２は図２１のタイミングチャートに示す信号を伝送する。図２１に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１９１】
また、１５０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１５０３bは第２段のＮＡＮＤ回路、１５０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本実施例ではデコーダ１５００が複数のＮＡＮＤ回路からなる。
【０１９２】
また、ＮＡＮＤ回路１５０３a〜１５０３cは、Ｎチャネル型ＴＦＴ１５０４〜１５０９が組み合わされてＮＡＮＤ回路を形成している。また、Ｎチャネル型ＴＦＴ１５０４〜１５０９の各々のゲートは選択線１５０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１９３】
また、ＮＡＮＤ回路１５０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＮチャネル型ＴＦＴ１５０４〜１５０６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１５１０に接続され、共通のドレインとして出力線１５１１に接続されている。
【０１９４】
本実施例において、ＮＡＮＤ回路は直列に接続されたｎ個のＮチャネル型ＴＦＴおよび並列に接続されたｎ個のＮチャネル型ＴＦＴを含む。
【０１９５】
次に、バッファ部１５０１はＮＡＮＤ回路１５０３a〜１５０３cの各々に対応して複数のバッファ１５１３a〜１５１３cにより形成されている。但しバッファ１５１３a〜１５１３cはいずれも同一構造で良い。
【０１９６】
また、バッファ１５１３a〜１５１３cはＮチャネル型ＴＦＴ１５１４〜１５１６を用いて形成される。
【０１９７】
本実施例において、バッファ１５１３a〜１５１３cは第１のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１５１４）および第１のＮチャネル型ＴＦＴに直列に接続され、且つ、第１のＮチャネル型ＴＦＴのドレインをゲートとする第２のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１５１５）を含む。
【０１９８】
また、Ｎチャネル型ＴＦＴ１５１６（第３のＮチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）１５１９をソースとし、ゲート配線１５１８をドレインとする。なお、負電源線（ＶDL）１５１９は接地電源線（ＧＮＤ）としても構わない。
【０１９９】
なお、Ｎチャネル型ＴＦＴ１５１６は正電圧が加えられたゲート配線１５１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１５１８の選択期間が終了したら。リセット信号を入力してゲート配線１５１８に負電圧を加える。但しＮチャネル型ＴＦＴ１５１６は省略することもできる。
【０２００】
次に、ソース側駆動回路の構成を図２２に示す。図２２に示すソース側駆動回路はデコーダ１５２１、ラッチ１５２２およびバッファ部１５２３を含む。
【０２０１】
図２２に示すソース側駆動回路の場合、ラッチ１５２２は第１段目のラッチ１５２４および第２段目のラッチ１５２５からなる。また、第１段目のラッチ１５２４および第２段目のラッチ１５２５は、各々ｍ個のＮチャネル型ＴＦＴ１５２６a〜１５２６cで形成される複数の単位ユニット１５２７を有する。デコーダ１５２１からの出力線１５２８は単位ユニット１５２７を形成するｍ個のＮチャネル型ＴＦＴ１５２６a〜１５２６cのゲートに入力される。なお、ｍは任意の整数である。
【０２０２】
そして、Ｎチャネル型ＴＦＴ１５２６a〜１５２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１５２９に接続される。即ち、出力線１５２８に正電圧が加えられると一斉にＮチャネル型ＴＦＴ１５２６a〜１５２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｎチャネル型ＴＦＴ１５２６a〜１５２６cの各々に接続されたコンデンサ１５３０a〜１５３０cに保持される。
【０２０３】
また、第２段目のラッチ１５２５も複数の単位ユニット１５２７bを有し、単位ユニット１５２７bはｍ個のＮチャネル型ＴＦＴ１５３１a〜１５３１cで形成される。Ｎチャネル型ＴＦＴ１５３１a〜１５３１cのゲートはすべてラッチ信号線１５３２に接続され、ラッチ信号線１５３２に負電圧が加えられると一斉にＮチャネル型ＴＦＴ１５３１a〜１５３１cがオン状態となる。
【０２０４】
その結果、コンデンサ１５３０a〜１５３０cに保持されていた信号が、Ｎチャネル型ＴＦＴ１５３１a〜１５３１cの各々に接続されたコンデンサ１５３３a〜１５３３cに保持されると同時にバッファ１５２３へと出力される。そして、バッファを介してソース配線１５３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０２０５】
以上のように、Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２０６】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本実施例は実施できる。
【０２０７】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０２０８】
なお、本実施例は、実施例１、実施例３、実施例５、実施例７、または実施例８と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。
【０２０９】
［実施例１４］
素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる。本実施例は、その場合の例を以下に示す。
【０２１０】
本実施例では、実施例１の素子形成基板として、ステンレス基板（厚さ１０〜２００μｍ）を用いる。まず、実施の形態に従って第１固定基板とステンレス基板とを第１接着層で貼り合わせる。
【０２１１】
以降は、実施例１に従って、ステンレス基板からなる素子形成基板上に下地絶縁膜を形成して必要な素子を形成すればよい。なお、実施例１とは異なり、耐熱性が高いステンレス基板を用いているため、実施例１よりも高い温度（約５００℃以下）でのプロセスを使用してＴＦＴを作製することができる。
【０２１２】
そして、第１固定基板を分離する際、ステンレス基板を用いているため、レーザー光を照射しても素子形成基板上に形成された素子に全く影響を与えることなく第１固定基板分離することができる。
【０２１３】
また、ステンレス基板は遮光性を有しているため、本実施例の発光装置は、上方出射の発光装置となる。
【０２１４】
薄い金属基板（厚さ１０〜２００μｍ）を用いることによって軽量化、薄型化が図れるとともに可撓性を有する発光装置を得ることができる。また、金属基板を用いているため、素子基板上に形成されたＴＦＴ素子の放熱効果が得られる。
【０２１５】
また、本実施例は、実施例１乃至１３のいずれか一と自由に組み合わせることが可能である。
【０２１６】
［実施例１５］
本願発明を実施して形成された駆動回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０２１７】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２４及び図２５に示す。
【０２１８】
図２４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０２１９】
図２４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の駆動回路に適用することができる。
【０２２０】
図２４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の駆動回路に適用できる。
【０２２１】
図２４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができる。
【０２２２】
図２４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０２２３】
図２４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の駆動回路に適用することができる。
【０２２４】
図２５（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用することができる。
【０２２５】
図２５（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
【０２２６】
図２５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２２７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１４のどのような組み合わせからなる構成を用いても実現することができる。
【０２２８】
【発明の効果】
本発明により樹脂基板である素子形成基板と樹脂基板である第２固定基板とで素子形成層（ＥＬ素子含む）を挟んだ発光装置は、多少の応力が発生しても破損しない柔軟性（フレキシビリティ）を有している。
【０２２９】
また、素子形成基板の厚さが非常に薄い、具体的には５０μｍ〜３００μｍ、好ましくは１５０μｍ〜２００μｍの厚さの基板を用いても、信頼性の高い発光装置を得ることができる。
【図面の簡単な説明】
【図１】 基板貼り合わせ工程を示す図。
【図２】 貼り合わせた基板の状態を示す図。
【図３】 作製工程を示す図。
【図４】 ｐチャネル型ＴＦＴの作製工程を示す図。
【図５】 ｎチャネル型ＴＦＴの作製工程を示す図。
【図６】 ＣＭＯＳ回路を作製する工程を説明する図。
【図７】 ＣＭＯＳ回路を作製する工程を説明する図。
【図８】 ＮＭＯＳ回路の構成を示す図。
【図９】 シフトレジスタの構成を示す図。
【図１０】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１１】 ＥＬ表示装置の上面図及び断面図。
【図１２】 ＥＬ表示装置の画素の上面図及び回路図。
【図１３】 デジタル駆動のＥＬ表示装置の回路ブロック図。
【図１４】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１５】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１６】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１７】 ゲート側駆動回路の構成を示す図。
【図１８】 デコーダ入力信号のタイミングチャートを説明する図。
【図１９】 ソース側駆動回路の構成を示す図。
【図２０】 ゲート側駆動回路の構成を示す図。
【図２１】 デコーダ入力信号のタイミングチャートを説明する図。
【図２２】 ソース側駆動回路の構成を示す図。
【図２３】 曲率を与えた状態を示す図。
【図２４】 電子機器の一例を示す図。
【図２５】 電子機器の一例を示す図。
Claims (11)
- 素子形成基板の一方の面側に、接着層を用いて固定基板を貼り合わせ、
前記素子形成基板の他方の面側に、発光素子を形成し、
レーザー光の照射により前記接着層の一部又は全部を気化させて、前記固定基板を分離することを特徴とする半導体装置の作製方法。 - 請求項１において、
前記接着層は、有色の有機物であることを特徴とする半導体装置の作製方法。 - 請求項１において、
前記接着層は、黒色の有機物であることを特徴とする半導体装置の作製方法。 - 素子形成基板の一方の面側に、水素を含有するダイヤモンド状炭素膜を形成し、
前記ダイヤモンド状炭素膜に、接着層を用いて固定基板を貼り合わせ、
前記素子形成基板の他方の面側に、発光素子を形成し、
レーザー光の照射により前記ダイヤモンド状炭素膜に含有された前記水素を気化させて、前記固定基板を分離することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項４のいずれか一項において、
前記固定基板は、透光性の基板であり、
前記レーザー光は、前記固定基板を通過して照射されることを特徴とする半導体装置の作製方法。 - 素子形成基板の一方の面側に、第１接着層を用いて第１固定基板を貼り合わせ、
前記素子形成基板の他方の面側に、発光素子を形成し、
前記素子形成基板の他方の面側に、第２接着層を用いて第２固定基板を貼り合わせ、
前記第２固定基板を貼り合わせた後、前記レーザー光の照射を行うことにより前記第１接着層の一部又は全部を気化させて、前記第１固定基板を分離することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項６のいずれか一項において、
前記素子形成基板は、有機樹脂からなる基板または遮光性を有する基板であることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項７のいずれか一項において、
前記レーザー光は、エキシマレーザー光、ＹＡＧレーザー光、又はＹＶＯ４レーザー光であることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項７のいずれか一項において、
前記レーザー光は、ＹＡＧレーザー光の基本波、第２高調波、または第３高調波のいずれかを用いたレーザー光であることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項９のいずれか一項において、
前記素子形成基板の他方の面側に絶縁膜を形成した後に、前記発光素子を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項１０のいずれか一項に記載された半導体装置とは、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、又は携帯情報端末であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000216690A JP4869471B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000216690A JP4869471B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体装置の作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009181192A Division JP5147794B2 (ja) | 2009-08-04 | 2009-08-04 | 表示装置の作製方法及び電子書籍の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002033464A JP2002033464A (ja) | 2002-01-31 |
| JP2002033464A5 JP2002033464A5 (ja) | 2007-07-26 |
| JP4869471B2 true JP4869471B2 (ja) | 2012-02-08 |
Family
ID=18711918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000216690A Expired - Fee Related JP4869471B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4869471B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017115225A3 (en) * | 2015-12-28 | 2017-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Flexible device, display device, and manufacturing methods thereof |
| KR101930140B1 (ko) * | 2015-12-11 | 2018-12-17 | 가부시키가이샤 스크린 홀딩스 | 전자 디바이스의 제조 방법 및 적층체 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4727024B2 (ja) * | 2000-07-17 | 2011-07-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101169371B1 (ko) | 2002-10-30 | 2012-07-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광장치 |
| CN100416840C (zh) | 2002-11-01 | 2008-09-03 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的制作方法 |
| KR101005569B1 (ko) | 2002-12-27 | 2011-01-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제조방법 |
| JP4373085B2 (ja) | 2002-12-27 | 2009-11-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、剥離方法及び転写方法 |
| KR101028394B1 (ko) | 2002-12-27 | 2011-04-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법, 광전변환소자의 제조방법, 발광장치의 제조방법, 센서의 제조방법, 및 전자북 리더의 표시부의 제조방법 |
| WO2004064018A1 (ja) | 2003-01-15 | 2004-07-29 | Semiconductor Energy Laboratory Co., Ltd. | 剥離方法及びその剥離方法を用いた表示装置の作製方法 |
| JP4529414B2 (ja) * | 2003-10-29 | 2010-08-25 | セイコーエプソン株式会社 | 電気光学装置用基板の製造方法 |
| JP2005308975A (ja) * | 2004-04-20 | 2005-11-04 | Nippon Electric Glass Co Ltd | ディスプレイ基板 |
| KR101272097B1 (ko) | 2005-06-03 | 2013-06-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 집적회로 장치 및 그의 제조방법 |
| US7820495B2 (en) | 2005-06-30 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8222116B2 (en) | 2006-03-03 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2007251080A (ja) * | 2006-03-20 | 2007-09-27 | Fujifilm Corp | プラスチック基板の固定方法、回路基板およびその製造方法 |
| JP2007288148A (ja) * | 2006-03-22 | 2007-11-01 | Nippon Denki Kagaku Co Ltd | 薄膜素子の転写方法、転写体、転写生成物、回路基板及び表示装置 |
| JP2007286600A (ja) * | 2006-03-22 | 2007-11-01 | Nippon Denki Kagaku Co Ltd | 薄膜素子の転写方法、転写体、転写生成物、回路基板及び表示装置 |
| JP4610515B2 (ja) * | 2006-04-21 | 2011-01-12 | 株式会社半導体エネルギー研究所 | 剥離方法 |
| JP2008072087A (ja) * | 2006-08-16 | 2008-03-27 | Kyoto Univ | 半導体装置および半導体装置の製造方法、ならびに表示装置 |
| US7968382B2 (en) | 2007-02-02 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| JP2008243840A (ja) * | 2007-03-23 | 2008-10-09 | Nippon Denki Kagaku Co Ltd | 薄膜素子の転写方法 |
| JP5408848B2 (ja) | 2007-07-11 | 2014-02-05 | 株式会社ジャパンディスプレイ | 半導体装置の製造方法 |
| JP5205122B2 (ja) * | 2008-05-02 | 2013-06-05 | ローム株式会社 | 有機半導体装置の製造方法及び素子基板 |
| JP2010032768A (ja) | 2008-07-29 | 2010-02-12 | Hitachi Displays Ltd | 表示装置およびその製造方法 |
| US9741309B2 (en) * | 2009-01-22 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving display device including first to fourth switches |
| JP2010256930A (ja) * | 2010-07-22 | 2010-11-11 | Nippon Electric Glass Co Ltd | ディスプレイ基板 |
| JP2013080857A (ja) * | 2011-10-05 | 2013-05-02 | Dainippon Printing Co Ltd | 固体素子を有するデバイスの製造方法 |
| JP2013175285A (ja) * | 2012-02-23 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 発光装置の作製方法 |
| JP5577373B2 (ja) * | 2012-04-16 | 2014-08-20 | 株式会社半導体エネルギー研究所 | 発光装置 |
| JP2014093510A (ja) * | 2012-11-07 | 2014-05-19 | Fujifilm Corp | 電子デバイスの製造方法および該製造方法に用いられる積層体 |
| KR102215364B1 (ko) | 2013-12-02 | 2021-02-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 그 제조방법 |
| KR102354008B1 (ko) * | 2014-05-29 | 2022-01-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기 |
| KR20160130004A (ko) | 2015-04-30 | 2016-11-10 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP6608732B2 (ja) * | 2016-03-01 | 2019-11-20 | 株式会社ディスコ | ウエーハの加工方法 |
| JP6297654B2 (ja) * | 2016-09-29 | 2018-03-20 | 株式会社半導体エネルギー研究所 | 発光装置 |
| JP6744479B2 (ja) * | 2017-03-31 | 2020-08-19 | シャープ株式会社 | 表示デバイス、表示デバイスの製造方法、表示デバイスの製造装置 |
| KR102435985B1 (ko) * | 2017-12-13 | 2022-08-24 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 재작업 방법 |
| CN111819619A (zh) * | 2018-02-14 | 2020-10-23 | 深圳市柔宇科技股份有限公司 | 柔性电子装置及其柔性基板 |
| JP7097717B2 (ja) * | 2018-02-26 | 2022-07-08 | 株式会社カネカ | フレキシブル基板形成用支持基板およびその再生方法、ならびにフレキシブル基板の製造方法 |
| CN110783253B (zh) * | 2019-10-31 | 2022-05-24 | 京东方科技集团股份有限公司 | 一种显示基板的制作方法、显示基板和显示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107073A (ja) * | 1986-06-26 | 1988-05-12 | Matsushita Electric Ind Co Ltd | 薄膜太陽電池の製造法 |
| JPH1126733A (ja) * | 1997-07-03 | 1999-01-29 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器 |
| JP2000196243A (ja) * | 1998-12-28 | 2000-07-14 | Fujitsu Ltd | フレキシブル多層回路基板の製造方法 |
| JP2000243943A (ja) * | 1999-02-23 | 2000-09-08 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2001267578A (ja) * | 2000-03-17 | 2001-09-28 | Sony Corp | 薄膜半導体装置及びその製造方法 |
-
2000
- 2000-07-17 JP JP2000216690A patent/JP4869471B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101930140B1 (ko) * | 2015-12-11 | 2018-12-17 | 가부시키가이샤 스크린 홀딩스 | 전자 디바이스의 제조 방법 및 적층체 |
| WO2017115225A3 (en) * | 2015-12-28 | 2017-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Flexible device, display device, and manufacturing methods thereof |
| US10861917B2 (en) | 2015-12-28 | 2020-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a flexible device having transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002033464A (ja) | 2002-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4869471B2 (ja) | 半導体装置の作製方法 | |
| JP4727024B2 (ja) | 半導体装置の作製方法 | |
| JP5147794B2 (ja) | 表示装置の作製方法及び電子書籍の作製方法 | |
| US7534700B2 (en) | Method of fabricating a semiconductor device having a film in contact with a debonded layer | |
| CN1555098B (zh) | 半导体器件及其制造方法 | |
| US6737306B2 (en) | Semiconductor device having a tapered gate and method of manufacturing the same | |
| JP5292217B2 (ja) | 半導体装置の作製方法及び電子書籍の作製方法 | |
| JP5764616B2 (ja) | 半導体装置の作製方法 | |
| JP6100950B2 (ja) | 半導体装置の作製方法 | |
| JP6395786B2 (ja) | 電子機器の作製方法 | |
| JP6085015B2 (ja) | 表示装置の作製方法 | |
| JP5143272B2 (ja) | Ｅｌ表示装置の作製方法 | |
| JP5955914B2 (ja) | 発光装置の作製方法 | |
| JP2012089878A (ja) | 発光装置 | |
| JP6457615B2 (ja) | 発光装置の作製方法 | |
| JP6378372B2 (ja) | 半導体装置の作製方法 | |
| JP6280969B2 (ja) | 半導体装置の作製方法 | |
| JP6166761B2 (ja) | 半導体装置の作製方法 | |
| JP2014211638A (ja) | 半導体装置の作製方法 | |
| JP2013051430A (ja) | 装置の作製方法 | |
| JP4986347B2 (ja) | 半導体装置の作製方法 | |
| JP5608694B2 (ja) | 半導体装置の作製方法 | |
| JP2020079944A (ja) | 電子機器の作製方法 | |
| JP2019035986A (ja) | 電子機器の作製方法 | |
| JP2018142721A (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070613 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110428 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111116 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |