JP4710147B2

JP4710147B2 - 半導体圧力センサ

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Publication number: JP4710147B2
Application number: JP2001040498A
Authority: JP
Inventors: 誠一郎石王; 稲男豊田; 和明浜本; 康利鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-06-13
Filing date: 2001-02-16
Publication date: 2011-06-29
Anticipated expiration: 2021-02-16
Also published as: US20010052628A1; DE10128577A1; JP2002071493A; DE10128577B4; US6653702B2

Description

【０００１】
【発明の属する技術分野】
本発明は、第１のシリコン基板と第２のシリコン基板とが絶縁膜を介して貼り合わされてなる半導体基板に、圧力の印加によって歪むダイヤフラム部、ダイヤフラム部の歪みに基づく電気信号を発生する歪みゲージ、及び、歪みゲージからの電気信号を検出する回路部を形成してなる半導体圧力センサに関する。
【０００２】
【従来の技術】
この種の半導体圧力センサは、１つの半導体チップ（半導体基板）に、圧力検出用のダイヤフラム部及び回路部を集積化してなるものであるが、従来は、集積化される回路素子としてはバイポーラトランジスタ等のアナログ回路素子が主流であった。一方で、最近のＬＳＩプロセス／デバイス技術の進歩に伴い、デジタル回路とアナログ回路を集積化したいという要望がある。
【０００３】
このような状況から、１つの半導体チップに、ダイヤフラム、デジタル回路素子、アナログ回路素子を集積化可能な半導体圧力センサとして、特開平４−１０３１７７号公報に記載のものが提案されている。この公報によれば、ＳＯＩウェハにおけるダイヤフラム部が形成されたシリコン基板に、ＣＭＯＳのようなデジタル回路素子を、ＬＯＣＯＳ酸化膜を介して絶縁分離した形で形成している。
【０００４】
【発明が解決しようとする課題】
しかしながら、デジタル回路素子を絶縁分離するために必要なＬＯＣＯＳ酸化膜は、厚いために、薄肉部であるダイヤフラム部上に形成された場合には、ダイヤフラム部の歪み特性ひいてはセンサ特性に大きく影響する。また、回路素子の更なる高集積化を実現するためには、各回路素子間の電気的な耐圧性をより高める必要がある。
【０００５】
一方、この種の半導体圧力センサの用途は、ますます多岐に渡ってきており、例えば、自動車のエンジン吸気系統の吸気圧センサ等、汚染物質にさらされやすい厳しい環境に適用されるようになってきている。そのため、汚染物質の付着によるセンサ特性の悪化が懸念され、耐環境性をより高める必要も出てくる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、１つの半導体チップに、ダイヤフラム、デジタル回路素子、アナログ回路素子を集積化した半導体圧力センサにおいて、デジタル回路素子を絶縁分離するためのＬＯＣＯＳ酸化膜によるセンサ特性への影響を抑制することを第１の目的とし、第１の目的を達成しつつ、各回路素子間の耐圧性を高めることを第２の目的とし、耐環境性を向上させることを第３の目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明では、まず、第１のシリコン基板（１１）と第２のシリコン基板（１２）とが、これら第１及び第２のシリコン基板の間に埋め込まれた絶縁膜（１３）を介して貼り合わされてなる半導体基板（１０）と、該半導体基板の該第２のシリコン基板側の主表面から該第２のシリコン基板に形成された凹部（２）と、該凹部に対応する該第１のシリコン基板に形成され圧力の印加によって歪み可能なダイヤフラム部（１）と、該ダイヤフラム部に形成され該ダイヤフラム部の歪みに基づく電気信号を発生する歪みゲージ（３）と、該第１のシリコン基板のうち該ダイヤフラム部以外の部位に形成され該歪みゲージからの電気信号を検出する回路部とを備える。
【０００８】
更に、本発明では、上記歪みゲージと上記回路部とを、上記半導体基板の上記第１のシリコン基板側の主表面に形成されたＬＯＣＯＳ酸化膜（１５）を介して絶縁分離し、このＬＯＣＯＳ酸化膜を、上記ダイヤフラム部の薄肉部の最外周よりも外側に配置し、ＬＯＣＯＳ酸化膜の端部は、前記ダイヤフラム部の薄肉部の最外周端部とは離れているものとしたことを特徴としている。
【０００９】
この請求項１の発明によれば、半導体基板は、第１のシリコン基板と第２のシリコン基板とが絶縁膜を介して貼り合わされてなるもの、いわゆるＳＯＩ基板である。ここで、回路部と歪みゲージとを、第１のシリコン基板（ＳＯＩ層）に形成されたＬＯＣＯＳ酸化膜を介して絶縁分離することにより、１つの半導体チップに、ダイヤフラム、デジタル回路素子、アナログ回路素子が集積化されたセンサを実現することができる。
【００１０】
そして、歪みゲージと回路部とを絶縁分離するＬＯＣＯＳ酸化膜がダイヤフラム部の最外周よりも外側に位置するように、半導体基板の第１のシリコン基板側の主表面に形成されているため、ＬＯＣＯＳ酸化膜は、ダイヤフラム部上に存在しない構成とすることができる。
【００１１】
よって、本発明によれば、１つの半導体チップに、ダイヤフラム、デジタル回路素子、アナログ回路素子を集積化した半導体圧力センサにおいて、デジタル回路素子を絶縁分離するためのＬＯＣＯＳ酸化膜によるセンサ特性への影響を抑制することができる。
【００１２】
また、請求項２の発明では、ダイヤフラム部（１）及び回路部を、半導体基板（１０）の第１のシリコン基板（１１）側の主表面上に形成された保護膜（３０）により被覆保護するとともに、この保護膜を少なくとも２層以上のＳｉＮ系絶縁膜よりなるものとしたことを特徴としている。
【００１３】
ＳｉＮ系絶縁膜は、この種の半導体圧力センサにおいて素子の劣化を生じさせやすいアルカリ金属イオン等を通過させにくい性質を有しているため、保護膜として好適である。そして、このＳｉＮ系絶縁膜を少なくとも２層以上のものとすることにより、２層以上のＳｉＮ系絶縁膜のうちのある１層にホト欠陥やピンホール等が発生しても、他の層で補償することができるため、結果として、耐環境性を向上させることができる。
【００１４】
また、請求項３の発明では、ダイヤフラム部（１）の平面形状を５角形以上の多角形としたことを特徴としている。それによれば、平面形状が四角形である通常のダイヤフラム部に比べて、平面形状を円形に近づけることができるため、ダイヤフラム部の面内の応力分布を均一化させることができ、好ましい。
【００１５】
ここで、ダイヤフラム部は、通常、異方性エッチングによって第２のシリコン基板に凹部を形成することで形成できるが、マスクパターンを工夫することにより、平面形状を５角形以上の多角形に形成することができる。また、請求項４の発明のように、半導体基板（１０）の第２のシリコン基板（１２）側の主表面を（１１０）面とすれば、上記異方性エッチングにより、容易に８角形のダイヤフラム部（１）を形成することができる。
【００１６】
また、請求項６に記載の発明では、回路部を、第１のシリコン基板（１１）の表面から絶縁膜（１３）に達するトレンチ溝（１４）を介して互いに絶縁分離された複数個の回路素子（４〜６）より構成し、トレンチ溝を、ダイヤフラム部（１）よりも外側に位置させたことを特徴としている。
【００１７】
それによれば、トレンチ溝により、回路部を構成する複数個の回路素子を絶縁分離しているため、各回路素子間の耐圧性をより高いものとすることができ、上記第２の目的を達成することができる。また、トレンチ溝がダイヤフラム部よりも外側にあるので、トレンチ溝の応力がダイヤフラム部に影響を及ぼすことを低減でき、好ましい。
【００１８】
また、請求項７に記載の発明では、ダイヤフラム部（１）に最も近いトレンチ溝（１４）を、ダイヤフラム部に形成された歪みゲージ（３）から５０μｍ以上離したことを特徴としている。トレンチ溝と歪みゲージとの間の距離が５０μｍ以上あると、感度が安定化し、オフセットも低減するため、好ましい。
【００１９】
また、請求項８に記載の発明では、トレンチ溝（１４）を埋める材料の主要部がポリシリコンであることを特徴としており、トレンチ溝の埋め込み材料をポリシリコンとすれば、酸化膜に比べ感度やオフセットの点で有利である。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００２３】
【発明の実施の形態】
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１は、本発明の第１実施形態に係る半導体圧力センサ１００の概略断面構成を示す図である。図１に示す様に、半導体圧力センサ１００は、圧力の印加によって歪み可能な圧力検出用のダイヤフラム部１が形成された半導体基板１０をガラス基板（ガラス台座）２０に接合してなる。
【００２４】
ここで、半導体基板１０は、共に主表面の面方位が（１００）面である第１のシリコン基板１１と第２のシリコン基板１２とを、これら第１及び第２のシリコン基板１１、１２の間に埋め込まれた埋込酸化膜（本発明でいう絶縁膜）１３を介して貼り合わされてなるＳＯＩ（Silicon on Insulator）基板である。なお、図１中、ｎ＋は高濃度ｎ層、ｎ−は低濃度ｎ層、ｐ＋は高濃度ｐ層、ｐ−は低濃度ｐ層を示す。
【００２５】
半導体基板１０の第２のシリコン基板１２側の主表面から第２のシリコン基板１２に、凹部２を形成することにより、該凹部２に対応する第１のシリコン基板１１によって、上記ダイヤフラム部１が形成されている。そして、第２のシリコン基板１２の主表面には、ガラス基板２０が陽極接合され、凹部２内は真空に封止されている。
【００２６】
なお、本例では、ダイヤフラム部１は、第２のシリコン基板１２が除去されて凹部２を形成することにより、凹部２に対応する部分の残された第１のシリコン基板１１及び埋込酸化膜１３によって形成されているが、凹部２において、埋込酸化膜１３も全て除去されて第１のシリコン基板１１のみでダイヤフラム部１が形成されていても良いし、第２のシリコン基板１２が一部残った形で形成されていても良い。
【００２７】
このダイヤフラム部１における第１のシリコン基板１１には、ダイヤフラム部１の歪みに基づく電気信号を発生する歪みゲージ（ゲージ拡散抵抗）３が、ホイートストンブリッジ回路を構成するように形成されている。また、第１のシリコン基板１１のうちダイヤフラム部１以外の部位には、歪みゲージ３からの電気信号を検出する回路部が形成されている。
【００２８】
この回路部は、複数個の回路素子４〜６よりなり、バイポ−ラ回路とＣＭＯＳ（Complementary MOS）回路とを一体化したＢｉＣＭＯＳを構成している。バイポ−ラ回路は、ＰＮＰバイポーラトランジスタ４やＮＰＮバイポーラトランジスタ５より構成されたアナログ回路部であり、歪みゲージ３からの信号を増幅したり、電源回路を構成する等の役目を有する。ＣＭＯＳ回路は、ＭＯＳトランジスタ６よりなるデジタル回路部であり、データの判定や信号の調整を行う役目を有する。
【００２９】
ここで、各回路素子４〜６の間には、第１のシリコン基板１１の主表面から厚み方向に突き抜け埋込酸化膜（絶縁膜）１３に達するトレンチ溝１４が形成されており、各回路素子４〜６の間は、このトレンチ溝１４を介して互いに絶縁分離されている。トレンチ溝１４の側壁は酸化膜となっており、トレンチ溝１４内はポリシリコンで埋められ、電気絶縁性を確保している。
【００３０】
さらに、第１のシリコン基板１１側の主表面には、各回路素子４〜６間を絶縁分離するためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１５が形成されており、このＬＯＣＯＳ酸化膜１５を介して歪みゲージ３と回路部との間も絶縁分離されている。図１に示す様に、ＬＯＣＯＳ酸化膜１５は、ダイヤフラム部１の薄肉部の最外周端部（図中、破線Ｇにて図示）よりも外側に配置されており、ＬＯＣＯＳ酸化膜１５の端部は、ダイヤフラム部１の薄肉部の最外周端部とは離れている。
【００３１】
また、ダイヤフラム部１における第１のシリコン基板１１の主表面には、ＰＳＧ（Phosho−Silicate Glass）膜１６が形成され、このＰＳＧ膜１６によって、ダイヤフラム部１及び歪みゲージ３を保護している。また、ダイヤフラム部１以外の第１のシリコン基板１１の主表面上には、層間絶縁膜としてのＳｉＯ₂膜１７、保護膜としてのＳｉＮ系絶縁膜１８を順次積層形成することにより、回路部の保護が図られている。
【００３２】
また、歪みゲージ３や各回路素子４〜６には、Ａｌ（アルミ）等よりなる配線１９が形成されており、ＳｉＮ系絶縁膜１８から開口して形成されたＡｌ（アルミ）等よりなるパッド２１に電気的に接続されている。このパッド２１は、ワイヤボンディングされる等により、外部と電気的に接続可能となっている。
【００３３】
次に、本センサ１００の製造方法について、図２の工程図を参照して説明する。図２では、図１に沿った断面にて各工程を示している。まず、最終的に半導体基板１０となる原石としてのＳＯＩウェハ２２を用意する（図２（ａ））。次に、第１のシリコン基板１１の主表面からドライエッチング等によりトレンチ溝１４を形成し、トレンチ溝１４の側壁を熱処理等にて酸化するとともに、トレンチ溝１４内にＣＶＤ等にてポリシリコンを充填する。
【００３４】
次に、トレンチ溝１４によって分離された第１のシリコン基板１１の領域に、周知の半導体プロセス技術を用いて、ＬＯＣＯＳ酸化膜１５を形成し、ｐ層やｎ層の拡散によって、各々がＬＯＣＯＳ酸化膜１５で分離された複数個の回路素子４〜６及び歪みゲージ３を形成する。また、Ａｌ等よりなる配線１９や上記した保護用の膜１７、１８等を形成する。こうして、図２（ｂ）に示す様に、第１のシリコン基板１１に対して各種の表面回路素子が形成される。
【００３５】
次に、図２（ｃ）に示す様に、ＳＯＩウェハ２２の第２のシリコン基板１２の主表面から、ＫＯＨ等を用いた異方性エッチングを行うことにより、凹部２、ダイヤフラム部１を形成する。そして、真空中にて、ガラス基板２０を第２のシリコン基板１２の主表面に陽極接合し、この接合されたウェハ状態の両基板１０、２０をダイシングカットすることにより、上記図１に示す１つの半導体チップとしてのセンサ１００が完成する。
【００３６】
かかる半導体圧力センサ１００においては、第１のシリコン基板１１の主表面側から圧力が印加されると、ダイヤフラム部１が歪み、このダイヤフラム部１の歪みに基づいて歪みゲージの抵抗値が変化することにより、上記ホイートストンブリッジ回路における電圧値が変化する。この変化した電圧値が電気信号として上記回路部にて検出されることにより、印加圧力が検出されるようになっている。
【００３７】
ところで、本実施形態によれば、半導体基板１０において、第１のシリコン基板（ＳＯＩ層）１１にＬＯＣＯＳ酸化膜１５を形成し、このＬＯＣＯＳ酸化膜１５を介して各回路素子４〜６間及び回路部−歪みゲージ３間を絶縁分離することにより、１つの半導体チップに、ダイヤフラム部１、デジタル回路素子６、アナログ回路素子４、５が集積化されたセンサを実現することができる。
【００３８】
また、本実施形態によれば、第１のシリコン基板１１を厚み方向に突き抜け埋込酸化膜（絶縁膜）１３に達するトレンチ溝１４を形成し、このトレンチ溝１４により、回路部を構成する複数個の回路素子４〜６を絶縁分離しているため、各回路素子４〜６間の耐圧性をより高いものとすることができ、更なる集積化を図ることができる。
【００３９】
また、本実施形態によれば、歪みゲージ３と回路部とを絶縁分離するＬＯＣＯＳ酸化膜１５が、ダイヤフラム部１の薄肉部の最外周よりも外側に位置するように、半導体基板１０の第１のシリコン基板１１側の主表面に形成されている。そのため、ＬＯＣＯＳ酸化膜１５が、ダイヤフラム部１上に存在しない構成とすることができ、ＬＯＣＯＳ酸化膜１５によるダイヤフラム部１の歪み特性ひいてはセンサ特性への影響を抑制することができる。
【００４０】
ここで、図３は、ＬＯＣＯＳ酸化膜１５によるセンサ特性への影響を検討した結果の一例を示す図である。ダイヤフラム厚（ダイヤフラム部１における第１のシリコン基板１１の厚さ）が１０数μｍであるとき、第１のシリコン基板１１の主表面に熱酸化膜を形成した場合、ダイヤフラム厚に対する熱酸化膜厚の比をとり、この厚さの比に対するセンサ感度の温度特性（ｐｐｍ／℃）を示したものである。
【００４１】
この感度温度特性が０に近いほど、感度の温度依存性が小さく良好であり、実用的には、感度温度特性は±１００ｐｐｍ／℃以内であることが必要とされている。図３からわかるように、許容される熱酸化膜の厚さは約３０ｎｍ以内であり、膜厚が１μｍ〜２μｍ程度と厚いＬＯＣＯＳ酸化膜では、感度温度特性が悪くなってしまう。
【００４２】
その点、本実施形態では、ＬＯＣＯＳ酸化膜１５がダイヤフラム部１上に存在しないため、センサ特性への悪影響を抑制することができる。なお、本実施形態では、ダイヤフラム部１の表面には、ＰＳＧ膜１６が形成されているが、このＰＳＧ膜１６は薄いものであるため、問題はない。
【００４３】
このように、本実施形態によれば、１つの半導体チップに、ダイヤフラム部１、デジタル回路素子６、アナログ回路素子４、５を集積化した半導体圧力センサ１００において、デジタル回路素子６を絶縁分離するためのＬＯＣＯＳ酸化膜１５によるセンサ特性への影響を抑制するとともに、各回路素子間の耐圧性を高めることができる。
【００４４】
また、半導体基板１０における第２のシリコン基板１２の面方位が（１００）面であるため、上記異方性エッチングにより形成されるダイヤフラム部１の平面形状は、４角形をなすのが一般的であるが、ダイヤフラム部１の平面形状は５角形以上の多角形とすることが好ましい。それにより、ダイヤフラム部１の平面形状は、より円形に近くなるため、ダイヤフラム部１の面内の応力分布を均一化させることができ、好ましい。
【００４５】
このような５角形以上の多角形状をなすダイヤフラム部１を形成するためには、第２のシリコン基板１２の面方位を（１００）面以外のものとしたり、異方性エッチングにおけるマスクパターンを工夫すること等によって可能である。図４は、半導体基板１０の第２のシリコン基板１２側の主表面を（１１０）面としたもので、上記異方性エッチングにより、容易に８角形のダイヤフラム部１を形成することができる。
【００４６】
また、第２のシリコン基板１２の面方位が（１００）面である場合には、図５に示す様なマスクパターンを採用すればよい。なお、図５において、（ａ）はマスクパターンの平面形状、（ｂ）は（ａ）のＡ−Ａ断面図である。このマスクパターンは、プラズマＣＶＤにより形成されたシリコン窒化膜等よりなるマスクＫ１の開口部Ｋ２を十字形状となるようにしたものである。
【００４７】
そして、例えば、特開平２−３４９７３号公報に記載されているように、ＫＯＨを用いた異方性エッチングにより、図６に示す様な１２角形のダイヤフラム部１を得ることができるなお、図６において（ａ）は１２角形ダイヤフラム部１の平面図、（ｂ）は（ａ）のＢ−Ｂ断面図である。
【００４８】
（第２実施形態）
図７は、本発明の第２実施形態に係る半導体圧力センサ２００の概略断面構成を示す図である。本実施形態は、１つの半導体チップに、ダイヤフラム、デジタル回路素子、アナログ回路素子を集積化した半導体圧力センサにおいて、耐環境性を向上させることを主目的としたものであり、例えば、自動車の吸気圧センサ等、汚染物質にさらされやすい厳しい環境に用いて好適である。以下、上記第１実施形態との相違点を中心に説明する。
【００４９】
本実施形態の半導体圧力センサ２００は、ダイヤフラム部１及び回路部を、半導体基板１０の第１のシリコン基板１１側の主表面上に形成された保護膜３０により被覆保護するとともに、この保護膜３０を、少なくとも２層以上のＳｉＮ系絶縁膜１８よりなるものとしたことを主たる特徴としている。
【００５０】
図７に示す例では、本センサ２００は、上記第１実施形態における半導体圧力センサ１００におけるＳｉＯ₂膜１７とＳｉＮ系絶縁膜１８との積層膜を、ダイヤフラム部１上にも形成し、さらに、その上に、同じＳｉＯ₂膜１７、ＳｉＮ系絶縁膜１８の積層膜を形成したものである。
【００５１】
こうして、層間絶縁膜であるＳｉＯ₂膜１７を介して、２層のＳｉＮ系絶縁膜１８よりなる保護膜３０が、第１のシリコン基板１１側の主表面上のほぼ全域を被覆している。ここで、例えば、内側のＳｉＮ系絶縁膜１８の膜厚は０．５μｍであり、外側のＳｉＮ系絶縁膜１８の膜厚は０．８μｍ〜１．６μｍである。
【００５２】
この種の半導体圧力センサにおいて特に素子の劣化を生じさせやすいのは、アルカリ金属イオンであり、ＳｉＮ系絶縁膜１８はこのアルカリ金属イオンを通過させにくい性質を有しているため、保護膜として好適である。そして、このＳｉＮ系絶縁膜１８が少なくとも２層以上積層された保護膜３０を形成することにより、ＳｉＮ系絶縁膜１８のうちのある１層にホト欠陥やピンホール等が発生しても、他の層で補償することができるため、結果として、耐環境性を向上させることができる。
【００５３】
（第３実施形態）
図８は、本発明の第３実施形態に係る半導体圧力センサ１００の概略断面構成を示す図である。この構造は、第２のシリコン基板１２に形成された凹部２を除いて、上記図１に示す構造と同じである。図８に示す凹部２３は、埋込酸化膜１３まで達していない構造となっている。本実施形態においても、上記第１実施形態と同様の作用効果を奏する。
【００５４】
（他の実施形態）
以上の実施形態では、トレンチ溝１４を形成したものについて説明してきたが、トレンチ溝１４の応力が歪みゲージ３に影響を与える点が懸念される。従って、トレンチ溝１４は、ダイヤフラム部１のエッジよりも外側に位置させることが好ましい。
【００５５】
さらに、トレンチ溝１４の位置と感度およびオフセットとの関係について、モデルを用いて検討した。図９に解析モデルを示す。図９において、（ａ）はモデルの全体図、（ｂ）は（ａ）中のＡ部拡大図である。
【００５６】
シリコンを垂直にエッチングし、側壁を酸化し、その後、ポリシリコンまたは酸化膜でトレンチ溝１４を埋め戻し、ＣＭＰ（Chemical Mechanical Polishing）工程にて平坦化した。トレンチ溝１４の寸法（図９（ｂ）参照）については、トレンチ溝の深さａが１５．１μｍ、側壁の酸化膜の厚さｂが０．５３μｍ、トレンチ溝１４に埋め込まれたポリシリコンまたは酸化膜の幅ｃが２．１μｍである。
【００５７】
トレンチ溝１４を埋め戻した後、１０００℃に基板温度を上げ、その後、室温（２５℃）に戻したときのセンサ特性（感度、オフセット）を解析した。図１０に解析結果を示す。
【００５８】
図１０において、（ａ）は、トレンチ溝１４のエッジと歪みゲージ３との距離Ｘ（μｍ）とオフセット（ｍＶ）との関係を示し、（ｂ）は、当該距離Ｘと感度（μＶ／ｍｍＨｇ）との関係を示す。ここで、（ａ）、（ｂ）中、▲１▼のグラフ線は酸化膜（ＳｉＯ₂）を埋め込んだ場合、▲２▼のグラフ線はポリシリコン（Ｐｏｌｙ−Ｓｉ）を埋め込んだ場合である。
【００５９】
図１０からわかるように、トレンチ溝１４のエッジと歪みゲージ３とを５０μｍ以上離すことにより、感度を安定化させることができ、オフセット電圧も大幅に小さくすることができる。また、ポリシリコンを埋め込む場合は、酸化膜を埋め込む場合よりも、トレンチ溝１４での発生応力が小さいため、センサ特性への影響が小さい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体圧力センサの概略断面図である。
【図２】図１に示す半導体圧力センサの製造方法を示す工程図である。
【図３】ＬＯＣＯＳ酸化膜によるセンサ特性への影響を示す図である。
【図４】８角形のダイヤフラム部を示す斜視図である。
【図５】１２角形のダイヤフラム部を形成するためのマスクパターンを示す図である。
【図６】１２角形のダイヤフラム部の形状を示す図である。
【図７】本発明の第２実施形態に係る半導体圧力センサの概略断面図である。
【図８】本発明の第３実施形態に係る半導体圧力センサの概略断面図である。
【図９】トレンチ溝の位置と感度およびオフセットとの関係についての解析モデルを示す図である。
【図１０】図９に示すモデルを用いて解析を行った結果を示す図である。
【符号の説明】
１…ダイヤフラム部、２…凹部、３…歪みゲージ、
４…ＰＮＰバイポーラトランジスタ、５…ＮＰＮバイポーラトランジスタ、
６…ＭＯＳトランジスタ、１０…半導体基板（ＳＯＩ基板）、
１１…第１のシリコン基板、１２…第２のシリコン基板、１３…埋込酸化膜、
１４…トレンチ溝、１５…ＬＯＣＯＳ酸化膜、１８…ＳｉＮ系絶縁膜、
３０…保護膜。

Claims

第１のシリコン基板（１１）と第２のシリコン基板（１２）とが、これら第１及び第２のシリコン基板の間に埋め込まれた絶縁膜（１３）を介して貼り合わされてなる半導体基板（１０）と、
前記半導体基板の前記第２のシリコン基板側の主表面から前記第２のシリコン基板に形成された凹部（２）と、
前記凹部に対応する前記第１のシリコン基板に形成され、圧力の印加によって歪み可能なダイヤフラム部（１）と、
前記ダイヤフラム部に形成され、前記ダイヤフラム部の歪みに基づく電気信号を発生する歪みゲージ（３）と、
前記第１のシリコン基板のうち前記ダイヤフラム部以外の部位に形成され、前記歪みゲージからの電気信号を検出する回路部とを備え、
前記歪みゲージと前記回路部とは、前記半導体基板の前記第１のシリコン基板側の主表面に形成されたＬＯＣＯＳ酸化膜（１５）を介して絶縁分離されており、
このＬＯＣＯＳ酸化膜は、前記ダイヤフラム部の薄肉部の最外周よりも外側に配置されており、
前記ＬＯＣＯＳ酸化膜の端部は、前記ダイヤフラム部の薄肉部の最外周端部とは離れていることを特徴とする半導体圧力センサ。
前記ダイヤフラム部（１）及び前記回路部は、前記半導体基板（１０）の前記第１のシリコン基板（１１）側の主表面上に形成された保護膜（３０）により、被覆され保護されており、この保護膜は、少なくとも２層以上のＳｉＮ系絶縁膜（１８）よりなることを特徴とする請求項１に記載の半導体圧力センサ。
前記ダイヤフラム部（１）の平面形状は、５角形以上の多角形となっていることを特徴とする請求項１または２に記載の半導体圧力センサ。
前記半導体基板（１０）の前記第２のシリコン基板（１２）側の主表面が（１１０）面であることを特徴とする請求項３に記載の半導体圧力センサ。
前記回路部は、バイポ−ラ回路とＣＭＯＳ回路とを一体化したＢｉＣＭＯＳを構成していることを特徴とする請求項１ないし４のいずれか１つに記載の半導体圧力センサ。
前記回路部は、前記第１のシリコン基板（１１）の表面から前記絶縁膜（１３）に達するトレンチ溝（１４）を介して互いに絶縁分離された複数個の回路素子（４〜６）より構成され、前記トレンチ溝は、前記ダイヤフラム部（１）よりも外側に位置するものであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体圧力センサ。
前記ダイヤフラム部（１）に最も近い前記トレンチ溝（１４）は、前記ダイヤフラム部に形成された前記歪みゲージ（３）から５０μｍ以上離れているものであることを特徴とする請求項６に記載の半導体圧力センサ。
前記トレンチ溝（１４）を埋める材料の主要部がポリシリコンであることを特徴とする請求項６または７に記載の半導体圧力センサ。