JP4704691B2

JP4704691B2 - 半導体記憶装置

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Publication number: JP4704691B2
Application number: JP2004037885A
Authority: JP
Inventors: 研一森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-02-16
Filing date: 2004-02-16
Publication date: 2011-06-15
Anticipated expiration: 2024-02-16
Also published as: JP2005228438A

Description

この発明はリフレッシュ動作を必要とする半導体記憶装置に関するものである。

半導体記憶装置のダイナミック型ＲＡＭを構成する各メモリセルは、情報を電荷の有無によって保持するキャパシタと、このキャパシタに接続されるアドレス選択用のＭＯＳＦＥＴとによって構成されている。このようなメモリセルでは、例えば、キャパシタが充電された状態をデータ「１」とし、逆に放電された状態をデータ「０」とすることにより、情報を保持している。

ところが、キャパシタは充電後の経過時間と共に充電された電荷がリーク電流等により減少していく。このため、従来の半導体記憶装置では、所定周期でメモリセルに記憶されている情報を読み出して増幅し、再度同じメモリセルに書き込み更新する、いわゆるリフレッシュ動作を行っている。

図４は従来の半導体記憶装置のリフレッシュ動作に関連する部分の構成を示すブロック図である。

図４に示すように、半導体記憶装置は複数のメモリセルが配列形成されているメモリアレイ１を備える。また、半導体記憶装置はメモリアレイ１の各メモリセルから読み出されたデータを増幅するセンスアンプ５と、センスアンプ５にメモリアレイ１のコラムアドレスの選択信号を出力するコラムデコーダ６と、外部からのコラムアドレス信号をバッファしてコラムデコーダ６に出力するコラムアドレスバッファ７とを備える。

また、半導体記憶装置はメモリアレイ１にローアドレスの選択信号を出力するローデコーダ２と、外部からのローアドレス信号をバッファしてローデコーダに２に出力するローアドレスバッファ４とを備える。このローデコーダ２とローアドレスバッファ４との間には、ローアドレスバッファ４からのローアドレス信号とリフレッシュアドレス生成回路１０で生成されたセルフリフレッシュ動作用アドレス信号とを選択してローデコーダ２に出力するマルチプレクサ３を備える。リフレッシュアドレス生成回路１０は、リフレッシュタイミングを制御するリフレッシュコントローラ１１と、リフレッシュコントローラ１１からの制御信号により所定周期でクロック信号を生成するリフレッシュタイマ１２と、クロック信号をカウントしてセルフリフレッシュ動作用アドレス信号を生成し、マルチプレクサ３に出力するアドレスカウンタ１３とを備える。

このような従来の半導体記憶装置では、通常、外部からのアドレス入力による外部リフレッシュ方式と、内蔵回路により所定周期で行われるセルフリフレッシュ方式とを備える。

セルフリフレッシュ方式では、リフレッシュコントローラ１１により設定された周期で、リフレッシュタイマ１２がクロック信号を発生し、アドレスカウンタ１３でこのクロック信号をカウントして、セルフリフレッシュを行うメモリセルのアドレス信号（セルフリフレッシュ動作用アドレス信号）を生成する。このセルフリフレッシュ動作用アドレス信号はマルチプレクサ３を介してローデコーダ２に入力され、ローデコーダ２は入力されたセルフリフレッシュ動作用アドレス信号に基づきメモリアレイ１の該当するメモリセルを含む縦列を選択する選択信号を発生する。選択された縦列の各メモリセルのデータは読み出され、センスアンプ５に出力される。センスアンプ５はコラムデコーダ６からの選択信号に応じて、該当するメモリセルのデータを検知して増幅し、再度メモリセルに書き込む。

このような従来の半導体記憶装置のセルフリフレッシュ方式では、メモリアレイの全てのメモリセルに対して同じ周期でリフレッシュ動作を行う。この場合、全てのメモリセルで確実にデータを記憶しておくため、最悪のケースを想定してプロセス不良等により情報記憶保持時間が最も短いメモリセルに応じた周期が設定されている。このため、大半の問題ないメモリセルでは、データのリフレッシュ動作の回数が必要以上に多くなり、消費電力が大きくなる。特に、メモリに読み書きを行わない場合（非動作状態）には消費電力の殆どがこのリフレッシュ動作によるものであり、省電力化を行う場合、この影響は無視できない。

このような問題を解決する半導体記憶装置として、予め各メモリセルの情報記憶保持時間を測定し、情報記憶保持時間の短いメモリセルを特定し、このメモリセルに対してのみリフレッシュ時間を短くする装置が提案されている（例えば、特許文献１参照。）。
特開昭６１−２１７９８８号公報

しかしながら、特許文献１に示された半導体記憶装置では、情報記憶保持時間の短いメモリセルを特定し、この特定されたメモリセルにリフレッシュ動作を行う場合にのみ、他のメモリセル（通常のメモリセル）とは異なるリフレッシュ信号を発生しなければならず、セルフリフレッシュを行うためのクロック信号の周期を変更しなければならない。このため、リフレッシュ動作の制御が複雑となってしまう。

また、情報記憶保持時間の測定は待機状態（非動作状態）とメモリセルに情報を書き込み読み出すまでの動作状態とで行われ、一般に動作状態での情報記憶保持時間の方が非動作状態での情報記憶保持時間よりも短い。これは、動作状態では、メモリアレイのワード線、ビット線、およびメモリセルの相互干渉による影響が強いため、メモリセルに流れるリーク電流が大きくなり、キャパシタに充電されている電荷が早く減少するからである。このため、図４に示す従来の半導体記憶装置および特許文献１に示した半導体記憶装置では、動作状態において最も情報記憶保持時間が短いメモリセルに応じてリフレッシュ動作の周期が決定されるので、非動作状態では必要以上にリフレッシュ動作を行ってしまい、消費電力が増加する。

この発明の目的は、動作状態、非動作状態のいずれの場合においても確実にメモリセルの情報を記憶し、且つ省電力化された、簡素な構造の半導体記憶装置を提供することにある。

リフレッシュタイミング信号に応じて、メモリアレイを構成するセルのセルフリフレッシュ動作を行う半導体記憶装置において、所定周期のリフレッシュ信号を生成するリフレッシュ信号生成手段と、メモリアレイに対するリフレッシュ信号よりも短い周期からなる読み出し制御信号またはリフレッシュ信号よりも短い周期からなる書き込み制御信号を検出する動作検出手段と、読み出し制御信号および書き込み制御信号の周期に基づく動作検出手段の出力信号とリフレッシュ信号とを、リフレッシュ信号の所定周期以下の周期となるように合成してリフレッシュタイミング信号を出力するタイミング信号生成手段と、該タイミング信号生成手段から出力される前記リフレッシュタイミング信号に応じてセルフリフレッシュ動作を行うメモリアレイのセルのアドレスデータを生成するアドレスカウンタと、を備え、タイミング信号生成手段は論理和回路であることを特徴としている。

この構成では、メモリアレイの各セルが動作していない状態では、リフレッシュ信号生成手段で生成されるリフレッシュ信号の周期に基づいてメモリアレイの各セルのリフレッシュ動作が行われ、メモリアレイの各セルが動作している状態では、リフレッシュ信号と動作検出手段の出力信号との合成信号であるリフレッシュタイミング信号の周期に基づいてメモリアレイの各セルのリフレッシュ動作が行われる。この際、半導体記憶装置では、通常、リフレッシュタイミングと読み出しまたは書き込みタイミングは同期しないように制御されているので、リフレッシュタイミング信号の周期はリフレッシュ信号の周期よりも短くなる。

また、この発明の半導体記憶装置は、リフレッシュ信号生成手段で、メモリアレイを構成する全てのセルの非動作状態での最低情報記憶保持時間よりも短く、且つ、読み出し制御信号または書き込み制御信号の周期よりも長い周期のリフレッシュ信号が生成されることを特徴としている。

この構成では、メモリアレイの各セルが非動作状態すなわち待機状態にある場合には、この状態で全てのセルが情報を記憶し続けられる最も長い周期でリフレッシュ動作が行われる。一方、メモリセルの各セルが動作状態にある場合には、前記非動作状態のリフレッシュ動作を制御する信号と、読み出し制御信号および書き込み制御信号とにより得られるリフレッシュタイミング信号の周期でリフレッシュ動作が行われる。この際、読み出し制御信号および書き込み制御信号の周期はリフレッシュ信号の周期よりも短く、これらを合成するため、リフレッシュタイミング信号はリフレッシュ信号の周期よりも短くなる。すなわち、動作状態では、非動作状態よりも短い繰り返しタイミングでリフレッシュ動作が行われる。

この構成では、タイミング信号生成手段が論理和回路であることで、リフレッシュ信号生成手段からのリフレッシュ信号と動作検出手段からの出力信号とが単に入力されれば、これらの合成信号であるリフレッシュタイミング信号が出力される。

また、この発明の半導体記憶装置は、動作検出手段を、読み出し制御信号とメモリアレイの読み出し対象セルを選択する選択信号とが入力されることにより検出信号を出力する第１論理積回路と、書き込み制御信号と前記メモリアレイの書き込み対象セルを選択する選択信号とが入力されることにより検出信号を出力する第２論理積回路と、第１、第２論理積回路からの検出信号を入力して、これらの合成信号を出力する論理和回路とで構成することを特徴としている。

この構成では、読み出し制御信号と書き込み制御信号と選択信号とが単に入力されれば、二つの論理積回路と一つの論理和回路のみからなる回路構成で、前記タイミング信号生成手段（論理和回路）へ与える信号が出力される。

この発明によれば、メモリセルが非動作時には動作時よりも長い周期である非動作時の周期に応じてリフレッシュ動作が行われ、メモリセルが動作時には、前記非動作時の周期を基準として、さらにメモリセルの情報の読み出しまたは書き込みの周期に応じて、非動作時よりも短い周期でリフレッシュ動作が行われる。これにより、メモリセルの非動作時に必要以上に短い周期でリフレッシュ動作を行わず、メモリセルの動作時には、確実に保持さている情報を更新できる周期でリフレッシュ動作が行われる。この結果、必要以上にリフレッシュ動作が行われず、省電力化された半導体記憶装置を構成することができる。

また、この発明によれば、読み出し制御信号および書き込み制御信号の周期がメモリセルの非動作時のリフレッシュタイミングを与えるリフレッシュ信号の周期よりも短いので、メモリセルが動作時には、読み出しタイミングおよび書き込みタイミングに基づいて頻繁にリフレッシュ動作が行われるので、確実にメモリセルの情報を更新することができる。

また、この発明によれば、リフレッシュタイミング信号を生成する回路が論理和回路のみで構成されるので、複雑な制御を必要とせず、メモリセルの動作状態に応じたリフレッシュ動作を容易に且つ簡素な構成で実現することができる。

また、この発明によれば、メモリアレイの動作の検出を二つの論理積回路と一つの論理和回路のみで行うので、さらに、複雑な制御を必要とせず、メモリセルの動作状態に応じたリフレッシュ動作を容易に且つ簡素な構成で実現することができる。

本発明の実施形態に係る半導体記憶装置について図１〜３を参照して説明する。
図１は本実施形態に係る半導体記憶装置のリフレッシュ動作に関連する部分の構成を示すブロック図である。
本実施形態の半導体記憶装置は、それぞれが情報を電荷状態で保持するキャパシタと該キャパシタに接続しアドレスの選択信号により動作するＭＯＳＦＥＴ等の半導体素子とを備える複数のメモリセルが配列形成されているメモリアレイ１を備える。これらメモリセルはメモリアレイ１の横列方向に複数本配線されたワード線と縦列方向に複数本配線されたビット線との交点に配設されている。また、半導体記憶装置はメモリアレイ１の該当するメモリセルを検知して、読み出しデータを増幅するセンスアンプ５と、センスアンプ５にメモリアレイ１のコラムアドレスの選択信号を出力するコラムデコーダ６と、外部からのコラムアドレス信号をバッファしてコラムデコーダ６に出力するコラムアドレスバッファ７とを備える。

また、半導体記憶装置はメモリアレイ１にローアドレスの選択信号を出力するローデコーダ２と、外部からのローアドレス信号をバッファしてローデコーダに２に出力するローアドレスバッファ４とを備える。そして、このローデコーダ２とローアドレスバッファ４との間には、ローアドレスバッファ４からのローアドレス信号とリフレッシュアドレス生成回路１０で生成されたセルフリフレッシュ動作用アドレス信号とを選択してローデコーダ４に出力するマルチプレクサ３を備える。

リフレッシュアドレス生成回路１０は、セルフリフレッシュタイミングを制御するリフレッシュコントローラ１１と、リフレッシュコントローラ１１からの制御信号により所定周期でクロック信号を生成するリフレッシュタイマ１２とを備える。また、リフレッシュアドレス生成回路１０は、読み出し制御信号（ＯＥ）と、チップセレクト信号（ＣＳ）と、書き込み制御信号（ＷＥ）とに基づき、メモリアレイ１にアクセス中であるかどうかを検出して、動作検出信号を生成する動作検出回路１８を備える。そして、リフレッシュアドレス生成回路１０は、リフレッシュタイマ１２から出力されるクロック信号と、動作検出回路１８から出力される動作検出信号とを入力してこれらの合成信号をリフレッシュタイミング信号として出力する論理和回路１４と、この論理和回路１４からのリフレッシュタイミング信号に基づきリフレッシュ動作を行うセルのローアドレスを与えるセルフリフレッシュ動作用アドレス信号を生成するアドレスカウンタ１３とを備える。また、動作検出回路１８は、読み出し制御信号（ＯＥ）とチップセレクト信号（ＣＳ）とに基づき読み出し動作検出信号を出力する論理積回路１６と、書き込み制御信号（ＷＥ）とチップセレクト信号（ＣＳ）とに基づき書き込み動作検出信号を出力する論理積回路１７と、これら論理積回路１６，１７の出力信号を合成して動作検出信号を出力する論理和回路１５とを備える。ここで、リフレッシュコントローラ１１とリフレッシュタイマ１２とが本発明の「リフレッシュ信号生成手段」に相当し、論理和回路１４が本発明の「タイミング信号生成手段」に相当する。また、論理積回路１６が本発明の「第１論理積回路」に相当し、論理積回路１７が本発明の「第２論理積回路」に相当する。そして、論理積回路１５が本発明の「動作信号検出手段の論理和回路」に相当する。

また、半導体記憶装置は、読み出し制御信号（ＯＥ）とチップセレクト信号（ＣＳ）とに基づき半導体記憶装置各部の読み出し動作の制御を行うリード制御信号を生成するリードコントローラ２１と、書き込み制御信号（ＷＥ）とチップセレクト信号（ＣＳ）とに基づき半導体記憶装置各部の書き込み動作を制御を行うライト制御信号を生成するライトコントローラ２２とを備える。

このような半導体記憶装置では、データの書き込みは以下のように行われる。
図示していないマイクロプロセッサからデータの書き込み制御信号（ＷＥ）が出力されると、ライトコントローラ２２はチップセレクト信号（ＣＳ）に基づいてライト制御信号を生成し、装置内の書き込み動作に関与する各部に出力する。これと同時に、マイクロプロセッサからは、ローアドレスバッファ４とコラムアドレスバッファ７とのそれぞれにローアドレス信号およびコラムアドレス信号がデータバスを介して入力される。ローアドレスバッファ４は入力されたローアドレス信号をバッファしてマルチプレクサ３を介してローデコーダ２に出力する。ローデコーダ２は入力されたローアドレス信号に基づき該当するワード線を選択するワード線選択信号をメモリアレイ１に出力する。一方、コラムアドレスバッファ７は入力されたコラムアドレス信号をバッファしてコラムデコーダ６に出力する。コラムデコーダ６は入力されたコラムアドレス信号に基づき該当するビット線を選択するビット線選択信号をセンスアンプ５に出力する。センスアンプ５は入力されたビット線選択信号と、メモリアレイ１に与えられたワード線選択信号とに基づき、選択されたワード線とビット線との交点に配設されたメモリセルを検知する。そして、センスアンプ５は、前記ライトコントローラから出力されるライト制御信号に応じて、データ入出力部８から入力されたデータを検知したメモリセルに書き込む。

一方、データの読み込みは以下のように行われる。
図示していないマイクロプロセッサからデータの読み込み制御信号（ＯＥ）が出力されると、リードコントローラ２１はチップセレクト信号（ＣＳ）に基づいてリード制御信号を生成し、装置内の書き込み動作に関与する各部に出力する。これと同時に、マイクロプロセッサからは、ローアドレスバッファ４とコラムアドレスバッファ７とのそれぞれにローアドレス信号およびコラムアドレス信号がデータバスを介して入力される。ローアドレスバッファ４は入力されたローアドレス信号をバッファしてマルチプレクサ３を介してローデコーダ２に出力する。ローデコーダ２は入力されたローアドレス信号に基づき該当するワード線を選択するワード線選択信号をメモリアレイ１に出力する。一方、コラムアドレスバッファ７は入力されたコラムアドレス信号をバッファしてコラムデコーダ６に出力する。コラムデコーダ６は入力されたコラムアドレス信号に基づき該当するビット線を選択するビット線選択信号をセンスアンプ５に出力する。センスアンプ５は入力されたビット線選択信号と、メモリアレイ１に与えられたワード線選択信号とに基づき、選択されたワード線とビット線との交点に配設されたメモリセルを検知する。そして、センスアンプ５は、前記リードコントローラ２１から出力されるリード制御信号に応じて、該当するメモリセルに書き込まれているデータを読み出して増幅し、データ入出力部８に出力する。

このような半導体記憶装置では、前述のように各メモリセルの経時的に揮発するデータを保持するため、リフレッシュ動作を行う。このリフレッシュ動作とは、前述のように外部入力によるリフレッシュ動作と、内部回路でタイミングを発生するセルフリフレッシュ動作とがある。外部入力によるリフレッシュ動作は、外部からリフレッシュ動作の制御が入力されると入力されたリフレッシュアドレスに従い、前述の読み出し動作を行い、センスアンプ５で読み出されたデータを増幅して、該当するメモリセルに再度書き込むことにより実現される。

次に、本実施形態の半導体記憶装置のセルフリフレッシュ動作について図２、図３を参照して説明する。
図２は半導体記憶装置が動作時のセルフリフレッシュ動作の信号を示すタイミングチャートであり、図３は半導体記憶装置が非動作時のセルフリフレッシュ動作の信号を示すタイミングチャートである。
（１）半導体記憶装置が動作状態の場合（図２に対応）
セルフリフレッシュ動作が設定されていると、リフレッシュコントローラ１１は、予め設定されている周期Ｔ_sでクロック信号を発生する制御信号をリフレッシュタイマ１２に出力する。リフレッシュタイマ１２はこの制御信号に応じて周期Ｔ_sでパルスが繰り返されるクロック信号（図２（ａ）に示す信号）を出力する。このクロック信号の周期Ｔ_sは、半導体記憶装置の製造最終段階で、メモリアレイを構成する全てのメモリセルに対して、非動作状態での情報記憶保持時間を測定し、この情報記憶保持時間から所定のマージン時間を減算して設定されている。このクロック信号が本発明の「リフレッシュ信号」に相当する。

一方、半導体記憶装置が動作時には、チップセレクト信号（ＣＳ）と、読み出し制御信号（ＯＥ）または書き込み制御信号（ＷＥ）とがマイクロプロセッサから出力されており、動作検出回路１８の論理積回路１６は読み出し制御信号（ＯＥ）とチップセレクト信号（ＣＳ）とを検知すると読み出し動作検出信号を出力し、論理積回路１７は書き込み制御信号（ＷＥ）とチップセレクト信号（ＣＳ）とを検知すると書き込み動作検出信号を出力する。これら読み出し制御信号と書き込み制御信号とは論理和回路１５に入力され、論理和回路１５はこれらの信号の論理和演算を行い、合成信号である動作検出信号（図２（ｂ）に示す信号）を出力する。ここで、動作検出信号は、各パルスが前記クロック信号のパルスと一致しないように制御されている。この制御としては、前記読み出し制御信号、書き込み制御信号、チップセレクト信号に基づく各検出信号を所定時間遅延させる処理等が用いられている。また、読み出し制御信号の周期Ｔ_MRは前記クロック信号の周期Ｔ_sよりも大幅に短く、例えば、クロック信号の周期Ｔ_sが２μｓｅｃ．程度である場合に、読み出し制御信号の周期Ｔ_MRは６０ｎｓｅｃ．〜２００ｎｓｅｃ．程度に設定されている。一方、書き込み制御信号の周期Ｔ_MWは前記クロック信号の周期Ｔ_sよりも短く、例えば、クロック信号の周期Ｔ_sが２μｓｅｃ．程度である場合に、書き込み制御信号の周期Ｔ_MWは２００ｎｓｅｃ．〜１．０μｓｅｃ．程度に設定されている。なお、これら制御信号の周期はこれらの例に限らない。

論理和回路１４はリフレッシュタイマ１２から入力されるクロック信号と動作検出回路１８から入力される動作検出信号とを論理和演算して、合成信号であるリフレッシュタイミング信号（図２（ｃ）に示す信号）を出力する。

アドレスカウンタ１３は、入力されるリフレッシュタイミング信号に基づいて、カウント処理を行い、セルフリフレッシュ動作用アドレス信号（図２（ｄ）に示す信号）を生成してマルチプレクサ３に出力する。なお、図２（ｄ）では、セルフリフレッシュ動作用アドレス信号を所定幅を有するパルスで表現しているが、実際には、ビット毎のデータ信号がデータバスラインによりパラレルで伝送される。

マルチプレクサ３は、リフレッシュコントローラ１１からの制御信号が入力される等、セルフリフレッシュ動作が行われていると検知すると、入力されたセルフリフレッシュ動作用アドレス信号をローデコーダ２に出力する。ローデコーダ２は、入力されたセルフリフレッシュ動作用アドレス信号に基づき該当するメモリセルが配設されているワード線を選択するワード線選択信号をメモリアレイ１に出力する。センスアンプ５は選択されたワード線に配設されいる各メモリセルを、前記リフレッシュタイミング信号に応じて、順次検出し、読み出された情報を増幅して、再度該当するメモリセルに書き込む。なお、この際、半導体記憶装置は、通常のメモリセルの情報の読み出しおよび書き込みのタイミングと、セルフリフレッシュ動作のタイミングとが一致しないように、いずれかの動作を遅延させる等して制御している。

このように、動作時には、読み出し制御信号（ＯＥ）の周期Ｔ_MRや書き込み制御信号（ＷＥ）の周期Ｔ_MWと、非動作時におけるメモリアレイのメモリセルの最低情報記憶保持時間よりも短いセルフリフレッシュ周期Ｔ_sとの組み合わせにより、セルフリフレッシュ動作が行われる。

（２）半導体記憶装置が非動作状態の場合（図３に対応）
半導体記憶装置が非動作状態の場合、読み出し制御信号（ＯＥ）および書き込み制御信号（ＷＥ）は発生しないので、動作検出回路１８からは動作検出信号が出力されない。このため、論理和回路１４は、リフレッシュタイマ１２からのクロック信号からなるリフレッシュタイミング信号（図３（ａ）に示す信号）を出力する。そして、アドレスカウンタ１３はこの周期Ｔ_sのリフレッシュタイミング信号の応じてセルフリフレッシュ動作用アドレス信号（図３（ｂ）に示す信号）を出力する。このように、非動作時には、読み出し制御信号（ＯＥ）の周期Ｔ_MRや書き込み制御信号（ＷＥ）の周期Ｔ_MWよりも長く、且つ非動作時におけるメモリアレイのメモリセルの最低情報記憶保持時間よりも短い周期Ｔ_sでセルフリフレッシュ動作が行われる。

このような構成とすることで、半導体記憶装置の動作時には、周期Ｔ_s，Ｔ_MR，Ｔ_MWからなる間隔でセルフリフレッシュ動作が行われるので、非動作時のセルフリフレッシュ周期Ｔ_sよりも短い時間間隔でセルフリフレッシュ動作が行われる。特に、前記の例では、読み出し周期Ｔ_MRが非動作時のセルフリフレッシュ周期Ｔ_sの１／１０以下程度であり、書き込み周期Ｔ_MWが非動作時のセルフリフレッシュ周期Ｔ_sの１／２以下程度であるので、動作時には、非動作時に比較して１０倍以上の繰り返し速度でセルフリフレッシュ動作を行うことができる。

これにより、非動作時よりもメモリセルの情報記憶保持時間が短い動作時においても、セルフリフレッシュ動作の間隔が非常に短くなるので、確実に情報を保持し続ける半導体記憶装置を構成することができる。そして、非動作時には、メモリセルが非動作時に情報を保持し得る時間に応じた、前記動作時よりも長い周期のセルフリフレッシュ周期でリフレッシュ動作が行われるので、必要以上に電力消費されることが無くなる。

なお、通常、動作時の情報記憶保持時間は非動作時の情報記憶保持時間と比較して、１０倍程度短くなることはないが、もし、動作時の情報記憶保持時間が動作時のリフレッシュ繰り返し間隔よりも短くなった場合にはメモリアレイ１へのアクセス周期（データ読み出し周期またはデータ書き込み周期）をこの情報記憶保持時間よりもさらに短く設定すればよい。

また、前述の構成とすることで、非動作時のリフレッシュ動作のためのクロック信号と、動作検出信号から動作時のリフレッシュ信号を生成する回路を単なる論理和回路のみで形成することができるので、動作時と非動作時で異なるリフレッシュ動作を行う半導体記憶装置を、簡素な構造で実現することができる。

また、前述の構成とすることで、動作検出信号を生成する回路を二つの論理積回路と一つの論理和回路とで構成することができるので、前述の機能を備える半導体記憶装置をさらに簡素な構造で実現することができる。

本発明の実施形態に係る半導体記憶装置のリフレッシュ動作に関連する部分の構成を示すブロック図半導体記憶装置が動作時のセルフリフレッシュ動作の信号を示すタイミングチャート半導体記憶装置が非動作時のセルフリフレッシュ動作の信号を示すタイミングチャート従来の半導体記憶装置のリフレッシュ動作に関連する部分の構成を示すブロック図

符号の説明

１−メモリアレイ
２−ローデコーダ
３−マルチプレクサ
４−ローアドレスバッファ
５−センスアンプ
６−コラムデコーダ
７−コラムアドレスバッファ
８−データ入出力部
１０−リフレッシュアドレス生成回路
１１−リフレッシュコントローラ
１２−リフレッシュタイマ
１３−アドレスカウンタ
１４，１５−論理和回路
１６，１７−論理積回路
１８−動作検出回路
２１−リードコントローラ
２２−ライトコントローラ

Claims

リフレッシュタイミング信号に応じて、メモリアレイを構成するセルのセルフリフレッシュ動作を行う半導体記憶装置において、
所定周期のリフレッシュ信号を生成するリフレッシュ信号生成手段と、
前記メモリアレイに対する、前記リフレッシュ信号よりも短い周期からなる読み出し制御信号または前記リフレッシュ信号よりも短い周期からなる書き込み制御信号を検出する動作検出手段と、
前記読み出し制御信号および前記書き込み制御信号の周期に基づく前記動作検出手段の出力信号と前記リフレッシュ信号とを、前記リフレッシュ信号の所定周期以下の周期となるように合成して前記リフレッシュタイミング信号を出力するタイミング信号生成手段と、
該タイミング信号生成手段から出力される前記リフレッシュタイミング信号に応じて前記セルフリフレッシュ動作を行う前記メモリアレイのセルのアドレスデータを生成するアドレスカウンタと、を備え、
前記タイミング信号生成手段は論理和回路であることを特徴とする半導体記憶装置。
前記リフレッシュ信号生成手段は、前記メモリアレイを構成する全てのセルの非動作状態での最低情報記憶保持時間よりも短く、且つ、前記読み出し制御信号または前記書き込み制御信号の周期よりも長い周期のリフレッシュ信号を生成する請求項１に記載の半導体記憶装置。
前記動作検出手段は、
前記読み出し制御信号と前記メモリアレイの読み出し対象セルを選択する選択信号とが入力されることにより検出信号を出力する第１論理積回路と、
前記書き込み制御信号と前記メモリアレイの書き込み対象セルを選択する選択信号とが入力されることにより検出信号を出力する第２論理積回路と、
第１論理積回路からの検出信号と第２論理積回路からの検出信号とを入力して、これらの合成信号を出力する論理和回路とからなる請求項１または請求項２に記載の半導体記憶装置。