JP4781081B2 - 加速度センサチップ及びその製造方法 - Google Patents

Description

この発明は、加速度センサチップ及びその製造方法に関する。

半導体微細加工技術を応用したマイクロマシニング技術を用いて、数百μｍ程度の微小構造体を製造する技術が発展してきている。例えば、各種のセンサ、光通信分野における光スイッチ、高周波（ＲＦ）部品等への応用が始まっている。

このような微小構造体は、従来の半導体製造プロセスにより製造することができるため、例えば信号処理系ＬＳＩと組み合わせて、単一のチップに集積することができる。

上述した微小構造体を含む、特定の機能を有するシステムが構築されているチップは、Ｍｉｃｒｏ−Ｅｌｅｃｔｒｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ：ＭＥＭＳ、又はＭｉｃｒｏ−Ｓｙｓｔｅｍ−Ｔｅｃｈｎｏｌｏｇｙ：ＭＩＳＴと称されている（以下、単にＭＥＭＳデバイスと称する。）。

このようなＭＥＭＳデバイスとしては、いわゆる加速度センサ（チップ）が知られている。一般的に加速度センサチップの製造工程では、上述した微小構造体である質量部（可動部）及びこの可動部を支持する梁部の形成工程は、いわゆるウェットエッチングにより行われている。

しかしながら、例えば、加速度をピエゾ抵抗素子の物理的な歪みによる電気抵抗の変化として検出するピエゾ型加速度センサにおいて、ピエゾ抵抗素子に接続される金属配線を形成した後に、上述したウェットエッチングを行うと、特に金属配線の材料がアルミニウム（Ａｌ）である場合には、かかるウェットエッチングのエッチャントにより、金属配線が溶解してしまうおそれがある。このように金属配線が溶解してしまうと、加速度の検出が行えなくなるおそれがある。

このようなウェットエッチングのエッチャントによるアルミニウム配線の溶解を防止する目的で、可動部をウェットエッチングにより予備的に形成した後に、アルミニウム膜を形成し、このアルミニウム膜をマスクとしてドライエッチングを行って可動部を完成させ、さらに残存したアルミニウム膜をパターニングしてアルミニウム配線を形成する半導体加速度センサの製造方法が知られている（例えば、特許文献１参照。）。
特開２００４−１９８２４３号公報

上述した従来の半導体加速度センサの製造方法によれば、可動部と、これを支持する梁部とを備える微小構造体をウェットエッチングにより予備的に形成した後に、アルミニウム膜を２度にわたってパターニングして、ドライエッチングのためのマスク及び配線を順次に形成するという複雑な工程を採用している。よって、チップの製造歩留まりが低下し、結果として、製造コストが増大してしまう問題があった。

このように、可動部を具えるＭＥＭＳデバイスを製造するに当たり、ウェットエッチングによる金属配線の溶解を防止しつつ、デバイスの歩留まりを向上させることができる、より簡易な製造工程を実現するための技術が嘱望されている。

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の加速度センサチップは、下記のような構成を具えている。

すなわち、加速度センサチップは、上面及び該上面と対向する下面を有していて、上面と下面とにわたる貫通孔を有する四角枠状のフレーム部を有している。

可動部は、貫通孔内に収められている。

梁部は、表面及び表面と対向する底面を有している薄厚かつ細長の形状であって、フレーム部から貫通孔内に突出して、可動部に接続されて可動に支持している。

機能素子は、梁部の表面側に設けられている。

配線は、機能素子に電気的に接続されていて、梁部の表面とフレーム部の上面とにわたって延在している。

溝部は、配線に沿って、かつ配線とは離間して設けられていて、梁部の表面から梁部の厚み内に収まる深さとして設けられている。また、溝部は、梁部に設けられている。

また、この発明の加速度センサチップの製造方法によれば、下記のような工程を含んでいる。

すなわち、第１半導体層、犠牲層及び第２半導体層が順次に積層されて含まれ、かつ内周枠領域、内周枠領域の内側に存在する内側領域、内側領域内に存在する複数の梁部形成予定領域及び梁部形成予定領域に連接している可動部形成予定領域を有する複数のチップ領域が区画される半導体基板を準備する。

梁部形成予定領域内に機能素子を作り込む。

機能素子に接続されており、梁部形成予定領域に延在する配線を含む配線層を形成する。

配線層を覆う配線保護膜を形成する。

内周枠領域の内側領域に対し、犠牲層をエッチングストッパ層として第２半導体層側からエッチングを行った後、露出している犠牲層を除去して犠牲層及び第１半導体層により固定されている可動部を形成する。

配線に沿って、かつ配線とは離間して設けられていて、梁部の表面から梁部の厚み内に収まる深さの溝部を梁部形成予定領域に形成する。

溝部を埋め込んで内周枠領域、梁部形成予定領域及び可動部形成予定領域を覆うレジスト層を形成する。

レジスト層をマスクとして用いて、犠牲層をエッチングストッパ層として第１半導体層側からエッチングを行って、犠牲層により固定されている可動部及び可動部を支持する梁部とを含む微小構造体を形成し、露出している犠牲層を除去して、溝部により配線層へのエッチャントの浸透を防止しつつ犠牲層から微小構造体を切り離す。

この発明の加速度センサチップの製造方法によれば、従来通り、金属配線形成後にウェットエッチングによる微小構造体の切り離しを行ったとしても、浸透してくるエッチャントを金属配線の側面部から離間して形成される溝部に貯留して、エッチャントの金属配線への到達を阻止することにより、エッチャントによる金属配線の溶解を防止することができる。よって、エッチャントによる金属配線の溶解を防止することができる。従って、さらなる特別な工程を必要とせずに、簡易な工程により、製造工程における配線の溶解を効果的に防止し、かつ製造されるデバイスの歩留まりを顕著に向上させることができる。

また、この発明の加速度センサチップによれば、梁部には溝部が形成されているため、梁部はより撓みやすくなる。従って、加速度の検出感度をより向上させることができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。

また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれら好適例に限定されるものではない。

以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。

（加速度センサチップの構成例）
まず、図１及び図２を参照して、この発明の製造方法を適用して、製造される加速度センサチップの構成例につき説明する。ここではピエゾ抵抗素子を備えたピエゾ型３軸加速度センサチップを例にとって説明する。

ここでいう加速度センサチップとは、任意に設定された所定の加速度を計測することができる半導体素子である。

図１（Ａ）は、加速度センサチップの表面側を示す、構成要素を説明するための概略的な平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。図１（Ｃ）は、図１（Ａ）のＢ−Ｂ’で示した一点鎖線で切断した切り口を示す模式的な図である。

図２（Ａ）は、図１（Ａ）のＣ−Ｃ’で示した一点鎖線で切断した切り口を示す溝部２８の構成を説明するための模式的な図である。図２（Ｂ）は、加速度センサチップの裏面側を示す、構成要素を説明するための概略的な平面図である。

この加速度センサチップ１０は、図１（Ａ）及び図２（Ｂ）に示すように、表面側及び裏面側からみた、全体的な平面形状が方形（正方形）のチップ１１に作り込まれている。

このチップ１１の裏面側の周縁に、枠状のフレーム部１２が存在している。チップ１１のフレーム部１２の内側には、このフレーム部１２で画成された凹部１５が形成されている。詳細は後述するが、凹部１５の底面に相当する部分の一部分は、チップ１１の表面から裏面に貫通して打ち抜かれている。従って、凹部１５は単に貫通孔とも称される。

特に図２（Ｂ）に示すように、加速度センサチップ１０は、マス部とも称される可動部１４と、梁部１６とを含む微小構造体１３を備えている。梁部１６は、凹部１５の底面の一部分を構成しており、従って、可動部１４は梁部１６により、貫通孔内に収められている。すなわち、この可動部１４は、梁部１６により、上述した凹部１５と一体となって存在している。

微小構造体１３は、可動部１４及び梁部１６に共通な第１半導体層２１を備えている。ここでは、この第１半導体層２１をシリコンで形成してあって、この第１半導体層を第１シリコン層２１と称する。

可動部１４は、さらに第１シリコン層２１の、加速度センサ１０の裏面側の部分的な表面領域上に、犠牲層部分２２ｂと、その上側に積層された第２半導体層部分２３ａとを有している。この第２半導体層部分２３ａはシリコンで形成してあって、この第２半導体層部分を第２シリコン層部分２３ａと称する。

なお、上述したフレーム部１２は、共通な第１シリコン層２１の下側に犠牲層部分２２ｂとさらにその下側に第２シリコン層部分２３ｂを積層して備えている。

可動部１４と梁部１６とは、共通な第１シリコン層２１によって、部分的に一体的につながって形成されていて、かつ、フレーム部１２と梁部１６は、同様に、共通な第１シリコン層２１によって、部分的に一体的につながって形成されている。この第１シリコン層２１のつながっている部分により、フレーム１２は梁部１６を支持し、かつ、梁部１６は可動部１４を支持している。

さらに、可動部１４は、これが受ける外力によって運動できるように構成する必要がある。そのために、可動部１４がフレーム部１２と直接的につながらないようにするため、及び梁部１６によって当該運動が抑制されないようにするために、可動部１４とフレーム部１２との間、及び梁部１６の、フレーム部１２及び可動部１４とのつながり部分を除いた梁部１６の側縁と可動部１４との間は、間隙５０を以って切り離してある。この間隙５０は、加速度センサチップ１０の表面側から第１シリコン層２１を貫通している。すなわち、この間隙５０により凹部１５と一体的に貫通孔が画成される。

また、上述した説明からも明らかなように、可動部１４は、第１シリコン層２１の部分２１ａと、犠牲層部分２２ａと、第２シリコン層部分２３ａとを有していて、一方、梁部１６は、第１シリコン層２１の部分２１ｂを有しているが、犠牲層部分２２ａ及び第２シリコン層部分２３ａを有していない。従って、可動部１４の犠牲層部分２２ａ及び第２シリコン層部分２３ａは、錘の役割を果たしている。梁部１６は、表面とこれに対向する裏面とを有する細長かつ薄型の板状部である。この梁部１６は、フレーム部１２から突出して可動部１４に接続してこの可動部を支持する形態で設けられている。従って、梁部１６は、可動部１４の運動時に撓む可撓部である。

また、上述した凹部１５の底面は、第１シリコン層部分２１ｂの露出面１６ｃと第２シリコン層部分２３ａの露出面１４ｃを含み、露出面１６ｃは、フレーム部１２の表面から第１の深さａのところにあり、また、露出面１４ｃは、フレーム部１２の表面から第１の深さａよりも浅い第２の深さｂのところにある。

図１及び図２に示す構成例を参照して加速度センサチップ１０の構成をより詳細に説明する。四角枠状のフレーム部１２の各辺の中心から内側に直角に突出した４つの梁部１６が設けられている。従って、これら梁部１６は、直交する２つの直線の一方の直線上に２つ対向して設けられ、かつ他方の直線上に残りの２つが対向して設けられている配置形態を取っている。

可動部１４の中心部１４ａは、４本の梁部１６のそれぞれ突出した先端側で、支持されている。この可動部１４の中心部１４ａの平面的形状は四角形、好ましくは正方形であって、梁部１６は、四角形の４辺の中央部分でそれぞれつながっている。

可動部１４の中心部１４ａの４つの角部には、フレーム部１２側に向かってそれぞれ突出した４つの突出部１４ｂが設けられている。

梁部１６の表面側すなわち梁部１６を構成している第１シリコン層２１、すなわち第１シリコン層部分２１ｂには、機能素子、例えばピエゾ抵抗素子１７が設計に応じた適当な個数で形成されている。これらピエゾ抵抗素子１７を、測定目的とする加速度が測定できる好適な位置に設けておけばよい。

さらに図１及び図２に示す構成例では、ピエゾ抵抗素子１７のそれぞれには、信号を外部に出力するための配線３６が電気的に接続されている。この配線３６は、ピエゾ抵抗素子１７から後述する熱酸化膜３２を貫通するコンタクトホール３４を埋め込んで熱酸化膜３２上をフレーム部１２の上面に至って延在して設けられている。この配線３６は、例えばアルミニウム（Ａｌ）配線といった金属配線とするのが好適である。以下の説明において、各ピエゾ抵抗素子１７に個別に設けられた複数の配線３６を、配線層（３６）と総称する場合もある。

配線３６は、フレーム部１２側に向かう方向に梁部１６の延在方向に沿って、直線状に延在する例を示してある。

図１（Ａ）に示すように、各梁部１６には、複数の溝部２８がそれぞれ設けられている。図１及び図２に示す構成例では、梁部１６ごとに２本ずつの溝部２８が設けられていて、これらはそれぞれ隣接する梁部１６に設けられている近接する側の溝部２８と可動部１４上で連通されるため、４本の溝部２８、すなわち第１溝部２８ａ、第２溝部２８ｂ、第３溝部２８ｃ及び第４溝部２８ｄから構成されている。

これら溝部２８は、梁部１６の２つの側面１６ａに沿って、略平行かつ直線状にそれぞれ延在している。溝部２８は、配線３６の２つの側面部３６ａそれぞれから所定距離離間して、かつ梁部１６の側面１６ａから離間して設けられている（図２（Ａ）参照。）。既に説明した通り、４つの梁部１６は、２つの直線の直交点で分割された各直線成分上にそれぞれ１つずつ配設されているので、順次に隣接する梁部１６の延在方向は、９０°ずつ異なっている。さらにこの構成例では、１つの梁部１６に対して配設された溝部２８は、この梁部１６に隣接する別の梁部１６に対して配設された他の溝部２８と連続した１つの溝として形成されている。従って、延在方向が９０°異なって隣接している２つの溝部２８は、それぞれの延長上で直角に交差するまで延在して交差点で互いにつながっている。このように溝部２８は、可動部１４上で直角に屈曲した平面的形状を有している。すなわち溝部２８は、隣接する２つの梁部にわたって延在して設けられている。このように溝部２８を設ければ、配線３６がこの溝部２８により分断されることがない。

換言すると、溝部２８は、配線３６が溝部２８により分断されないことを条件として、フレーム部１２のある端縁から、梁部１６の側面１６ａに沿って、直線状に延在して可動部１４上に至り、この可動部１４上で９０°方向転換して隣接する他の梁部１６上を通って、フレーム部１２の他の端縁に貫通させて設ければよい。

なお、溝部２８の延在形状は、この発明の目的を損なわない範囲で任意好適なものとできる。例えば、直交する２本の梁部１６及びフレーム部１２の凹部１５側の端縁に沿った閉じたループ状に設けてもよい。

図２（Ａ）に示すように、溝部２８は配線保護膜３７を貫通して第１半導体層２１の厚み内に収まる深さｈ１とされている。深さｈ１は、この発明の目的を損なわない範囲で任意好適なものとすることができる。

溝部２８は、後述する製造工程において、ウェットエッチングのエッチャントが浸透して配線３６と接触することを防止するための構成として機能する。

従って溝部２８の断面形状、すなわち幅ｗ１及び深さｈ１、並びに延在範囲は、この目的を損なわない範囲で任意好適なものとできる。また、溝部２８は配線３６の最外側の側面３６ａから可能な限り離間させるのがよい。さらに、溝幅ｗ１は可能な限り幅広とするのがよい。

複数の溝部２８は、いずれも同一の形態、すなわち延在長、幅及び深さとするのがよい。このようにすれば、加速度センサの加速度測定精度を損なうことがない。

上述したように、梁部１６に溝部２８を設ける構成とすれば、梁部１６の可撓性が増すため、さらなる測定感度の向上が期待される。

配線３６が形成されている梁部１６上には、この配線３６を覆っている配線保護膜３７が設けられている。この配線保護膜３７は、好ましくはＰＳＧ酸化膜とするのがよい。配線３６が複数である場合には、これらを一体として覆う一続きの膜として形成すればよい。

フレーム部１２には、梁部１６のピエゾ抵抗素子１７と電気的に接続されている電極パッド１８が設けられている。この電極パッド１８は、例えば配線保護膜３７の一部を開口して、配線３６の一部を露出して形成することができる。

すなわち、加速度センサチップ１０は、凹部１５に納められている可動部１４と、ピエゾ抵抗素子１７が作り込まれている梁部１６とを含む微小構造体１３を具えている。ピエゾ抵抗素子１７は、この例ではＬＯＣＯＳ酸化膜２４により、互いに素子分離されている。

（動作）
ここで、加速度センサチップ１０の動作について簡単に説明する。加速度センサチップ１０に加速度がかかると、可動部１４が変位する。すなわち、可動部１４を支持する梁部１６には、可動部１４の変位量に応じた大きさの撓みが発生する。この撓みの大きさを、梁部１６に設けられているピエゾ抵抗素子１７の電気的な抵抗値の変化量として計測する。計測された抵抗値の変化量は、ピエゾ抵抗素子１７と電気的に接続されている電極パッド１８を介して、加速度センサチップ１０の外部の検出回路等に出力される。このようにして、加速度センサチップ１０にかかる加速度が定量的に検出される。

（製造方法）
次に、この発明の加速度センサチップの製造方法について図３から図６を参照して説明する。

この発明の製造方法は、配線３６の形成後に、溝部２８を形成する点に特色を有している。

なお、この製造方法例の説明では、基板上に同時に形成される複数のチップのうち、代表として１つのチップを図示して説明する。また、この説明では、既に説明した構成を有するピエゾ型加速度センサチップの製造方法の一例を説明する。

図３（Ａ）、（Ｂ)及び（Ｃ）は、製造途中の加速度センサチップの構造体を、図１（Ａ）中のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な工程図である。

図４（Ａ）、（Ｂ）及び（Ｃ）は、図３（Ｃ）から続く工程図である。

図５（Ａ）及び（Ｂ）は、図４（Ｃ）から続く工程図である。なお、図５（Ａ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。図５（Ｂ）は、図５（Ａ）と同じ時点での図１（Ａ）のＢ−Ｂ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。

図６（Ａ）、及び（Ｂ）は、図５から続く工程図である。なお、図６（Ａ）において、図（Ａａ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。図（Ａｂ）は、図（Ａａ）と同じ時点での図１（Ａ）のＢ−Ｂ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。

はじめに、図３（Ａ)に示すように、第１の面２０ａと、この第１の面（表面とも称する。）２０ａと対向する第２の面（裏面とも称する。）２０ｂとを有する半導体基板２０を準備する。この半導体基板２０は、好ましくは、上述した第１シリコン層２１、犠牲層２２及び第２シリコン層２３を積層してなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハとするのがよい。しかしながら、半導体基板２０は、これに限定されず、犠牲層を含む任意好適な基板を選択して用いることができる。

図３（Ａ）に示すように、半導体基板２０には、予め、複数のチップ領域２０ｃを区画して設定しておく。このチップ領域２０ｃは、後に個片化されて加速度センサチップ１０となる領域である。

次いで、半導体基板２０のチップ領域２０ｃの内側に、その内周枠領域２０ｄを設定する。この内周枠領域２０ｄは、微小構造体１３が形成されず、後に枠（フレーム）として加速度センサチップ１０の外形を画成する領域である。

すなわち、チップ領域２０ｃには、フレーム部１２が形成されるフレーム（内周枠）領域２０ｄと、可動部１４が形成される可動部形成予定領域１４Ｘ、及び梁部１６が形成される梁部形成予定領域１６Ｘが含まれている。

次に、加速度センサチップ１０の本質的な機能を担う微小構造体１３を作り込む。この微小構造体１３は、上述したように可動部１４と、この可動部１４を支持する梁部１６とを含む構造を有している。

そのために、まず、図３（Ｂ)に示すように、この基板２０の第１シリコン層２１上、すなわち、第１の面２０ａ側に、常法に従って、パッド（Ｐａｄ）酸化膜２５及びシリコン窒化膜２６を形成する。

然る後、従来公知のホトリソグラフィ工程及びエッチング工程により、パッド酸化膜２５及びパッド酸化膜上のシリコン窒化膜２６をパターニングして所定のマスクパターンを形成する。このマスクパターンは後述するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜を形成するためのマスクパターンである。

次に、このマスクパターンを用いて、常法に従ってＬＯＣＯＳ酸化膜２４を形成する。このＬＯＣＯＳ酸化膜２４は、後述するピエゾ抵抗素子１７を素子分離する。

次に、マスクパターンとして使用されたパッド酸化膜２５及びシリコン窒化膜２６を除去して、図３（Ｃ）に示すような構造体を得る。

次いで、常法に従って、機能素子であるピエゾ抵抗素子１７を形成する。その目的のため、まず、図４（Ａ）に示すように、基板２０の第１シリコン層２１に、上述したＬＯＣＯＳ酸化膜２４をマスクとして、イオン注入を行う。このイオン注入工程は、従来公知のイオン注入装置を使用すればよい。常法に従い、ＬＯＣＯＳ酸化膜２４から露出する領域に、イオン３０として、Ｐ型不純物である例えばボロン（Ｂ)を、打ち込む。

次いで、常法に従って、打ち込まれたイオンの熱拡散工程を行って、ＬＯＣＯＳ酸化膜２４の下側の領域まで、注入されたイオンを拡散させる。

この熱拡散工程により、基板２０のＬＯＣＯＳ酸化膜２４から露出する領域には、熱酸化膜３２が形成される。このようにして、梁部形成予定領域１６Ｘに、ピエゾ抵抗素子１７を作り込む。

次に、図４（Ｂ）に示すように、従来公知のホトリソグラフィ工程及びエッチング工程により、ピエゾ抵抗素子１７に電気的に接続するための熱酸化膜３２を貫通するコンタクトホール３４を形成する。

然る後、図４（Ｃ）に示すように、ＬＯＣＯＳ酸化膜２４及び熱酸化膜３２上に、例えば、コンタクトホール３４を埋め込む配線３６、好ましくはアルミニウム配線を、従来公知の形成工程により形成する。

この工程により、ピエゾ抵抗素子１７と配線３６とは電気的に接続される。また、配線３６は、任意好適な位置、例えばフレーム部１２上にまで延在させて形成する。

次いで、図５（Ａ）に示すように、配線３６を覆う配線保護膜３７を形成する。この配線保護膜３７は、例えば従来公知のＰＳＧ酸化膜といったいわゆる絶縁膜を、従来公知の任意好適な条件で行われるＣＶＤ法といった成膜方法により成膜してパターニングすればよい。このとき、配線保護膜３７は、フレーム部１２上に延在する配線３６の一部分を露出させてパターニングして電極パッド１８とする。

次に、第２シリコン層２３に対してエッチングを行って、第１シリコン層２１及び犠牲層であるＢＯＸ層２２により固定されている未完成な可動部１４と未完成な梁部１６とを含む不可動な前駆微小構造体１３ａを形成する。

例えば、基板２０を、第２の面２０ｂが上側になるように反転させ、基板２０の第２の面２０ｂ側に厚膜レジストによるマスクパターンを、ホトリソグラフィ技術を用いて形成し、次いで従来公知のＢｏｓｈ法によるエッチング工程を行うことにより、深堀加工すればよい。このエッチングは、フレーム部１２として残存させる内周枠領域２０ｄの内側の領域に対して行う。

具体的には、このエッチングは、例えば、従来公知の誘導結合型プラズマエッチング装置を用いるいわゆるＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式で、材料としてＣ₄Ｆ₈を用いて側壁保護を行い、またエッチャントとしてＳＦ₆を用いてエッチングを行う。このエッチングは、側壁保護工程とエッチング工程とを適宜繰り返すことにより、深堀エッチングを行うものとすればよい。

このとき、梁部１６の形成に際しては、梁部形成予定領域１６Ｘ外を、ＢＯＸ層２２に至るまで、すなわち、ＢＯＸ層２２をエッチングストッパ層として、第２シリコン層２３に対して、エッチングを行う。

また、可動部１４の形成に際しては、可動部形成予定領域１４Ｘの第２シリコン層２３に対して、第２シリコン層２３の厚みの一部分についてのみエッチングを行って露出面（底面）１４ｃを形成する。

このとき、形成される凹部１５のフレーム部１２の頂面からの深さは、ＢＯＸ層２２の表面までの第１深さａと、第２シリコン層２３の被エッチング面までの第２深さｂとを有している。可動部１４の厚みは、第２シリコン層２３の被エッチング面までの第２深さｂを第１深さａから減じた厚みｃである。なお、第１深さａは、第２深さｂよりも大である。

可動部形成予定領域１４Ｘの第２シリコン層部分２３ａに対するエッチングに際しては、第２シリコン層２３の厚さよりも薄く、かつ可動部１４が所定量の可動幅を確保できる任意好適な範囲に収まる程度にエッチング深さを調節してエッチングを行えばよい。

このような工程により、半導体基板２０の裏面側に凹凸の底面を有する凹部１５が形成される。このとき、梁部形成予定領域１６Ｘの第１シリコン層２１部分は、ＢＯＸ層２２により裏打ちされることによりその強度が補強された状態であり、かつ梁部形成予定領域１６Ｘと可動部形成予定領域１４ＸとはＢＯＸ層２２により接続された状態である。すなわち、前駆微小構造体１３ａは、この時点では不可動の構造体である。

次に、犠牲層（ＢＯＸ層）２２のうち、凹部１５に露出している犠牲層部分２２ａを除去する。この犠牲層部分２２ａの除去により、第１シリコン層２１と残存している第２シリコン層部分２３ｂとの間に犠牲層部分２２ｂが残存する。

この例では犠牲層２２は、シリコン酸化膜であるので、例えば、酢酸（ＣＨ₃ＣＯＯＨ）／フッ化アンモニウム（ＮＨ₃Ｆ）／フッ化水素アンモニウム（ＮＨ₄Ｆ）（溶液）を任意好適な混合比（組成比）とした混合溶液をエッチャントとするウェットエッチング工程を実施すればよい。

通常は、ここで半導体基板２０の下面２２ｂ側から残存した内周枠領域２０ｄに接着されて凹部１５を封止するガラス板を取り付ける（図示せず。）。

然る後、図示しない溝部形成用レジストパターンをマスクとして用いて、梁部形成予定領域１６Ｘに、既に図２（Ａ）を参照して説明した形状の複数の溝部２８を形成する。第１溝部２８ａ及び第２溝部２８ｂは、配線３６の延在方向に沿って、配線３６の対向する２つの側面部３６ａそれぞれから所定距離離間させて形成する（図２（Ａ）参照。）。

この溝部２８は、従来公知のエッチング工程により、第１シリコン層２１の厚み内に収まる深さｈ１として形成すればよい（図２（Ａ）参照。）。

なお、この溝部２８の形成工程は、既に説明した配線３６の形成工程よりも後の工程としてであれば、前駆微小構造体１３ａの形成工程の前後のいずれに実施してもよい。

次いで、図６（Ａ）に示すように、可動部形成予定領域１４Ｘ、梁部形成予定領域１６Ｘ、内周枠領域２０ｄ及び配線保護膜３７上を覆い、かつ溝部２８を埋め込むレジスト層４０を形成する。すなわち、このマスクパターンは、内周枠領域２０ｄの内側であって、内周枠領域２０ｄ、可動部形成予定領域１４Ｘ及び梁部形成予定領域１６Ｘ外の領域を開口させる。

このレジスト層４０は、従来公知の感光性のレジスト材料を用いて任意好適な膜厚として形成すればよい。レジスト層４０は、後述する第１シリコン層２１のエッチング工程において配線保護膜３７が損傷しない程度の膜厚とすればよい。

次いで、図６（Ａｂ）に示すように、このマスクパターンをマスクとして、常法に従い、例えば上述したＢｏｓｈ法により第１シリコン層２１の表面から、犠牲層であるＢＯＸ層２２の表面に達するまで、第１シリコン層２１のエッチングを行う。

すなわち、ここではＢＯＸ層２２をエッチングストッパ層として使用してエッチングを行っている。従って、ＢＯＸ層２２は、この工程によっては除去されない。よって、可動部１４が形成される領域と梁部１６が形成される領域とは、ＢＯＸ層２２により接続されている。このとき、可動部形成予定領域１４Ｘの第１シリコン層部分２１ａと、梁部形成予定領域１６Ｘの第１シリコン層部分２１ｂと、フレーム部１２の第１シリコン層部分２１ｃとが残存する。

引き続き、露出したＢＯＸ層２２に対して、上述と同様にフッ化水素酸をエッチャントとして用いるウェットエッチングを行って、前駆微小構造体１３ａから可動部１４及び梁部１６を切り離して間隙５０を形成する。すなわち、この工程により凹部１５は加速度センサチップ１０の表面から裏面に至る貫通孔とされる。これにより、貫通孔に収められた可動部１４を有する微小構造体１３が完成して、梁部１６は可撓な状態となり、かつ可動部１４は可動な状態となる。

このとき、エッチャントは、レジスト層（レジストパターン）４０から露出する犠牲層２２をエッチングする。また、エッチャントは、このとき露出する第１シリコン層溝部２８にも浸透する。

この発明の加速度センサチップの製造方法によれば、配線３６、特に側面部３６ａに向かって犠牲層２２を浸透するエッチャントを、レジスト層４０で埋め込まれた溝部２８で食い止めることができる。従って、エッチャントによる配線３６の溶解を効果的に防止することができる。

また、この発明の加速度センサチップの製造方法によれば、ウェットエッチングによる配線（金属配線）の溶解を防止しつつ、簡易な工程で製造されるデバイスの歩留まりを顕著に向上させることができる。

特に基板としてＳＯＩウェハを適用すれば、ＢＯＸ層を犠牲層としてそのまま利用できるので、梁部を形成してから、この梁部を何らかの手段により補強するといったさらなる特別な工程を必要としない。従って、簡易な工程で、効率的かつ安価にデバイスの製造を行うことができる。

さらに、ウェットエッチング工程の終了後、レジスト層４０の材料に応じた任意好適な工程、例えば従来公知のプラズマアッシング工程及び硝酸を用いてレジスト層４０を除去する。

然る後、図６（Ｂ）に示すように、隣接するチップ領域２０ｃ間の領域に設けられたダイシングラインｄに沿って、従来公知のダイシング装置を用いてダイシングを行う。このようにして、１枚の半導体基板２０から複数個の加速度センサチップ１０が完成する。

（Ａ）は加速度センサチップの表面側を示す、構成要素を説明するための概略的な平面図であり、（Ｂ）は切り口を示す模式的な図であり、（Ｃ）は（Ｂ）とは異なる位置で示した切り口を示す模式図である。 （Ａ）は溝部の構成を説明するための模式的な図であり、（Ｂ）は加速度センサチップの裏面側を示す概略的な平面図である。 （Ａ）、（Ｂ)及び（Ｃ）は製造途中の加速度センサチップを切断した切り口を示す概略的な工程図である。 （Ａ）、（Ｂ）及び（Ｃ）は図３（Ｃ）から続く工程図である。 図４（Ｃ）から続く工程図である。 （Ａ）及び（Ｂ）は図５から続く模式的な図である。

符号の説明

１０：加速度センサチップ
１１：チップ
１２：フレーム部
１３：微小構造体
１３ａ：前駆微小構造体
１４：可動部（マス（錘）部）
１４ａ：中心部
１４ｂ：突出部
１４ｃ：第２シリコン層部分の露出面
１４Ｘ：可動部形成予定領域
１５：凹部
１６：梁部
１６ａ：側面
１６ｃ：第１シリコン層部分の露出面
１６Ｘ：梁部形成予定領域
１７：機能素子（ピエゾ抵抗素子）
１８：電極パッド
２０：半導体基板（ＳＯＩウェハ）
２０ａ：第１の面
２０ｂ：第２の面
２０ｃ：チップ領域
２０ｄ：内周枠領域
２１：第１半導体層（第１シリコン層）
２１ａ、２１ｂ、２１ｃ：第１シリコン層部分
２２：犠牲層（ＢＯＸ層）
２２ａ、２２ｂ：犠牲層部分
２３：第２半導体層（第２シリコン層）
２３ａ、２３ｂ：第２シリコン層部分
２４：ＬＯＣＯＳ酸化膜
２５：パッド酸化膜
２６：シリコン窒化膜
２８：溝部
２８ａ：第１溝部
２８ｂ：第２溝部
２８ｃ：第３溝部
２８ｄ：第４溝部
３０：イオン
３２：熱酸化膜
３４：コンタクトホール
３６：配線（配線層）
３６ａ：側面部
３７：配線保護膜
４０：レジスト層
５０：間隙

Claims (10)

1. 上面及び該上面と対向する下面を有していて、前記上面と前記下面とにわたる貫通孔を有する四角枠状のフレーム部と、
   前記貫通孔内に収められている可動部と、
   表面及び当該表面と対向する底面を有している梁部であって、前記フレーム部から前記貫通孔内に突出して、前記可動部に接続されて可動に支持している前記梁部と、
   前記梁部の前記表面側に設けられている機能素子と、
   前記機能素子に電気的に接続されていて、前記梁部の前記表面と前記フレーム部の上面とにわたって延在している配線と、
   前記配線に沿って、かつ前記配線とは離間して設けられていて、前記梁部の前記表面から前記梁部の厚み内に収まる深さとして設けられている溝部と
   を具え、
   前記溝部は、前記梁部に設けられている
   ことを特徴とする加速度センサチップ。
2. 前記溝部は前記梁部の側面と前記梁部の表面に設けられている前記配線との間に設けられていることを特徴とする請求項１に記載の加速度センサチップ。
3. 前記溝部は、前記梁部の前記表面と前記フレーム部の前記上面とにわたって設けられていることを特徴とする請求項１に記載の加速度センサチップ。
4. 前記溝部は、前記可動部の領域上で屈曲して、隣接する２つの梁部にわたって延在していることを特徴とする請求項１から３のいずれか一項に記載の加速度センサチップ。
5. 第１半導体層、犠牲層及び第２半導体層が順次に積層されて含まれ、かつ内周枠領域、当該内周枠領域の内側に存在する内側領域、当該内側領域内に存在する複数の梁部形成予定領域及び当該梁部形成予定領域に連接している可動部形成予定領域を有する複数のチップ領域が区画される半導体基板を準備する工程と、
   前記梁部形成予定領域内に機能素子を作り込む工程と、
   前記機能素子に接続されており、前記梁部形成予定領域に延在する配線を含む配線層を形成する工程と、
   前記配線層を覆う配線保護膜を形成する工程と、
   前記内周枠領域の前記内側領域に対し、前記犠牲層をエッチングストッパ層として前記第２半導体層側からエッチングを行った後、露出している犠牲層を除去して前記犠牲層及び前記第１半導体層により固定されている可動部を形成する工程と、
   前記配線に沿って、かつ前記配線とは離間して設けられている溝部を形成する工程と、
   前記溝部を埋め込んで前記内周枠領域、前記梁部形成予定領域及び前記可動部形成予定領域を覆うレジスト層を形成する工程と、
   前記レジスト層をマスクとして用いて、前記犠牲層をエッチングストッパ層として前記第１半導体層側からエッチングを行って、前記犠牲層により固定されている可動部及び当該可動部を支持する梁部とを含む微小構造体を形成し、露出している犠牲層を除去して、前記溝部により前記配線層へのエッチャントの浸透を防止しつつ当該犠牲層から前記微小構造体を切り離す工程と
   を含み、
   前記溝部を形成する工程は、該溝部を、前記梁部の前記表面から前記梁部の厚み内に収まる深さで、前記梁部形成予定領域に形成する工程である
   ことを特徴とする加速度センサチップの製造方法。
6. 前記溝部を形成する工程は、該溝部を前記梁部の側面と前記梁部の表面に設けられる前記配線との間に形成する工程とすることを特徴とする請求項５に記載の加速度センサチップの製造方法。
7. 前記溝部を形成する工程は、該溝部を前記梁部の前記表面と前記フレーム部の前記上面とにわたって形成する工程であることを特徴とする請求項５に記載の加速度センサチップの製造方法。
8. 前記溝部を形成する工程は、前記溝部を前記可動部の領域上で屈曲して、隣接する２つの梁部にわたって延在している溝部として形成する工程であることを特徴とする請求項５から７のいずれか一項に記載の加速度センサチップの製造方法。
9. 前記犠牲層の除去は、フッ化水素を用いた酸処理により行われることを特徴とする請求項５から８のいずれか一項に記載の加速度センサチップの製造方法。
10. 前記半導体基板をＳＯＩ基板とすることを特徴とする請求項５から９のいずれか一項に記載の加速度センサチップの製造方法。

Images