JP4770465B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、複数のマスタが論理回路によるバスを介してスレーブを共有してなる半導体集積回路装置に関する。

図７は従来の半導体集積回路装置の一例と電源装置を示すブロック回路図である。図７中、１は従来の半導体集積回路装置の一例、２は従来の半導体集積回路装置１に電源電圧ＶＤＤ０を供給する電源装置である。

半導体集積回路装置１において、３〜７はマスタ（ＣＰＵ［central processing unit］、ＤＭＡ［direct memory access］コントローラ等）、８、９はマスタ３〜７が共有するスレーブ（メモリ等のリソース）、１０はマスタ３〜７とスレーブ８、９との間に設けられた論理回路によるシステムバス（例えば、ＡＭＢＡ規格のシステムバス）であり、バスとしての調停回路を持つものである。

システムバス１０において、１１はマスタ３に対応して設けられたマルチプレクサ、１２はマスタ４に対応して設けられたマルチプレクサ、１３はマスタ５に対応して設けられたマルチプレクサ、１４はマスタ６に対応して設けられたマルチプレクサ、１５はマスタ７に対応して設けられたマルチプレクサ、１６はスレーブ８に対応して設けられたマルチプレクサ、１７はスレーブ９に対応して設けられたマルチプレクサである。

１８はマルチプレクサ１１を制御するデコーダ、１９はマルチプレクサ１２を制御するデコーダ、２０はマルチプレクサ１３を制御するデコーダ、２１はマルチプレクサ１４を制御するデコーダ、２２はマルチプレクサ１５を制御するデコーダ、２３はマルチプレクサ１６を制御するアービタ、２４はマルチプレクサ１７を制御するアービタである。

デコーダ１８〜２２は、接続されているマスタ３〜７からの信号をスレーブ８、９のどちらのスレーブに送るかを決めて制御対象のマルチプレクサ１１〜１５を制御し、アービタ２３、２４は、複数のマスタからの信号のうち、どの信号に優先権を与えるかを決めて制御対象のマルチプレクサ１６、１７を制御する。

また、２５は電源装置２が出力する電源電圧ＶＤＤ０が与えられる電源電圧入力端子、２６は電源電圧入力端子２５に与えられる電源電圧ＶＤＤ０をマスタ３〜７、スレーブ８、９及びシステムバス１０に供給する電源配線である。

なお、システムバスとして、ハイインピーダンスが存在する一般的なシステムバスを使用する場合、各マスタには、トライステート用のＩ／Ｏパッドに相当する機能が必要となる。これは、回路増加と同時に入出力の切り替えのための状態遷移時間が発生するため、スピードが要求される半導体集積回路装置には適さない。

これに対して、論理回路によるシステムバスは、処理スピードに影響を及ぼすようなハイインピーダンス状態が存在しないため、各マスタにおいては入出力の切り替えのための状態遷移時間が発生せず、処理スピードが要求される半導体集積回路装置（例えば、動画像撮影機能を有する携帯電話に搭載する画像処理及び音声処理用システムＬＳＩ）に搭載するのに適している。

本例では、半導体集積回路装置１は、マスタ３〜７の全てが動作状態となり、スレーブ８、９の両方がアクセス対象となる通常動作モードと、マスタ３〜７のうち、マスタ３、４のみが動作状態となり、スレーブ８のみがアクセス対象となる特定部動作モードを有しているものとする。

このように、複数のマスタ及び複数のスレーブの全てが動作状態となる通常動作モードと、複数のマスタ中の特定のマスタ及び複数のスレーブ中の特定のスレーブのみが動作状態となる特定部動作モードを有する半導体集積回路装置における消費電力低減方法として、従来、特定部動作モード時における非動作マスタ及び非動作スレーブの個別クロック停止や、特定部動作モード時における非動作マスタ及び非動作スレーブの個別電源停止や、複数チップ構成による排他的スレーブ分割などの方法が提案されている。

図８は特定部動作モード時における非動作マスタ及び非動作スレーブの個別クロック停止による消費電力低減方法を説明するためのブロック回路図であり、半導体集積回路装置１において、斜線を付している回路ブロックは、特定部動作モード時にはクロックの供給を停止する回路ブロックである。

即ち、特定部動作モード時における非動作マスタ及び非動作スレーブの個別クロック停止による消費電力低減方法は、特定部動作モード時には、非動作状態にあるマスタ及びスレーブ（半導体集積回路装置１では、マスタ５〜７及びスレーブ９）に対するクロックの供給を停止することにより消費電力の低減を図るというものである。

この方法は、半導体集積回路装置１の場合、特定部動作モード時には、非動作状態にあるマスタ５〜７及びスレーブ９におけるクロックバッファ等のスイッチングによる消費電力を無くすことができるが、非動作状態にあるマスタ５〜７及びスレーブ９にも電源電圧ＶＤＤは供給されるので、非動作状態にあるマスタ５〜７及びスレーブ９におけるクロック供給停止時のリーク電流の発生を無くすことができないという問題点を有している。

図９は特定部動作モード時における非動作マスタ及び非動作スレーブの個別電源停止による消費電力低減方法を説明するためのブロック回路図であり、半導体集積回路装置１において、斜線を付している回路ブロックは、特定部動作モード時には電源電圧ＶＤＤの供給を停止している回路ブロックである。

本例では、電源装置２は、電源電圧出力端子２７、２８を有し、通常動作モード時には、電源電圧出力端子２７に電源電圧ＶＤＤ０を出力すると共に、電源電圧出力端子２８に電源電圧ＶＤＤ１を出力し、特定部動作モード時には、電源電圧出力端子２７に電源電圧ＶＤＤ０を出力するように構成されている。但し、電源電圧ＶＤＤ０、ＶＤＤ１の電圧値は同一である。

また、半導体集積回路装置１には、電源電圧入力端子２５のほかに、電源電圧入力端子２９が設けられている。そして、電源電圧入力端子２５は電源装置２の電源電圧出力端子２７に接続され、電源電圧入力端子２９は電源装置２の電源電圧出力端子２８に接続されている。

また、半導体集積回路装置１には、図７に示す電源配線２６の代わりに、電源配線３０、３１が設けられている。電源配線３０は、電源電圧入力端子２５に与えられる電源電圧ＶＤＤ０をマスタ３、４、スレーブ８及びシステムバス１０に供給するものであり、電源配線３１は、電源電圧入力端子２９に与えられる電源電圧ＶＤＤ１をマスタ５〜７及びスレーブ９に供給するものである。

ここで、特定部動作モード時における非動作マスタ及び非動作スレーブの個別電源停止による消費電力低減方法は、通常動作モード時には、全てのマスタ、全てのスレーブ及びシステムバスに電源電圧を供給するが、特定部動作モード時には、非動作状態にあるマスタ及びスレーブに対する電源電圧の供給を停止することにより消費電力の低減を図るというものである。

即ち、半導体集積回路装置１の場合、通常動作モード時は、電源電圧ＶＤＤ０をマスタ３、４、スレーブ８及びシステムバス１０に供給すると共に、電源電圧ＶＤＤ１をマスタ５〜７及びスレーブ９に供給するが、特定部動作モード時は、非動作状態にあるマスタ５〜７及びスレーブ９に対する電源電圧ＶＤＤ１の供給を停止することにより消費電力の低減を図るというものである。

この方法は、半導体集積回路装置１の場合、特定部動作モード時には、非動作状態にあるマスタ５〜７及びスレーブ９におけるクロックバッファ等のスイッチングによる消費電力及びリーク電流による消費電力を無くすことができるが、システムバス１０内の使用しない部分３２（マルチプレクサ１３〜１５、１７、デコーダ２０〜２２、アービタ２４）に対する電源電圧ＶＤＤの供給を停止することができず、この部分３２についてはリーク電流が存在してしまう。これは、（通常動作モード時に動作状態となるマスタ数／特定部動作モード時に動作状態となるマスタ数）の比率が大きいほど顕著になる。

図１０は複数チップ構成による排他的スレーブ分割により消費電力を低減する方法を説明するためのブロック回路図であり、図７に示す半導体集積回路装置１を２個の半導体集積回路装置３３、３４に分割した場合を示している。

複数チップ構成による排他的スレーブ分割により消費電力を低減する方法は、第１、第２のチップを使用し、第１のチップには特定部動作モード時に動作状態となるマスタ及びスレーブを搭載し、第２のチップには特定部動作モード時に非動作状態となるチップ及びスレーブを搭載し、通常動作モード時には、第１、第２のチップに電源電圧を供給するが、特定部動作モード時には、第１のチップのみに電源電圧を供給することにより消費電力の低減を図るというものである。

この方法を半導体集積回路装置１に適用すると、半導体集積回路装置１は、半導体集積回路装置３３、３４に分割され、半導体集積回路装置３３にはマスタ３、４、スレーブ８及び論理回路によるシステムバス３５が搭載され、半導体集積回路装置３４にはマスタ５〜７、スレーブ９及び論理回路によるシステムバス３６が搭載される。

そして、通常動作モード時には、半導体集積回路装置３３に電源電圧ＶＤＤ２が供給されると共に、半導体集積回路装置３４に電源電圧ＶＤＤ２と同一電圧値の電源電圧ＶＤＤ３が供給されるが、特定部動作モード時には、半導体集積回路装置３３に電源電圧ＶＤＤ２が供給されるが、半導体集積回路装置３４への電源電圧ＶＤＤ３の供給は停止される。

なお、システムバス３５において、３７はマスタ３、４に対応して設けられたマルチプレクサ、３８はスレーブ８に対応して設けられたマルチプレクサ、３９はマルチプレクサ３７を制御するアービタである。

また、システムバス３６において、４１はマスタ５〜７に対応して設けられたマルチプレクサ、４２はスレーブ９に対応して設けられたマルチプレクサ、４３はマルチプレクサ４１を制御するアービタである。

この方法によれば、特定部動作モード時は、非動作状態にある半導体集積回路装置３４に対する電源電圧ＶＤＤ３の供給が停止されるので、半導体集積回路装置３４における特定部動作モード時の消費電力を無くすことができるが、スレーブ８、９が分割されてしまうので、システムとしてのパフォーマンスの低下を招いてしまう。
特開２００４−１５７５９０号公報 特開平５−８８７９０号公報 特開平６−９５９８３号公報

表１は、特定部動作モード時における非動作マスタ及び非動作スレーブの個別クロック停止による消費電力低減方法（図８）、特定部動作モード時における非動作マスタ及び非動作スレーブの個別電源停止による消費電力低減方法（図９）、及び、複数チップ構成による排他的スレーブ分割により消費電力を低減する方法（図１０）の通常動作モード時におけるシステム・パフォーマンスに対する影響及びリーク電流を示している。

即ち、特定部動作モード時における非動作マスタ及び非動作スレーブの個別クロック停止による消費電力低減方法は、通常動作モード時におけるシステム・パフォーマンスに影響を与えることはないが、特定部動作モード時に非動作状態となるマスタ５〜７及びスレーブ９のリーク電流を抑えることができないという問題点を有している。

また、特定部動作モード時における非動作マスタ及び非動作スレーブの個別電源停止による消費電力低減方法は、通常動作モード時におけるシステム・パフォーマンスに影響を与えることはないが、システムバス１０内の特定部動作モード時に使用しない部分３２のリーク電流を抑えることができないという問題点を有している。

また、複数チップ構成による排他的スレーブ分割により消費電力を低減する方法は、特定部動作モード時に非動作状態になる半導体集積回路装置３４のリーク電流を無くすことができるが、スレーブ８、９が分割されてしまうので、通常動作モード時におけるシステム・パフォーマンスの低下を招いてしまうという問題点がある。

本発明は、かかる点に鑑み、特定のマスタが動作状態、特定のマスタ以外のマスタが非動作状態となる特定部動作モード時におけるリーク電流を低減することにより、消費電力の低減を図ることができ、しかも、マスタの全てが動作状態になる通常動作モード時におけるシステム・パフォーマンスの低下を招くことがないようにした半導体集積回路装置を提供することを目的とする。

（第１の発明）
本発明中、第１の発明は、複数のマスタと、複数のスレーブと、前記複数のマスタと前記スレーブとの間に論理回路による第１のバスを有する半導体集積回路装置において、前記複数のマスタ中の特定のマスタと前記複数のスレーブ中の特定のスレーブとの間に論理回路による第２のバスを有するものである。

（第２の発明）
本発明中、第２の発明は、複数のマスタと、スレーブと、前記複数のマスタと前記スレーブとの間に論理回路による第１のバスを有する半導体集積回路装置において、前記複数のマスタ中の特定のマスタと前記スレーブとの間に論理回路による第２のバスを有するものである。

（第１の発明の効果）
本発明中、第１の発明においては、前記複数のマスタの全てが動作状態となり、前記複数のスレーブの全てがアクセス対象となる通常動作モード時は、前記複数のマスタ、前記複数のスレーブ及び前記第１のバスに電源電圧を供給し、前記第２のバスには電源電圧を供給しないようにする。このようにすると、通常動作モード時には、前記複数のマスタは第１のバスを介して前記複数のスレーブへのアクセスが可能となるので、前記第２のバスを設けても、通常動作モード時のシステム・パフォーマンスの低下を招かない。

また、前記特定のマスタが動作状態、前記特定のマスタ以外のマスタが非動作状態となり、前記特定のスレーブがアクセス対象となる特定部動作モード時は、前記特定のマスタ、前記特定のスレーブ及び前記第２のバスに電源電圧を供給し、前記特定のマスタ以外のマスタ、前記特定のスレーブ以外のスレーブ及び前記第１のバスには電源電圧を供給しないようにする。このようにすると、特定部動作モード時には、前記特定のマスタは前記第２のバスを介して前記特定のスレーブへのアクセスが可能となり、また、前記特定のマスタ以外のマスタ、前記特定のスレーブ以外のスレーブ及び前記第１のバスにおけるリーク電流の発生を防ぐことができる。

このように、本発明中、第１の発明によれば、前記特定のマスタ以外のマスタ、前記特定のスレーブ以外のスレーブ及び前記第１のバスにおける特定部動作モード時のリーク電流の発生を防ぐことにより消費電力の低減を図ることができ、しかも、通常動作モード時のシステム・パフォーマンスの低下を招くことがない。

（第２の発明の効果）
本発明中、第２の発明においては、前記複数のマスタの全てが動作状態となり、前記スレーブの全てがアクセス対象となる通常動作モード時は、前記複数のマスタ、前記スレーブ及び前記第１のバスに電源電圧を供給し、前記第２のバスには電源電圧を供給しないようにする。このようにすると、通常動作モード時には、前記複数のマスタは第１のバスを介して前記スレーブへのアクセスが可能となるので、前記第２のバスを設けても、通常動作モード時のシステム・パフォーマンスの低下を招かない。

また、前記特定のマスタが動作状態、前記特定のマスタ以外のマスタが非動作状態となり、前記スレーブがアクセス対象となる特定部動作モード時は、前記特定のマスタ、前記スレーブ及び前記第２のバスに電源電圧を供給し、前記特定のマスタ以外のマスタ及び前記第１のバスには電源電圧を供給しないようにする。このようにすると、特定部動作モード時には、前記特定のマスタは前記第２のバスを介して前記スレーブへのアクセスが可能となり、また、前記特定のマスタ以外のマスタ及び前記第１のバスにおけるリーク電流の発生を防ぐことができる。

このように、本発明中、第２の発明によれば、前記特定のマスタ以外のマスタ及び前記第１のバスにおける特定部動作モード時のリーク電流の発生を防ぐことにより消費電力の低減を図ることができ、しかも、通常動作モード時のシステム・パフォーマンスの低下を招くことがない。

（第１実施形態）
図１は本発明の第１実施形態と電源装置を示すブロック回路図である。図１中、５０は本発明の第１実施形態、５１は本発明の第１実施形態５０に電源電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤsubを供給する電源装置であり、電源電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤsubは同一電圧値である。

電源装置５１は、電源電圧出力端子５２、５３、５４を有し、制御信号ＣＮＴに制御され、通常動作モード時には、電源電圧出力端子５２に電源電圧ＶＤＤ０を出力すると共に、電源電圧出力端子５３に電源電圧ＶＤＤ１を出力し、特定部動作モード時には、電源電圧出力端子５２に電源電圧ＶＤＤ０を出力すると共に、電源電圧出力端子５４に電源電圧ＶＤＤsubを出力するように構成されている。

本発明の第１実施形態５０は、図７に示す従来の半導体集積回路装置１を改良したものであり、図７に示す従来の半導体集積回路装置１と同様に、マスタ３〜７とスレーブ８、９との間にシステムバス１０を設けるほかに、マスタ３、４とスレーブ８との間にサブシステムバス（例えば、ＡＭＢＡ規格によるシステムバス）５５を設けている。

サブシステムバス５５において、５６はマスタ３、４に対応して設けられたマルチプレクサ、５７はスレーブ８に対応して設けられたマルチプレクサ、５８はマルチプレクサ５６を制御するアービタである。

また、本発明の第１実施形態５０は、図９に示す従来の半導体集積回路装置１と同様に電源電圧入力端子２５、２９を設けるほかに、電源電圧入力端子６０を設けている。そして、電源電圧入力端子２５は電源装置５１の電源電圧出力端子５２に接続され、電源電圧入力端子２９は電源装置５１の電源電圧出力端子５３に接続され、電源電圧出力端子６０は電源装置５１の電源電圧出力端子５４に接続されている。

また、本発明の第１実施形態５０は、図９に示す半導体集積回路装置１が備える電源配線３０、３１の代わりに、電源配線６１〜６３を設けている。電源配線６１は電源電圧入力端子２５に与えられる電源電圧ＶＤＤ０をマスタ３、４及びスレーブ８に供給するものである。電源配線６２は電源電圧入力端子２９に与えられる電源電圧ＶＤＤ１をマスタ５〜７、スレーブ９及びシステムバス１０に供給するものである。電源配線６３は電源電圧入力端子６０に与えられる電源電圧ＶＤＤsubをサブシステムバス５５に供給するものである。

なお、本発明の第１実施形態５０は、図７に示す従来の半導体集積回路装置１と同様に、マスタ３〜７の全てが動作状態となり、スレーブ８、９の両方がアクセス対象となる通常動作モードと、マスタ３〜７のうち、マスタ３、４のみが動作状態となり、スレーブ８のみがアクセス対象となる特定部動作モードを有している。

図２は本発明の第１実施形態５０における通常動作モード時の電源電圧供給状態を説明するためのブロック回路図であり、図２中、本発明の第１実施形態５０において、斜線を付している回路ブロックは、電源電圧の供給を停止している回路ブロックである。

本発明の第１実施形態５０は、通常動作モード時には、電源装置５１により、電源電圧入力端子２５に電源電圧ＶＤＤ０が供給されると共に、電源電圧入力端子２９に電源電圧ＶＤＤ１が供給され、電源電圧入力端子６０には電源電圧ＶＤＤsubは供給されない。

この結果、本発明の第１実施形態５０では、電源電圧ＶＤＤ０が電源配線６１を介してマスタ３、４及びスレーブ８に供給されると共に、電源電圧ＶＤＤ１が電源配線６２を介してマスタ５〜７、スレーブ９及びシステムバス１０に供給され、電源電圧ＶＤＤsubはサブシステムバス５５には供給されない。

したがって、通常動作モード時には、マスタ３〜７は、図７に示す従来の半導体集積回路装置１の場合と同様に、システムバス１０を介してスレーブ８、９に対するアクセスが可能となり、サブシステムバス５５を設けても、通常動作モード時におけるシステム・パフォーマンスの低下を招くことはない。また、サブシステムバス５５に対する電源電圧ＶＤＤsubの供給は停止されるので、サブシステムバス５５ではリーク電流の発生はない。

図３は本発明の第１実施形態５０における特定部動作モード時の電源電圧供給状態を説明するためのブロック回路図であり、図３中、本発明の第１実施形態５０において、斜線を付している回路ブロックは、電源電圧の供給を停止している回路ブロックである。

本発明の第１実施形態５０は、特定部動作モード時には、電源装置５１により、電源電圧入力端子２５に電源電圧ＶＤＤ０が供給されると共に、電源電圧入力端子６０に電源電圧ＶＤＤsubが供給され、電源電圧入力端子２９には電源電圧ＶＤＤ１は供給されない。

この結果、本発明の第１実施形態５０では、電源電圧ＶＤＤ０が電源配線６１を介してマスタ３、４及びスレーブ８に供給されると共に、電源電圧ＶＤＤsubが電源配線６３を介してサブシステムバス５５に供給され、マスタ５〜７、スレーブ９及びシステムバス１０には電源電圧ＶＤＤ１は供給されない。

したがって、特定部動作モード時には、マスタ３、４は、サブシステムバス５５を介してスレーブ８に対するアクセスが可能となる。また、マスタ５〜７、スレーブ９及びシステムバス１０に対する電源電圧ＶＤＤ１の供給は停止されるので、マスタ５〜７、スレーブ９及びシステムバス１０ではリーク電流は発生しない。

以上のように、本発明の第１実施形態５０によれば、特定部動作モード時に、マスタ５〜７、スレーブ９及びシステムバス１０でリーク電流が発生しないようにすることができるので、消費電力の低減を図ることができ、しかも、通常動作モード時におけるシステム・パフォーマンスの低下を招くことがない。

なお、本発明の第１実施形態５０においては、２個のスレーブ８、９を設けるようにした場合について説明したが、本発明は、１個のスレーブ８のみを設ける場合にも適用することができる。この場合には、特定部動作モード時に、マスタ５〜７及びシステムバス１０でリーク電流が発生しないようにすることができるので、消費電力の低減を図ることができ、しかも、通常動作モード時におけるシステム・パフォーマンスの低下を招くことがない。

（第２実施形態）
図４は本発明の第２実施形態を有する携帯電話の一部分を示すブロック回路図である。図４中、７０はアンテナ、７１は受信信号を入力してベースバンド信号を出力するベースバンド・チップ、７２は本発明の第２実施形態（携帯電話向けマルチメディア処理システムＬＳＩ）である。

また、７３は表示装置であるＬＣＤ（liquid crystal display）、７４は記憶装置であるＳＤＲＡＭ（synchronous dynamic random access memory）、７５はスピーカ、７６は本発明の第２実施形態７２に電源電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤsubを供給する電源装置であり、電源電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤsubは同一電圧値である。

電源装置７６は、電源電圧出力端子７７〜７９を有し、ベースバンド・チップ７１から与えられる制御信号ＣＮＴに制御され、通常動作モード時には、電源電圧出力端子７７に電源電圧ＶＤＤ０を出力すると共に、電源電圧出力端子７８に電源電圧ＶＤＤ１を出力し、特定部動作モード時には、電源電圧出力端子７７に電源電圧ＶＤＤ０を出力すると共に、電源電圧出力端子７９に電源電圧ＶＤＤsubを出力するように構成されている。

本発明の第２実施形態７２において、８０〜８３はマスタとなる回路ブロックであり、８０は待ち受け画面の描画や、受信する際にＬＣＤ画面に文字を追加する等を行うホストＣＰＵインタフェース、８１は動画像の再生等を行うビデオ・エンジン、８２は音声の再生等を行うオーディオ・エンジン、８３はＤＭＡコントローラである。

８４〜８７はスレーブとなる回路ブロックであり、８４はＬＣＤインタフェース、８５は内部記憶装置であるＳＲＡＭ（static random access memory）、８６はＳＤＲＡＭコントローラ、８７はオーディオ・インタフェースである。８８は論理回路によるシステムバス、８９は論理回路によるサブシステムバスであり、システムバス８８及びサブシステムバス８９は、ＡＭＢＡ規格のシステムバスで構成されている。

システムバス８８において、９０はホストＣＰＵインタフェース８０に対応して設けられたマルチプレクサ、９１はビデオ・エンジン８１に対応して設けられたマルチプレクサ、９２はオーディオ・エンジン８２に対応して設けられたマルチプレクサ、９３はＤＭＡコントローラ８３に対応して設けられたマルチプレクサである。

９４はＬＣＤインタフェース８４に対応して設けられたマルチプレクサ、９５はＳＲＡＭ８５に対応して設けられたマルチプレクサ、９６はＳＤＲＡＭコントローラ８６に対応して設けられたマルチプレクサ、９７はオーディオ・インタフェース８７に対応して設けられたマルチプレクサである。

９８はマルチプレクサ９０を制御するデコーダ、９９はマルチプレクサ９１を制御するデコーダ、１００はマルチプレクサ９２を制御するデコーダ、１０１はマルチプレクサ９３を制御するデコーダ、１０２はマルチプレクサ９４を制御するアービタ、１０３はマルチプレクサ９５を制御するアービタ、１０４はマルチプレクサ９６を制御するアービタ、１０５はマルチプレクサ９７を制御するアービタである。

サブシステムバス８９において、１０６はホストＣＰＵインタフェース８０に対応して設けられたマルチプレクサ、１０７はＬＣＤインタフェース８４及びＳＲＡＭ８５に対応して設けられたマルチプレクサ、１０８はマルチプレクサ１０６を制御するデコーダである。なお、マルチプレクサ１０７を制御するアービタが存在しないが、これは、特定部動作モード時にマスタとなるデバイスがホストＣＰＵインタフェース８０のみであるため、マスタ間でのアービトレーションの必要が無いためである。

本発明の第２実施形態７２においては、ＬＣＤインタフェース８４は、ホストＣＰＵインタフェース８０、ビデオ・エンジン８１及びＤＭＡコントローラ８３の共有リソースとされている。ＳＲＡＭ８５は、ホストＣＰＵインタフェース８０、ビデオ・エンジン８１、オーディオ・エンジン８２及びＤＭＡコントローラ８３の共有リソースとされている。

また、ＳＤＲＡＭコントローラ８６は、ホストＣＰＵインタフェース８０、ビデオ・エンジン８１、オーディオ・エンジン８２及びＤＭＡコントローラ８３の共有リソースとされている。オーディオ・インタフェース８７は、ホストＣＰＵインタフェース８０、オーディオ・エンジン８２及びＤＭＡコントローラ８３の共有リソースとされている。

また、１０９は電源装置７６の電源電圧出力端子７７に出力される電源電圧ＶＤＤ０が与えられる電源電圧入力端子、１１０は電源電圧入力端子１０９に与えられる電源電圧ＶＤＤ０をホストＣＰＵインタフェース８０、ＬＣＤインタフェース８４及びＳＲＡＭ８５に供給する電源配線である。

また、１１１は電源装置７６の電源電圧出力端子７８に出力される電源電圧ＶＤＤ１が与えられる電源電圧入力端子、１１２は電源電圧入力端子１１１に与えられる電源電圧ＶＤＤ１をビデオ・エンジン８１、オーディオ・エンジン８２、ＤＭＡコントローラ８３、ＳＤＲＡＭコントローラ８６、オーディオ・インタフェース８７及びシステムバス８８に供給する電源配線である。

また、１１３は電源装置７６の電源電圧出力端子７９に出力される電源電圧ＶＤＤsubが与えられる電源電圧入力端子、１１４は電源電圧入力端子１１３に与えられる電源電圧ＶＤＤsubをサブシステムバス８９に供給する電源配線である。

なお、本発明の第２実施形態７２は、ホストＣＰＵインタフェース８０、ビデオ・エンジン８１、オーディオ・エンジン８２及びＤＭＡコントローラ８３が動作状態となり、ＬＣＤインタフェース８４、ＳＲＡＭ８５、ＳＤＲＡＭコントローラ８６及びオーディオ・インタフェース８７がアクセス対象となる通常動作モードと、ホストＣＰＵインタフェース８０が動作状態、ビデオ・エンジン８１、オーディオ・エンジン８２及びＤＭＡコントローラ８３が非動作状態となり、ＬＣＤインタフェース８４及びＳＲＡＭ８５のみがアクセス対象となる特定部動作モードを有している。

図５は本発明の第２実施形態７２における通常動作モード時の電源電圧供給状態を説明するためのブロック回路図であり、図５中、本発明の第２実施形態７２において、斜線を付している回路ブロックは、電源電圧の供給を停止している回路ブロックである。

本発明の第２実施形態７２は、通常動作モード時、電源装置７６により、電源電圧入力端子１０９に電源電圧ＶＤＤ０が供給されると共に、電源電圧入力端子１１１に電源電圧ＶＤＤ１が供給され、電源電圧入力端子１１３には電源電圧ＶＤＤsubは供給されない。

この結果、本発明の第２実施形態７２では、電源電圧ＶＤＤ０が電源配線１１０を介して、ホストＣＰＵインタフェース８０、ＬＣＤインタフェース８４及びＳＲＡＭ８５に供給されると共に、電源電圧ＶＤＤ１が電源配線１１２を介してビデオ・エンジン８１、オーディオ・エンジン８２、ＤＭＡコントローラ８３、ＳＤＲＡＭコントローラ８６、オーディオ・インタフェース８７及びシステムバス８８に供給される。

したがって、通常動作モード時には、ホストＣＰＵインタフェース８０、ビデオ・エンジン８１、オーディオ・エンジン８２及びＤＭＡコントローラ８３は、システムバス８８を介してＬＣＤインタフェース８４、ＳＲＡＭ８５、ＳＤＲＡＭコントローラ８６及びオーディオ・インタフェース８７へのアクセスが可能となり、サブシステムバス８９を設けても、通常動作モード時におけるシステム・パフォーマンスの低下を招くことはない。なお、サブシステムバス８９には電源電圧ＶＤＤsubが供給されないので、サブシステムバス８９ではリーク電流の発生はない。

図６は本発明の第２実施形態７２における特定部動作モード時の電源電圧供給状態を説明するためのブロック回路図であり、図６中、斜線を付している回路ブロックは、電源電圧の供給を停止している回路ブロックである。

本発明の第２実施形態７２は、特定部動作モード時、電源装置７６により、電源電圧入力端子１０９に電源電圧ＶＤＤ０が供給されると共に、電源電圧入力端子１１３にＶＤＤsubが供給され、電源電圧入力端子１１１には電源電圧ＶＤＤ１は供給されない。

この結果、本発明の第２実施形態７２では、電源電圧ＶＤＤ０が電源配線１１０を介してホストＣＰＵインタフェース８０、ＬＣＤインタフェース８４及びＳＲＡＭ８５に供給されると共に、電源電圧ＶＤＤsubが電源配線１１４を介してサブシステムバス８９に供給され、ビデオ・エンジン８１、オーディオ・エンジン８２、ＤＭＡコントローラ８３、ＳＤＲＡＭコントローラ８６、オーディオ・インタフェース８７及びシステムバス８８には電源電圧ＶＤＤ１は供給されない。

したがって、特定部動作モード時には、ホストＣＰＵインタフェース８０は、サブシステムバス８９を介してＬＣＤインタフェース８４及びＳＲＡＭ８５へのアクセスが可能となる。また、ビデオ・エンジン８１、オーディオ・エンジン８２、ＤＭＡコントローラ８３、ＳＤＲＡＭコントローラ８６、オーディオ・インタフェース８７及びシステムバス８８には電源電圧ＶＤＤ１は供給されないので、これらの回路ブロックではリーク電流は発生しない。

このことは、特定部動作モードを待受モードとし、ホストＣＰＵインタフェース８０からＬＣＤインタフェース８４に待受画面データを送り、ＬＣＤ７３に待受画面を表示する場合に、ビデオ・エンジン８１、オーディオ・エンジン８２、ＤＭＡコントローラ８３、ＳＤＲＡＭコントローラ８６、オーディオ・インタフェース８７及びシステムバス８８に対する電源電圧の供給を停止し、本発明の第２実施形態７２の全体の消費電力を通常動作モード時に比べて極めて低く抑えることができることを示している。

以上のように、本発明の第２実施形態７２によれば、特定部動作モード時に、ビデオ・エンジン８１、オーディオ・エンジン８２、ＤＭＡコントローラ８３、ＳＤＲＡＭコントローラ８６、オーディオ・インタフェース８７及びシステムバス８８でリーク電流が発生しないようにすることができるので、消費電力の低減を図ることができ、しかも、通常動作モード時のシステム・パフォーマンスの低下を招くことがない。

本発明の第１実施形態と電源装置を示すブロック回路図である。 本発明の第１実施形態における通常動作モード時の電源電圧供給状態を説明するためのブロック回路図である。 本発明の第１実施形態における特定部動作モード時の電源電圧供給状態を説明するためのブロック回路図である。 本発明の第２実施形態を有する携帯電話の一部分を示すブロック回路図である。 本発明の第２実施形態における通常動作モード時の電源電圧供給状態を説明するためのブロック回路図である。 本発明の第２実施形態における特定部動作モード時の電源電圧供給状態を説明するためのブロック回路図である。 従来の半導体集積回路装置の一例と電源装置を示すブロック回路図である。 特定部動作モード時における非動作マスタ及び非動作スレーブの個別クロック停止による消費電力低減方法を説明するためのブロック回路図である。 特定部動作モード時における非動作マスタ及び非動作スレーブの個別電源停止による消費電力低減方法を説明するためのブロック回路図である。 複数チップ構成による排他的スレーブ分割により消費電力を低減する方法を説明するためのブロック回路図である。

符号の説明

１…従来の半導体集積回路装置の一例、２…電源装置、３〜７…マスタ、８、９…スレーブ、１０…システムバス、１１〜１７…マルチプレクサ、１８〜２２…デコーダ、２３、２４…アービタ、２５…電源電圧入力端子、２６…電源配線、２７、２８…電源電圧出力端子、２９…電源電圧入力端子、３０、３１…電源配線、３３、３４…半導体集積回路装置、３５、３６…システムバス、３７、３８…マルチプレクサ、３９…アービタ、４１、４２…マルチプレクサ、４３…アービタ、
５０…本発明の第１実施形態、５１…電源装置、５２〜５４…電源電圧出力端子、５５…サブシステムバス、５６、５７…マルチプレクサ、５８…アービタ、６０…電源電圧入力端子、６１〜６３…電源配線、
７０…アンテナ、７１…ベースバンド・チップ、７２…本発明の第２実施形態、７３…ＬＣＤ、７４…ＳＤＲＡＭ、７５…スピーカ、７６…電源装置、７７〜７９…電源電圧出力端子、８０…ホストＣＰＵインタフェース、８１…ビデオ・エンジン、８２…オーディオ・エンジン、８３…ＤＭＡコントローラ、８４…ＬＣＤインタフェース、８５…ＳＲＡＭ、８６…ＳＤＲＡＭコントローラ、８７…オーディオ・インタフェース、８８…システムバス、８９…サブシステムバス、９０〜９７…マルチプレクサ、９８〜１０１…デコーダ、１０２〜１０５…アービタ、１０６、１０７…マルチプレクサ、１０８…デコーダ、１０９、１１１、１１３…電源電圧入力端子、１１０、１１２、１１４…電源配線

Claims (2)

1. 複数のマスタ部と、複数のスレーブ部と、前記複数のマスタ部と前記複数のスレーブ部との間に論理回路による第１のバスを有する半導体集積回路装置において、
   前記複数のマスタ部中の特定のマスタ部と前記複数のスレーブ部中の特定のスレーブ部との間に設けられた論理回路による第２のバスと、
   電源装置から供給される第１の電源電圧を前記特定のマスタ部及び前記特定のスレーブ部に供給する第１の電源配線と、
   前記電源装置から供給される第２の電源電圧を前記特定のマスタ部以外のマスタ部、前記特定のスレーブ部以外のスレーブ部及び前記第１のバスに供給する第２の電源配線と、
   前記電源装置から供給される第３の電源電圧を前記第２のバスに供給する第３の電源配線を有し、
   第１の動作モード時は、前記電源装置から前記第１の電源電圧及び前記第２の電源電圧が供給され、
   第２の動作モード時は、前記電源装置から前記第１の電源電圧及び前記第３の電源電圧が供給されること
   を特徴とする半導体集積回路装置。
2. 複数のマスタ部と、スレーブ部と、前記複数のマスタ部と前記スレーブ部との間に論理回路による第１のバスを有する半導体集積回路装置において、
   前記複数のマスタ部中の特定のマスタ部と前記スレーブ部との間に設けられた論理回路による第２のバスと、
   電源装置から供給される第１の電源電圧を前記特定のマスタ部及び前記スレーブ部に供給する第１の電源配線と、
   前記電源装置から供給される第２の電源電圧を前記特定のマスタ部以外のマスタ部及び前記第１のバスに供給する第２の電源配線と、
   前記電源装置から供給される第３の電源電圧を前記第２のバスに供給する第３の電源配線を有し、
   第１の動作モード時は、前記電源装置から前記第１の電源電圧及び前記第２の電源電圧が供給され、
   第２の動作モード時は、前記電源装置から前記第１の電源電圧及び前記第３の電源電圧が供給されること
   を特徴とする半導体集積回路装置。

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