JP4761011B2 - サイリスタを有する半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、サイリスタのトリガ電流を流す素子が、例えば、ＩＧＢＴであるサイリスタを有する半導体装置及びその製造方法に関するのもである。
【０００２】
【背景技術】
図１９は、特開平５−８２７７５号公報に開示されたサイリスタを有する半導体装置の断面図である。この半導体装置は、例えば、高耐圧下で大電流の制御をするのに使用される。半導体装置２００は、ｐ⁺型アノード層２０４、ｎ型バッファ層２０６、ｎ^-型ベース層２０８が積層されたシリコン基板２０２を有する。シリコン基板２０２のｐ⁺型アノード層２０４側には金属製のアノード電極２１０が形成されている。
【０００３】
ｎ^-型ベース層２０８の表面から内部に向けてｐ型第１ベース層２１２が形成されている。ｐ型第１ベース層２１２の表面から内部に向けてｎ型フローティングエミッタ層２１４が形成されている。ｎ型フローティングエミッタ層２１４の表面から内部に向けてｐ型第２ベース層２１６が形成されている。ｐ型第２ベース層２１６の表面から内部に向けてｎ⁺型カソード層２１８、２２０が互いに間隔を設けて形成されている。
【０００４】
カソード電極２２２がｎ⁺型カソード層２１８表面上、ｐ型第２ベース層２１６の表面上及びｎ⁺型カソード層２２０表面上にわたって形成されている。絶縁層で覆われたゲート電極２２４がｎ^-型ベース層２０８の表面上、ｐ型第１ベース層２１２表面上、ｎ型フローティングエミッタ層２１４の表面上、ｐ型第２ベース層２１６の表面上及びｎ⁺型カソード層２１８表面上にわたって形成されている。また、絶縁層で覆われたゲート電極２２６がｎ^-型ベース層２０８の表面上、ｐ型第１ベース層２１２表面上、ｎ型フローティングエミッタ層２１４の表面上、ｐ型第２ベース層２１６の表面上及びｎ⁺型カソード層２２０表面上にわたって形成されている。
【０００５】
ｎ型フローティングエミッタ層２１４、ｐ型第１ベース層２１２、ｎ^-型ベース層２０８、ｎ型バッファ層２０６、ｐ⁺型アノード層２０４によりサイリスタが構成されている。
【０００６】
次に、この半導体装置２００のサイリスタの動作について説明する。まず、ターンオン動作について説明する。カソード電極２２２が接地され、ゲート電極２２４、２２６、アノード電極２１０にそれぞれ正電圧が印加される。ゲート電極２２４、２２６に正電圧が印加されると、ゲート電極２２４、２２６下のｐ型第１ベース層２１２、ｐ型第２ベース層２１６にはチャネル領域が形成される。これにより、ｎ⁺型カソード層２１８、２２０の電子は、ｐ型第２ベース層２１６に形成されたチャネル領域、ｎ型フローティングエミッタ層２１４、ｐ型第１ベース層２１２に形成されたチャネル領域を通り、ｎ^-型ベース層２０８に流れ込む。一方、アノード電極２１０にも正電圧が印加されているので、ｐ⁺型アノード層２０４の正孔はｎ^-型ベース層２０８に注入される。ｎ^-型ベース層２０８に注入されたこれらの電子、正孔により、ＩＧＢＴがＯＮする。
【０００７】
ｎ^-型ベース層２０８からｐ型第１ベース層２１２に到達した正孔は、ｎ型フローティングエミッタ層２１４とｐ型第１ベース層２１２とｎ^-型ベース層２０８とにより形成されるＮＰＮトランジスタのベース電流となり、このＮＰＮトランジスタがＯＮ動作する。すなわち、ｎ型フローティングエミッタ層２１４から電子がｐ型第１ベース層２１２及びｎ^-型ベース層２０８へ注入されることにより、サイリスタがターンオンするのである。
【０００８】
次に、ターンオフ動作について説明する。ゲート電極２２４、２２６に負電圧又は０Ｖが印加されると、ゲート電極２２４、２２６下のｐ型第１ベース層２１２、ｐ型第２ベース層２１６に形成されていたチャネル領域が消滅する。これにより、ｎ⁺型ソース層２１８、２２０からｎ型フローティングエミッタ層２１４への電子の供給が止まるので、サイリスタはターンオフする。
【０００９】
【発明が解決しようとする課題】
サイリスタには、低消費電力化のため、ターンオン電圧低下の要請がある。サイリスタの面積を大きくすると、この要請に答えることが可能である。
【００１０】
しかし、サイリスタの面積を大きくすると、サイリスタ内部に蓄えられるキャリアの量が多くなるので、サイリスタのターンオフ性能（ターンオフ時間が短いこと、ターンオフを確実にできること）に悪影響を及ぼす。すなわち、ターンオフに時間がかかれば、サイリスタの高速スイッチング化が妨げられるのである。確実にターンオフできないと、サイリスタの破壊につながるのである。
【００１１】
また、図１９に示す半導体装置２００では、ターンオフ動作のとき、ｎ型フローティングエミッタ層２１４の電位が過渡的に上昇しやすくなる。この上昇により、ｎ型フローティングエミッタ層２１４とｐ型第２ベース２１６とのｐｎ接合に逆方向の高電圧がかかり、このｐｎ接合がブレークダウンすることがある。このブレークダウンが発生するとサイリスタをターンオフできなくなる。
【００１２】
また、図１９に示す半導体装置２００では、単に、サイリスタの面積を大きくしても、ターンオン電圧を低下させることが困難である。すなわち、半導体装置２００では、ゲート電極２２４、２２６下のｐ型第２ベース層２１６に、チャネル領域が形成される。サイリスタのエレクトロン電流は、ｎ⁺型カソード層２１８、２２０−チャネル領域−ｎ型フローティングエミッタ層２１４間を流れる。しかし、ゲート電極２２４、２２６は、シリコン基板２０２の表面上に形成されている。このため、広範囲でサイリスタ動作をおこさせるために、ｎ型フローティングエミッタ層２１４の面積を広くしても、ｎ型フローティングエミッタ層２１４に流れ込むエレクトロン電流がチャネル領域を流れる量で制限を受ける。これが、サイリスタのターンオン電圧を下げることの妨げとなるのである。
【００１３】
本発明の目的は、サイリスタのターンオフ性能を向上させることが可能な半導体装置及びその製造方法を提供することである。
【００１４】
本発明の他の目的は、サイリスタのターンオフ性能を向上させ、かつ、ターンオン電圧を低減すること可能な半導体装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、サイリスタを有する半導体装置であって、第１及び第２電界効果トランジスタを備え、サイリスタは、第１導電型の第１半導体層、第２導電型のベース層、第１導電型の第１ベース層及び第２導電型のフローティングエミッタ層を含み、第１電界効果トランジスタは、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層及び埋め込み型の第１ゲート電極を含み、第１導電型の第１ベース層と第１導電型の第２ベース層とは、第２導電型のフローティングエミッタ層により分離されており、第２導電型のフローティングエミッタ層と第２導電型の第２半導体層とは、第１導電型の第２ベース層により分離されており、第２電界効果トランジスタは、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層、第２導電型のベース層及び第２ゲート電極を含み、第２電界効果トランジスタを備えた素子がサイリスタを動作させるトリガ電流を流す。
【００１６】
本発明に係る半導体装置は、埋め込み型の第１ゲート電極を含む電界効果トランジスタを備えるので、サイリスタのターンオン電圧を下げることができる。すなわち、電界効果トランジスタにより、第１導電型の第２ベース層にはチャネル領域が形成される。サイリスタの電流は、第２導電型の第２半導体層（例えば、カソード層）−チャネル領域−第２導電型のフローティングエミッタ層間を流れる。第１ゲート電極は埋め込み型である。このため、上記経路を短くすることができるので、サイリスタのターンオン電圧を下げることができる。なお、第１ゲート電極を複数にすると、チャネル領域の面積を大きくすることができる。これはサイリスタのターンオン電圧を下げることができる要因となる。
【００１７】
また、本発明に係る半導体装置において、第１ゲート電極は埋め込み型なので、第２導電型のフローティングエミッタ層の胴体部（端部以外の部分）に第１ゲート電極を位置させることができる。このため、第２導電型のフローティングエミッタ層の電位を第１ゲート電極の電位に近づけることができる。よって、サイリスタのターンオフのとき、第２導電型のフローティングエミッタ層と第１導電型の第２ベース層との接合部に逆方向の高電圧がかかるのを防ぐことができる。
したがって、この接合がブレークダウンする可能性を小さくできるので、サイリスタのターンオフをより確実にできる。
【００１８】
第２電界効果トランジスタを備えた素子として、例えば、平面ゲート構造のＩＧＢＴ、トレンチゲート構造のＩＧＢＴ、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ
Ｅｎｈａｎｃｅｄ ｉｎｓｕｌａｔｅｄ Ｇａｔｅ ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）、ＭＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ
Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳゲートサイリスタ、
ＣＳＴＢＴ（Ｃａｒｒｉｅｒ Ｓｔｏｒｅｄ Ｔｒｅｎｃｈ−Ｇａｔｅ
ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＥＳＴ（Ｅｍｉｔｔｅｒ
Ｓｗｉｔｃｈｅｄ Ｔｒａｎｓｉｓｔｏｒ）等がある。以下にででくる第２電界効果トランジスタもこの意味である。
【００１９】
本発明に係る半導体装置において、第２ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層及び第２導電型のベース層が露出している表面上に絶縁膜を介して形成されている、のが好ましい。この構造は第２電界効果トランジスタを備えた素子動作時のチャネル領域が平面に形成され、サイリスタ動作用のチャネル領域と分離して、作製することが可能となる。このため、第２電界効果トランジスタを備えた素子動作用のチャネル濃度（これは素子のしきい値電圧を決定する）を任意に決定できる。
【００２０】
本発明に係る半導体装置において、第２ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層及び第２導電型のベース層を含む層に埋め込まれている、のが好ましい。この構造だと第１導電型の第１ベース層及び第１導電型の第２ベース層に形成されるチャネル領域は縦方向となる。チャネル領域が横方向に形成される構造に比べて、半導体装置の面積を小さくすることが可能となる。
【００２１】
本発明に係る半導体装置において、第１ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層を含む層に埋め込まれ、第１ゲート電極は、第１導電型の第１ベース層には到達していない、のが好ましい。この構造によれば、第２の導電型のフローティングエミッタ層と第１導電型の第１ベース層との接合面積を広い範囲で形成することができる。この面積が広いということは、サイリスタとして動作する面積が広いことにつながり、広範囲でサイリスタ動作が起こるため、素子のオン電圧を下げることが可能となる。
【００２２】
本発明に係る半導体装置において、第１ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層及び第１導電型の第１ベース層を含む層に埋め込まれている、のが好ましい。サイリスタのターンオンのとき、第１ゲート電極近傍の第２導電型のフローティングエミッタ層にはアキミュレーション領域が形成される。この構造によれば、第１ゲート電極が第１導電型の第１ベース層に到達していない構造に比べて、アキミュレーション領域の面積を広くすることができる。このため、サイリスタのターンオン電圧を下げることができる。
【００２３】
なお、アキミュレーション領域とは、第１導電型の半導体層に第１導電型のキャリアが蓄積された領域のことである。例えば、半導体層がｎ型の場合、アキミュレーション領域はｎ型である。また、半導体層がｐ型の場合、アキミュレーション領域はｐ型である。
【００２４】
（２）本発明に係る半導体装置は、サイリスタを有する半導体装置であって、第１、第２及び第３電界効果トランジスタを備え、サイリスタは、第１導電型の第１半導体層、第２導電型のベース層、第１導電型の第１ベース層及び第２導電型のフローティングエミッタ層を含み、第１電界効果トランジスタは、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層及び第１ゲート電極を含み、第１導電型の第１ベース層と第１導電型の第２ベース層とは、第２導電型のフローティングエミッタ層により分離されており、第２導電型のフローティングエミッタ層と第２導電型の第２半導体層とは、第１導電型の第２ベース層により分離されており、第２電界効果トランジスタは、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層、第２導電型のベース層及び第２ゲート電極を含み、第２電界効果トランジスタを備えた素子がサイリスタを動作させるトリガ電流を流し、第３電界効果トランジスタは、第３ゲート電極および第１導電型の第３半導体層を備え、第１および第２電界効果トランジスタのオフ時、第３電界効果トランジスタはオンとなり、サイリスタ中のキャリアが第３電界効果トランジスタを介してサイリスタ外に排出される、サイリスタを有する半導体装置である。
【００２５】
本発明に係る半導体装置は、第３電界効果トランジスタを備える。第３電界効果トランジスタは、第１および第２電界効果トランジスタのオフ時、オンとなる。このため、サイリスタのターンオフ時、第３電界効果トランジスタ付近に溜まっているキャリアは、第３電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となる。
【００２６】
本発明に係る半導体装置は、次の構成にすることができる。すなわち、
第１ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層を含む層に形成されたトレンチに埋め込まれ、
第２ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層及び第２導電型のベース層を含む層に形成されたトレンチに埋め込まれ、
第３ゲート電極は、第２ゲート電極と同一のトレンチに埋め込まれており、
第１導電型の第３半導体層は、第２導電型の第２半導体層中にある。
【００２７】
この構成において、第３ゲート電極は、第２ゲート電極と同一のトレンチに埋め込まれている。よって、第３ゲート電極と、第２ゲート電極とが、それぞれ異なるトレンチに埋め込まれている場合に比べて、半導体装置の集積度を向上させることができる。
【００２８】
また、本発明に係る半導体装置は、次の構成にすることができる。すなわち、第１ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層を含む層に形成されたトレンチに埋め込まれ、
第２ゲート電極は、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層及び第２導電型のベース層を含む層に形成されたトレンチに埋め込まれ、
第３ゲート電極は、第２ゲート電極と同一のトレンチに埋め込まれており、
第１導電型の第３半導体層は、第３ゲート電極が埋め込まれているトレンチと、その隣りに位置するトレンチとの間にあり、
第１導電型の第３半導体層は、第２導電型のベース層に到達している。
【００２９】
この構成において、第１導電型の第３半導体層は、第２導電型のベース層に到達している。したがって、第１導電型の第３半導体層が、第２導電型の第２半導体層中にある場合に比べて、第３電界効果トランジスタを半導体装置内部に位置させることができるので、サイリスタ中に溜まっているキャリアをよりスムーズに、サイリスタ外に排出させることが可能となる。この結果、サイリスタのターンオフ特性を向上させることが
可能となる。
【００３０】
また、第１導電型の第３半導体層は、第３ゲート電極が埋め込まれているトレンチと、その隣りに位置するトレンチとの間にあるので、第１導電型の第３半導体層の平面積が広がるのを防ぐことができる。すなわち、第３電界効果トランジスタが動作するためには、第１導電型の第３半導体層は比較的高濃度でなければならない。よって、第１導電型の第３半導体層を比較的深い位置にある第２導電型のベース層に到達するようにすると、第１導電型の第３半導体層が横方向に拡散する量も多くなるので、第１導電型の第３半導体層の平面積が広がる。これが半導体装置の高集積化の妨げとなる。この構成において、第１導電型の第３半導体層はトレンチで挟まれているので、第１導電型の第３半導体層の平面積が拡大することを防ぐことができるのである。
【００３１】
（３）本発明に係る半導体装置の製造方法は、第１導電型の第１半導体層及び第２導電型のベース層を含む半導体基板の第２導電型のベース層に、第１導電型の不純物を導入して第１導電型の第１ベース層を形成する工程と、第１導電型の第１ベース層に、第２導電型の不純物を導入して第２導電型のフローティングエミッタ層を形成する工程と、第２導電型のフローティングエミッタ層に、第１導電型の不純物を導入して第１導電型の第２ベース層を形成する工程と、第１導電型の第２ベース層に、第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程と、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層を含む層に埋め込まれた第１ゲート電極を形成する工程と、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層及び第２導電型のベース層が露出している表面上に絶縁膜を介して第２ゲート電極を形成する工程と、を備える。
【００３２】
本発明に係る半導体装置の製造方法は、第２ゲート電極が半導体基板の表面上に絶縁膜を介して形成されている構造の製造方法である。なお、不純物を導入する技術としては、例えば、イオン注入、不純物拡散がある。
【００３３】
本発明に係る半導体装置の製造方法は、第１導電型の第１半導体層及び第２導電型のベース層を含む半導体基板の第２導電型のベース層に、第１導電型の不純物を導入して第１導電型の第１ベース層を形成する工程と、第１導電型の第１ベース層に、第２導電型の不純物を導入して第２導電型のフローティングエミッタ層を形成する工程と、第２導電型のフローティングエミッタ層に、第１導電型の不純物を導入して第１導電型の第２ベース層を形成する工程と、第１導電型の第２ベース層に、第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程と、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層を含む層に埋め込まれた第１ゲート電極を形成する工程と、第２導電型の第２半導体層、第１導電型の第２ベース層、第２導電型のフローティングエミッタ層、第１導電型の第１ベース層及び第２導電型のベース層を含む層に埋め込まれた第２ゲート電極を形成する工程と、を備える。
【００３４】
本発明に係る半導体装置の製造方法は、第２ゲート電極が埋め込み型の構造の製造方法である。なお、第１ゲート電極と第２ゲート電極とは同時に形成してもよいし、第１ゲート電極を先に形成してもよいし、第２ゲート電極を先に形成してもよい。不純物を導入する技術としては、例えば、イオン注入、不純物拡散がある。
【００３５】
【発明の実施の形態】
［第１実施形態］
｛構造の説明｝
図１は本発明に係る半導体装置の第１実施形態の断面図である。半導体装置１０は、アノード電極２０、ｐ⁺型アノード層１４、ｎ⁺型バッファ層１６、ｎ^-型ベース層１８を備え、これらが順に積層されている。アノード電極２１０の材料は金属である。ｐ⁺型アノード層１４、ｎ⁺型バッファ層１６及びｎ^-型ベース層１８の材料はシリコン単結晶である。ｐ⁺型アノード層１４が第１導電型の第１半導体層の一例である。
【００３６】
ｎ^-型ベース層１８の表面から内部に向けてｐ^-型第１ベース層２２が形成されている。ｐ^-型第１ベース層２２の表面から内部に向けてｎ⁺型フローティングエミッタ層２４が形成されている。ｎ⁺型フローティングエミッタ層２４の表面から内部に向けてｐ^-型第２ベース層２６が形成されている。ｐ^-型第２ベース層２６の表面から内部に向けてｎ⁺型カソード層２８、３０、３２が互いに間隔を設けて形成されている。ｎ⁺型カソード層２８、３０、３２が第２導電型の第２半導体層の一例である。
【００３７】
ｎ⁺型カソード層２８、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３４がある。トレンチ３４には多結晶シリコンからなるゲート電極４０が埋め込まれている。ゲート電極４０は埋め込み型ゲート電極である。トレンチ３４の側面とゲート電極４０との間及びトレンチ３４の底面とゲート電極４０との間にはシリコン酸化膜４６が形成されている。ｎ⁺型カソード層２８、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４及びゲート電極４０により電界効果トランジスタが構成されている。
【００３８】
ｎ⁺型カソード層３０、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３６がある。トレンチ３６には多結晶シリコンからなるゲート電極４２が埋め込まれている。ゲート電極４２は埋め込み型ゲート電極である。トレンチ３６の側面とゲート電極４２との間及びトレンチ３６の底面とゲート電極４２との間にはシリコン酸化膜４８が形成されている。ｎ⁺型カソード層３０、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４及びゲート電極４２により電界効果トランジスタが構成されている。
【００３９】
ｎ⁺型カソード層３２、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３８がある。トレンチ３８には多結晶シリコンからなるゲート電極４４が埋め込まれている。ゲート電極４４は埋め込み型ゲート電極である。トレンチ３８の側面とゲート電極４４との間及びトレンチ３８の底面とゲート電極４４との間にはシリコン酸化膜５０が形成されている。ｎ⁺型カソード層３２、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４及びゲート電極４４により電界効果トランジスタが構成されている。
【００４０】
ゲート電極５２がゲート酸化膜５４を介して、ｎ^-型ベース層１８の表面上、ｐ^-型第１ベース層２２表面上、ｎ⁺型フローティングエミッタ層２４の表面上、ｐ^-型第２ベース層２６の表面上及びｎ⁺型カソード層３２表面上に形成されている。
【００４１】
カソード電極５６がｐ^-型第１ベース層２２の表面上、ｐ^-型第２ベース層２６の表面上、ｎ⁺型カソード層２８、３０、３２の表面上に形成されている。ｎ^-型ベース層１８の表面上、ｎ⁺型フローティングエミッタ層２４の表面上、ゲート電極４０、４２、４４、５２の表面上にはシリコン酸化膜５８が形成されている。シリコン酸化膜５８により、これらとカソード電極５６とが電気的に絶縁される。
【００４２】
ｎ⁺型フローティングエミッタ層２４、ｐ^-型第１ベース層２２、ｎ^-型ベース層１８、ｎ⁺型バッファ層１６、ｐ⁺型アノード層１４によりサイリスタが構成されている。また、ｎ⁺型カソード層３２、ｐ^-型第１ベース層２２、ｎ^-型ベース層１８、ｎ⁺型バッファ層１６、ｐ⁺型アノード層１４によりＩＧＢＴが構成されている。
【００４３】
｛動作の説明｝
次に、この半導体装置１０のサイリスタの動作について説明する。まず、ターンオン動作について説明する。カソード電極５６が接地され、表面型のゲート電極５２、埋め込み型のゲート電極４０、４２、４４、アノード電極２０にそれぞれ正電圧が印加される。表面型のゲート電極５２に正電圧が印加されると、ゲート電極５２下のｐ^-型第１ベース層２２、ｐ^-型第２ベース層２６にはそれぞれチャネル領域６０、６２が形成され、ゲート電極５２下のｎ⁺型フローティングエミッタ層２４にはアキミュレーション領域６４が形成される。これにより、ｎ⁺型カソード層３２の電子は、チャネル領域６２、アキミュレーション領域６４、チャネル領域６０を通り、ｎ^-型ベース層１８に流れ込む。一方、アノード電極２０にも正電圧が印加されているので、ｐ⁺型アノード層１４の正孔はｎ^-型ベース層１８に注入され、ｐ^-型第１ベース層２２に流れ込む。ｎ^-型ベース層１８に注入されたこれらの電子、正孔により、ＩＧＢＴがＯＮする。
【００４４】
ｐ^-型第１ベース層２２に流れ込こんだ正孔がｎ⁺型フローティングエミッタ層２４と、ｐ^-型第１ベース層２２と、ｎ^-型ベース層１８とにより形成されるＮＰＮトランジスタのベース電流となり、このＮＰＮトランジスタがＯＮ動作する。すなわち、ｎ⁺型フローティングエミッタ層２４、ｐ^-型第１ベース層２２、ｎ^-型ベース層１８、ｎ⁺型バッファ層１６、ｐ⁺型アノード層１４から構成されるサイリスタがラッチアップの状態になる。これにより、サイリスタがターンオンする。
【００４５】
サイリスタがターンオン動作時、正孔はｐ⁺型アノード層１４からｐ^-型第１ベース層２２に供給される。電子はｎ⁺型カソード層２８、３０、３２からｎ⁺型フローティングエミッタ層２４に供給される。すなわち、埋め込み型のゲート電極４０、４２、４４にはそれぞれ正電圧が印加されている。よって、ｐ^-型第２ベース層２６のうち、ゲート電極４０、４２、４４の近傍の領域にはチャネル領域（例えば、チャネル領域６６）が形成される。これにより、電子はｎ⁺型カソード層２８、３０、３２からこれらのチャネル領域を通りｎ⁺型フローティングエミッタ層２４に供給される。これらの電子とこれらの正孔によりサイリスタはターンオン動作を続けることができる。
【００４６】
次に、ターンオフ動作について説明する。表面型のゲート電極５２、埋め込み型のゲート電極４０、４２、４４の電位が０Ｖまたは負電位にされると、ゲート電極５２下のチャネル領域６０、６２及びゲート電極４０、４２、４４近傍のｐ^-型第２ベース層２６のチャネル領域が消滅する。これにより、ｎ⁺型カソード層２８、３０、３２からｎ⁺型フローティングエミッタ層２４への電子の供給が止まる。一方、ｐ⁺型アノード層１４からｐ^-型第１ベース層２２に供給された正孔は、ｐ^-型第１ベース層２２を流れカソード電極５６に吸収される。以上により、サイリスタがターンオフする。
【００４７】
｛製造方法の説明｝
図１に示す半導体装置１０の製造方法の一例について説明する。図２に示すように、ｐ⁺型アノード層１４となるシリコン基板を準備する。ｐ型の不純物はボロンである。ｐ型の不純物の濃度は１×１０¹⁸ｃｍ^-3〜１×１０¹⁹ｃｍ^-3である。アノード層１４の厚みは２００μｍ〜３００μｍである。ｐ⁺型アノード層１４上にエピタキシャル成長によりｎ⁺型バッファ層１６を形成する。ｎ型の不純物はリンである。ｎ型の不純物の濃度は１×１０¹⁶ｃｍ^-3〜１×１０¹⁷ｃｍ^-3である。バッファ層１６の厚みは１０μｍ〜１５μｍである。ｎ⁺型バッファ層１６上にエピタキシャル成長によりｎ^-型ベース層１８を形成する。ｎ型の不純物はリンである。ｎ型の不純物の濃度は１×１０¹⁴ｃｍ^-3〜２×１０¹⁴ｃｍ^-3である。ｎ^-型ベース層１８の厚みは６０μｍ〜７０μｍである。
【００４８】
図３に示すように、イオン注入によりｎ^-型ベース層１８の表面から内部に向けてｐ^-型第１ベース層２２を形成する。ｐ^-型第１ベース層２２の深さは２.５μｍ〜３.０μｍである。ｐ型の不純物はボロンである。ｐ型の不純物の濃度は１×１０¹⁷ｃｍ^-3〜２×１０¹⁷ｃｍ^-3である。次に、イオン注入によりｐ^-型第１ベース層２２の表面から内部に向けてｎ⁺型フローティングエミッタ層２４を形成する。ｎ⁺型フローティングエミッタ層２４の深さは２μｍである。ｎ型の不純物はリンである。ｎ型の不純物の濃度は１×１０¹⁸ｃｍ^-3である。そして、イオン注入によりｎ⁺型フローティングエミッタ層２４の表面から内部に向けてｐ^-型第２ベース層２６を形成する。ｐ^-型第２ベース層２６の深さは１μｍである。ｐ型の不純物はボロンである。ｐ型の不純物の濃度は１×１０¹⁶ｃｍ^-3である。そして、イオン注入によりｐ^-型第２ベース層２６の表面から内部に向けてｎ⁺型カソード層２８、３０、３２を形成する。ｎ⁺型カソード層２８、３０、３２の深さは０.５μｍである。ｎ型の不純物はヒ素である。ｎ型の不純物の濃度は１×１０²⁰ｃｍ^-3である。
【００４９】
図４に示すように、フォトリソグラフィ技術とエッチング技術とにより、ｎ⁺型カソード層２８、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３４、ｎ⁺型カソード層３０、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３６、ｎ⁺型カソード層３２、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３８を形成する。トレンチ３４、３６、３８の深さは１.５μｍである。
【００５０】
図５に示すように、熱酸化によりトレンチの側面、底面に厚さ５０ｎｍのシリコン酸化膜４６、４８、５０を形成する。次に、ＣＶＤにより厚さ１μｍの多結晶シリコン膜をトレンチ３４、３６、３８に埋め込む。そして、この多結晶シリコン膜をエッチング技術により削り、トレンチ３４、３６、３８に埋め込み型のゲート電極４０、４２、４４を形成する。
【００５１】
図６に示すように、ｎ^-型ベース層１８を覆うように、シリコン酸化膜を熱酸化により形成する。シリコン酸化膜はゲート酸化膜となり、その厚さは５０ｎｍである。このシリコン酸化膜上に多結晶シリコン膜をＣＶＤにより形成する。この多結晶シリコン膜はゲート電極となり、その厚さは０.４μｍである。フォトリソグラフィ技術とエッチング技術とにより、多結晶シリコン膜、シリコン酸化膜をパターンニングする。これにより、ｎ^-型ベース層１８の表面上、ｐ^-型第１ベース層２２表面上、ｎ⁺型フローティングエミッタ層２４の表面上、ｐ^-型第２ベース層２６の表面上及びｎ⁺型カソード層３２表面上に、ゲート酸化膜５４を介してゲート電極５２を形成する。
【００５２】
図７に示すように、ｎ^-型ベース層１８を覆うように、厚さ０.１μｍのシリコン酸化膜５８をＣＶＤにより形成する。フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜５８をパターンニングする。これにより、ｎ^-型ベース層１８の表面上、ｎ⁺型フローティングエミッタ層２４の表面上、ゲート電極４０、４２、４４、５２の表面上にシリコン酸化膜５８を残す。
【００５３】
図１に示すように、カソード電極５６となるＡｌをスパッタリングによりｎ^-型ベース層１８を覆うように形成する。この膜の厚さは５μｍである。フォトリソグラフィ技術とエッチング技術とにより、この膜をパターンニングする。これにより、ｐ^-型第１ベース層２２表面上、ｐ^-型第２ベース層２６の表面上、ｎ⁺型カソード層２８、３０、３２表面上にカソード電極５６を形成する。そして、ｐ⁺型アノード層１４の表面上に蒸着法によってアノード電極２０を形成する。以上により、半導体装置１０が完成する。
【００５４】
｛効果の説明｝
（効果１）
図１に示す半導体装置１０は、埋め込み型のゲート電極４０、４２、４４を含む電界効果トランジスタを備えるので、次の二つの理由によりサイリスタのターンオン電圧を下げることができる。一つ目の理由を説明する。これらの電界効果トランジスタにより、ｐ^-型第２ベース層２６にはチャネル領域が形成される。サイリスタを流れた電流は、ｎ⁺型フローティングエミッタ層２４−チャネル領域−ｎ⁺型カソード層２８、３０、３２の経路を流れる。ゲート電極４０、４２、４４は埋め込み型である。このため、上記経路を短くすることができる。二つ目の理由を説明する。埋め込み型のゲート電極４０、４２、４４は複数ある。このため、チャネル領域の面積を大きくすることができる。
【００５５】
（効果２）
図１に示す半導体装置１０は、ゲート電極４０、４２、４４は埋め込み型なので、ｎ⁺型フローティングエミッタ層２４の胴体部（端部以外の部分）にゲート電極４０、４２、４４を位置させることができる。このため、サイリスタのターンオフのため、ゲート電極４０、４２、４４の電位を０Ｖ又は負電位にしたとき、ｎ⁺型フローティングエミッタ層２４の電位を０Ｖ又は負電位に近づけることができる。したがって、サイリスタのターンオフのとき、ｎ⁺型フローティングエミッタ層２４とｐ^-型第２ベース層２６との接合部に逆方向の高電圧がかかるのを防ぐことができる。よって、この接合がブレークダウンする可能性を小さくできるので、サイリスタのターンオフをより確実にできる。
【００５６】
（効果３）
図１に示す半導体装置１０は、ゲート電極５２は、ｎ^-型ベース層１８の表面上、ｐ^-型第１ベース層２２表面上、ｎ⁺型フローティングエミッタ層２４の表面上、ｐ^-型第２ベース層２６の表面上及びｎ⁺型カソード層３２表面上に、ゲート酸化膜５４を介して形成されている。したがって、作製が容易であることと同時に、ＩＧＢＴ動作時のチャネル濃度を個別に設定できる。すなわち、本素子のしきい値電圧設定に制限がないことがメリットである。
【００５７】
（効果４）
図１に示す半導体装置１０は、ｎ⁺型カソード層２８、３０、３２がｎ⁺型フローティングエミッタ層２４により囲まれている。このため、ｐ^-型第１ベース層２２とｎ⁺型カソード層２８、３０、３２とは、ｎ⁺型フローティングエミッタ層２４により分離されている。したがって、ターンオフ時、ｐ⁺型アノード層１４からｐ^-型第１ベース層２２に注入された正孔が、ｎ⁺型カソード層２８、３０、３２に流れ込むのを防ぐことができる。これは本素子がｎ⁺型カソード層を含めて構成される寄生サイリスタが存在しない構造であることを示しており、寄生サイリスタのオン動作によるターンオフ不能という問題が発生しない構造である。
【００５８】
［第２実施形態］
｛構造の説明｝
図８は本発明に係る半導体装置の第２実施形態の断面図である。第１実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第１実施形態との違いはトレンチ３４、３６、３８の深さである。第２実施形態のトレンチ３４、３６、３８の深さの値は、第１実施形態のトレンチ３４、３６、３８の深さの値より大きい。すなわち、トレンチ３４はｎ⁺型カソード層２８、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４を貫通し、ｐ^-型第１ベース層２２に到達している。トレンチ３６はｎ⁺型カソード層３０、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４を貫通し、ｐ^-型第１ベース層２２に到達している。トレンチ３８はｎ⁺型カソード層３２、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４を貫通し、ｐ^-型第１ベース層２２に到達している。ゲート電極４０、４２、４４はｐ^-型第１ベース層２２に到達している。
【００５９】
｛動作の説明｝
図８に示す半導体装置１０の動作は、図１に示す第１実施形態の半導体装置１０の動作と同様である。
【００６０】
｛製造方法の説明｝
図８に示す半導体装置１０の製造方法が図１に示す第１実施形態の半導体装置１０の製造方法と相違する点は、図４に示す工程において、トレンチ３４、３６、３８をｐ^-型第１ベース層２２に到達するように形成する点である。これ以外の点については同じである。
【００６１】
｛効果の説明｝
図８に示す半導体装置１０は、図１に示す第１実施形態の半導体装置１０の（効果１）〜（効果４）と同様の効果を生じる。これらの他、以下の効果が生じる。
【００６２】
（効果１）
図８に示す半導体装置１０及び図１に示す第１実施形態の半導体装置１０は、サイリスタのターンオン動作時、ｎ⁺型フローティングエミッタ層２４のうち、ゲート電極４０、４２、４４の近傍の領域にはアキミュレーション領域６８が形成される。アキミュレーション領域６８はキャリアが蓄積されているので抵抗が低い。第２実施形態の半導体装置１０は、第１実施形態の半導体装置１０に比べて、アキミュレーション領域６８の面積が大きくなる。第２実施形態の半導体装置１０は、この点からサイリスタのターンオン電圧を下げることができる。
【００６３】
［第３実施形態］
｛構造の説明｝
図９は本発明に係る半導体装置の第３実施形態の断面図である。第１実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第１実施形態との違いはトレンチ３８の深さである。すなわち、トレンチ３８はｎ⁺型カソード層３２、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４、ｐ^-型第１ベース層２２を貫通し、ｎ^-型ベース層１８に到達している。トレンチ３８のゲート電極４４が、第１実施形態の半導体装置１０のゲート電極５２の役目も果たしている。よって、第３実施形態の半導体装置１０には表面型のゲート電極５２がない。
【００６４】
｛動作の説明｝
図９に示す半導体装置１０のサイリスタの動作について説明する。まず、ターンオン動作について説明する。カソード電極５６が接地され、埋め込み型のゲート電極４０、４２、４４、アノード電極２０にそれぞれ正電圧が印加される。ゲート電極４４に正電圧が印加されると、ゲート電極４４近傍のｐ^-型第１ベース層２２、ｐ^-型第２ベース層２６にはそれぞれチャネル領域７０、７２が形成され、ゲート電極４４近傍のｎ⁺型フローティングエミッタ層２４にはアキミュレーション領域７４が形成される。これにより、ｎ⁺型カソード層３２の電子は、チャネル領域７２、アキミュレーション領域７４、チャネル領域７０を通り、ｎ^-型ベース層１８に注入される。一方、アノード電極２０にも正電圧が印加されているので、ｐ⁺型アノード層１４の正孔はｎ^-型ベース層１８に注入されｐ^-型第１ベース層２２に流れ込む。ｎ^-型ベース層１８に注入されたこれらの電子、正孔により、ＩＧＢＴがＯＮする。
【００６５】
ｐ^-型第１ベース層２２に流れ込こんだ正孔がｎ⁺型フローティングエミッタ層２４と、ｐ^-型第１ベース層２２と、ｎ^-型ベース層１８とにより形成されるＮＰＮトランジスタのベース電流となり、このＮＰＮトランジスタがＯＮ動作する。すなわち、ｎ⁺型フローティングエミッタ層２４、ｐ^-型第１ベース層２２、ｎ^-型ベース層１８、ｎ⁺型バッファ層１６、ｐ⁺型アノード層１４から構成されるサイリスタがラッチアップの状態になる。これにより、サイリスタがターンオンする。
【００６６】
サイリスタがターンオン動作時、正孔はｐ⁺型アノード層１４からｐ^-型第１ベース層２２に供給される。電子はｎ⁺型カソード層２８、３０、３２からｎ⁺型フローティングエミッタ層２４に供給される。すなわち、埋め込み型のゲート電極４０、４２、４４にはそれぞれ正電圧が印加されている。よって、ｐ^-型第２ベース層２６のうち、ゲート電極４０、４２、４４の近傍の領域にはチャネル領域（例えば、チャネル領域７２）が形成される。これにより、電子はｎ⁺型カソード層２８、３０、３２からこれらのチャネル領域を通りｎ⁺型フローティングエミッタ層２４に供給される。これらの電子とこれらの正孔によりサイリスタはターンオン動作を続けることができる。
【００６７】
次に、ターンオフ動作について説明する。埋め込み型のゲート電極４０、４２、４４の電位が０Ｖまたは負電位にされると、ゲート電極４０、４２、４４近傍のｐ^-型第２ベース層２６のチャネル領域が消滅する。これにより、ｎ⁺型カソード層２８、３０、３２からｎ⁺型フローティングエミッタ層２４への電子の供給が止まる。一方、ｐ⁺型アノード層１４からｐ^-型第１ベース層２２に供給された正孔は、ｐ^-型第１ベース層２２を流れカソード電極５６に吸収される。以上により、サイリスタがターンオフする。
【００６８】
｛製造方法の説明｝
図９に示す第３実施形態の半導体装置１０の製造方法は、第１実施形態の半導体装置１０の製造方法の図２及び図３で示す工程後、図１０で示す工程に移る。
【００６９】
図１０に示すように、フォトリソグラフィ技術とエッチング技術とにより、ｎ⁺型カソード層２８、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３４及びｎ⁺型カソード層３０、ｐ^-型第２ベース層２６を貫通し、ｎ⁺型フローティングエミッタ層２４に到達するトレンチ３６を形成する。トレンチ３４、３６の深さは第１実施形態のトレンチ３４、３６の深さと同じである。次に、フォトリソグラフィ技術とエッチング技術とにより、ｎ⁺型カソード層３２、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４、ｐ^-型第１ベース層２２を貫通し、ｎ^-型ベース層１８に到達するトレンチ３８を形成する。トレンチ３８の深さは５μｍである。なお、トレンチ３８を先に形成し、トレンチ３４、３６を後に形成してもよい。
【００７０】
図１１に示すように、熱酸化によりトレンチの側面、底面にシリコン酸化膜４６、４８、５０を形成する。シリコン酸化膜４６、４８、５０の厚みは第１実施形態と同じである。次に、ＣＶＤにより多結晶シリコン膜をトレンチ３４、３６、３８に埋め込む。そして、この多結晶シリコン膜をエッチング技術により削り、トレンチ３４、３６、３８に埋め込み型のゲート電極４０、４２、４４を形成する。多結晶シリコン膜の厚みは第１実施形態と同じである。
【００７１】
図１２に示すように、ｎ^-型ベース層１８を覆うように、シリコン酸化膜５８をＣＶＤにより形成する。シリコン酸化膜５８の厚みは第１実施形態と同じである。フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜５８をパターンニングする。これにより、ｎ^-型ベース層１８の表面上、ｎ⁺型フローティングエミッタ層２４の表面上、ゲート電極４０、４２、４４の表面上にシリコン酸化膜５８を残す。
【００７２】
図９に示すように、第１実施形態と同じ方法を用いて、ｐ^-型第１ベース層２２表面上、ｐ^-型第２ベース層２６の表面上、ｎ⁺型カソード層２８、３０、３２表面上にカソード電極５６を形成する。そして、ｐ⁺型アノード層１４の表面上にアノード電極２０を形成する。以上により、半導体装置１０が完成する。
【００７３】
｛効果の説明｝
図９に示す第３実施形態の半導体装置１０は、図１に示す第１実施形態の半導体装置１０の（効果１）、（効果２）、（効果４）と同様の効果を生じる。これらの他、以下の効果を生じる。
【００７４】
（効果１）
図９に示す半導体装置１０において、ＩＧＢＴの構成要素となるゲート電極４４は、ｎ⁺型カソード層３２、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４、ｐ^-型第１ベース層２２、ｎ^-型ベース層１８を含む層に埋め込まれている。この構造だとチャネル領域７０、７２は縦方向となる。よって、チャネル領域が横方向に形成される構造に比べて、半導体装置の面積を小さくすることが可能となる。
【００７５】
［第４実施形態］
｛構造の説明｝
図１３は本発明に係る半導体装置の第４実施形態の断面図である。図９に示す第３実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第３実施形態との違いはトレンチ３４、３６の深さである。第４実施形態のトレンチ３４、３６の深さの値は、第３実施形態のトレンチ３４、３６の深さの値より大きい。すなわち、トレンチ３４はｎ⁺型カソード層２８、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４を貫通し、ｐ^-型第１ベース層２２に到達している。トレンチ３６はｎ⁺型カソード層３０、ｐ^-型第２ベース層２６、ｎ⁺型フローティングエミッタ層２４を貫通し、ｐ^-型第１ベース層２２に到達している。ゲート電極４０、４２はｐ^-型第１ベース層２２に到達している。
【００７６】
｛動作の説明｝
図１３に示す半導体装置１０の動作は、図９に示す第３実施形態の半導体装置１０の動作と同様である。
【００７７】
｛製造方法の説明｝
図１３に示す半導体装置１０の製造方法が第３実施形態の半導体装置１０の製造方法と相違する点は、図１０に示す工程において、トレンチ３４、３６をｐ^-型第１ベース層２２に到達するように形成する点である。これ以外の点については同じである。
【００７８】
｛効果の説明｝
図１３に示す半導体装置１０は、第３実施形態の半導体装置１０と同様の効果を生じる。また、図１３に示す半導体装置１０は、第２実施形態の半導体装置１０の（効果１）と同様の効果を生じる。
【００７９】
［第５実施形態］
｛構造の説明｝
図１４は本発明に係る半導体装置の第５実施形態の断面図である。図９に示す第３実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第３実施形態との違いは、トレンチ３８に接するｎ⁺型カソード層３２表面に、ｐ⁺型ドレイン層８０を形成したことである。これにより、ゲート電極４４、ｐ⁺型ドレイン層８０、ｎ⁺型カソード層３２およびｐ^-型第２ベース層２６により、ｐＭＯＳ電界効果トランジスタが構成される。
【００８０】
｛動作の説明｝
図１４に示す半導体装置１０のターンオン動作は、図９に示す第３実施形態の半導体装置１０のターンオン動作と同様である。図１４に示す半導体装置１０のターンオフ動作は、上記ｐＭＯＳ電界効果トランジスタがあるため、図９に示す第３実施形態の半導体装置１０のターンオフ動作と相違する点がある。これを図１５を用いて説明する。図１５は、第５実施形態の断面図である。
【００８１】
図１５に示すように、半導体装置１０のターンオフ動作時、図９に示す第３実施形態の半導体装置１０と同様に、正孔は、ｐ^-型第１ベース層２２を流れ、ｐ^-型第１ベース層２２とカソード電極５６との接続部８２をとおり、カソード電極５６に吸収される。
【００８２】
図１５に示す半導体装置１０では、このほか、上記ｐＭＯＳ電界効果トランジスタを介してカソード電極５６に吸収される。すなわち、埋め込み型のゲート電極４４の電位が０Ｖまたは負電位にされると、ｎ⁺型カソード層３２およびｎ⁺型フローティングエミッタ層２４にチャネルが形成される。これにより、上記ｐＭＯＳ電界効果トランジスタがＯＮするので、ゲート電極４４付近に溜まっている正孔は、ｎ⁺型フローティングエミッタ層２４に形成されたチャネル、ｐ^-型第２ベース層２６、ｎ⁺型カソード層３２に形成されたチャネルおよびｐ⁺型ドレイン層８０を介してカソード電極５６に吸収されるのである。
【００８３】
｛製造方法の説明｝
図１４に示す半導体装置１０の製造方法が図９に示す第３実施形態の半導体装置１０の製造方法と相違する点は、ｎ⁺型カソード層３２形成後、トレンチ３８に接するｎ⁺型カソード層３２表面に、ｐ⁺型ドレイン層８０を形成することである。これ以外の点については同じである。
【００８４】
｛効果の説明｝
図１４に示す半導体装置１０は、図９に示す第３実施形態の半導体装置１０と同様の効果を生じる。この他、以下の効果を生じる。
【００８５】
（効果１）
図１４に示す半導体装置１０は、ｐＭＯＳ電界効果トランジスタ（ｐＭＯＳ電界効果トランジスタは、ゲート電極４４、ｐ⁺型ドレイン層８０、ｎ⁺型カソード層３２およびｐ^-型第２ベース層２６により構成される）を備える。ｐＭＯＳ電界効果トランジスタは、サイリスタがターンオフのとき、オンとなる。このため、サイリスタのターンオフ時、ゲート電極４４付近に溜まっている正孔は、ｐＭＯＳ電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となる。
【００８６】
すなわち、図１４に示す半導体装置１０においても、ターンオン電圧を低下させるために、サイリスタの面積を大きくすると、サイリスタ内部に蓄えられる正孔の量が多くなる。このため、すべての正孔を、ｐ^-型第１ベース層２２から直接にカソード電極５６に流す構造では、ｐ^-型第１ベース層２２とカソード電極５６との接続部８２から離れた位置に溜まっている正孔（例えば、ゲート電極４４付近にある正孔）がサイリスタ外部に排出されるのに時間がかかったり、排出されなかったりする可能性がある。これがターンオフ特性の劣化につながるのである。
【００８７】
図１４に示す半導体装置１０では、サイリスタのターンオフ時、ゲート電極４４付近に溜まっている正孔は、ｐＭＯＳ電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となるのである。
【００８８】
（効果２）
図１４に示す半導体装置１０において、ｐＭＯＳ電界効果トランジスタのゲート電極４４、ＩＧＢＴのゲート電極４４は、同じトレンチ（トレンチ３８）に埋め込まれている。よって、ｐＭＯＳ電界効果トランジスタのゲート電極と、ＩＧＢＴのゲート電極とが、それぞれ異なるトレンチに埋め込まれている場合に比べて、半導体装置の集積度を向上させることができる。
【００８９】
［第６実施形態］
｛構造の説明｝
図１６は本発明に係る半導体装置の第６実施形態の断面図である。図１４に示す第５実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第５実施形態との違いは、ｐ⁺型ドレイン層８０のかわりに、ｐ⁺型ドレイン層８４を設けたことである。
【００９０】
｛動作の説明｝
図１６に示す半導体装置１０のターンオン動作は、図１４に示す第５実施形態の半導体装置１０のターンオン動作と同様である。図１６に示す半導体装置１０のターンオフ動作は、図１４に示す第５実施形態の半導体装置１０のターンオフ動作と相違する点がある。
【００９１】
すなわち、図１６に示す半導体装置１０のターンオフ動作時、正孔は、ｐ^-型第１ベース層２２を流れ、接続部８２をとおり、カソード電極５６に吸収されるほか、ｎ^-型ベース層１８に形成されたｐ⁺型ドレイン層８４を介してカソード電極５６に吸収される。なお、ターンオフ動作時、ｐ⁺型ドレイン層８４の電位は、０Ｖまたは負電圧である。
【００９２】
｛製造方法の説明｝
図１６に示す半導体装置１０の製造方法は、図９に示す第３実施形態の半導体装置１０の製造方法とほぼ同様である。相違するのは、トレンチ３８とトレンチ８６との間に、ｐ⁺型ドレイン層８４を形成する工程が追加される点である。ｐ⁺型ドレイン層８４は、例えば、ボロンのような不純物をイオン注入し、熱処理を加えることにより形成することができる。
【００９３】
｛効果の説明｝
図１６に示す半導体装置１０は、図９に示す第３実施形態の半導体装置１０と同様の効果を生じる。この他、以下の効果を生じる。
【００９４】
（効果１）
図１６に示す半導体装置１０において、ｐ⁺型ドレイン層８４は、ｎ^-型ベース層１８に到達している。よって、サイリスタ中に溜まっているキャリアをよりスムーズに、サイリスタ外に排出させることが可能となる。この結果、サイリスタのターンオフ特性を向上させることが可能となる。
【００９５】
（効果２）
図１６に示す半導体装置１０において、ｐ⁺型ドレイン層８４を、狭い平面積で、かつ深くすることができる。すなわち、ｐ⁺型ドレイン層８４は、拡散深さが大きい。通常、深い拡散層を形成すると、横方向への広がりも大きくり、拡散層の平面積が大きくなる。ｐ⁺型ドレイン層８４は、トレンチ３８と、その隣りに位置するトレンチ８６との間に形成するので、ｐ⁺型ドレイン層８４の平面積が広がるのを防ぐことができるのである。
【００９６】
［第７実施形態］
｛構造の説明｝
図１７は本発明に係る半導体装置の第７実施形態の断面図である。図１４に示す第５実施形態と同一の部分については同一の符号を付すことにより説明を省略する。第５実施形態との違いは、まず、トレンチ間に位置するｎ⁺型カソード層がつながっていることである。すなわち、ｎ⁺型カソード層８８は、トレンチ３４の側面からトレンチ３６の側面にわたって形成されている。ｎ⁺型カソード層９０は、トレンチ３６の側面からトレンチ９８の側面にわたって形成されている。ｎ⁺型カソード層９２は、トレンチ９８の側面からトレンチ３８の側面にわたって形成されている。
【００９７】
また、トレンチ３８に接するｎ⁺型カソード層９２表面に、ｐ⁺型ドレイン層９６が形成されている。これにより、ゲート電極４４、ｐ⁺型ドレイン層９６、ｎ⁺型カソード層９２およびｐ^-型第２ベース層２６により、ｐＭＯＳ電界効果トランジスタが構成される。
【００９８】
また、ｎ⁺型カソード層８８、９０、９２下には、それぞれ、ｐ^-型第２ベース層２６が位置している。これらのｐ^-型第２ベース層２６は、フローティングでもよいし、半導体装置１０の奥行き方向で、カソード電極５６と接続してもよい。
【００９９】
また、トレンチ３８とトレンチ３６との間にトレンチ９８が形成されている。トレンチ９８は、ｎ⁺型フローティングエミッタ層２４に到達している。トレンチ９８には、シリコン酸化膜を介して、ゲート電極９４が埋め込まれている。ゲート電極９４の機能は、ゲート電極４０、４２の機能と同じである。
【０１００】
｛動作の説明｝
図１７に示す半導体装置１０の動作は、図１４に示す第５実施形態の半導体装置１０の動作と同様である。
【０１０１】
｛製造方法の説明｝
図１７に示す半導体装置１０の製造方法が、これまでにおける実施形態の半導体装置１０の製造方法と相違するのは、ｎ⁺型カソード層の形成工程である。すなわち、これまでの実施形態では、例えば、図３に示すように、ｎ⁺型カソード層２８、３０、３２に分離するように、ｎ⁺型カソード層が形成される。これに対して、図１７に示す半導体装置１０の製造方法では、ｎ⁺型カソード層形成の際、ｎ⁺型カソード層は分離されていない。
【０１０２】
｛効果の説明｝
図１７に示す半導体装置１０は、図１４に示す第５実施形態の半導体装置１０と同様の効果を生じる。この他、以下の効果を生じる。
【０１０３】
図１７に示す半導体装置１０の製造方法では、ｎ⁺型カソード層形成の際、ｎ⁺型カソード層は分離されていない。このため、ｎ⁺型カソード層を分離して形成する場合に比べて、ｎ⁺型カソード層を微細化することができる。これにより、半導体装置の高集積化が可能となる。
【０１０４】
［第８実施形態］
｛構造の説明｝
図１８は、本発明に係る半導体装置の第８実施形態の断面図である。第８実施形態は、ｐ⁺型ドレイン層１２８を含むｐＭＯＳ電界効果トランジスタを備えている。このｐＭＯＳ電界効果トランジスタの役割は、第５〜第７実施形態で説明したｐＭＯＳ電界効果トランジスタの役割と同様である。以下、第８実施形態の構造について説明する。
【０１０５】
半導体装置１００は、シリコン基板１０２、表面型のゲート電極１２４、１２６およびｐ⁺型ドレイン層１２８を有する。
【０１０６】
シリコン基板１０２は、ｐ⁺型アノード層１０４、ｎ⁺型バッファ層１０６、ｎ^-型ベース層１０８が積層された構造である。シリコン基板１０２のｐ⁺型アノード層１０４側には、金属製のアノード電極１１０が形成されている。
【０１０７】
ｎ^-型ベース層１０８の表面から内部に向けて、ｐ^-型第１ベース層１１２が形成されている。ｐ^-型第１ベース層１１２の表面から内部に向けて、ｎ^-型フローティングエミッタ層１１４が形成されている。ｎ^-型フローティングエミッタ層１１４の表面から内部に向けて、ｐ^-型第２ベース層１１６が形成されている。ｐ^-型第２ベース層１１６の表面から内部に向けて、ｎ⁺型カソード層１１８、１２０が互いに間隔を設けて形成されている。
【０１０８】
絶縁層で覆われたゲート電極１２４は、ｎ^-型ベース層１０８の表面上、ｐ^-型第１ベース層１１２表面上、ｎ^-型フローティングエミッタ層１１４の表面上、ｐ^-型第２ベース層１１６の表面上及びｎ⁺型カソード層１１８表面上にわたって形成されている。また、絶縁層で覆われたゲート電極１２６は、ｎ^-型ベース層１０８の表面上、ｐ^-型第１ベース層１１２表面上、ｎ^-型フローティングエミッタ層１１４の表面上、ｐ^-型第２ベース層１１６の表面上及びｎ⁺型カソード層１２０表面上にわたって形成されている。さらに、カソード電極１２２は、ゲート電極１２４とゲート電極１２６との間であって、かつｎ⁺型カソード層１１８表面上、ｐ^-型第２ベース層１１６の表面上及びｎ⁺型カソード層１２０表面上に形成されている。
【０１０９】
ｐ⁺型ドレイン層１２８は、ｎ^-型ベース層１０８に形成されている。ｐ⁺型ドレイン層１２８は、ｐ^-型第１ベース層１１２と間を隔てて形成されている。ｐ⁺型ドレイン層１２８とｐ^-型第１ベース層１１２との間にあるｎ^-型ベース層１０８上には、ゲート電極１２６が位置している。ゲート電極１２６、ｐ⁺型ドレイン層１２８、ｎ^-型ベース層１０８およびｐ^-型第１ベース層１１２により、ｐＭＯＳ電界効果トランジスタが構成される。
【０１１０】
ｎ^-型フローティングエミッタ層１１４、ｐ^-型第１ベース層１１２、ｎ^-型ベース層１０８、ｎ⁺型バッファ層１０６、ｐ⁺型アノード層１０４によりサイリスタが構成されている。
【０１１１】
｛動作の説明｝
次に、半導体装置１００の動作について説明する。半導体装置１００は、ターンオフ動作に特徴があるので、ターンオフ動作についてだけ説明する。ゲート電極１２４、１２６に負電圧又は０Ｖが印加されると、ゲート電極１２４、１２６下のｐ^-型第１ベース層１１２、ｐ^-型第２ベース層１１６に形成されていたチャネル領域が消滅する。これにより、ｎ⁺型カソード層１１８、１２０からｎ^-型フローティングエミッタ層１１４への電子の供給が止まる。一方、サイリスタ中の正孔は、ｐ^-型第１ベース層１１２が半導体装置１００の奥行き方向で、カソード電極１２２と接続されているので、ｐ^-型第１ベース層１１２を流れ、カソード電極１２２に吸収される。また、サイリスタ中の正孔は、上記ｐＭＯＳ電界効果トランジスタがオンするので、ｎ^-型ベース層１０８に形成されたチャネル、ｐ⁺型ドレイン層１２８を介してサイリスタの外部に排出される。
【０１１２】
｛効果の説明｝
図１８に示す半導体装置１００では、サイリスタのターンオフ時、ゲート電極１２６付近に溜まっている正孔は、ｐＭＯＳ電界効果トランジスタを介してサイリスタ外に確実に排出される。よって、サイリスタのターンオフ特性を向上させることが可能となる。
【０１１３】
［変形例］
第１〜第７実施形態では、埋め込み型のゲート電極の数が複数である。しかしながら、本発明はこれに限定されるものではなく、埋め込み型のゲート電極の数が一つでもよい。但し、埋め込み型のゲート電極の数を複数にすれば、チャネルの面積が大きくなるので、サイリスタのターンオン電圧をさらに下げることが可能となる。
【０１１４】
また、第１〜第７実施形態では、トレンチを形成し、このトレンチに導電層を埋め込むことによりにより埋め込み型のゲート電極を形成している。しかしながら、本発明はこれに限定されるものではい。例えば、以下の方法により埋め込み型のゲート電極を形成してもよい。シリコン基板上に絶縁膜を介して導電層を形成する。この導電層をパターンニングし、埋め込み型のゲート電極となるゲート電極を形成する。固層エピタキシャル成長により、ゲート電極の周囲に単結晶層を形成するのである。
【０１１５】
第１〜第７実施形態では、ｐ^-型第１のベース層２２、ｎ⁺型カソード層３２（９２）をＩＧＢＴの構成要素としている。しかしながら、本発明はこれに限定されるものではい。ｐ^-型第１のベース層２２、ｎ⁺型カソード層３２（９２）とは別にｐ^-型の導電層、ｎ⁺型の導電層を設けて、これらをＩＧＢＴの構成要素としてもよい。このような構造でも本発明の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１実施形態の断面図である。
【図２】本発明に係る半導体装置の第１実施形態の製造方法の第１工程を示す基板の断面図である。
【図３】本発明に係る半導体装置の第１実施形態の製造方法の第２工程を示す基板の断面図である。
【図４】本発明に係る半導体装置の第１実施形態の製造方法の第３工程を示す基板の断面図である。
【図５】本発明に係る半導体装置の第１実施形態の製造方法の第４工程を示す基板の断面図である。
【図６】本発明に係る半導体装置の第１実施形態の製造方法の第５工程を示す基板の断面図である。
【図７】本発明に係る半導体装置の第１実施形態の製造方法の第６工程を示す基板の断面図である。
【図８】本発明に係る半導体装置の第２実施形態の断面図である。
【図９】本発明に係る半導体装置の第３実施形態の断面図である。
【図１０】本発明に係る半導体装置の第３実施形態の製造方法の第１工程を示す基板の断面図である。
【図１１】本発明に係る半導体装置の第３実施形態の製造方法の第２工程を示す基板の断面図である。
【図１２】本発明に係る半導体装置の第３実施形態の製造方法の第３工程を示す基板の断面図である。
【図１３】本発明に係る半導体装置の第４実施形態の断面図である。
【図１４】本発明に係る半導体装置の第５実施形態の断面図である。
【図１５】本発明に係る半導体装置の第５実施形態の動作を説明するために用いる図である。
【図１６】本発明に係る半導体装置の第６実施形態の断面図である。
【図１７】本発明に係る半導体装置の第７実施形態の断面図である。
【図１８】本発明に係る半導体装置の第８実施形態の断面図である。
【図１９】特開平５−８２７７５号公報に開示されたサイリスタを有する半導体装置の断面図である。
【符号の説明】
１０ 半導体装置
１４ ｐ⁺型アノード層
１６ ｎ⁺型バッファ層
１８ ｎ^-型ベース層
２０ アノード電極
２２ ｐ^-型第１ベース層
２４ ｎ⁺型フローティングエミッタ層
２６ ｐ^-型第２ベース層
２８、３０、３２ ｎ⁺型カソード層
３４、３６、３８ トレンチ
４０、４２、４４ ゲート電極
４６、４８、５０ シリコン酸化膜
５２ ゲート電極
５４ ゲート酸化膜
５６ カソード電極
５８ シリコン酸化膜
６０、６２ チャネル領域
６４ アキミュレーション領域
６６ チャネル領域
６８ アキミュレーション領域
７０、７２ チャネル領域
７４ アキミュレーション領域
８０ ｐ⁺型ドレイン層
８２ 接続部
８４ ｐ⁺型ドレイン層
８６ トレンチ
８８、９０、９２ ｎ⁺型カソード層
９４ ゲート電極
９６ ｐ⁺型ドレイン層
９８ トレンチ
１００ 半導体装置
１０４ ｐ⁺型アノード層
１０８ ｎ^-型ベース層
１１２ ｐ^-型第１ベース層
１１４ ｎ^-型フローティングエミッタ層
１１６ ｐ^-型第２ベース層
１１８、１２０ ｎ⁺型カソード層
１２４、１２６ ゲート電極
１２８ ｐ⁺型ドレイン層

Claims (11)

1. サイリスタを有する半導体装置であって、
   第１導電型の第１半導体層と、
   前記第１導電型の第１半導体層の上方に積層された第２導電型のベース層と、
   前記第２導電型のベース層中に形成され、前記第２導電型のベース層によって前記第１導電型の半導体層と分離された第１導電型の第１ベース層と、
   前記第１導電型の第１ベース層中に形成され、前記第１導電型の第１ベース層によって前記第２導電型のベース層と分離された第２導電型のフローティングエミッタ層と、
   前記第２導電型のフローティングエミッタ層中に形成され、前記第２導電型のフローティングエミッタ層によって前記第１導電型の第１ベース層と分離された第１導電型の第２ベース層と、
   前記第１導電型の第２ベース層中に形成され、前記第１導電型の第２ベース層によって前記第２導電型のフローティングエミッタ層と分離された第２導電型の第２半導体層と、
   少なくとも前記第２導電型の第２半導体層、前記第１導電型の第２ベース層及び前記第２導電型のフローティングエミッタ層に絶縁膜を介して接するように埋め込まれた埋め込み型の第１ゲート電極と、
   前記第２導電型のベース層、前記第１導電型の第１ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第２ベース層及び前記第２導電型の第２半導体層と絶縁膜を介して接するように形成された第２ゲート電極と、を含み、
   前記サイリスタは、前記第１導電型の第１半導体層、前記第２導電型のベース層、前記第１導電型の第１ベース層及び前記第２導電型のフローティングエミッタ層を含んでなり、
   前記第２導電型のベース層、前記第１導電型の第１ベース層、前記第２導電型のフローティングエミッタ層及び前記第２ゲート電極を含んでなる電界効果トランジスタが前記サイリスタを動作させるトリガ電流を流す、サイリスタを有する半導体装置。
2. 請求項１において、
   前記第２ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層及び前記第２導電型のベース層が露出している表面上に絶縁膜を介して形成されている、サイリスタを有する半導体装置。
3. 請求項１において、
   前記第２ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層及び前記第２導電型のベース層を含む層に絶縁膜を介して接するように埋め込まれている、サイリスタを有する半導体装置。
4. 請求項１〜３のいずれかにおいて、
   前記第１ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層を含む層に絶縁膜を介して接するように埋め込まれ、
   前記第１ゲート電極は、前記第１導電型の第１ベース層には到達していない、サイリスタを有する半導体装置。
5. 請求項１〜３のいずれかにおいて、
   前記第１ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層及び前記第１導電型の第１ベース層を含む層に絶縁膜を介して接するように埋め込まれている、サイリスタを有する半導体装置。
6. サイリスタを有する半導体装置であって、
   第１導電型の第１半導体層と、
   前記第１導電型の第１半導体層の上方に積層された第２導電型のベース層と、
   前記第２導電型のベース層中に形成され、前記第２導電型のベース層によって前記第１導電型の半導体層と分離された第１導電型の第１ベース層と、
   前記第１導電型の第１ベース層中に形成され、前記第１導電型の第１ベース層によって前記第２導電型のベース層と分離された第２導電型のフローティングエミッタ層と、
   前記第２導電型のフローティングエミッタ層中に形成され、前記第２導電型のフローティングエミッタ層によって前記第１導電型の第１ベース層と分離された第１導電型の第２ベース層と、
   前記第１導電型の第２ベース層中に形成され、前記第１導電型の第２ベース層によって前記第２導電型のフローティングエミッタ層と分離された第２導電型の第２半導体層と、
   前記第２導電型の第２半導体層中に形成され、前記第２導電型の第２半導体層によって前記第１導電型の第２ベース層と分離された第１導電型の第３半導体層と、
   少なくとも前記第２導電型の第２半導体層、前記第１導電型の第２ベース層及び前記第２導電型のフローティングエミッタ層に絶縁膜を介して接するように埋め込まれた埋め込み型の第１ゲート電極と、
   前記第２導電型のベース層、前記第１導電型の第１ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第２ベース層及び前記第２導電型の第２半導体層と絶縁膜を介して接するように形成された第２ゲート電極と、
   前記第１導電型の第２ベース層、前記第２導電型の第２半導体層及び前記第１導電型の第３半導体層と絶縁膜を介して形成された第３ゲート電極と、を含み、
   前記サイリスタは、前記第１導電型の第１半導体層、前記第２導電型のベース層、前記第１導電型の第１ベース層及び前記第２導電型のフローティングエミッタ層を含んでなり、
   第１電界効果トランジスタは、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層及び前記第１ゲート電極を含んでなり、
   第２電界効果トランジスタは、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層、前記第２導電型のベース層及び前記第２ゲート電極を含んでなり、
   第３電界効果トランジスタは、前記第１導電型の第２ベース層、前記第２導電型の第２半導体層、前記第１導電型の第３半導体層及び前記第３ゲート電極を含んでなり、
   前記第２電界効果トランジスタが前記サイリスタを動作させるトリガ電流を流し、
   前記第１及び前記第２電界効果トランジスタのオフ時、前記第３電界効果トランジスタはオンとなり、前記サイリスタ中のキャリアが前記第３電界効果トランジスタを介して前記サイリスタ外に排出される、サイリスタを有する半導体装置。
7. 請求項６において、
   前記第１ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層を含む層に形成されたトレンチに埋め込まれ、
   前記第２ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層及び前記第２導電型のベース層を含む層に形成されたトレンチに埋め込まれ、
   前記第３ゲート電極は、前記第２ゲート電極と同一のトレンチに埋め込まれている、サイリスタを有する半導体装置。
8. サイリスタを有する半導体装置であって、
   第１導電型の第１半導体層と、
   前記第１導電型の第１半導体層の上方に積層された第２導電型のベース層と、
   前記第２導電型のベース層中に形成され、前記第２導電型のベース層によって前記第１導電型の半導体層と分離された第１導電型の第１ベース層と、
   前記第１導電型の第１ベース層中に形成され、前記第１導電型の第１ベース層によって前記第２導電型のベース層と分離された第２導電型のフローティングエミッタ層と、
   前記第２導電型のフローティングエミッタ層中に形成され、前記第２導電型のフローティングエミッタ層によって前記第１導電型の第１ベース層と分離された第１導電型の第２ベース層と、
   前記第１導電型の第２ベース層中に形成され、前記第１導電型の第２ベース層によって前記第２導電型のフローティングエミッタ層と分離された第２導電型の第２半導体層と、
   前記第２導電型のベース層中に形成され、前記第２導電型のベース層によって前記第１導電型の第１ベース層と分離された第１導電型の第３半導体層と、
   少なくとも前記第２導電型の第２半導体層、前記第１導電型の第２ベース層及び前記第２導電型のフローティングエミッタ層に絶縁膜を介して接するように埋め込まれた埋め込み型の第１ゲート電極と、
   前記第２導電型のベース層、前記第１導電型の第１ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第２ベース層及び前記第２導電型の第２半導体層と絶縁膜を介して形成された第２ゲート電極と、
   前記第１導電型の第１ベース層、前記第２導電型のベース層及び前記第１導電型の第３半導体層と絶縁膜を介して接するように形成された第３ゲート電極と、を含み、
   前記サイリスタは、前記第１導電型の第１半導体層、前記第２導電型のベース層、前記第１導電型の第１ベース層及び前記第２導電型のフローティングエミッタ層を含んでなり、
   第１電界効果トランジスタは、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層及び前記第１ゲート電極を含んでなり、
   第２電界効果トランジスタは、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層、前記第２導電型のベース層及び前記第２ゲート電極を含んでなり、
   第３電界効果トランジスタは、前記第１導電型の第１ベース層、前記第２導電型のベース層、前記第１導電型の第３半導体層及び前記第３ゲート電極を含んでなり、
   前記第２電界効果トランジスタが前記サイリスタを動作させるトリガ電流を流し、
   前記第１及び前記第２電界効果トランジスタのオフ時、前記第３電界効果トランジスタはオンとなり、前記サイリスタ中のキャリアが前記第３電界効果トランジスタを介して前記サイリスタ外に排出される、サイリスタを有する半導体装置。
9. 請求項８において、
   前記第１ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層を含む層に形成されたトレンチに絶縁膜を介して接するように埋め込まれ、
   前記第２ゲート電極は、前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層及び前記第２導電型のベース層を含む層に形成されたトレンチに絶縁膜を介して接するように埋め込まれ、
   前記第３ゲート電極は、前記第２ゲート電極と同一のトレンチに絶縁膜を介して接するように埋め込まれており、
   前記第１導電型の第３半導体層は、前記第３ゲート電極が埋め込まれているトレンチと、その隣りに位置するトレンチとの間にあり、
   前記第１導電型の第３半導体層は、前記第２導電型のベース層に到達している、サイリスタを有する半導体装置。
10. 第１導電型の第１半導体層及び第２導電型のベース層を含む半導体基板の前記第２導電型のベース層に、第１導電型の不純物を導入して第１導電型の第１ベース層を形成する工程と、
    前記第１導電型の第１ベース層に、第２導電型の不純物を導入して第２導電型のフローティングエミッタ層を形成する工程と、
    前記第２導電型のフローティングエミッタ層に、第１導電型の不純物を導入して第１導電型の第２ベース層を形成する工程と、
    前記第１導電型の第２ベース層に、第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程と、
    前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層を含む層に絶縁膜を介して接するように埋め込まれた第１ゲート電極を形成する工程と、
    前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層及び前記第２導電型のベース層が露出している表面上に絶縁膜を介して第２ゲート電極を形成する工程と、
    を備えたサイリスタを有する半導体装置の製造方法。
11. 第１導電型の第１半導体層及び第２導電型のベース層を含む半導体基板の前記第２導電型のベース層に、第１導電型の不純物を導入して第１導電型の第１ベース層を形成する工程と、
    前記第１導電型の第１ベース層に、第２導電型の不純物を導入して第２導電型のフローティングエミッタ層を形成する工程と、
    前記第２導電型のフローティングエミッタ層に、第１導電型の不純物を導入して第１導電型の第２ベース層を形成する工程と、
    前記第１導電型の第２ベース層に、第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程と、
    前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層を含む層に絶縁膜を介して接するように埋め込まれた第１ゲート電極を形成する工程と、
    前記第２導電型の第２半導体層、前記第１導電型の第２ベース層、前記第２導電型のフローティングエミッタ層、前記第１導電型の第１ベース層及び前記第２導電型のベース層を含む層に絶縁膜を介して接するように埋め込まれた第２ゲート電極を形成する工程と、
    を備えたサイリスタを有する半導体装置の製造方法。

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