[go: up one dir, main page]

JP4750492B2 - Icチップ実装方法 - Google Patents

Icチップ実装方法 Download PDF

Info

Publication number
JP4750492B2
JP4750492B2 JP2005209965A JP2005209965A JP4750492B2 JP 4750492 B2 JP4750492 B2 JP 4750492B2 JP 2005209965 A JP2005209965 A JP 2005209965A JP 2005209965 A JP2005209965 A JP 2005209965A JP 4750492 B2 JP4750492 B2 JP 4750492B2
Authority
JP
Japan
Prior art keywords
base
chip
mounting
wafer
tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005209965A
Other languages
English (en)
Other versions
JP2007027549A (ja
Inventor
直樹 石川
俊二 馬場
秀彦 吉良
弘 小林
俊一 菊池
達朗 常野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Fujitsu Frontech Ltd
Original Assignee
Fujitsu Ltd
Fujitsu Frontech Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, Fujitsu Frontech Ltd filed Critical Fujitsu Ltd
Priority to JP2005209965A priority Critical patent/JP4750492B2/ja
Priority to TW094144237A priority patent/TWI315052B/zh
Priority to EP05257725.1A priority patent/EP1746651B1/en
Priority to US11/319,652 priority patent/US7214563B2/en
Priority to KR1020060001010A priority patent/KR100824083B1/ko
Priority to CN2008100992976A priority patent/CN101303988B/zh
Priority to CNB2006100036140A priority patent/CN100431125C/zh
Publication of JP2007027549A publication Critical patent/JP2007027549A/ja
Priority to KR1020070115728A priority patent/KR100811039B1/ko
Application granted granted Critical
Publication of JP4750492B2 publication Critical patent/JP4750492B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • H10P72/0442
    • H10P72/0446
    • H10P72/74
    • H10P72/7402
    • H10P72/7416
    • H10P72/7428
    • H10W44/248
    • H10W72/0198
    • H10W72/0711
    • H10W72/07141
    • H10W72/07173
    • H10W72/07178
    • H10W72/07204
    • H10W72/07207
    • H10W72/07223
    • H10W72/07231
    • H10W72/07232
    • H10W72/07236
    • H10W72/07251
    • H10W72/073
    • H10W72/20
    • H10W74/15
    • H10W90/724

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Wire Bonding (AREA)
  • Credit Cards Or The Like (AREA)
  • Supply And Installment Of Electrical Components (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

本発明は、ベース上に複数のICチップを実装するICチップ実装方法に関する。
近年、リーダライタに代表される外部機器との間で、電波によって非接触で情報のやり取りを行う種々のタイプのRFIDタグが提案されている。このRFIDタグの一種として、プラスチックや紙からなるベースシート上に電波通信用のアンテナパターンとICチップが搭載された構成のものが提案されており、このようなタイプのRFIDタグについては、物品などに貼り付けられ、その物品に関する情報を外部機器とやり取りすることで物品の識別などを行うという利用形態が考えられている。
図1は、RFIDタグの一例を示す正面図(A)および側面断面図(B)である。
この図1に示すRFIDタグ1は、シート状のPETフィルム等からなるベース13上に設けられたアンテナ12と、そのアンテナ12にバンプ16を介して接続されたICチップ11と、それらアンテナ12およびICチップ11を覆ってベース13に接着剤15で接着されたカバーシート14で構成されている。
このRFIDタグ1を構成するICチップ11は、アンテナ12を介して外部機器と無線通信を行ない情報をやりとりすることができる。
このようなRFIDタグについては、上述のような利用形態を含む広範な利用形態が考えられているが、このようなRFIDタグを様々な形態で利用するにあたってはその製造コストが大きな問題の1つとなっており、製造コスト低減のための様々な努力が払われている。
図2は、従来の一般的なRFIDタグの製造方法の中のICチップ実装方法を示す図である。
ここでは、先ず、図2(A)に示すように、各種のICチップの作り込まれたウェハ10の裏面(ベースシートへの搭載面とは反対側の面)全面がテープ30でマウントされ、さらにダイシングによりそのテープ30を残してICチップ11ごとに分離される。
次に、図2(B)に示すように、ピッキング冶具32でウェハ10上の多数のICチップ11のうちの1個をテープ30から引き剥して持ち上げる。
さらに、図2(C)に示すように、ICチップ11を吸着した状態のピッキング冶具32を上下反転させる。
さらに、図2(D)に示すように、今度は、そのICチップ11をボンディングヘッド33に渡す。
さらに、図2(E)に示すように、そのボンディングヘッド33が、その1個のICチップ11を、ベース13上に運んでそのベース13上に形成されているアンテナ12と接続される正規の位置に載せ、図2(F)に示すようにして、加圧および加熱によりそのICチップ11をベース13上に半田付けする。その後、ボンディングヘッド33をICチップ11から移動すると、図2(G)に示すように、ICチップ11の実装が完了する。
以上の図2(B)〜図2(G)の各工程が、ウェハ10上の多数のICチップ11について順次繰り返される。
この実装方法の場合、ウェハ10上のICチップ11を1つずつピックアップし、反転して別の冶具(ボンディングヘッド)に受け渡しそのボンディングヘッドで実装するという複雑な工程をICチップ1つずつについて順次行なう必要があり、生産性が低く製造コスト高となってしまっている。
この製造コストを低減する1つの方法として、特許文献1には、走行するウェブ材料(ベース)上に間隔を置いてICチップ埋め込み用の凹部を形成し、その凹部にICチップを嵌め込み、その凹部に嵌め込まれたICチップと接続されるようにアンテナパターンをインクジェット法で印刷することが提案されている。
しかしながら、この特許文献1で提案された方法は、ウェブ材料(ベース)の凹部にICチップを実装するにあたり、槽内に液体を充満させてその液体内にICチップを浮かべ、ウェブ材料(ベース)を槽内を通して走行させることによりそのウェブ材料(ベース)の凹部にICチップを嵌め込むというものであり、ICチップが正しい向きに凹部内に正確に嵌め込まれるとは限らず、また凹部にICチップが嵌入せずに空の凹部のまま槽内を通過してしまうおそれもあり、凹部にICチップを嵌め込む工程の信頼性が低いという問題がある。また、凹部にICチップが正しく嵌め込まれたとしても、アンテナパターンは、その凹部に嵌め込まれたICチップに対し高精度に位置決めされている必要があり、ICチップの凹部への嵌め込み位置に僅かな誤差があってもその誤差に合わせてアンテナパターンの印刷位置を変更する必要があり、結局は生産性向上には結びつかないおそれがある。
特開2003−242472号公報
本発明は、上記事情に鑑み、生産性向上が図られたICチップ実装方法を提供することを目的とする。
また、上記目的を達成する本発明のICチップ実装方法は、ベース上に複数のICチップを実装するICチップ実装方法であって、
ベースへの搭載面とは反対側の面がテープでマウントされダイシングによりそのテープを残してICチップごとに分離されたウェハを用意して、
そのウェハを、ベースへの搭載面が該ベースに対する向きに、ベースに対向させ、
ベースをウェハに沿う所定の一次元方向に送りながら、かつウェハをベースに沿って二次元的に移動させながら、ウェハ上の押し下げ対象のICチップを、押し下げ対象のICチップを押し下げて加熱と加圧を行ない且つ押し下げ対象のICチップを押し下げているときに押し下げ対象のICチップの周囲のテープを吸着して保持する加熱加圧ヘッドで、押し下げ対象のICチップと隣接するICチップの間のテープ部分を吸着した状態でベース上に押し当てて加熱および加圧することにより、ICチップをベース上に順次固定させることを特徴とする。
さらに、上記目的を達成する本発明のICチップ実装方法のうちの第4のICチップ実装方法は、ベース上に複数のICチップを実装するICチップ実装方法であって、
ベースへの搭載面とは反対側の面がテープでマウントされダイシングによりテープを残してICチップごとに分離されたウェハを用意するとともに、ICチップが搭載されるベースを、そのベース上にウェハ上のICチップを搭載してそのベースを展開することによりベース上のICチップどうしの間隔がベース上に搭載すべき所期の間隔と同一の間隔となるように曲げ加工により縮小化しておき、
テープでマウントされたウェハを、ベースへの搭載面がベースに対面する向きに、縮小化されたベースに対向させ、
ウェハ上のICチップを縮小化されたベース上に搭載させ、
ベースを展開することを特徴とする。
ここで、上記目的を達成する本発明のICチップ実装方法において、上記ベースが、通信用のアンテナが所定間隔で複数形成されたベースであり、上記ICチップが、ベース上のアンテナを介して無線通信を行なう回路が搭載されたICチップであることが好ましい。すなわち、本発明をRFIDタグに適用することが好ましい。
また、上記目的を達成する本発明のICチップ実装方法において、ベースに対向させたICチップをそのベースに搭載させるにあたり、ベース上のICチップの搭載箇所、及び/又は、そのICチップ自体をカメラで撮影し、画像認識により位置調整を行ないながら、ICチップをベース上に搭載することが好ましい。
上記の本発明のICチップ実装方法によれば、ICチップを順次高速にベース上に搭載することができ、ICチップ実装の生産性が向上する。
以下、本発明の実施の形態について説明する。
図3は、ウェハとベースとの位置関係を示す図である。
以下に説明する第1実施形態では、ウェハ10とベース13が用意され、図3に示すように対向した位置に配置される。ここで、このウェハ10は、ベース13への搭載面(図3の下側の面)とは反対側の面(図3の上側の面)がテープ30でマウントされ、ダイシングによりそのテープ30を残してICチップ11ごとに分離されたものであり、そのウェハ10が、図3に示すように、ベース13への搭載面がベース13に対面する向きに、ベース13に対向した位置に配置される。このウェハ10は、ベース13に沿うX方向およびY方向に二次元的に移動される。
また、ベース13は、ウェハ10と対向する側の面(図3の上面)にアンテナ12が所定間隔で複数形成されたものであり、このベース13は、アンテナ12が並ぶ方向(図3に矢印Xで示す方向)に定量送りされる。
本発明の第1実施形態では、ウェハ10とベース13を図3のとおりに配置した上で、以下のようにして、ウェハ10上のICチップ11をベース13上に搭載する。
図4は、本発明の第1実施形態のICチップ実装方法を示す工程図である。
先ず、図3を参照して説明したように、テープ30でマウントされてICチップ11ごとに分離されたウェハ10を用意して、そのウェハ10を、ベース13への搭載面がそのベース13に対面する向きにベース13に対向させて配置する。一方、このベース13上には、アンテナ12が配列されている(図4(A))。
その状態で、ベース13を矢印X方向(図3参照)に定量送りしながら、かつウェハ10をXY方向(図3参照)に二次元的に移動させて、そのウェハ10上に並ぶ多数のICチップ11のうちの1つ(ICチップ11a)を押当冶具51でテープ30の上から押してその1つのICチップ11aをベース13上の1つのアンテナ12a上に仮固定する(図4(B))。
図5は、ICチップ11をベース13上に位置決めする場面の模式図である。
ICチップ11を押当冶具51で押してベース13上に仮固定するにあたっては、仮固定しようとしているICチップ11をベース13上の所定位置に位置決めする必要がある。このため、ここでは、2台のカメラ71a,71bで、搭載しようとしているICチップ11自体、およびベース13上の、そのICチップ11の搭載位置が撮影され、各画像認識部72a,72bで画像認識され、各ずれ量算出部73a,73bで各ずれ量が算出され、XY補正部74ではそれらのずれ量を総合して搭載しようとしているICチップをベース13上の所定位置に正確に位置決めする。こうすることにより、ICチップ11が、ベース13上のアンテナ12に対する所定位置に正確に搭載される。
図4に戻って説明を続ける。
次に、ベース13を定量送りする間にウェハ10側もX−Y移動により位置決めし(図4(C))、次のICチップ11bが押当冶具51で押され(図4(D))、そのICチップ11bがベース13上の次のアンテナ12b上に仮固定される(図4(E))。
次に、同様にして、押当冶具51により、ベース13上のアンテナ12cにICチップ11cが押し当てられて(図4(F))、ICチップ11cがアンテナ12cに仮固定される。
このようにして複数のICチップ11がベース13上の複数のアンテナ12にそれぞれ仮固定された後、それら複数のICチップ11上に一括加熱ヘッド52が置かれてそれら複数のICチップ11が加熱および加圧され、それら複数のICチップ11がベース13上の各アンテナ12上に一括して半田付け実装される(図4(G))。
この第1実施形態によれば、多数のICチップ11がベース13上に順次高速に仮固定され、ベース13上に仮固定された複数のICチップ11が一括加熱ヘッド52により一括して半田付け固定されるため、ベース13へのICチップ11の実装が高速化され生産性が向上する。
図6は、本発明の第2実施形態のICチップ実装方法を示す工程図である。
この第2実施形態でも、図3を参照して説明した配置や移動の形態はそのまま踏襲される。すなわち、ここでは先ず、図3を参照して説明したように、テープ30でマウントされてICチップ11ごとに分離されたウェハ10を用意して、そのウェハ10を、ベース13への搭載面がそのベース13に対面する向きにベース13に対向させて配置する。一方、このベース13上には、アンテナ12が配列されている(図6(A))。
その状態で、ベース13を矢印X方向(図3参照)に定量送りしながら、かつウェハ10をXY方向(図3参照)に二次元的に移動させて、そのウェハ10上に並ぶ多数のICチップ11のうちの1つ(ICチップ11a)を加熱ヘッド61でテープ30の上から押して加熱および加圧し、その1つのICチップ11aを、ベース13上の1つのアンテナ12a上に、半田付け固定する(図6(B))。
図7は、加熱ヘッド61の構造を示した模式図である。
この加熱ヘッド61は、その中央部に搭載ヘッド611が備えられている。この搭載ヘッド611は、内部に加熱ヒータ(図示せず)を備え、ヘッド保持部612で保持されて上下動する構造となっている。また、この搭載ヘッド611を取り巻くように吸着部613が設けられている。この吸着部613は、図7(B)に示すように、搭載ヘッド611でテープ30の上からICチップ11を押し下げるときに、そのテープ30の、押し下げられるICチップ11の周囲に吸着し、搭載ヘッド611が押し下げ対象のICチップ11を押し下げたときの影響が、テープ30の隣接するICチップの部分まで及ばないようにしている。この影響が隣接するICチップの部分にまで及ぶと、その隣接するICチップの部分へのテープの伸びが、そのICチップ搭載時に搭載位置誤差としてあらわれるおそれがあるからである。
図6に戻って説明を続ける。
次に、ベース13を定量送りする間にウェハ10側もX−Y移動により位置決めし(図6(C))、次のICチップ11bを加熱ヘッド61で押して加熱および加圧し(図6(D))、そのICチップ11bをベース13上の次のアンテナ12b上に半田付け固定する(図6(E))。
次に、同様にして、加熱ヘッド61により、ベース13上のアンテナ12cにICチップ11cを押し当てて加熱および加圧し(図6(F))、ICチップ11cをアンテナ12cに半田付け固定する。
このようにして、この第2実施形態では、ベース13が定量送り出されウェハ10がX−Y移動しながら複数のICチップ11がベース13上の複数のアンテナ12に順次に高速に半田付け固定されるため、ICチップ11の実装が高速化され、生産性が向上する。
図8は、本発明の第3実施形態の工程図である。
ここでは、ダイシングにより複数のICチップ11に分離される前のウェハ10の、ベース13(図8(C)参照)へのICチップ11の搭載面(図8(A)の上側の面)とは反対側の面(図8(A)の下側の面)を、テープ30でマウントする(図8(A))。ここで、このテープ30は、ダイシング後の展開によりICチップ11どうしの間隔がベース13上への搭載間隔と一致するように、折り曲げにより縮小した状態にある。
ウェハ10を縮小させたテープ30でマウントするにあたっては、テープ30の折り曲げの峰にあたる頂部1つずつがICチップ11の1つずつに対応するように位置決めした上でマウントする。
次に、ウェハ10が、ICチップ11ごとに分離するようにダイシングされる(図8(B))。
さらに、テープ30によりマウントされたICチップ11を、そのテープ30を展開した状態で、そのICチップ11のベース13への搭載面(図8(C)の下面)がそのベース13に対面する向きにベース13に対向させる(図8(C))。
この状態で、ICチップ11の間隔と、ベース13上のアンテナ12の間隔とが一致しており、個々に位置決めする必要はなく、あるいは図5に示すようにして個々に位置決めする場合であっても位置を微調整すればよく、複数のICチップ11を、一括して、あるいは、順次高速に、ベース13上の各アンテナ12に固定する。
図9は、本発明の第4実施形態の工程図である。
ここでは、図9(A)に示すような、アンテナ12が等間隔に形成されたベース13が、図9(B)に示すように曲げ加工により縮小化される。このベース13は、曲げ加工により、そのベース13上にウェハ10上のICチップ11を搭載してそのベース13を展開することによりそのベース13上のICチップ11どうしの間隔がそのベース13上に搭載すべき所期の間隔、すなわちアンテナ12どうしの間隔と同一の間隔となるように縮小化される。
また、このベースとは別に、ベース13への搭載面とは反対側の面がテープ30でマウントされダイシングによりそのテープ30を残してICチップ11ごとに分離されたウェハ10を用意し、そのウェハ10を、ベース13への搭載面がベース13に対面する向きに、上記のようにして縮小化されたベース13に対向させ(図9(C))、それらのICチップ11をベース13上のアンテナ12上に搭載する(図9(D))。その後、ベース13を展開すると、ベース13上に所定のピッチで形成された複数のアンテナ12のそれぞれに1つずつICチップ11が搭載された状態となる(図9(E))。
図10は、ICチップ11をベース13上に搭載する場面の模式図である。
ICチップ11をベース13上に搭載するにあたっては、カメラ81でその搭載部分が撮影され、画像認識部82で画像認識され、ズレ量算出部83でICチップ11とベース13上のアンテナ12とのずれ量が算出され、XY補正部84によりICチップ11が位置調整される。こうすることにより、ICチップ11が、ベース13上のアンテナ12に対する所定位置に正確に搭載される。
この第4実施形態でも、複数のICチップ11を一括して、あるいは順次高速にベース13上に搭載することができ、ICチップ実装の高速化が図られ、実装コストが低減化される。
RFIDタグの一例を示す正面図(A)および側面断面図(B)である。 従来の一般的なRFIDタグの製造方法の中のICチップ実装方法を示す図である。 ウェハとベースとの位置関係を示す図である。 本発明の第1実施形態のICチップ実装方法を示す工程図である。 ICチップをベース上に位置決めする場面の模式図である。 本発明の第2実施形態のICチップ実装方法を示す工程図である。 加熱ヘッドの構造を示した模式図である。 本発明の第3実施形態の工程図である。 本発明の第4実施形態の工程図である。 ICチップをベース上に搭載する場面の模式図である。
符号の説明
1 RFIDタグ
10 ウェハ
11 ICチップ
12 アンテナ
13 ベース
15 接着剤
16 バンプ
30 テープ
32 ピッキング冶具
33 ボンディングヘッド
51 押当冶具
52 一括加熱ヘッド
61 加熱ヘッド
71a,71b カメラ
72a,72b 画像認識部
73a,73b ずれ量算出部
74 XY補正部
81 カメラ
82 画像認識部
83 ズレ量算出部
84 XY補正部
611 搭載ヘッド
612 ヘッド保持部
613 吸着部

Claims (3)

  1. ベース上に複数のICチップを実装するICチップ実装方法において、
    ベースへの搭載面とは反対側の面がテープでマウントされダイシングにより該テープを残してICチップごとに分離されたウェハを用意して、
    該ウェハを、ベースへの搭載面が該ベースに対面する向きに該ベースに対向させ、
    前記ベースを前記ウェハに沿う所定の一次元方向に送りながら、かつ該ウェハを該ベースに沿って二次元的に移動させながら、前記ウェハ上の押し下げ対象のICチップを、前記押し下げ対象のICチップを押し下げて加熱と加圧を行ない且つ前記押し下げ対象のICチップを押し下げているときに前記押し下げ対象のICチップの周囲のテープを吸着して保持する加熱加圧ヘッドで、前記押し下げ対象のICチップと隣接するICチップとの間のテープ部分を吸着した状態で前記ベース上に押し当てて加および加圧することにより、該ICチップを該ベース上に順次固定させることを特徴とするICチップ実装方法。
  2. 前記ベースが、通信用のアンテナが所定間隔で複数形成されたベースであり、
    前記ICチップが、前記ベース上のアンテナを介して無線通信を行なう回路が搭載されたICチップであることを特徴とする請求項1に記載のICチップ実装方法。
  3. 前記ベースに対向させたICチップを該ベースに搭載させるにあたり、前記ベース上のICチップの搭載箇所、及び/又は、該ICチップ自体をカメラで撮影し、画像認識により位置調整を行ないながら、該ICチップを該ベース上に搭載することを特徴とする請求項1に記載のICチップ実装方法。
JP2005209965A 2005-07-20 2005-07-20 Icチップ実装方法 Expired - Fee Related JP4750492B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2005209965A JP4750492B2 (ja) 2005-07-20 2005-07-20 Icチップ実装方法
TW094144237A TWI315052B (en) 2005-07-20 2005-12-14 Ic chip mounting method
EP05257725.1A EP1746651B1 (en) 2005-07-20 2005-12-15 IC chip mounting method
US11/319,652 US7214563B2 (en) 2005-07-20 2005-12-29 IC chip mounting method
KR1020060001010A KR100824083B1 (ko) 2005-07-20 2006-01-04 Ic 칩 실장 방법
CN2008100992976A CN101303988B (zh) 2005-07-20 2006-01-09 Ic芯片安装方法
CNB2006100036140A CN100431125C (zh) 2005-07-20 2006-01-09 Ic芯片安装方法
KR1020070115728A KR100811039B1 (ko) 2005-07-20 2007-11-13 Ic 칩 실장 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005209965A JP4750492B2 (ja) 2005-07-20 2005-07-20 Icチップ実装方法

Publications (2)

Publication Number Publication Date
JP2007027549A JP2007027549A (ja) 2007-02-01
JP4750492B2 true JP4750492B2 (ja) 2011-08-17

Family

ID=37330695

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005209965A Expired - Fee Related JP4750492B2 (ja) 2005-07-20 2005-07-20 Icチップ実装方法

Country Status (6)

Country Link
US (1) US7214563B2 (ja)
EP (1) EP1746651B1 (ja)
JP (1) JP4750492B2 (ja)
KR (2) KR100824083B1 (ja)
CN (2) CN101303988B (ja)
TW (1) TWI315052B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011222639A (ja) * 2010-04-07 2011-11-04 Disco Abrasive Syst Ltd ボンディング方法
JP2012156473A (ja) * 2011-01-28 2012-08-16 Adwelds:Kk 部品移載装置および部品移載方法
KR101801264B1 (ko) 2011-06-13 2017-11-27 삼성전자주식회사 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법
KR101288165B1 (ko) * 2011-08-29 2013-07-18 삼성전기주식회사 바이오칩 스탬핑 장치 및 스탬핑 방법
JP2014033100A (ja) * 2012-08-03 2014-02-20 Panasonic Corp 実装方法
KR101488609B1 (ko) * 2013-07-22 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
JP6367084B2 (ja) 2014-10-30 2018-08-01 株式会社東芝 半導体チップの接合方法及び半導体チップの接合装置
JP6582975B2 (ja) * 2015-12-28 2019-10-02 富士通株式会社 半導体実装装置、半導体実装装置のヘッド及び積層チップの製造方法
US10672638B2 (en) * 2017-01-27 2020-06-02 International Business Machines Corporation Picking up irregular semiconductor chips
US10694651B2 (en) * 2017-06-20 2020-06-23 Saul Tech Technology Co., Ltd. Chip-placing method performing an image alignment for chip placement and chip-placing apparatus thereof
KR102077049B1 (ko) * 2017-12-21 2020-02-13 한국기계연구원 마이크로 소자 전사방법 및 마이크로 소자 전사장치
WO2019177337A1 (ko) * 2018-03-12 2019-09-19 (주)큐엠씨 발광다이오드 칩을 전사하는 전사 장치 및 방법
KR102139571B1 (ko) * 2018-03-12 2020-07-29 ㈜큐엠씨 발광다이오드 칩을 전사하는 전사 장치 및 방법
KR102031603B1 (ko) * 2018-03-12 2019-11-08 ㈜큐엠씨 발광다이오드 칩을 전사하는 전사 장치 및 방법
JP6906586B2 (ja) * 2018-06-21 2021-07-21 株式会社東芝 半導体チップの接合方法及び半導体チップの接合装置
US11069555B2 (en) * 2018-09-03 2021-07-20 Assembleon B.V. Die attach systems, and methods of attaching a die to a substrate
KR20200109493A (ko) * 2019-03-13 2020-09-23 (주)큐엠씨 반도체 칩을 전사하는 전사 장치 및 방법
CN109830453B (zh) * 2019-03-21 2023-10-03 深圳中科四合科技有限公司 一种芯片巨量转移的方法和装置
US11136202B2 (en) * 2020-01-06 2021-10-05 Asm Technology Singapore Pte Ltd Direct transfer apparatus for electronic components
KR102436955B1 (ko) * 2020-03-11 2022-08-26 넥스타테크놀로지 주식회사 실장 헤드 및 이를 포함하는 부품 실장 장치
KR102391169B1 (ko) * 2020-03-11 2022-05-03 넥스타테크놀로지 주식회사 실장 헤드 및 이를 포함하는 부품 실장 장치
KR102271499B1 (ko) * 2020-10-16 2021-07-01 넥스타테크놀로지 주식회사 실장 헤드 및 이를 포함하는 부품 실장 장치
FR3118514B1 (fr) * 2020-12-31 2023-03-03 Axem Tech Procédé de fabrication d’un identifiant RFID
KR102880205B1 (ko) * 2021-06-21 2025-11-04 에스케이하이닉스 주식회사 반도체 처리 장치 및 이를 이용한 반도체 소자의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0232548A (ja) * 1988-07-22 1990-02-02 Hitachi Ltd フィルムパッケージ形半導体装置のペレットボンディング方法
JPH06204267A (ja) * 1993-01-08 1994-07-22 Nec Yamagata Ltd 半導体装置の製造方法
JP3955659B2 (ja) * 1997-06-12 2007-08-08 リンテック株式会社 電子部品のダイボンディング方法およびそれに使用されるダイボンディング装置
JP3994498B2 (ja) * 1998-01-30 2007-10-17 日立化成工業株式会社 半導体装置の製造方法
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
JP4137351B2 (ja) * 2000-06-29 2008-08-20 芝浦メカトロニクス株式会社 部品実装装置
JP2002026071A (ja) * 2000-07-05 2002-01-25 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
CN1149650C (zh) * 2001-04-16 2004-05-12 华瑞股份有限公司 充电电池保护电路用功率场效应晶体管的覆晶安装方法
DE10121578C2 (de) * 2001-05-03 2003-04-10 Infineon Technologies Ag Verfahren und Bestückungssystem zum Bestücken eines Substrats mit elektronischen Bauteilen
JP4000791B2 (ja) * 2001-06-15 2007-10-31 株式会社日立製作所 半導体装置の製造方法
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
JP3998993B2 (ja) * 2002-02-14 2007-10-31 大日本印刷株式会社 ウェブに実装されたicチップへのアンテナパターン形成方法と印刷回路形成方法、およびicタグ付き包装体
US6965160B2 (en) * 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
US7246431B2 (en) * 2002-09-06 2007-07-24 Tessera, Inc. Methods of making microelectronic packages including folded substrates
US7575955B2 (en) * 2004-01-06 2009-08-18 Ismat Corporation Method for making electronic packages
JP2006196526A (ja) * 2005-01-11 2006-07-27 Omron Corp 半導体チップの実装方法、配線回路基板の構造、及び配線回路基板の製造方法

Also Published As

Publication number Publication date
TW200705280A (en) 2007-02-01
US20070020800A1 (en) 2007-01-25
KR20070115835A (ko) 2007-12-06
KR100824083B1 (ko) 2008-04-21
US7214563B2 (en) 2007-05-08
TWI315052B (en) 2009-09-21
KR100811039B1 (ko) 2008-03-07
CN101303988B (zh) 2012-02-08
EP1746651A2 (en) 2007-01-24
JP2007027549A (ja) 2007-02-01
CN100431125C (zh) 2008-11-05
CN101303988A (zh) 2008-11-12
KR20070011066A (ko) 2007-01-24
CN1901147A (zh) 2007-01-24
EP1746651B1 (en) 2016-09-28
EP1746651A3 (en) 2007-04-18

Similar Documents

Publication Publication Date Title
JP4750492B2 (ja) Icチップ実装方法
CN100538731C (zh) Rfid标签制造方法和rfid标签
CN100428434C (zh) Ic芯片安装方法
TWI330814B (en) Rfid tag manufacturing method and rfid tag
US11937375B2 (en) Wireless communication device manufacturing method and wireless communication device manufacturing apparatus
CN101251903B (zh) 射频识别标签
EP1873694A1 (en) RFID tag manufacturing method and RFID tag
KR102077049B1 (ko) 마이크로 소자 전사방법 및 마이크로 소자 전사장치
US7431218B2 (en) RFID tag, module component, and RFID tag fabrication method
JP2004014914A (ja) 基板貼込み装置、基板貼込み方法およびカード製造装置
JP5141187B2 (ja) Rfidタグ製造方法
JP5293394B2 (ja) 非接触icカードの製造装置
TWI336223B (en) Electronic device and method of manufacturing same
JP2009176874A (ja) インレットの製造方法
JP2002109500A (ja) Icカードの製造方法及びicカードの製造装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110418

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110517

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110519

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees