JP4669191B2 - 横形超接合半導体デバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、横形伝導超接合半導体デバイスに関し、より詳細には、新規の横形伝導超接合ＭＯＳＦＥＴデバイスに関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴ超接合デバイスは、米国特許第４、７５４、３１０号明細書、及び米国特許第５，２１６，２７５号明細書、並びに「ＳｉｍｕｌａｔｅｄＳｕｐｅｒｉｏｒ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｐｅｒｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ」（Ｆｕｊｉｈａｒａ、Ｍｉｙａｓｋａによる、ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９８ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｓｅｍｉｃｏｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ、４２３〜４２６ページ）の文献に開示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来のＭＯＳＦＥＴ超接合デバイスには、深いトレンチ（trench）、または連続的に堆積され拡散されたシリコンのＰエピタキシャル層及びＮエピタキシャル層が必要である。さらに、従来のＭＯＳＦＥＴ超接合デバイスの動作特性は、十分に活用されていないという問題がある。
【０００４】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、浅いトレンチのみを必要とし、高密度の構造を有する新規の横形伝導超接合半導体デバイスを提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、一方の伝導型の基板を有する単結晶半導体ウェハと、前記基板上に支持され、上面を有する前記伝導型のエピタキシャル堆積されたトレンチ形成層と、該トレンチ形成層中に形成され、複数の間隔を置いて配置された横方向に延びるトレンチと、該トレンチの壁面及び底面に沿って延びて所定の深さ及び濃度を有する他方の伝導型の拡散領域であって、該拡散領域の深さと前記トレンチの深さとが互いに近接しており、前記トレンチ間に設けられた所定の幅及び濃度を有するメサと、前記トレンチ形成層中に、そして前記メサに隣接して、該メサの頂面から前記拡散領域及び前記トレンチ形成層まで延び、前記トレンチの一方の端部に配設される前記他方の伝導型のドレイン領域と、前記トレンチの他方の端部に配設され、前記トレンチ形成層中に設けられているベース領域と、該ベース領域上に一方の伝導型の拡散領域を介して設けられているソース領域と、該ソース領域及び前記ベース領域上に設けられているゲート電極を含むＭＯＳゲート構造とを備え、前記メサ及び前記他方の伝導型の拡散領域の厚み及び濃度が、ブロッキング電圧状態下でそれぞれを完全に空乏化するように選択されることを特徴とする。
【０００６】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記上面上に支持され、前記ソース領域とゲート領域及びドレイン領域にそれぞれ接続されるソース電極とゲート電極及びドレイン電極を備えたことを特徴とする。
【０００７】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記基板と前記トレンチ形成層の間に配置される前記他方の伝導性の更なる領域を含み、該更なる領域が前記他方の伝導型の拡散領域よりもより軽くドープされ、前記他方の伝導型の拡散領域が前記トレンチの底面に沿って前記更なる領域中に延びていることを特徴とする。
【０００８】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記他方の伝導型の拡散領域が、前記トレンチの底面で前記基板中に延びていることを特徴とする。
【０００９】
また、請求項５に記載の発明は、請求項１に記載の発明において、前記基板と前記トレンチ形成層の間に絶縁層が配置され、該絶縁層の上面が前記トレンチの底面と同一平面上にあることを特徴とする。
【００１０】
また、請求項６に記載の発明は、請求項１乃至５いずれかに記載の発明において、前記トレンチのそれぞれの中に誘電体充填材を設けたことを特徴とする。
【００１１】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記基板が軽くドープされたＰ型材料であり、前記他方の伝導型の拡散領域及び前記メサがＲＥＳＵＲＦ濃度を有することを特徴とする。
【００１２】
このように本発明の横形伝導超接合半導体デバイスは、軽い導電性のＰ−−基板を設け、そのＰ−−基板上にＮ−−エピタキシャル層を成長させ、次いで、Ｐ−エピタキシャル層を成長させる。横方向に長く間隔を置いて配置されたトレンチが、Ｐ−エピタキシャル領域の頂面から形成され、下方に延びて、わずかにＮ−基板中まで延びる。これらのトレンチが、それらの間にＰ−メサを形成する。次いで、Ｎ−拡散下地膜（Liner）が、トレンチの壁面および底面中に拡散される。次いで、トレンチを、二酸化シリコンの絶縁体で埋める。Ｎ−拡散下地膜（liner）は、露出したＮ−トレンチ領域全域にわたってリサーフ（ＲＥＳＵＲＦ）濃度がｃｍ２あたり１×１０１２イオンである。Ｐ−ピラー（pillar）の濃度が２×１０１２イオン／ｃｍ２である。
【００１３】
また、本発明の他の実施例では、Ｐ−エピタキシャル層を、ＳＯＩ（シリコンオンインシュレータ）基板上に形成することができる。
【００１４】
本発明の横形伝導超接合半導体デバイスにより、従来技術のデバイスに比べて、以下のようないくつかの利点がもたらされる。
（１）デバイスを製作するのにより浅いトレンチしか必要でない。したがって、６００ボルトのデバイスの場合、従来技術の３５ミクロンのトレンチに代わり、１５ミクロンの深さのトレンチを使用することができる。
（２）１ミクロンのピッチを用いて、より高密度の構造を作ることができる。ピッチはオン抵抗ＲＤＳＯＮに比例するので、ピッチが減少することは非常に望ましい。
（３）デバイスが横形伝導超接合半導体デバイスであるので、このデバイスは多くの適用例に不可欠な低減されたゲート電荷量Ｑｇを有することになる。
（４）複数のデバイスが共通のチップ中に集積化されるようになる。例えば、ブリッジ回路を単一のチップ中に集積化することができる。
（５）このデバイスは、Ｎ−−層がソース電極とドレイン電極の間のレール電圧をサポートするように設計されているときには、ハイサイドスイッチ（high side switch）として働くことができる。この場合、ハイサイドデバイス（high side device）とローサイドデバイス（low side device）と制御回路を、同じシリコン中に集積化することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
図１は、本発明の横形伝導超接合半導体デバイスを製作するプロセス中で、ウェハの活動領域にトレンチをエッチングした後の部分断面図である。単結晶半導体ウェハ１０は、フローティングゾーン材料の非常に軽くドープされたＰ−−領域（基板；メインボディ）１１を有することができる。非常に軽くドープされたエピタキシャル層のＮ−−領域（Ｎ−−シリコン）１２が、Ｐ−−領域１１の上面に成長している。次に、Ｐ−領域１３が、Ｎ−−領域１２の上面にエピタキシャル成長している。
【００１６】
本発明の実施例では、６００ボルトのデバイスの場合、Ｐ−−領域１１は、任意の所望のＰ型不純物の濃度が、約２×１０１４であってよい。Ｎ−−領域１２の濃度は、適切な不純物種の１×１０１２の量に相当し、それによってＲＥＳＵＲＦ量を形成することができる。Ｐ−領域１３の濃度は、適切なＰ型不純物の２×１０１２の２倍のＲＥＳＵＲＦ量に相当する。
【００１７】
さらに図１に示すように、複数の平行に横に長いトレンチ２０〜２３は、Ｐ−領域１３を貫通してＮ−−領域１２の上部中まで形成される。トレンチ２０〜２３は、デバイスの所望の降伏電圧に応じて、任意の長さでよく、６００ボルトのデバイスの場合、およそ長さ４０ミクロンでよい。メサ幅、すなわち、トレンチ２０〜２３間の間隔は、約１．０ミクロンでよく、トレンチ２０〜２３は、深さが約５ミクロンで、幅が約０．５ミクロンでよい。トレンチ２０〜２３は、Ｎ−−領域１２中におよそ０．１５ミクロン延びることが好ましい。上述した寸法のメサに対して所望のＲＥＳＵＲＦ量を得るためには、２×１０１６イオン／ｃｍ３のＰ−濃度を使用すべきである。
【００１８】
図２は、トレンチの壁面及び底面にＮ−注入を施した後の部分断面図で、図１と同じ領域を示している。
【００１９】
トレンチ２０〜２３を形成した後、このトレンチ２０〜２３の壁面にＮ−拡散領域３０を設け、それによって１×１０１２イオン／ｃｍ２相当量のＲＥＳＵＲＦ拡散をトレンチ２０〜２３の底面に沿ってもたらす。その構造が適切に機能するためには、Ｎ−拡散領域３０の深さとトレンチ２０〜２３の深さが互にほぼ同じであるべきであり、トレンチ２０〜２３より下では、Ｐ濃度は、バルク内で６００ボルト（ＢＶ電圧）をサポートするのに必要な量である約２×１０１４イオン／ｃｍ２まで降下するべきである。このことを実現する１つの方法は、側壁からの拡散によってメサ内のＰ堆積物の濃度を制御することである。ドーピングは、ドープされた膜からの拡散またはドープされたプラズマのボンバードによっても達成することができる。
【００２０】
図３は、図２における溝が酸化物で充填された後の部分断面図で、適切な誘電体、例えば、二酸化シリコン３５が、熱成長または堆積によって、トレンチ２０〜２３内に充填される。
【００２１】
図４は、その活動領域の上部表面全体にわたって酸化物を堆積した後の部分断面図で、図５は、図４の切断線５−５における断面図である。
ＭＯＳゲート構造が（任意の所望の順序で）形成され、ソース電極４３およびドレイン電極６２も形成される。より具体的には、ＭＯＳゲート構造は、Ｎ＋ソース領域４１を有する通常のＰ＋ベース領域４０を備えている。また、Ｐ＋拡散領域４２は、Ｎ＋ソース領域４１の下に形成されている。ソース／ベース構造の中心に、浅いエッチング領域を設け、そのエッチング領域は後でソース電極４３によって充填される。
【００２２】
通常のゲート酸化物領域４４は、Ｎ＋ソース領域４１とＰ＋ベース領域４０の軽くドープされた部分の間の横方向の反転可能なチャネルを覆い、導電性ポリシリコンゲート電極５０が、ゲート酸化物領域４４の上に形成されている。例えば、絶縁層５１の低温酸化物がゲート電極５０をソース電極４３から絶縁している。
【００２３】
次に、図５に示すように、Ｎ＋シンカ領域６０が、Ｐ−領域１３の頂面からＮ−拡散領域３０およびＮ−−領域１２まで延びている。その領域の頂面またはＰ−領域（メサ）１３に、フィールド酸化膜６１（図４、図５）を設ける。そのフィールド酸化膜６１には、そのフィールド酸化膜６１を貫通して、Ｎ＋シンカ領域６０に接触するドレイン電極６２を設ける開口部がある。
【００２４】
図６は、共通のチップ中に集積された複数のデバイスに対する主電極を示す図で、図４及び図５に示したウェハの上面図である。図６には、複数の別々ではあるが反復する素子が形成されており、横方向に隣接したソース領域Ｓ１〜Ｓ４およびドレイン領域Ｄ１、Ｄ２はそれぞれ、図４及び図５に示した構造と同じ構造を有する。ソース領域Ｓ１〜Ｓ４は、別々の集積デバイスに対するものであっても、あるいは一緒に接続されてもよい。同様に、ドレイン領域Ｄ１、Ｄ２も別々であっても、一緒に接続されてもよい。ゲート電極Ｇ１〜Ｇ４もまた、それぞれソース領域Ｓ１〜Ｓ４に隣接して配置されても、ゲート電極５０などに対応するゲート電極Ｇ１〜Ｇ４に接続されてもよい。
【００２５】
図４及び図５に示した横形伝導超接合半導体デバイスの動作は、以下のとおりである。
ブロッキングモードで、ソース電極４３およびゲート電極５０が、基板１１に対して接地され、高い相対バイアスがドレイン電極６２に印加されているとき、横方向の電圧は、トレンチ２０〜２３構造内で全てサポートされ、Ｐ−領域１３およびＮ−拡散領域３０は完全に空乏化し、トレンチ２０〜２３の長さに沿ってほぼ均一の電界分布となる。この空乏領域は下方にＮ−−領域１２中に延びる。
【００２６】
導電動作モードでは、バイアスがゲート電極５０に印加され、ソース電極４３が基板１１に接地されて、Ｎ型チャネルが、Ｎ＋ソース領域４１とＰ＋ベース領域４０の間に形成される。バイアスがドレイン電極６２に印加されると、デバイス内で空乏化されていないＰ−領域１３およびＮ−拡散領域３０中を電流が流れるようになる。
【００２７】
次に、図７から図１１を参照すると、図４及び図５の新規な構造が、図７及び図８で複製されており、その結果、それぞれ図９と図１０及び図１１と図１２の２つの追加実施例と容易に対比することができる。同様の構成要素を識別するために、同じ番号を全体にわたって使用している。
【００２８】
図９は、図７に示した中間のＮ型エピタキシャル層を削除した場合の、本発明の他の実施例を示す図で、図１０は、図９の切断線１０−１０における断面図である。つまり、図７及び図８におけるＮ−−領域１２を削除したもので、図４から図８の構成と比較して簡略化された構成が示されている。したがって、Ｎ＋ソース領域４１と基板１１は短絡され、その結果、そのデバイスが電圧に耐えることができない（ハイサイドスイッチとして使用することができない）。しかし、図９及び図１０のデバイスは、レサーフ（ｒｅｓｕｒｆ）原理によってＮ＋シリカ領域６０とＮ＋ソース領域４１の間で電圧に耐えるように構成されている。
【００２９】
図１１は、酸化物絶縁層を図７に示したＮ型エピタキシャル層に代わって使用した場合の、本発明の他の実施例を示した図で、図１２は、図１１の切断線１２−１２における断面図である。つまり、酸化物絶縁層７０（埋め込み酸化物層）が図７及び図８におけるＮ−−領域１２の代わりに使用した構成図である。活動領域は、酸化物絶縁層７０の表面上に形成されている。したがって、このデバイスは、図７及び図８のデバイスとは異なり、ハイサイドスイッチとして使用することができる。
【００３０】
以上のように、本発明を特定の実施例に沿って説明したが、本発明は、他の実施例が可能であることは当業者にとって明らかになるであろう。したがって、本発明は、これらの実施例に限定されるものではなく、特許請求の範囲の記載に基づいてのみ限定されるべきものである。
【００３１】
【発明の効果】
以上説明したように本発明の横形伝導超接合半導体デバイスにより、従来技術のデバイスに比べて、以下のような効果を奏する。
（１）デバイスを製作するのにより浅いトレンチしか必要でない。したがって、６００ボルトのデバイスの場合、従来技術の３５ミクロンのトレンチに代わり、１５ミクロンの深さのトレンチを使用することができる。
（２）１ミクロンのピッチを用いて、より高密度の構造を作ることができる。ピッチはオン抵抗ＲＤＳＯＮに比例するので、ピッチが減少することは非常に望ましい。
（３）デバイスが横形伝導超接合半導体デバイスであるので、このデバイスは多くの適用例に不可欠な低減されたゲート電荷量Ｑｇを有することになる。
（４）複数のデバイスが共通のチップ中に集積化されるようになる。例えば、ブリッジ回路を単一のチップ中に集積化することができる。
（５）このデバイスは、Ｎ−−層がソース電極とドレイン電極の間のレール電圧をサポートするように設計されているときには、ハイサイドスイッチ（high side switch）として働くことができる。この場合、ハイサイドデバイス（high side device）とローサイドデバイス（low side device）と制御回路を、同じシリコン中に集積化することができる。
【図面の簡単な説明】
【図１】本発明の横形伝導超接合半導体デバイスを製作するプロセス中で、ウェハの活動領域にトレンチをエッチングした後の部分断面図である。
【図２】トレンチの壁面及び底面にＮ−注入を施した後の部分断面図である。
【図３】図２における溝が酸化物で充填された後の部分断面図である。
【図４】活動領域の上部表面全体にわたって酸化物を堆積した後の部分断面図で、図５の切断線４−４における断面図である。
【図５】図４の切断線５−５における断面図である。
【図６】共通のチップ中に集積された複数のデバイスに対する主電極を示す図である。
【図７】活動領域の上部表面全体にわたって酸化物を堆積した後の部分断面図である。
【図８】図７の切断線８−８における断面図である。
【図９】図７に示した中間のＮ型エピタキシャル層を削除した場合の、他の実施例を示す図である。
【図１０】図９の切断線１０−１０における断面図である。
【図１１】酸化物絶縁層を図７に示したＮ型エピタキシャル層に代わって使用した場合の、他の実施例を示した図である。
【図１２】図１１の切断線１２−１２における断面図である。
【符号の説明】
１０ 単結晶半導体ウェハ
１１ Ｐ−−領域（基板）
１２ Ｎ−−領域（Ｎ−−シリコン）
１３ Ｐ−領域（メサ）
２０〜２３ トレンチ
３０ Ｎ−拡散領域
３５ 二酸化シリコン
４０ Ｐ＋ベース領域
４１ Ｎ＋ソース領域
４２ Ｐ＋拡散領域
４３ ソース電極
４４ ゲート酸化物領域
５０ 導電性ポリシリコンゲート電極
５１ 絶縁層
６０ Ｎ＋シンカ領域
６１ フィールド酸化膜
６２ ドレイン電極
７０ 酸化物絶縁層（埋め込み酸化物層）
【発明の属する技術分野】
本発明は、横形伝導超接合半導体デバイスに関し、より詳細には、新規の横形伝導超接合ＭＯＳＦＥＴデバイスに関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴ超接合デバイスは、米国特許第４、７５４、３１０号明細書、及び米国特許第５，２１６，２７５号明細書、並びに「ＳｉｍｕｌａｔｅｄＳｕｐｅｒｉｏｒ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｐｅｒｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ」（Ｆｕｊｉｈａｒａ、Ｍｉｙａｓｋａによる、ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９８ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｓｅｍｉｃｏｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ、４２３〜４２６ページ）の文献に開示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来のＭＯＳＦＥＴ超接合デバイスには、深いトレンチ（trench）、または連続的に堆積され拡散されたシリコンのＰエピタキシャル層及びＮエピタキシャル層が必要である。さらに、従来のＭＯＳＦＥＴ超接合デバイスの動作特性は、十分に活用されていないという問題がある。
【０００４】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、浅いトレンチのみを必要とし、高密度の構造を有する新規の横形伝導超接合半導体デバイスを提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、一方の伝導型の基板を有する単結晶半導体ウェハと、前記基板上に支持され、上面を有する前記伝導型のエピタキシャル堆積されたトレンチ形成層と、該トレンチ形成層中に形成され、複数の間隔を置いて配置された横方向に延びるトレンチと、該トレンチの壁面及び底面に沿って延びて所定の深さ及び濃度を有する他方の伝導型の拡散領域であって、該拡散領域の深さと前記トレンチの深さとが互いに近接しており、前記トレンチ間に設けられた所定の幅及び濃度を有するメサと、前記トレンチ形成層中に、そして前記メサに隣接して、該メサの頂面から前記拡散領域及び前記トレンチ形成層まで延び、前記トレンチの一方の端部に配設される前記他方の伝導型のドレイン領域と、前記トレンチの他方の端部に配設され、前記トレンチ形成層中に設けられているベース領域と、該ベース領域上に一方の伝導型の拡散領域を介して設けられているソース領域と、該ソース領域及び前記ベース領域上に設けられているゲート電極を含むＭＯＳゲート構造とを備え、前記メサ及び前記他方の伝導型の拡散領域の厚み及び濃度が、ブロッキング電圧状態下でそれぞれを完全に空乏化するように選択されることを特徴とする。
【０００６】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記上面上に支持され、前記ソース領域とゲート領域及びドレイン領域にそれぞれ接続されるソース電極とゲート電極及びドレイン電極を備えたことを特徴とする。
【０００７】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記基板と前記トレンチ形成層の間に配置される前記他方の伝導性の更なる領域を含み、該更なる領域が前記他方の伝導型の拡散領域よりもより軽くドープされ、前記他方の伝導型の拡散領域が前記トレンチの底面に沿って前記更なる領域中に延びていることを特徴とする。
【０００８】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記他方の伝導型の拡散領域が、前記トレンチの底面で前記基板中に延びていることを特徴とする。
【０００９】
また、請求項５に記載の発明は、請求項１に記載の発明において、前記基板と前記トレンチ形成層の間に絶縁層が配置され、該絶縁層の上面が前記トレンチの底面と同一平面上にあることを特徴とする。
【００１０】
また、請求項６に記載の発明は、請求項１乃至５いずれかに記載の発明において、前記トレンチのそれぞれの中に誘電体充填材を設けたことを特徴とする。
【００１１】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記基板が軽くドープされたＰ型材料であり、前記他方の伝導型の拡散領域及び前記メサがＲＥＳＵＲＦ濃度を有することを特徴とする。
【００１２】
このように本発明の横形伝導超接合半導体デバイスは、軽い導電性のＰ−−基板を設け、そのＰ−−基板上にＮ−−エピタキシャル層を成長させ、次いで、Ｐ−エピタキシャル層を成長させる。横方向に長く間隔を置いて配置されたトレンチが、Ｐ−エピタキシャル領域の頂面から形成され、下方に延びて、わずかにＮ−基板中まで延びる。これらのトレンチが、それらの間にＰ−メサを形成する。次いで、Ｎ−拡散下地膜（Liner）が、トレンチの壁面および底面中に拡散される。次いで、トレンチを、二酸化シリコンの絶縁体で埋める。Ｎ−拡散下地膜（liner）は、露出したＮ−トレンチ領域全域にわたってリサーフ（ＲＥＳＵＲＦ）濃度がｃｍ２あたり１×１０１２イオンである。Ｐ−ピラー（pillar）の濃度が２×１０１２イオン／ｃｍ２である。
【００１３】
また、本発明の他の実施例では、Ｐ−エピタキシャル層を、ＳＯＩ（シリコンオンインシュレータ）基板上に形成することができる。
【００１４】
本発明の横形伝導超接合半導体デバイスにより、従来技術のデバイスに比べて、以下のようないくつかの利点がもたらされる。
（１）デバイスを製作するのにより浅いトレンチしか必要でない。したがって、６００ボルトのデバイスの場合、従来技術の３５ミクロンのトレンチに代わり、１５ミクロンの深さのトレンチを使用することができる。
（２）１ミクロンのピッチを用いて、より高密度の構造を作ることができる。ピッチはオン抵抗ＲＤＳＯＮに比例するので、ピッチが減少することは非常に望ましい。
（３）デバイスが横形伝導超接合半導体デバイスであるので、このデバイスは多くの適用例に不可欠な低減されたゲート電荷量Ｑｇを有することになる。
（４）複数のデバイスが共通のチップ中に集積化されるようになる。例えば、ブリッジ回路を単一のチップ中に集積化することができる。
（５）このデバイスは、Ｎ−−層がソース電極とドレイン電極の間のレール電圧をサポートするように設計されているときには、ハイサイドスイッチ（high side switch）として働くことができる。この場合、ハイサイドデバイス（high side device）とローサイドデバイス（low side device）と制御回路を、同じシリコン中に集積化することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
図１は、本発明の横形伝導超接合半導体デバイスを製作するプロセス中で、ウェハの活動領域にトレンチをエッチングした後の部分断面図である。単結晶半導体ウェハ１０は、フローティングゾーン材料の非常に軽くドープされたＰ−−領域（基板；メインボディ）１１を有することができる。非常に軽くドープされたエピタキシャル層のＮ−−領域（Ｎ−−シリコン）１２が、Ｐ−−領域１１の上面に成長している。次に、Ｐ−領域１３が、Ｎ−−領域１２の上面にエピタキシャル成長している。
【００１６】
本発明の実施例では、６００ボルトのデバイスの場合、Ｐ−−領域１１は、任意の所望のＰ型不純物の濃度が、約２×１０１４であってよい。Ｎ−−領域１２の濃度は、適切な不純物種の１×１０１２の量に相当し、それによってＲＥＳＵＲＦ量を形成することができる。Ｐ−領域１３の濃度は、適切なＰ型不純物の２×１０１２の２倍のＲＥＳＵＲＦ量に相当する。
【００１７】
さらに図１に示すように、複数の平行に横に長いトレンチ２０〜２３は、Ｐ−領域１３を貫通してＮ−−領域１２の上部中まで形成される。トレンチ２０〜２３は、デバイスの所望の降伏電圧に応じて、任意の長さでよく、６００ボルトのデバイスの場合、およそ長さ４０ミクロンでよい。メサ幅、すなわち、トレンチ２０〜２３間の間隔は、約１．０ミクロンでよく、トレンチ２０〜２３は、深さが約５ミクロンで、幅が約０．５ミクロンでよい。トレンチ２０〜２３は、Ｎ−−領域１２中におよそ０．１５ミクロン延びることが好ましい。上述した寸法のメサに対して所望のＲＥＳＵＲＦ量を得るためには、２×１０１６イオン／ｃｍ３のＰ−濃度を使用すべきである。
【００１８】
図２は、トレンチの壁面及び底面にＮ−注入を施した後の部分断面図で、図１と同じ領域を示している。
【００１９】
トレンチ２０〜２３を形成した後、このトレンチ２０〜２３の壁面にＮ−拡散領域３０を設け、それによって１×１０１２イオン／ｃｍ２相当量のＲＥＳＵＲＦ拡散をトレンチ２０〜２３の底面に沿ってもたらす。その構造が適切に機能するためには、Ｎ−拡散領域３０の深さとトレンチ２０〜２３の深さが互にほぼ同じであるべきであり、トレンチ２０〜２３より下では、Ｐ濃度は、バルク内で６００ボルト（ＢＶ電圧）をサポートするのに必要な量である約２×１０１４イオン／ｃｍ２まで降下するべきである。このことを実現する１つの方法は、側壁からの拡散によってメサ内のＰ堆積物の濃度を制御することである。ドーピングは、ドープされた膜からの拡散またはドープされたプラズマのボンバードによっても達成することができる。
【００２０】
図３は、図２における溝が酸化物で充填された後の部分断面図で、適切な誘電体、例えば、二酸化シリコン３５が、熱成長または堆積によって、トレンチ２０〜２３内に充填される。
【００２１】
図４は、その活動領域の上部表面全体にわたって酸化物を堆積した後の部分断面図で、図５は、図４の切断線５−５における断面図である。
ＭＯＳゲート構造が（任意の所望の順序で）形成され、ソース電極４３およびドレイン電極６２も形成される。より具体的には、ＭＯＳゲート構造は、Ｎ＋ソース領域４１を有する通常のＰ＋ベース領域４０を備えている。また、Ｐ＋拡散領域４２は、Ｎ＋ソース領域４１の下に形成されている。ソース／ベース構造の中心に、浅いエッチング領域を設け、そのエッチング領域は後でソース電極４３によって充填される。
【００２２】
通常のゲート酸化物領域４４は、Ｎ＋ソース領域４１とＰ＋ベース領域４０の軽くドープされた部分の間の横方向の反転可能なチャネルを覆い、導電性ポリシリコンゲート電極５０が、ゲート酸化物領域４４の上に形成されている。例えば、絶縁層５１の低温酸化物がゲート電極５０をソース電極４３から絶縁している。
【００２３】
次に、図５に示すように、Ｎ＋シンカ領域６０が、Ｐ−領域１３の頂面からＮ−拡散領域３０およびＮ−−領域１２まで延びている。その領域の頂面またはＰ−領域（メサ）１３に、フィールド酸化膜６１（図４、図５）を設ける。そのフィールド酸化膜６１には、そのフィールド酸化膜６１を貫通して、Ｎ＋シンカ領域６０に接触するドレイン電極６２を設ける開口部がある。
【００２４】
図６は、共通のチップ中に集積された複数のデバイスに対する主電極を示す図で、図４及び図５に示したウェハの上面図である。図６には、複数の別々ではあるが反復する素子が形成されており、横方向に隣接したソース領域Ｓ１〜Ｓ４およびドレイン領域Ｄ１、Ｄ２はそれぞれ、図４及び図５に示した構造と同じ構造を有する。ソース領域Ｓ１〜Ｓ４は、別々の集積デバイスに対するものであっても、あるいは一緒に接続されてもよい。同様に、ドレイン領域Ｄ１、Ｄ２も別々であっても、一緒に接続されてもよい。ゲート電極Ｇ１〜Ｇ４もまた、それぞれソース領域Ｓ１〜Ｓ４に隣接して配置されても、ゲート電極５０などに対応するゲート電極Ｇ１〜Ｇ４に接続されてもよい。
【００２５】
図４及び図５に示した横形伝導超接合半導体デバイスの動作は、以下のとおりである。
ブロッキングモードで、ソース電極４３およびゲート電極５０が、基板１１に対して接地され、高い相対バイアスがドレイン電極６２に印加されているとき、横方向の電圧は、トレンチ２０〜２３構造内で全てサポートされ、Ｐ−領域１３およびＮ−拡散領域３０は完全に空乏化し、トレンチ２０〜２３の長さに沿ってほぼ均一の電界分布となる。この空乏領域は下方にＮ−−領域１２中に延びる。
【００２６】
導電動作モードでは、バイアスがゲート電極５０に印加され、ソース電極４３が基板１１に接地されて、Ｎ型チャネルが、Ｎ＋ソース領域４１とＰ＋ベース領域４０の間に形成される。バイアスがドレイン電極６２に印加されると、デバイス内で空乏化されていないＰ−領域１３およびＮ−拡散領域３０中を電流が流れるようになる。
【００２７】
次に、図７から図１１を参照すると、図４及び図５の新規な構造が、図７及び図８で複製されており、その結果、それぞれ図９と図１０及び図１１と図１２の２つの追加実施例と容易に対比することができる。同様の構成要素を識別するために、同じ番号を全体にわたって使用している。
【００２８】
図９は、図７に示した中間のＮ型エピタキシャル層を削除した場合の、本発明の他の実施例を示す図で、図１０は、図９の切断線１０−１０における断面図である。つまり、図７及び図８におけるＮ−−領域１２を削除したもので、図４から図８の構成と比較して簡略化された構成が示されている。したがって、Ｎ＋ソース領域４１と基板１１は短絡され、その結果、そのデバイスが電圧に耐えることができない（ハイサイドスイッチとして使用することができない）。しかし、図９及び図１０のデバイスは、レサーフ（ｒｅｓｕｒｆ）原理によってＮ＋シリカ領域６０とＮ＋ソース領域４１の間で電圧に耐えるように構成されている。
【００２９】
図１１は、酸化物絶縁層を図７に示したＮ型エピタキシャル層に代わって使用した場合の、本発明の他の実施例を示した図で、図１２は、図１１の切断線１２−１２における断面図である。つまり、酸化物絶縁層７０（埋め込み酸化物層）が図７及び図８におけるＮ−−領域１２の代わりに使用した構成図である。活動領域は、酸化物絶縁層７０の表面上に形成されている。したがって、このデバイスは、図７及び図８のデバイスとは異なり、ハイサイドスイッチとして使用することができる。
【００３０】
以上のように、本発明を特定の実施例に沿って説明したが、本発明は、他の実施例が可能であることは当業者にとって明らかになるであろう。したがって、本発明は、これらの実施例に限定されるものではなく、特許請求の範囲の記載に基づいてのみ限定されるべきものである。
【００３１】
【発明の効果】
以上説明したように本発明の横形伝導超接合半導体デバイスにより、従来技術のデバイスに比べて、以下のような効果を奏する。
（１）デバイスを製作するのにより浅いトレンチしか必要でない。したがって、６００ボルトのデバイスの場合、従来技術の３５ミクロンのトレンチに代わり、１５ミクロンの深さのトレンチを使用することができる。
（２）１ミクロンのピッチを用いて、より高密度の構造を作ることができる。ピッチはオン抵抗ＲＤＳＯＮに比例するので、ピッチが減少することは非常に望ましい。
（３）デバイスが横形伝導超接合半導体デバイスであるので、このデバイスは多くの適用例に不可欠な低減されたゲート電荷量Ｑｇを有することになる。
（４）複数のデバイスが共通のチップ中に集積化されるようになる。例えば、ブリッジ回路を単一のチップ中に集積化することができる。
（５）このデバイスは、Ｎ−−層がソース電極とドレイン電極の間のレール電圧をサポートするように設計されているときには、ハイサイドスイッチ（high side switch）として働くことができる。この場合、ハイサイドデバイス（high side device）とローサイドデバイス（low side device）と制御回路を、同じシリコン中に集積化することができる。
【図面の簡単な説明】
【図１】本発明の横形伝導超接合半導体デバイスを製作するプロセス中で、ウェハの活動領域にトレンチをエッチングした後の部分断面図である。
【図２】トレンチの壁面及び底面にＮ−注入を施した後の部分断面図である。
【図３】図２における溝が酸化物で充填された後の部分断面図である。
【図４】活動領域の上部表面全体にわたって酸化物を堆積した後の部分断面図で、図５の切断線４−４における断面図である。
【図５】図４の切断線５−５における断面図である。
【図６】共通のチップ中に集積された複数のデバイスに対する主電極を示す図である。
【図７】活動領域の上部表面全体にわたって酸化物を堆積した後の部分断面図である。
【図８】図７の切断線８−８における断面図である。
【図９】図７に示した中間のＮ型エピタキシャル層を削除した場合の、他の実施例を示す図である。
【図１０】図９の切断線１０−１０における断面図である。
【図１１】酸化物絶縁層を図７に示したＮ型エピタキシャル層に代わって使用した場合の、他の実施例を示した図である。
【図１２】図１１の切断線１２−１２における断面図である。
【符号の説明】
１０ 単結晶半導体ウェハ
１１ Ｐ−−領域（基板）
１２ Ｎ−−領域（Ｎ−−シリコン）
１３ Ｐ−領域（メサ）
２０〜２３ トレンチ
３０ Ｎ−拡散領域
３５ 二酸化シリコン
４０ Ｐ＋ベース領域
４１ Ｎ＋ソース領域
４２ Ｐ＋拡散領域
４３ ソース電極
４４ ゲート酸化物領域
５０ 導電性ポリシリコンゲート電極
５１ 絶縁層
６０ Ｎ＋シンカ領域
６１ フィールド酸化膜
６２ ドレイン電極
７０ 酸化物絶縁層（埋め込み酸化物層）
Claims (7)
- 一方の伝導型の基板を有する単結晶半導体ウェハと、
前記基板上に支持され、上面を有する前記伝導型のエピタキシャル堆積されたトレンチ形成層と、
該トレンチ形成層中に形成され、複数の間隔を置いて配置された横方向に延びるトレンチと、
該トレンチの壁面及び底面に沿って延びて所定の深さ及び濃度を有する他方の伝導型の拡散領域であって、該拡散領域の深さと前記トレンチの深さとが互いに近接しており、
前記トレンチ間に設けられた所定の幅及び濃度を有するメサと、
前記トレンチ形成層中に、そして前記メサに隣接して、該メサの頂面から前記拡散領域及び前記トレンチ形成層まで延び、前記トレンチの一方の端部に配設される前記他方の伝導型のドレイン領域と、
前記トレンチの他方の端部に配設され、前記トレンチ形成層中に設けられているベース領域と、該ベース領域上に一方の伝導型の拡散領域を介して設けられているソース領域と、該ソース領域及び前記ベース領域上に設けられているゲート電極を含むＭＯＳゲート構造とを備え、
前記メサ及び前記他方の伝導型の拡散領域の厚み及び濃度が、ブロッキング電圧状態下でそれぞれを完全に空乏化するように選択されることを特徴とする横形伝導超接合半導体デバイス。 - 前記上面上に支持され、前記ソース領域とゲート領域及びドレイン領域にそれぞれ接続されるソース電極とゲート電極及びドレイン電極を備えたことを特徴とする請求項１に記載の横形伝導超接合半導体デバイス。
- 前記基板と前記トレンチ形成層の間に配置される前記他方の伝導性の更なる領域を含み、該更なる領域が前記他方の伝導型の拡散領域よりもより軽くドープされ、前記他方の伝導型の拡散領域が前記トレンチの底面に沿って前記更なる領域中に延びていることを特徴とする請求項１に記載の横形伝導超接合半導体デバイス。
- 前記他方の伝導型の拡散領域が、前記トレンチの底面で前記基板中に延びていることを特徴とする請求項１に記載の横形伝導超接合半導体デバイス。
- 前記基板と前記トレンチ形成層の間に絶縁層が配置され、該絶縁層の上面が前記トレンチの底面と同一平面上にあることを特徴とする請求項１に記載の横形伝導超接合半導体デバイス。
- 前記トレンチのそれぞれの中に誘電体充填材を設けたことを特徴とする請求項１乃至５いずれかに記載の横形伝導超接合半導体デバイス。
- 前記基板が軽くドープされたＰ型材料であり、前記他方の伝導型の拡散領域及び前記メサがＲＥＳＵＲＦ濃度を有することを特徴とする請求項６に記載の横形伝導超接合半導体デバイス。
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Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835993B2 (en) * | 2002-08-27 | 2004-12-28 | International Rectifier Corporation | Bidirectional shallow trench superjunction device with resurf region |
| US7005703B2 (en) * | 2003-10-17 | 2006-02-28 | Agere Systems Inc. | Metal-oxide-semiconductor device having improved performance and reliability |
| KR20070029655A (ko) * | 2003-12-19 | 2007-03-14 | 써드 디멘존 세미컨덕터, 인코포레이티드 | 넓은 메사를 갖는 수퍼 접합 장치의 제조 방법 |
| US7268395B2 (en) * | 2004-06-04 | 2007-09-11 | International Rectifier Corporation | Deep trench super switch device |
| JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| DE102005012217B4 (de) * | 2005-03-15 | 2007-02-22 | Infineon Technologies Austria Ag | Lateraler MISFET und Verfahren zur Herstellung desselben |
| TW200727367A (en) * | 2005-04-22 | 2007-07-16 | Icemos Technology Corp | Superjunction device having oxide lined trenches and method for manufacturing a superjunction device having oxide lined trenches |
| US7238577B1 (en) | 2005-05-18 | 2007-07-03 | National Semiconductor Corporation | Method of manufacturing self-aligned n and p type stripes for a superjunction device |
| JP4744958B2 (ja) * | 2005-07-13 | 2011-08-10 | 株式会社東芝 | 半導体素子及びその製造方法 |
| US7446018B2 (en) | 2005-08-22 | 2008-11-04 | Icemos Technology Corporation | Bonded-wafer superjunction semiconductor device |
| EP1997147A2 (en) * | 2006-03-02 | 2008-12-03 | Icemos Technology Corporation | Front side electrical contact for photodetector array and method of making same |
| US8580651B2 (en) * | 2007-04-23 | 2013-11-12 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
| US7723172B2 (en) | 2007-04-23 | 2010-05-25 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
| US7729147B1 (en) | 2007-09-13 | 2010-06-01 | Henry Wong | Integrated circuit device using substrate-on-insulator for driving a load and method for fabricating the same |
| US20090085148A1 (en) * | 2007-09-28 | 2009-04-02 | Icemos Technology Corporation | Multi-directional trenching of a plurality of dies in manufacturing superjunction devices |
| US7846821B2 (en) | 2008-02-13 | 2010-12-07 | Icemos Technology Ltd. | Multi-angle rotation for ion implantation of trenches in superjunction devices |
| US8030133B2 (en) | 2008-03-28 | 2011-10-04 | Icemos Technology Ltd. | Method of fabricating a bonded wafer substrate for use in MEMS structures |
| CN102738207B (zh) * | 2011-04-07 | 2014-12-10 | 上海华虹宏力半导体制造有限公司 | 超级结器件的终端保护结构及制造方法 |
| TWI478336B (zh) * | 2011-05-06 | 2015-03-21 | 漢磊科技股份有限公司 | 減少表面電場的結構及橫向雙擴散金氧半導體元件 |
| CN103367438B (zh) * | 2012-04-01 | 2017-09-12 | 朱江 | 一种金属半导体电荷补偿的半导体装置及其制备方法 |
| US8946814B2 (en) | 2012-04-05 | 2015-02-03 | Icemos Technology Ltd. | Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates |
| EP3024018B1 (en) * | 2013-07-19 | 2018-08-08 | Nissan Motor Co., Ltd | Semiconductor device |
| TWI570888B (zh) * | 2014-02-14 | 2017-02-11 | 世界先進積體電路股份有限公司 | 半導體裝置及其製作方法 |
| US9406742B2 (en) * | 2014-04-09 | 2016-08-02 | Vanguard International Semiconductor Corporation | Semiconductor device having super-junction structures |
| CN110518056B (zh) * | 2019-08-02 | 2021-06-01 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
| US4605948A (en) * | 1984-08-02 | 1986-08-12 | Rca Corporation | Semiconductor structure for electric field distribution |
| JP2565999B2 (ja) * | 1989-01-12 | 1996-12-18 | 日産自動車株式会社 | 横型絶縁ゲートバイポーラトランジスタ |
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| US5436173A (en) * | 1993-01-04 | 1995-07-25 | Texas Instruments Incorporated | Method for forming a semiconductor on insulator device |
| JPH06268054A (ja) * | 1993-03-10 | 1994-09-22 | Nippondenso Co Ltd | 半導体装置 |
| US5323040A (en) * | 1993-09-27 | 1994-06-21 | North Carolina State University At Raleigh | Silicon carbide field effect device |
| JPH07326743A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
| JPH07335837A (ja) * | 1994-06-03 | 1995-12-22 | Hitachi Ltd | 半導体装置および論理回路 |
| JPH0897411A (ja) * | 1994-09-21 | 1996-04-12 | Fuji Electric Co Ltd | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 |
| JP3395473B2 (ja) * | 1994-10-25 | 2003-04-14 | 富士電機株式会社 | 横型トレンチｍｉｓｆｅｔおよびその製造方法 |
| US5592005A (en) * | 1995-03-31 | 1997-01-07 | Siliconix Incorporated | Punch-through field effect transistor |
| US5679966A (en) * | 1995-10-05 | 1997-10-21 | North Carolina State University | Depleted base transistor with high forward voltage blocking capability |
| US5861657A (en) * | 1996-01-18 | 1999-01-19 | International Rectifier Corporation | Graded concentration epitaxial substrate for semiconductor device having resurf diffusion |
| US5874767A (en) * | 1996-05-14 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a lateral power device |
| JP2850852B2 (ja) * | 1996-05-30 | 1999-01-27 | 日本電気株式会社 | 半導体装置 |
| US5710455A (en) * | 1996-07-29 | 1998-01-20 | Motorola | Lateral MOSFET with modified field plates and damage areas |
| JP3938964B2 (ja) * | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
| DE19811604B4 (de) * | 1997-03-18 | 2007-07-12 | Kabushiki Kaisha Toshiba, Kawasaki | Halbleitervorrichtung |
| EP0880183A3 (en) * | 1997-05-23 | 1999-07-28 | Texas Instruments Incorporated | LDMOS power device |
| JP3447533B2 (ja) * | 1997-09-25 | 2003-09-16 | 株式会社東芝 | 半導体装置とその製造方法 |
| CN1223004C (zh) * | 1998-07-23 | 2005-10-12 | 三菱电机株式会社 | 半导体装置及其制造方法 |
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