JP4542736B2

JP4542736B2 - 半導体装置

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Publication number: JP4542736B2
Application number: JP2002004467A
Authority: JP
Inventors: 聡稲葉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-01-18
Filing date: 2002-01-11
Publication date: 2010-09-15
Anticipated expiration: 2022-01-11
Also published as: JP2002289850A

Description

【０００１】
【発明の属する技術分野】
この発明は、バルク半導体を用いてトランジスタの微細化と高性能化を図った半導体装置に関する。
【０００２】
【従来の技術】
現在、微細化と高性能化に適したトランジスタとして、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用いてチャネル領域を完全空乏化（ＦｕｌｌｙＤｅｐｌｅｔｅｄ）したＭＩＳＦＥＴが各所で研究開発されている。以下、このＭＩＳＦＥＴを、ＦＤ−ＳＯＩＦＥＴという。この素子は基本的に、チャネル領域となる酸化膜上のシリコン層が完全空乏化するに必要な低不純物濃度と厚さをもって構成される。
【０００３】
ＦＤ−ＳＯＩＦＥＴにおいては、ゲート電極からの垂直方向の電界がチャネル領域底部の埋め込み酸化膜により一部分担され、その分チャネル領域にかかる垂直方向電界が小さくなる。このチャネル領域の垂直方向電界の緩和の結果として、チャネル領域のキャリア移動度が大きくなり、高い電流駆動能力が得られるというメリットを有する。
【０００４】
しかし、ＦＤ−ＳＯＩＦＥＴは更に微細化を考えたときにデメリットも多い。
例えば、短チャネル効果を抑制するためには、非常に薄いシリコン層のＳＯＩ基板を用いることが必要になること、薄いシリコン層を用いると、寄生抵抗が大きくなること、チャネル領域上下がシリコンに比べて熱伝導率の小さい酸化膜で囲まれるため、ドレイン近傍の自己加熱領域で発生する熱の伝導が悪く、性能劣化が大きいこと等である。その他、ＳＯＩ基板の品質とゲート絶縁膜の信頼性に難があり、プラズマダメージが大きい、といった問題もある。ＳＯＩ基板が現在のところ高価である点もデメリットの一つである。
【０００５】
これに対して、バルク半導体を用いてＦＤ−ＳＯＩＦＥＴと同様の効果を発揮させながら、上述したＦＤ−ＳＯＩＦＥＴのデメリットを解決しようとする試みもなされている。具体的には、チャネル領域をｐ型層としたとき、その下にビルトインポテンシャルによって空乏化する低不純物濃度のｎ^-型層を配置したｐ／ｎ^-／ｐ構造を用いることにより、擬似ＳＯＩＦＥＴを実現しようという提案がなされている（▲１▼Ｔ．Ｍｉｚｕｎｏｅｔａｌ,:1991 Symp. on VLSI Tech. p.109(1991), ▲２▼ M.Miyamoto et al,:IEDM Tech. Dig. p.411 (1998), ▲３▼石井、宮本：特開平７−３３５８３７号公報等）。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来提案されている擬似ＳＯＩＦＥＴには、まだ解決すべき問題が多く、サブミクロンのにおいて十分な性能を得ることは難しい。即ち、文献▲１▼〜▲３▼に示された疑似ＳＯＩＦＥＴは、チャネル領域の深さ（厚さ）がソース、ドレイン拡散層深さより深くなっている。これは、更に微細化したときに短チャネル効果を抑制する上で大きな妨げとなる。また、チャネル領域の半導体層を完全空乏化素子を実現するに必要な低不純物濃度層にすると、ゲート長（チャネル長）がサブミクロンと短くなったときにパンチスルーが問題になる。そしてパンチスルーを防止するためには、文献▲２▼ ， ▲３▼に示されているような複雑なドレイン構造を必要とする。
【０００７】
また、文献▲２▼，▲３▼に示された構造では、カウンタドーピングにより形成されるソース、ドレイン拡散層底部がｎ^-型層の下のｐ型層にまで達している。このため、ソース及びドレインの接合容量が大きく、高速動作が難しくなる。
更に文献▲２▼，▲３▼では、チャネル領域のｐ／ｎ^-／ｐ構造を得る方法として、イオン注入法しか考えられていない。しかし実際にイオン注入法のみでｐ／ｎ^-／ｐ構造を得ようとすると、チャネル領域の不純物濃度低減と薄膜化には限界がある。
【０００８】
この発明は、上記した事情を考慮してなされたもので、より簡単な構造で微細化と高性能化を可能にしたトランジスタをもつ半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、前記半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板に前記ゲート電極直下のチャネル領域を挟んで対向するように形成された、低抵抗領域とこの低抵抗領域から前記チャネル領域側に拡張するように形成された低抵抗領域より低不純物濃度で浅い拡張領域とから構成されるソース及びドレイン拡散層と、前記ソース及びドレイン拡散層の間の前記チャネル領域に形成された第１導電型の第１の不純物ドープ層と、前記第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、前記第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とを備え、前記第１の不純物ドープ層は、その接合深さが前記ソース及びドレイン拡散層の拡張領域のそれと同じかより浅く設定され、前記第２の不純物ドープ層は、前記第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定されていることを特徴とする。
【００１１】
この発明によると、バルク半導体を用いたＦＥＴであって、ゲート電極直下にｐｎｐ（又はｎｐｎ）の３層構造を、その中間層がビルトインポテンシャルで完全空乏化するように形成することにより、疑似ＳＯＩＦＥＴを得ることができる。特に、上記３層構造のうちチャネル領域となる第１の半導体層を極めて薄く形成することにより、微細化したときの短チャネル効果を抑制して、しかもパンチスルー耐性を高いものとすることができる。
更に、ソース、ドレイン拡散層の拡散深さを、第２の半導体層と第３の半導体層の接合面より浅く形成することにより、ソース、ドレインの接合容量及び接合リークを小さく抑えることができる。
【００１２】
この発明において、第１の半導体層は例えば、チャネル反転層形成時に完全空乏化するように不純物濃度及び厚さが設定される。これにより、完全空乏化ＦＥＴが得られる。或いはまた、第１の半導体層の不純物濃度及び厚さを、チャネル反転層形成時に部分的に空乏化するように設定することもでき、これにより部分的空乏化ＦＥＴが得られる。
【００１３】
この発明において、ゲート電極直下の３層構造は、ゲート電極直下の領域のみに選択的に形成されたものでもよい。
またこの発明において、ソース及びドレイン拡散層の拡張領域直下に第１導電型の第４の半導体層が埋め込まれた構造とすることもでき、これにより、より高いパンチスルー耐性を得ることができる。
更にこの発明において、好ましくは、ソース及びドレイン拡散層の低抵抗領域は、選択エピタキシャル成長によりゲート絶縁膜位置より上方に突出しているものとする。これにより、浅い拡散深さのソース、ドレイン拡散層を形成することが可能になる。
【００１４】
この発明による疑似ＳＯＩＦＥＴが完全空乏化ＦＥＴの場合には、好ましくは、ゲート電極は、所望のしきい値電圧を得るために必要な仕事関数を持つメタル電極により形成される。部分空乏化ＦＥＴの場合には、多結晶シリコンゲートを用いることができる。
【００１５】
この発明に係る半導体装置は更に、半導体基板と、前記半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板に前記ゲート電極直下のチャネル領域を挟んで対向するように形成された低抵抗領域と、この低抵抗領域から前記チャネル領域側に拡張するように形成された低抵抗領域より低不純物濃度で浅い拡張領域とから構成されるソース及びドレイン拡散層と、前記ソース及びドレイン拡散層の間の前記チャネル領域に形成された第１導電型の第１の不純物ドープ層と、前記第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、前記第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とを備え、前記第１の不純物ドープ層は、その接合深さが前記ソース及びドレイン拡散層の拡張領域のそれより深い状態で選択的に形成され且つ、チャネル反転層形成時に部分的に空乏化するように不純物濃度と厚さが設定され、前記第２の不純物ドープ層は、その両端部が前記ソース及びドレイン拡散層の拡張領域に接するように選択的に形成され且つ、前記第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定されていることを特徴とする。
このような構造として、第１の半導体層が、ソース及びドレインの拡張領域との間に形成される空乏層と完全空乏化する第２の半導体層により囲まれて、浮遊状態になる条件のもとでは、部分空乏化ＦＥＴが得られる。
【００１６】
この発明に係る半導体装置は更に、半導体基板と、前記半導体基板に互いに離隔して形成された第１のソース及びドレイン拡散層及び前記半導体基板の前記第１のソース及びドレイン拡散層の間にゲート絶縁膜を介して形成された第１のゲート電極を有する第１のトランジスタと、前記半導体基板に互いに離隔して形成された第２のソース及びドレイン拡散層及び前記半導体基板の前記第２のソース及びドレイン拡散層の間にゲート絶縁膜を介して形成された第２のゲート電極を有する第２のトランジスタとを備え、前記第１のトランジスタは、前記第１のソース及びドレイン拡散層の間のチャネル領域に形成された第１導電型の第１の不純物ドープ層と、前記第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、前記第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とを備え、且つ前記第１のトランジスタの前記ソース及びドレイン拡散層は、前記半導体基板に前記ゲート電極直下のチャネル領域を挟んで対向するように形成された、低抵抗領域とこの低抵抗領域から前記チャネル領域側に拡張するように形成された低抵抗領域より低不純物濃度で浅い拡張領域とから構成され、前記第１のトランジスタの前記第１の不純物ドープ層は、その接合深さが前記第１のソース及びドレイン拡散層の拡張領域のそれと同じかより浅く且つ、チャネル反転層形成時に完全空乏化または部分空乏化するように不純物濃度と厚さが設定され、前記第１のトランジスタの前記第２の不純物ドープ層は、第３の不純物ドープ層との間の接合の深さが、前記第１のソース及びドレイン拡散層のそれより深く且つ、前記第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定されていることを特徴とする。
【００１７】
この発明により、第１のトランジスタとして、微細化して且つ短チャネル効果が抑制できる疑似ＳＯＩＦＥＴを用いたＬＳＩを得ることができる。例えば第２のトランジスタを、半導体基板の第２のゲート電極直下の部分に、第２のソース及びドレイン拡散層より深い不純物ドープ層である第１導電型のバルク層を有するバルクＦＥＴとすれば、疑似ＳＯＩＦＥＴ（完全空乏化素子或いは部分空乏化素子）とバルクＦＥＴの集積化構造が得られる。
また第２のトランジスタを、第１のトランジスタと同様の構造の疑似ＳＯＩＦＥＴとすれば、第１，第２のトランジスタの一方を完全空乏化素子、他方を部分空乏素子とした組み合わせができる。
【００１８】
この発明による半導体装置の製造方法は、少なくとも表面に第１導電型の第１の不純物ドープ層を有する半導体基板に、不純物がドープされていない第１の半導体層をエピタキシャル成長させる工程と、前記第１の半導体層にイオン注入を行って前記第１の不純物ドープ層に接する第２導電型の第２の不純物ドープ層を形成する工程と、前記第１の半導体層の表面部にイオン注入を行って前記第２の不純物ドープ層に接する第１導電型の第３の不純物ドープ層を形成する工程と、前記第３の不純物ドープ層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板に前記ゲート電極に自己整合された状態で、前記第３の不純物ドープ層と第２の不純物ドープ層の接合面と同等かこれより深い拡張領域を形成し且つ、前記第２の不純物ドープ層と第１の不純物ドープ層の接合面より浅い接合深さを持ち前記拡張領域より高不純物濃度を有する低抵抗領域を形成することにより前記拡張領域及び前記低抵抗領域から構成されるソース及びドレイン拡散層を形成する工程とを有し、前記第２の不純物ドープ層は、前記第１及び第３の不純物ドープ層との間のビルトインポテンシャルにより完全空乏化する不純物濃度と厚さをもって形成されることを特徴とする。
【００１９】
この発明による半導体装置の製造方法はまた、少なくとも表面に第１導電型の第１の不純物ドープ層を有する半導体基板に、不純物がドープされていない第１の半導体層をエピタキシャル成長させる工程と、前記第１の半導体層にイオン注入を行って前記第１の不純物ドープ層に接する第２導電型の第２の不純物ドープ層を形成する工程と、前記第２の不純物ドープ層上に不純物がドープされていない第２の半導体層をエピタキシャル成長させる工程と、前記第２の半導体層にイオン注入を行って前記第２の不純物ドープ層に接する第１導電型の第３の不純物ドープ層を形成する工程と、前記第３の不純物ドープ層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板に前記ゲート電極に自己整合された状態で、前記第３の不純物ドープ層と第２の不純物ドープ層の接合面と同等かこれより深い拡張領域を形成し且つ、前記第２の不純物ドープ層と第１の不純物ドープ層の接合面より浅い接合深さを持ち前記拡張領域より高不純物濃度を有する低抵抗領域を形成することにより前記拡張領域及び前記低抵抗領域から構成されるソース及びドレイン拡散層を形成する工程とを有し、前記第２の不純物ドープ層は、前記第１及び第３の不純物ドープ層との間のビルトインポテンシャルにより完全空乏化する不純物濃度と厚さをもって形成されることを特徴とする。
【００２０】
この発明の製造方法によると、エピタキシャル成長とイオン注入を用いることによって、疑似ＳＯＩＦＥＴの低不純物濃度で浅いチャネル領域半導体層を形成することができる。この発明の製造方法において、ソース及びドレイン拡散層を形成する工程は好ましくは、ゲート電極をマスクとしてイオン注入を行って第３の不純物拡散層より深い拡張領域を形成する工程と、ゲート電極の側壁に側壁絶縁膜を形成する工程と、ゲート電極及び側壁絶縁膜をマスクとしてイオン注入を行って、前記拡張領域より高不純物濃度であって、前記拡張領域より深く且つ、第２の不純物拡散層と第１の不純物拡散層の接合面より浅い低抵抗領域を形成する工程とを有するものとする。
【００２１】
また、この発明の製造方法において、素子分離絶縁膜を形成する工程は、半導体層のエピタキシャル成長工程に先立って行ってもよいし、或いはチャネル領域の３層構造を形成した後に行ってもよい。特に後者を利用すれば、素子分離後にエピタキシャル成長を行った場合の隣接する素子領域の短絡等を防止することが可能になる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。以下の実施の形態ではすべてｎチャネルＭＩＳＦＥＴを示すが、各部の導電型を逆にしたｐチャネルＭＩＳＦＥＴに同様にこの発明を適用できることは、いうまでもない。
【００２３】
［第１実施の形態］
図１は、第１実施の形態によるＭＩＳＦＥＴの断面構造を示している。
シリコン基板１の表面部には、ウェルイオン注入等によりｐ型層２が形成され、この上に低不純物濃度のｎ^-型層３、更にチャネル領域となるｐ型層４が形成されている。これらのｐ／ｎ^-／ｐ接合構造のうち、少なくとも上部のｐ型層４とその下のｎ^-型層３の部分は、後に説明するように、エピタキシャル成長工程とイオン注入工程を併用して形成されたものである。
【００２４】
チャネル領域となるｐ型層４の上にゲート絶縁膜５を介してゲート電極６が形成されている。ゲート電極６は、所定の仕事関数を持つメタル電極６ａを主体として、この上に多結晶シリコン電極６ｂが重ねられている。
【００２５】
ソース、ドレイン拡散層７は、ゲート電極６の側壁に設けられた側壁絶縁膜８とゲート電極６とをマスクとしたイオン注入により形成された、ｎ⁺型の低抵抗領域７ａと、側壁絶縁膜８を形成する前にゲート電極６をマスクとしたイオン注入により、ｎ⁺型低抵抗領域７ａからチャネル領域に拡張する形に形成された、低抵抗領域７ａより低不純物濃度で浅いｎ型拡張領域７ｂとから構成されている。低抵抗領域７ａは、ゲート絶縁膜５の位置より上方に突出した状態に形成されている。この構造は後述するように、ゲート電極６を形成した後に選択エピタキシャル成長を行うことにより得られる。そしてこの構造を利用することにより、低抵抗領域７ａの底部接合面が、ｐ型層２に達しない位置、即ちｎ^-型層３の内部に位置するようにしている。
【００２６】
ゲート電極下のｐ／ｎ^-／ｐ接合構造のｎ^-型層３は、上下のｐ型層４，２との間のビルトインポテンシャルにより完全空乏化するように、不純物濃度と厚さが設定されている。これによりこの実施の形態のトランジスタは、チャネル領域下に埋め込み酸化膜があるＳＯＩ構造と類似の疑似ＳＯＩＦＥＴとなる。以下、このトランジスタをデプレション層上のシリコンを用いたＦＥＴ（ＳｉｌｉｃｏｎＯｎＤｅｐｌｅｔｉｏｎＬａｙｅｒＦＥＴ）という意味で、”ＳＯＤＥＬＦＥＴ”と称する。
【００２７】
チャネル領域となるｐ型層４は、チャネル反転層形成時に完全空乏化するように、その不純物濃度と厚さが選択される。これにより、完全空乏化素子即ち、ＦＤ−ＳＯＤＥＬＦＥＴとなる。特に、ｐ型層４は、短チャネル効果を抑制するために十分に薄くすることが必要であり、その接合深さ（ｎ^-型層３との接合面位置）を、ソース及びドレインの拡張領域７ｂのそれと同じかそれより浅くする。
図１の例は、ｐ型層４の接合深さが、ソース及びドレインの拡張領域７ｂのそれより浅い場合を示している。
【００２８】
図３は、チャネル領域のｐ型層４の厚さとしきい値電圧のロールオフ値δＶｔｈ（短チャネル時のしきい値電圧と長チャネル時のしきい値電圧の差）の関係を、ｐ型層４の不純物濃度をパラメータとして示している。なおしきい値電圧のロールオフ値δＶｔｈは、図１３に示すように、ゲート長Ｌｇ（即ちチャネル長）が小さくなるにつれて大きくなることが知られている。図３のデータは、ｎ^-型層３の不純物濃度が、１Ｅ１６／ｃｍ³、ゲート酸化膜厚が３ｎｍ、電源がＶｄｄ＝１．２Ｖの場合の計算結果である。図３には比較のため、ＳＯＩＦＥＴのデータを示し、また破線で囲んだデータは均一ドープのｐ型バルクシリコンを用いた通常のｂｕｌｋＦＥＴの場合を示している。
【００２９】
図３から、ｐ型層４の厚さが小さくなる程、しきい値電圧のロールオフ値δＶｔｈはゼロに近づき、短チャネル効果が抑制されることがわかる。これは、ＳＯＩＦＥＴと同様の効果であって、チャネル領域を薄膜化することにより、ドレイン形状に沿ったポテンシャル分布の二次元効果が弱くなり、垂直方向の一次元ポテンシャル分布のみでしきい値電圧が決まるようになるためである。
【００３０】
図３はまた、同じδＶｔｈであれば、この実施の形態によるＳＯＤＥＬＦＥＴの方がＳＯＩＦＥＴよりｐ型層４が厚くてよいことを示している。これは、無理して薄膜を形成することなく、ＭＩＳＦＥＴを作ることができること、ｐ型層４の膜厚のばらつきに起因するしきい値電圧のばらつきを小さくできること、を意味しており、実際の素子製造に有利であることを示している。
【００３１】
但し、以上の効果は、ｐ型層４の不純物濃度に依存している。図３に示すように、ｐ型層４の不純物濃度が１Ｅ１７／ｃｍ³程度以上になると、薄膜化による短チャネル効果抑制の効果が殆どなくなり、相当の薄膜化をしないと効果が望めなくなる。これは、薄膜化によりチャネル直下の空乏層の伸びが小さくなる結果である。従って、チャネル領域となるｐ型層４は、不純物濃度と厚さを最適化することが必要になる。
【００３２】
また、チャネル領域となるｐ型層４の不純物濃度と厚さ及びゲート電極６の仕事関数を選択することにより、チャネル反転層形成時にｐ型層４が部分的に空乏化するようにすることもできる。これにより、部分空乏化（Ｐａｒｔｉａｌｌｙ
Ｄｅｐｌｅｔｅｄ）素子である、ＰＤ−ＳＯＤＥＬＦＥＴが得られる。
【００３３】
ビルトインポテンシャルにより完全空乏化させる必要があるｎ^-型層３も、不純物濃度と厚さの最適化が必要である。ｎ^-型層３の一部が空乏化されずに残ると、これによりソース、ドレイン間が短絡されてリーク電流が増大するからである。一方、このｎ^-型層３の厚さでチャネル領域の垂直電界の緩和の程度が決まり、チャネル領域のキャリア移動度を大きく保つには、ｎ^-型層３の膜厚がある程度大きい方がよい。
【００３４】
図４は、このｎ^-型層３の厚さと短チャネル効果を示すδＶｔｈ及びキャリア移動度（電子移動度μｅ）の関係を示す。図示のように、ｎ^-型層３が厚くなるにつれて、電子移動度μｅは大きくなるが、δＶｔｈも大きくなる。即ち、短チャネル効果の抑制とキャリア移動度改善とがトレードオフの関係にあることを示している。
【００３５】
ソース、ドレインの低抵抗領域であるｎ⁺型層７ａの接合深さは、前述のように、ｎ^-型層３とｐ型層２の接合面より浅く設定されている。これにより、ｎ⁺型層７ａがｐ型層２に達する深さに形成された場合に比べて、ソース、ドレインの接合容量及び接合リークが小さく抑えられる他、低しきい値電圧でも高いパンチスルー耐圧が得られるという効果が期待できる。また、ソース、ドレインの接合容量が小さくなる結果、トランジスタの高速動作が可能になる。
【００３６】
以上のようにｐ／ｎ^-／ｐ構造の不純物濃度分布と厚さを適正化するには、プロセス条件を最適化することが必要である。本発明者のプロセスシミュレーションによれば、ｐ／ｎ^-／ｐの３層構造を従来のようにイオン注入工程のみで形成することは困難であることが明らかになった。即ち、図１のｐ型層２をイオン注入により１Ｅ１８／ｃｍ³程度の不純物濃度をもって形成しようとすると、大きなドーズ量で且つ高加速エネルギーで行わなければならず、その不純物分布の深さ方向の裾が大きく拡がる。そうすると、形成されたｐ型層２の表面部に更にイオン注入により低不純物濃度のｎ^-層３及びｐ型層４を形成しようとしても、所望の不純物プロファイルとはかけ離れたものとなってしまう。
【００３７】
そこでこの発明の製造工程では、図１においてチャネル領域となるｐ型層４及びその下のｎ^-型層３について、エピタキシャル成長層を利用する。具体的に、図１のｐ／ｎ^-／ｐ接合構造を得るための製造工程例を、以下に説明する。
【００３８】
図５Ａ〜図５Ｄは、具体的なＬＳＩへの適用を考慮して、素子分離工程を含めたｐ／ｎ^-／ｐ接合構造を得るための一つの製造工程例を示している。まず、図５Ａに示すように、シリコン基板１の表面にバッファ酸化膜２１とシリコン窒化膜２２の積層マスクを形成し、素子分離領域にＲＩＥにより溝を形成して、この溝に素子分離絶縁膜２３を埋め込む。
【００３９】
この後、シリコン窒化膜２２とバッファ酸化膜２１を除去して、図５Ｂに示すように、ボロン（Ｂ）イオン注入を行ってｐ型層２を形成する。具体的に、ボロン（Ｂ）を加速電圧２０ｋｅＶ、ドーズ量５×１０¹³／ｃｍ²でイオン注入する。そしてこのｐ型層２の上に、アンドープのシリコン層１０を例えば８０ｎｍの厚さにエピタキシャル成長させる。
【００４０】
次いで、図５Ｃに示すように、このシリコン層１０に、砒素（Ａｓ）イオン注入を行って、ｎ^-型層３を形成する。Ａｓイオン注入条件は例えば、加速電圧２０ｋｅＶ、ドーズ量５×１０¹¹／ｃｍ²とする。続いて、図５Ｄに示すように、Ｂイオン注入を行って、ｎ^-型層３の表面部にチャネル領域となるｐ型層４を形成する。このＢイオン注入条件は例えば、加速電圧５ｋｅＶ、ドーズ量６×１０¹¹／ｃｍ²とする。
【００４１】
図６Ａ〜図６Ｅは、ｐ／ｎ^-／ｐ接合構造の形成のために、２段階のエピタキシャル成長を利用する例を示している。図６Ａは、図５Ａと同じ素子分離工程を示している。素子分離後、図６Ｂに示すように、シリコン基板１の表面にＢイオン注入によりｐ型層２を形成した後、この上にアンドープのシリコン層１０をエピタキシャル成長させる。そして、図６Ｃに示すように、このシリコン層１０に、Ａｓイオン注入を行って、ｎ^-型層３を形成する。続いて図６Ｄに示すように、再度エピタキシャル成長を行って、ｎ^-型層３上にアンドープのシリコン層１１を形成する。続いて、図６Ｅに示すように、シリコン層１１にＢイオン注入を行って、チャネル領域となるｐ型層４を形成する。
【００４２】
図２は、以上のような工程により形成されるｐ／ｎ^-／ｐ接合構造の不純物プロファイルを示している。エピタキシャル成長工程を組み合わせることにより、完全空乏化させるに必要な低不純物濃度と厚さを持つｎ^-型層３及びｐ型層４を形成することが可能になる。
【００４３】
上述のように素子分離工程を、ｐ／ｎ^-／ｐ構造を形成する前に行うことは、素子分離工程での熱によるｐ／ｎ^-／ｐ構造の不純物の再拡散を防止する上で好ましい。しかしこの工程では、素子分離領域が狭い場合には、シリコン層のエピタキシャル成長工程で隣接する素子領域のシリコン層が素子分離領域上でつながってしまう可能性がある。この様な事態を確実に防止するためには、ｐ／ｎ^-／ｐ構造を形成した後に素子分離工程を入れればよい。
【００４４】
その様な素子分離工程を持つ場合について、具体的なＳＯＤＥＬＦＥＴの集積化の工程を、図７〜図１２を参照して説明する。図７に示すシリコン基板１上のｐ型層２、ｎ^-型層３及びｐ型層４は、素子分離工程前に、先の図５Ａ〜図５Ｄ或いは図６Ａ〜図６Ｅで説明したエピタキシャル成長工程とイオン注入工程の組み合わせにより作られたものとする。この様なｐ／ｎ^-／ｐ構造が形成された基板に、図７に示すように、バッファ酸化膜２１とシリコン窒化膜２２によるマスクをトランジスタ領域にパターン形成し、ＲＩＥによりｐ型層２に達する深さに素子分離溝を形成して、ここに素子分離絶縁膜２３を埋め込む。
【００４５】
次いで、図８に示すように、ゲート酸化膜５を形成し、ゲート電極６を形成する。ゲート電極６は、所定のしきい値電圧を得るに必要な仕事関数を持つメタル電極６ａと多結晶シリコン電極６ｂの積層電極とする。この積層電極は、シリコン窒化膜２４をマスクとしてパターン形成する。そして、ゲート電極６をマスクとしてＡｓイオン注入を行って、ソース、ドレインの拡張領域７ｂとなるｎ型層を形成する。拡張領域７ｂはその接合深さを、ｐ型層４より深くする。但し、拡張領域７ｂの接合深さを、ｐ型層４のそれと同じ程度としてもよい。
【００４６】
次に、図９に示すように、ゲート電極６の側壁にシリコン窒化膜２５からなる側壁絶縁膜を形成する。そして、図１０に示すように、ソース、ドレイン領域のシリコン表面を露出させ、ここに選択エピタキシャル成長によりシリコン層２６を形成する。これは、次に形成される高濃度のソース、ドレイン領域の拡散深さに比べて、ｐ型層２とｎ^-型層３の接合面位置を深く保つためである。
【００４７】
この後、図１１に示すように、Ａｓイオン注入を行って、ソース、ドレインのｎ⁺型低抵抗領域７ａを形成する。上述のように、低抵抗領域７ａの拡散深さは、ｐ型層２に達しないようにする。以上により、ＳＯＤＥＬＦＥＴが完成する。
その後、図１２に示すように、層間絶縁膜２７を堆積し、これに必要なコンタクト孔を形成して、Ｗ等のコンタクトプラグ２８を埋め込む。この後は示さないが、層間絶縁膜２７上にメタル配線を形成する。
【００４８】
以上のようにこの実施の形態によるＳＯＤＥＬＦＥＴは、チャネル領域のｐ型層４の接合深さを、ソース、ドレインの拡張領域７ｂのそれより浅く形成し且つ、ソース、ドレインの低抵抗領域７ａの底面が、ｎ^-型３内に位置するようにｎ^-型層３の厚さを比較的大きく設定している。これにより、垂直電界緩和の効果によりチャネル領域の高キャリア移動度が保証され、またサブミクロン領域でも短チャネル効果を十分に抑制することが可能になる。そしてこれらの効果は、ｐ／ｎ^-／ｐ接合構造を得るのに、エピタキシャル成長工程を組み合わせることにより初めて得られる。また、ソース、ドレインの低抵抗領域７ａの底面は、ビルトインポテンシャルで完全空乏化するｎ^-型層３内にあって、ｐ型層２には接しないようにしているから、接合容量が小さく、高速動作が可能になり、また高いパンチスルー耐圧が得られる。
【００４９】
この実施の形態の場合、完全空乏化素子を実現してしかもしきい値電圧を最適条件に設定するには、ゲート電極６にメタル電極６ａを用いることも重要である。具体的に、メタル電極６ａとしては、ＴｉＮ，ＷＮ等が用いられる。また二つの仕事関数を持つメタル電極６ａとしては、二種の材料の組み合わせである（ＴｉＮ，ＷＮ）、（Ｗ，ＷＮ）等が用いられる。即ち、必要とするしきい値電圧に応じて適当な仕事関数のメタル電極６ａを用いることによって、所望のしきい値電圧を得ることが可能になる。
【００５０】
一方、部分空乏化素子を形成する場合には、ゲート電極６として多結晶シリコン電極を用いて、所望のしきい値を得ることができる。
【００５１】
なお、上記実施の形態において、チャネル領域のキャリア移動度をより改善するためには、ｐ型層４として、ＳｉＧｅ歪み合金層或いは、Ｓｉ／ＳｉＧｅ歪み合金層を用いることも有効である。これにより、より高い電流駆動能力のＳＯＤＥＬＦＥＴが得られる。以下の各実施の形態についても同様である。
【００５２】
［第２実施の形態］
上記第１実施の形態において、ｐ／ｎ^-／ｐ接合構造の不純物濃度及び厚さを最適化したとしても、ゲート長Ｌｇが５０ｎｍ或いはそれ以下の世代になると、ソース、ドレイン間のパンチスルー現象が無視できなくなる。
【００５３】
図１４は、この様な事情を考慮して、確実なパンチスルー防止を可能とした第２実施の形態のＳＯＤＥＬＦＥＴ構造を図１に対応させて示している。ソース、ドレインの拡張領域７ｂの直下に、ハロ領域であるｐ型層９が埋め込まれている点が図１と異なる。その他第１実施の形態と同様であり、ｐ型層４の不純物濃度と厚みを設定することにより、ＦＤ−ＳＯＤＥＬＦＥＴを得ることができる。またｐ型層４の不純物濃度をより高濃度に設定すれば、ＰＤ−ＳＯＤＥＬＦＥＴを得ることもできる。
【００５４】
従来、パンチスルー防止を目的としてチャネル領域の中央部の不純物濃度を高くするために、斜めイオン注入を利用する方法が提案されている。しかしこの発明の場合、チャネル領域中央部の不純物濃度を高めることは、基板垂直方向の電界を緩和して高いキャリア移動度を実現する上で障害となる。従って、図１４の構造を得るためには、ゲート電極６をマスクとした垂直方向のイオン注入により、拡張領域７ｂの直下にｐ型層９を形成する。
【００５５】
斜めイオン注入によりハロ領域を形成する方法では、ゲート電極が微細ピッチで配列されるＬＳＩの場合、隣接するゲート電極が影になってイオン注入ができない素子、従って短チャネル効果が改善されない素子が部分的に現れる。これに対して、上述のように垂直方向のイオン注入によりハロ領域であるｐ型層９を形成すれば、ゲート電極が微細ピッチで形成される場合にも支障なく、図１４の素子構造を得ることができる。即ち、微細化したときの短チャネル効果の抑制とパンチスルー耐圧の保証が可能になる。
【００５６】
ここまでの実施の形態では、一つの素子領域のみに着目して説明を行った。同じ素子構造のＳＯＤＥＬＦＥＴを集積したＬＳＩを作る場合には、上述したｐ／ｎ^-／ｐ構造を、基板全面へのエピタキシャル成長とイオン注入により一律に作ればよい。しかし、選択的なイオン注入を利用することにより、各素子のチャネル領域毎にｐ／ｎ^-／ｐ接合構造を作るようにすることもできる。
【００５７】
［第３実施の形態］
図１５は、選択的なイオン注入により、ｐ／ｎ^-／ｐ接合構造をゲート電極直下の領域に選択的に作った実施の形態のＳＯＤＥＬＦＥＴの構造を図１に対応させて示している。図１と異なり、エピタキシャル成長させたアンドープのシリコン層１０の、チャネル領域を形成する部分のみに選択的にＡｓイオン注入を行って、ｎ^-型層３を形成している。従って、ソース及びドレイン拡散層７の拡張領域７ｂは、その底面がｎ^-型層３に接し、低抵抗領域７ａは、その底面がアンドープシリコン層１０内部に位置する。
【００５８】
チャネル領域となるｐ型層４についても、同様に選択的なＢイオン注入により形成することができる。
この様に、ｎ^-型層３をチャネル領域直下のみに形成することにより、ソース、ドレインの低抵抗領域７ａの底面はアンドープ（ｉ）シリコン層１０の内部に位置し、ソース、ドレインの接合容量を更に低減することが可能になる。
【００５９】
ここまでの実施の形態は、主として完全空乏化素子であるＦＤ−ＳＯＤＥＬＦＥＴを説明した。従ってしきい値電圧はゲート電極の仕事関数で決まり、調整の自由度は小さい。しかしＬＳＩの場合一般に、しきい値電圧の異なるＭＩＳＦＥＴを混載することにより回路設計を適正化して、高性能化を図ることが望まれる。そのためには、完全空乏化素子のみでは都合が悪いこともある。
【００６０】
これに対しては、第３実施の形態で説明した選択イオン注入法を利用すれば、チャネル領域の不純物濃度や厚さを異ならせてしきい値電圧を異ならせた複数のＭＩＳＦＥＴを集積することができる。そのような実施の形態を次に説明する。
【００６１】
［第４実施の形態］
図１６は、ＦＤ−ＳＯＤＥＬＦＥＴと、ｂｕｌｋＦＥＴとを集積した構造を示している。ＦＤ−ＳＯＤＥＬＦＥＴは、第３実施の形態で説明した構造を有する。これを製造工程に従って説明すれば、第１実施の形態の製造工程で説明したと同様に、まずｐ型層２が形成されたシリコン基板１にアンドープのシリコン層１０をエピタキシャル成長させる。その後、素子分離領域にＳＴＩにより素子分離絶縁膜３０を埋め込む。但しｐ型層２は、基板全面に形成することなく、ＳＯＤＥＬＦＥＴ領域のみに選択的にイオン注入して形成してもよい。
【００６２】
その後ＦＤ−ＳＯＤＥＬＦＥＴの領域には、ゲート電極６の形成前に、第４実施の形態で説明したと同様の選択イオン注入により、ｎ^-型層３及びｐ型層４を順次形成する。ｂｕｌｋＦＥＴ領域には、エピタキシャル成長により形成されたアンドープのシリコン層１０に対して別の選択イオン注入工程により、ｐ型層２に達する深さにｐ型層３１を形成する。更に、必要に応じてチャネルイオン注入を行う。その後、各素子領域にゲート電極６を形成して、ソース、ドレインの拡張領域７ｂ及び低抵抗領域７ａを同時に形成する。
これにより、しきい値電圧の異なるＦＤ−ＳＯＤＥＬＦＥＴとｂｕｌｋＦＥＴを集積することができる。
【００６３】
［第５実施の形態］
図１７は、ＦＤ−ＳＯＤＥＬＦＥＴと共に、チャネル反転層形成時にもチャネル領域が完全には空乏化しない、ＰＤ−ＳＯＤＥＬＦＥＴを集積した構造を示している。ＦＤ−ＳＯＤＥＬＦＥＴは、図１６のそれと同様の工程で形成する。ＰＤ−ＳＯＤＥＬＦＥＴについては、ＦＤ−ＳＯＤＥＬＦＥＴと異なるイオン注入条件で、ｎ^-型層３ａ及びｐ型層４ａを順次形成する。但し、ＰＤ−ＳＯＤＥＬＦＥＴのｎ^-型層３ａと、ＦＤ−ＳＯＤＥＬＦＥＴ側のｎ^-型層３とは同じ条件でもよい。少なくとも、ＰＤ−ＳＯＤＥＬＦＥＴのｐ型層４ａは、ＦＤ−ＳＯＤＥＬＦＥＴのｐ型層４より高不純物濃度で厚く形成する。
【００６４】
図１７の場合、ｐ型層４ａは、ソース、ドレインの拡張領域７ｂの拡散深さよりは深く、低抵抗領域７ａよりは浅く形成している。また、ｐ型層４ａとｎ^-型層３ａは、チャネル領域直下に選択的に形成されており、ｎ^-型層３ａの両端部は、拡張領域７ｂに接している。
【００６５】
ＰＤ−ＳＯＤＥＬＦＥＴのｐ／ｎ^-／ｐ構造部の不純物濃度分布を、ＦＤ−ＳＯＤＥＬの図２と比較して示すと、例えば図１８のようになる。ｐ型層４ａのボロン濃度は、図２の場合に比べて、１桁程度高くしている。これにより、ＦＤ−ＳＯＤＥＬＦＥＴよりしきい値電圧が高く、チャネル反転層形成時にｐ型層４ａが部分的に空乏化するＰＤ−ＳＯＤＥＬＦＥＴが得られる。このときｐ型層４ａは、拡張領域７ｂとの間の空乏層及び、完全空乏化するｎ^-型層３ａにより囲まれて、浮遊状態のｐ型層となる。
【００６６】
図１９は、上述したＰＤ−ＳＯＤＥＬＦＥＴのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を、ゲート電圧Ｖｇをパラメータとして計算により求めた結果を示している。ゲート長はＬｇ＝７０ｎｍ、電源電圧はＶｄｄ＝１Ｖ、オフ電流はＩｏｆｆ＝２２．５ｎＡ／μｍとしている。図から明らかなように、ドレイン電圧Ｖｄの途中からドレイン電流Ｉｄが急上昇するキンク特性が得られている。このキンク特性は、ｐ型層４ａの部分空乏化の結果、しきい値電圧が見かけ上低くなることにより得られるＰＤ−ＳＯＤＥＬＦＥＴに特有の特性である。具体的にこのキンク特性は、あるドレイン電圧を越えると、インパクトイオン化により発生したホールがｐ型層４ａに蓄積されて、しきい値電圧が見かけ上低くなることにより得られる。
【００６７】
また、図２０は、ＰＤ−ＳＯＤＥＬＦＥＴについて、ゲート電圧をＶｇ＝１Ｖ固定とし、ドレイン電圧Ｖｄを破線で示すようにパルス的に時間変化させたときの、ボディ領域（ｐ型層４ａ）の電位Ｖｂの変化を、エピタキシャル成長させたシリコン層１０の厚さをパラメータとして示している。ドレイン電圧Ｖｄに追随してボディ電位Ｖｂが変化しており、これがｐ型層４ａが実質フローティングになっていることを示している。
【００６８】
［第６実施の形態］
図２１は、ＰＤ−ＳＯＤＥＬＦＥＴとｂｕｌｋＦＥＴを集積化した構造を示す。ＰＤ−ＳＯＤＥＬＦＥＴ及びｂｕｌｋＦＥＴのチャネルボディ構造は、図１６の実施の形態と同様であるが、ｐ型層４の不純物濃度を最適設定して、ＰＤ−ＳＯＤＥＬＦＥＴを形成している。ＰＤ−ＳＯＤＥＬＦＥＴの場合、ゲート電極６として多結晶シリコン電極を用いることができる。図２１では、ＰＤ−ＳＯＤＥＬＦＥＴ及びｂｕｌｋＦＥＴ共に、多結晶シリコンゲートとしている。一般にｂｕｌｋＦＥＴは、メタル電極を用いると、しきい値が高くなりすぎる。この実施の形態によると、ｂｕｌｋＦＥＴを低しきい値として、高い電流駆動能力を得ることができる。
【００６９】
なお、図１６，図１７及び図２１におけるＦＤ−ＳＯＤＥＬＦＥＴ及びＰＤ−ＳＯＤＥＬＦＥＴについて、図１４の実施の形態と同様に、ソース、ドレイン拡張領域７ｂの直下にハロ領域としてｐ型層９を埋め込む構造を用いてもよい。
【００７０】
次に、この発明によるＦＤ−ＳＯＤＥＬＦＥＴ或いはＰＤ−ＳＯＤＥＬＦＥＴとｂｕｌｋＦＥＴを組み合わせる好ましい回路例を説明する。
【００７１】
［第７実施の形態］
図２２は、直列接続されたｎチャネルトランジスタＱＮ１〜ＱＮ３と並列接続されたｐチャネルトランジスタＱＰ１〜ＱＰ３により構成されるＮＡＮＤゲートである。ｎチャネルトランジスタＱＮ１〜ＱＮ３は、それぞれゲートが入力端子に接続されて、出力端子と基準電位端子の間に直列接続されている。ｐチャネルトランジスタＱＰ１〜ＱＰ３は、電源端子と出力端子の間に並列接続されて、それぞれのゲートが対応する入力端子に接続されている。この様な回路では、通常のＭＩＳＦＥＴを用いた場合、縦積みされたトランジスタＱＮ１〜ＱＮ３の部分がそれぞれ異なる基板バイアスがかかり、見かけ上しきい値電圧が異なることになる。
【００７２】
そこで、ｎチャネルトランジスタＱＮ１〜ＱＮ３の部分には、ｂｕｌｋＦＥＴに比べて基板バイアスの影響が小さい、図１に示した構造のＦＤ−ＳＯＤＥＬＦＥＴ又はＰＤ−ＳＯＤＥＬＦＥＴ或いは図１７に示したＰＤ−ＳＯＤＥＬＦＥＴを用いる。一方、ｐチャネルトランジスタＱＰ１〜ＱＰ３の部分には、寄生バイポーラトランジスタによるリークが小さい、図１６に示したｂｕｌｋＦＥＴと同様の構造のｐチャネルｂｕｌｋＦＥＴを用いる。これにより、動作の安定性と高いノイズマージンを得ることができる。
【００７３】
［第８実施の形態］
図２３は、ダイナミックドミノ回路である。ノードＮ１，Ｎ２の間に並列接続されたｎチャネルトランジスタＱＮ１１〜ＱＮ１３は、ゲートをそれぞれ入力端子Ａ，Ｂ，Ｃとするスイッチング素子である。ノードＮ１と電源端子の間には、プリチャージ信号ＰＲＥによりゲートが制御されるプリチャージ用ｐチャネルトランジスタＱＰ１１が設けられている。ノードＮ２と基準電位端子の間には、クロックＣＫにより駆動される活性化用のｎチャネルトランジスタＱＮ１４が設けられている。ノードＮ１は、インバータＩＮＶを介して出力端子ＯＵＴにつながる。ノードＮ１と電源端子Ｖｄｄの間には更に、出力端子ＯＵＴの電圧により制御されるｐチャネルトランジスタＱＰ１２が設けられる。
【００７４】
この様なクロックにより駆動されるダイナミック回路では、ノードＮ１のキャパシタンスが大きいと高速動作が難しくなる。また、トランジスタＱＮ１１〜ＱＮ１３のソース、ドレインの接合容量が大きいと、プリチャージ用トランジスタＱＰ１１及びクロック用トランジスタＱＮ１４がオフの状態で且つ、Ａ，Ｂ，Ｃの入力が“Ｈ”のとき、ノードＮ１の蓄積電荷が分配されて、“Ｈ”レベル＝Ｖｄｄを保持すべきノードＮ１の電位がＶｄｄより大きく低下してしまう。逆にキャパシタンスが小さいとノイズマージンが低下する。従って、トランジスタＱＮ１１〜ＱＮ１３の駆動能力との関係でノードＮ１のキャパシタンスを最適化することが必要である。
【００７５】
そこで例えば、トランジスタＱＮ１１〜ＱＮ１３の部分には、ノードＮ１のキャパシタンスを比較的小さく保つことができる、図１に示す構造のＦＤ−ＳＯＤＥＬＦＥＴ又はＰＤ−ＳＯＤＥＬＦＥＴを用いる。トランジスタＱＮ１４，ＱＰ１１，ＱＰ１２の部分には、図１６に示すｂｕｌｋＦＥＴと同様の構造のｂｕｌｋＦＥＴを用いる。
【００７６】
これにより、ノイズマージンを低下させることなく、高速動作が可能な回路を得ることができる。即ち、ｂｕｌｋＦＥＴのみを用いて図２３のダイナミック回路を構成した場合には、ノードＮ１のキャパシタンスが大きくなり、これを高速で充放電することが難しいが、トランジスタＱＮ１１〜ＱＮ１３の部分には、ノードＮ１のキャパシタンスを比較的小さく保つことができるＳＯＤＥＬＦＥＴを用いることにより、高速動作が可能になる。また、ノードＮ１の保持すべき電位を確実に保持することが可能になる。
【００７７】
一方、図２３のダイナミック回路を全て、ＳＯＤＥＬＦＥＴにより構成すると、ボディ領域が浮遊状態にある結果、寄生バイポーラトランジスタ効果が発生すること、またノードＮ１が蓄積できる電荷量が少なくなることから、ノイズ耐性が悪くなる。そこで、トランジスタＱＮ１１〜ＱＮ１３の部分にはＳＯＤＥＬＦＥＴを用い、それ以外の部分にはｂｕｌｋＦＥＴを用いることにより、トレードオフの関係にあるノイズマージンと高速性能を最適化することができる。
【００７８】
また、アナログ回路やメモリのセンスアンプ回路等には、差動アンプが多く用いられる。例えば二つのＣＭＯＳ回路で構成される差動アンプは、二つのＣＭＯＳ回路のしきい値が揃っていることが重要である。しかし、この発明によるＳＯＤＥＬＦＥＴの場合、チャネルボディ領域がフローティングであることから、過去の履歴に影響されてしきい値がずれることがあり、二つのＣＭＯＳ回路のしきい値を常に揃えておくことが簡単ではない。従って、この発明によるＳＯＤＥＬＦＥＴを用いたＬＳＩにおいても、差動アンプについてはｂｕｌｋＦＥＴを用いるといった、使い分けを行うことが好ましい。
【００７９】
また、この発明によるＦＤ−ＳＯＤＥＬＦＥＴを用いたＬＳＩにおいて、ｐ／ｎ^-／ｐ構造を素子毎に分離して設けた場合に、選択的に下部のｐ型層にしきい値電圧を調整するための基板バイアスを印加する基板バイアス印加回路を備えることも有効である。特に、図１４に示したように、ソース、ドレインの拡張領域７ｂの下にハロ領域であるｐ型層９を形成したＦＤ−ＳＯＤＥＬＦＥＴについては、ｐ型層２にバイアスを印加することにより、しきい値を調整できることが確認されている。図２４は、図１４に示すＦＤ−ＳＯＤＥＬＦＥＴについて、ｐ型層２に印加する基板バイアス電圧Ｖｓｕｂを変えたときのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性を示している。この特性から、ｐ型層２を素子毎に分離して設けてここに基板バイアス印加回路を接続すれば、しきい値電圧の異なるＦＤ−ＳＯＤＥＬＦＥＴを集積したＬＳＩを得ることができる。
【００８０】
［第９実施の形態］
図２２のＮＡＮＤゲート回路及び図２３のダイナミックドミノ回路は、部分ＳＯＩ基板を用いたＳＯＩＦＥＴとｂｕｌｋＦＥＴの組み合わせにより構成することができる。図２５は、部分ＳＯＩ基板を用いたＳＯＩＦＥＴとｂｕｌｋＦＥＴの集積化構造を示している。部分ＳＯＩ基板は、シリコン基板１０１上の薄いシリコン層１０３の下にシリコン酸化膜等の絶縁膜１０２が埋め込まれたＳＯＩ領域と、絶縁膜が埋め込まれていないバルク領域とを有する。
【００８１】
この様な部分ＳＯＩ基板のＳＯＩ領域のシリコン層１０３に、ＳＯＩＦＥＴが形成される。ＳＯＩＦＥＴは、シリコン層１０３上にゲート絶縁膜２０１を介して形成されたゲート電極２０２を有する。ソース，ドレイン拡散層２０３は、絶縁膜１０２に達する深さに形成される。シリコン層１０３が薄い場合には、ＳＯＩＦＥＴは、完全空乏化素子となる。
【００８２】
バルク領域には、ｎ型（またはｐ型）ウェル３０１が形成され、このウェル３０１上にゲート絶縁膜３０２を介してゲート電極３０３が形成され、ソース、ドレイン拡散層３０４が形成される。
【００８３】
図２２のＮＡＮＤゲート回路のｎチャネルトランジスタＱＮ１−Ｑ３は、図２５のＳＯＩＦＥＴにより形成する。ｐチャネルトランジスタＱＰ１−ＱＰ３は、図２５のバルクＦＥＴにより形成する。これにより、第７実施の形態及び第８実施の形態で説明したと同様の理由で高い安定性と高いノイズマージンが得られる。
【００８４】
図２３のダイナミックドミノ回路のｎチャネルトランジスタＱＮ１１−ＱＮ１３は、図２５のＳＯＩＦＥＴにより形成する。ｐチャネルトランジスタＱＰ１１，ＱＰ１２及びｎチャネルトランジスタＱＮ１４は、図２５のバルクＦＥＴにより形成する。これにより、第８実施の形態で説明したと同様の理由で、ノイズマージンを低下させることなく、高速動作を行うことができる。
【００８５】
【発明の効果】
以上述べたようにこの発明によれば、バルク半導体を用いてより簡単な構造で微細化と高性能化を可能としたトランジスタを持つ半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＳＯＤＥＬＦＥＴの構造を示す断面図である。
【図２】同ＳＯＤＥＬＦＥＴのチャネル領域の深さ方向の不純物濃度分布を示す図である。
【図３】この発明によるＳＯＤＥＬＦＥＴのしきい値電圧ロールオフ値δＶｔｈとｐ型層厚さの関係をＳＯＩＦＥＴと比較して示す図である。
【図４】この発明によるＳＯＤＥＬＦＥＴのしきい値電圧ロールオフ値δＶｔｈ及び電子移動度μｅとｎ^-型層厚さとの関係を示す図である。
【図５Ａ】同実施の形態のＳＯＤＥＬＦＥＴのｐ／ｎ^-／ｐ構造を得る製造工程における素子分離工程を示す断面図である。
【図５Ｂ】同製造工程におけるｐ型層イオン注入工程及びシリコン層エピタキシャル成長工程を示す断面図である。
【図５Ｃ】同製造工程におけるｎ^-型層イオン注入工程を示す断面図である。
【図５Ｄ】同製造工程におけるｐ型層イオン注入工程を示す断面図である。
【図６Ａ】同実施の形態のＳＯＤＥＬＦＥＴのｐ／ｎ^-／ｐ構造を得るための他の製造工程における素子分離工程を示す断面図である。
【図６Ｂ】同製造工程における第１回目シリコン層エピタキシャル工程を示す断面図である。
【図６Ｃ】同製造工程におけるｎ^-層イオン注入工程を示す断面図である。
【図６Ｄ】同製造工程における第２回目シリコン層エピタキシャル工程を示す断面図である。
【図６Ｅ】同製造工程におけるｐ層イオン注入工程を示す断面図である。
【図７】同実施の形態のＳＯＤＥＬＦＥＴを集積化するための製造工程におけるｐ／ｎ^-／ｐ構造形成工程及び素子分離工程を示す断面図である。
【図８】同製造工程のゲート電極形成工程及びソース、ドレイン拡張領域形成工程を示す断面図である。
【図９】同製造工程のゲート側壁絶縁膜形成工程を示す断面図である。
【図１０】同製造工程のソース、ドレイン領域の選択エピタキシャル成長工程を示す断面図である。
【図１１】同製造工程のソース、ドレイン低抵抗領域の形成工程を示す断面図である。
【図１２】同製造工程の層間絶縁膜及びコンタクトプラグ形成工程を示す断面図である。
【図１３】ゲート長としきい値電圧ロールオフ値の関係を示す図である。
【図１４】他の実施の形態によるＳＯＤＥＬＦＥＴの構造を示す断面図である。
【図１５】他の実施の形態によるＳＯＤＥＬＦＥＴの構造を示す断面図である。
【図１６】ＦＤ−ＳＯＤＥＬＦＥＴとバルクＦＥＴの集積化構造を示す断面図である。
【図１７】ＦＤ−ＳＯＤＥＬＦＥＴとＰＤ−ＳＯＤＥＬＦＥＴの集積化構造を示す断面図である。
【図１８】図１７のＰＤ−ＳＯＤＥＬＦＥＴのチャネル領域不純物濃度分布を示す図である。
【図１９】図１７のＰＤ−ＳＯＤＥＬＦＥＴのドレイン電圧−ドレイン電流特性を示す図である。
【図２０】図１８のＰＤ−ＳＯＤＥＬＦＥＴのボディ電位のドレイン電圧依存性を示す図である。
【図２１】他の実施の形態によるＰＤ−ＳＯＤＥＬＦＥＴとバルクＦＥＴの集積化構造を示す断面図である。
【図２２】この発明を適用するに好ましい回路例を示す図である。
【図２３】この発明を適用するに好ましい他の回路例を示す図である。
【図２４】この発明によるＦＤ−ＳＯＤＥＬＦＥＴの基板バイアス印加の効果を示す図である。
【図２５】他の実施の形態によるＳＯＩＦＥＴとバルクＦＥＴの集積化構造を示す図である。
【符号の説明】
１…シリコン基板、２…ｐ型層、３…ｎ^-型層、４…ｐ型層（チャネル領域）、５…ゲート絶縁膜、６…ゲート電極、６ａ…メタル電極、６ｂ…多結晶シリコン電極、７…ソース、ドレイン拡散層、７ａ…低抵抗領域、７ｂ…拡張領域、８…側壁絶縁膜、１０，１１…シリコン層（エピタキシャル成長層）。

Claims

半導体基板と、
前記半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板に前記ゲート電極直下のチャネル領域を挟んで対向するように形成された低抵抗領域と、この低抵抗領域から前記チャネル領域側に拡張するように形成された低抵抗領域より低不純物濃度で浅い拡張領域とから構成される第２導電型のソース及びドレイン拡散層と、
前記ソース及びドレイン拡散層の間の前記チャネル領域に形成された第１導電型の第１の不純物ドープ層と、
前記第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、
前記第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とを備え、
前記第１の不純物ドープ層は、その接合深さが前記ソース及びドレイン拡散層の拡張領域のそれより深い状態で選択的に形成され且つ、チャネル反転層形成時に部分的に空乏化するように不純物濃度と厚さが設定され、
前記第２の不純物ドープ層は、その両端部が前記ソース及びドレイン拡散層の拡張領域に接するように選択的に形成され且つ、前記第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定されている
ことを特徴とする半導体装置。
前記第１の不純物ドープ層は、前記ソース及びドレイン拡散層の拡張領域との間に形成される空乏層と完全空乏化する前記第２の不純物ドープ層により囲まれて、浮遊状態になることを特徴とする請求項１記載の半導体装置。