JP4457657B2

JP4457657B2 - 等化器

Info

Publication number: JP4457657B2
Application number: JP2003411701A
Authority: JP
Inventors: 真也下林; 眞理子松本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-12-10
Filing date: 2003-12-10
Publication date: 2010-04-28
Anticipated expiration: 2023-12-10
Also published as: JP2005175775A; CN1627739A; US7406122B2; US20050129106A1; EP1542416A2; EP1542416A3

Description

本発明は等化器に関し、特に等化フィルタのフィルタ係数の収束を迅速に行う等化器に関する。

携帯電話機等の移動体通信装置の伝送速度は、年々高速化している。特に、Ｗ−ＣＤＭＡ(Wideband Code Division Multiple Access)方式を採用した携帯電話通信方式の場合には、ＨＳＤＰＡ(High
Speed Downlink Packet Access)方式の導入により、１４．４Ｍｂｐｓの最大伝送速度が実現している。このように伝送速度が高速化する場合には、伝送途中のフェージングの影響により劣化した信号を受信側で再生することが重要になる。

斯かる事態に対応するために、比較的簡便な方法で実現できるＲＡＫＥ受信方式に加えて、等化器や干渉キャンセラが導入されようとしている。そこで、デジタル通信において、回線の状況に合わせてタップ係数を設定し、伝達特性を変化させることにより波形歪を補償し、誤り率を改善する等化器に、優れた誤り率改善効果を持たせたデータ受信装置が提案されている（例えば、特許文献１参照。）。
特開平６−１２０７７４号公報（第３頁、第１図）

図５は、従来のＮＬＭＳ型等化器の概要を示すブロック図である。この等化器５０は、フィルタ係数演算器５１、等化フィルタ５２および差分検出回路５３により構成される。受信信号Ｘ(n)がフィルタ係数演算器５１および等化フィルタ５２に入力される。フィルタ係数演算器５１の出力Ｗ(n)は、等化フィルタ５２に入力される。等化フィルタ５２は、出力信号ｙ(n)を出力すると共に、それを差分検出回路５３に入力してパイロット信号拡散符号ｄ(n)との差分e(n)を検出し、それをフィルタ係数演算器５１に入力する。

更に詳細に説明すると、この等化器５０に入力される受信信号Ｘ(n)は、等化フィルタ５２へと入力される。等化フィルタ５２では、等化フィルタ係数列Ｗ(n) = (Ｗ_０,Ｗ_１,
…,Ｗ_Ｆ−１)（Ｆ：フィルタ数）および受信信号Ｘ(n)の乗算値を全て加算した信号を出力値として出力する。等化フィルタ係数列Ｗ(n)は、フィルタ係数演算器５１により設定される。等化フィルタ５２の出力値をｙ(n)とすると、ｙ(n)
= Ｗ(n)Ｘ(n)と表される。

次に、図６は、図５中の等化フィルタ５２の具体的な構成を示すブロック図である。この等化フィルタ５２は、縦続接続された複数の遅延器２１、これら遅延器２１の入出力信号にそれぞれのフィルタ係数Ｗ_０〜Ｗ_Ｆ−１を乗算する複数の乗算器２２およびこれら複数の乗算器２２の出力信号を加算する加算器２３により構成される。

各遅延器２１は、受信信号に１チップ時間の遅延を掛け、ｋ（０≦ｋ≦Ｆ−１）チップ遅延された受信信号は、フィルタ係数Ｗ_{Ｆ−１−ｋ}と乗算される。各乗算結果は、加算器２３により全て加算されて出力信号として出力される。受信信号は、１チップずつＮ−１チップまで遅延される。

等化フィルタ係数列の初期値Ｗ(n)には適当な値、例えば全て０が設定されている。等化フィルタ５２より出力される信号ｙ(n)は、差分検出回路５３へ入力される。差分検出回路５３では、等化フィルタ５２の出力およびパイロットチャネルの拡散符号ｄ(n)の差分信号e(n)が計算され、この差分信号はフィルタ係数演算器５１へ出力され、以下の（式１）で表される。
e(n)
= d(n) - y(n) = d(n) - Ｗ(n)Ｘ(n)・・・（式１）

フィルタ係数演算器５１では、受信信号系列Ｘ(n)と差分信号e(n)、更新前のフィルタ係数列Ｗ(n)に基づき以下の（式２）に従ってフィルタ係数を更新する。
Ｗ(n+1)
= Ｗ(n) + μe(n)Ｘ(n)・・・（式２）
ここで、μはステップサイズパラメータであり、次式（式３）で表される。
μ =
α／（Ｘ(n)^ＨＸ(n)＋β）・・・・（式３）
ここで
β：安定化パラメータ（十分に小さい正の値をとる）
α：ステップサイズパラメータ
Ｘ(n)^Ｈ：Ｘ(n)の転置共役ベクトル

更新後は、フィルタ等化と係数の更新を繰り返す。尚、フィルタ係数更新の原理については例えば日新出版「信号処理の基礎と応用」(ＩＳＢＮ４−８１７３−０１０６−６)等に開示されているので、それを参照されたい。

上述した従来例では、フィルタ係数の初期値に適当な値を設定し、等化フィルタ適用後の信号（等化信号）および理想信号の差分に基づきフィルタ係数を更新するという動作を繰り返してフィルタ係数を収束させている。そのため、等化開始からフィルタ係数が最適フィルタ係数に収束するまでに時間がかかり、その間に等化された信号が劣化してしまうという課題があった。また、この課題を回避するためには、受信データを等化する前にフィルタ係数を収束させるためのトレーニング期間が必要であった。

前述の課題を解決するため、本発明による等化器は、次のような特徴的な構成を採用している。

（１）フィルタ係数を計算するフィルタ係数演算器、該フィルタ係数演算器で計算したフィルタ係数および受信信号に基づき動作して出力信号を得る等化フィルタおよび該等化フィルタの出力信号と共通パイロット拡散コードの差分を検出して前記フィルタ係数演算器に入力する差分検出回路を含む等化器において、
前記受信信号および前記共通パイロット拡散コードを受けてマルチパスタイミングを検出するマルチパスタイミング検出回路と、該マルチパスタイミング検出回路からのパスタイミング信号、前記受信信号および前記共通パイロット拡散コードが入力される複数の相関器を含む逆拡散部と、該逆拡散部の出力信号に基づきチャネルを推定するチャネル推定器とを含む初期値設定手段を備え、
前記フィルタ係数演算器は、前記チャネル推定器で計算された等化フィルタ係数列の初期値を生成する初期値生成回路と、前記差分検出回路からの差分信号および前記受信信号に基づいてフィルタ係数列の更新を行う更新回路と、前記初期値生成回路および前記更新回路の出力を選択するセレクタと備える等化器。

（２）前記フィルタ係数演算器の前記初期値生成回路は、前記チャネル推定器で計算された各パスタイミングでのフェージングベクタの複素共役と該複素共役が得られたパスタイミングに基づき等化フィルタ系数列の初期値を生成する上記（１）の等化器。

（３）前記等化フィルタは、縦続接続された複数の遅延器と、該遅延器の入出力信号とフィルタ係数を掛ける複数の乗算器と、該複数の乗算器の出力を加算する加算器とを備える上記（１）又は（２）の等化器。

本発明によると、次のごとき実用上の顕著な効果が得られる。先ず、被等化信号のパスタイミングに合わせたＦＶの複素共役をフィルタ係数として初期設定しているので、パスのタイミングと位相を合わせて合成するというＲＡＫＥ受信と同様の効果を初期段階から期待できる。そのため、フィルタの初期値に適当な値を設定した場合と異なり、信号の劣化が少なく、フィルタ係数の収束を迅速に行うことが可能である。また、信号の劣化を避けるため前もって行うトレーニング期間が短縮でき、消費電力の低減が可能である。

以下、本発明による等化器の好適実施例の構成および動作を、添付図面を参照して詳細に説明する。

図１は、本発明による等化器又はＮＬＭＳ型等化器（以下、単に等化器という）の好適実施例の構成を示すブロック図である。図１の等化器１０は、マルチパスタイミング検出回路１１、複数の相関器１２ａ〜１２ｐを含む逆拡散部１２、チャネル推定器１３、フィルタ係数演算器１４、等化フィルタ１５および差分検出回路１６により構成される。

マルチパスタイミング検出回路１１、逆拡散部１２の各相関器１２ａ〜１２ｐ、フィルタ係数演算器１４および等化フィルタ１５には、受信信号が入力される。また、マルチパスタイミング検出回路１１には、共通パイロット拡散コードが入力され、その検出出力を逆拡散部１２およびフィルタ係数演算器１４に入力する。逆拡散部１２の相関器１２ａ〜１２ｐの出力信号は、チャネル推定器１３に入力される。また、図５の等化器５０と同様に、フィルタ係数演算器１４には、受信信号および差分検出回路１６の出力信号が入力され、その出力信号を等化フィルタ１５に出力される。そして、差分検出回路１６には、等化フィルタ１５の出力信号および共通パイロット拡散コードが入力される。

図１の等化器の各構成要素１１〜１４の主要機能を説明する。マルチパスタイミング検出回路１１は、受信信号からマルチパスタイミングを検出する。逆拡散部１２は、独立した複数の相関器１２ａ〜１２ｐを有し、マルチパスタイミング検出回路１１からのマルチパスタイミングに合わせて受信信号にパイロット信号拡散符号をかけて逆拡散を行う。チャネル推定器１３は、逆拡散部１２で逆拡散を行った結果に基づきチャネル推定を行う。フィルタ係数演算器１４は、チャネル推定器１３によるチャネル推定結果に基づきフィルタ係数を計算する。

次に、図１に示す等化器１０の動作を説明する。マルチパスタイミング検出回路１１は、相関器を使用して受信信号およびパイロット信号拡散符号の相関をとる。逆拡散部１２は、Ｐ個の独立した相関器１２ａ〜１２ｐを備え、マルチパス検出回路１１で検出したパスタイミングに合わせて受信信号およびパイロット信号拡散符号の相関を取り、受信信号の逆拡散を行う。チャネル推定器１３は、逆拡散部１２で逆拡散されて再生されたパイロット信号に理想パイロット信号の複素共役を乗算し、フェージングベクタ(ＦＶ)を計算する。フィルタ係数演算器１４は、フィルタ係数の計算/更新を行う。

次に、図２は、図１中のフィルタ係数演算器１４の詳細構成を示すブロック図である。フィルタ係数演算器１４は、初期値生成回路３１、更新回路３２およびセレクタ３３により構成される。フィルタ係数の初期値を計算する際には、初期値生成回路３１においてチャネル推定器１３で計算された各パスタイミングでのＦＶの複素共役とパスタイミングに基づき、等化フィルタ係数列（Ｗ０，…，ＷＦ−１）の初期値を生成する。また、初期値を計算した後のフィルタ係数の更新の際には、更新回路３２において差分検出回路１６からの差分信号と受信信号列に基づいてフィルタ係数列の更新を行う。等化フィルタ１５は、フィルタ係数列および受信信号列の相関をとる。

ここで、等化フィルタ１５の詳細構成は、上述した図６と同様であり複数の遅延器２１、乗算器２２および加算器２３により構成される。各遅延器２１は、１チップ分の遅延器である。入力された受信信号は、１チップずつ（Ｆ−１）チップまで遅延され、ｋ（０≦ｋ≦Ｆ−１）チップ遅延された受信信号は、フィルタ係数演算器１４で計算されたフィルタ係数Ｗ_{Ｆ−１−ｋ}と乗算される。各乗算結果は、加算器２３により全て加算されて出力される。差分検出回路１６では、等化フィルタ１５の出力およびパイロット信号の拡散符号の差分e(n)を計算する。

次に、図３の説明図を参照して、図１に示す構成のＮＬＭＳ型等化器１０の初期値設定方法を説明する。図３において、（ａ）は受信信号Ｘ(n)、（ｂ）は相関器によるパス検出、（ｃ）はマルチパスタイミング検出回路１１によるタイミング検出、（ｄ）はチャネル推定器１３による逆拡散・チャネル推定および（ｅ）は初期値生成回路３１による初期値を示す。

マルチパスタイミング検出回路１１では、受信信号Ｘ(n)（図３（ａ）参照）およびパイロット信号拡散符号の相関をとる（図３（ｂ）参照）。相関の大きいもの上位ｐ個（ｐ≦Ｐ）のパスタイミングについて、逆拡散部１２およびフィルタ係数演算器１４へ出力する（図３(ｃ)参照）。

逆拡散部１２は、Ｐ個の独立した相関器１２ａ〜１２ｐを備え、マルチパスタイミング検出回路１１で検出したパスの強度の大きい上位ｐ個のパスについて、その各タイミングに合わせて受信信号およびパイロット信号拡散符号の相関をとり、受信信号の逆拡散を行ってパイロット信号を再生する。逆拡散部１２の各相関器１２ａ〜１２ｐで逆拡散された結果は、チャネル推定器１３へ出力される。

次に、図４は、送信データ（Ａ）、受信データ（Ｂ）およびチャネル推定値ＦＶ（Ｃ）の位相を示すベクトル図である。図４に示す如く、送信されたデータ（図４（Ａ）参照）は、受信側データ（図４（Ｂ）参照）と送信側および受信側の周波数ずれによって生じる位相回転やフェージングの影響により位相が変動した状態で受信される。チャネル推定器１３では、受信信号が伝送途中で受けた位相変動の影響を推定するチャネル推定を行うために、逆拡散部１２で逆拡散されて再生されたパイロット信号に理想パイロット信号の複素共役を乗算し、その位相変動を表すフェージングベクタ(ＦＶ)を計算する（図３(ｄ)参照）。計算されたＦＶは、フィルタ係数演算器１４へと出力される。

フィルタ係数演算器１４は、その初期値生成回路３１で、チャネル推定器１３から入力されたＦＶの複素共役を計算し、そのＦＶが得られたパスタイミングに合わせて係数列として配置することにより、等化フィルタ係数列（Ｗ_０，…，Ｗ_Ｆ−１）の初期値を生成する（図３(ｅ)参照）。等化フィルタ係数列は、等化フィルタ１５に設定される。その後は、従来例と同様に、更新回路３２によりフィルタ等化とフィルタ係数の更新を繰り返し行う。

尚、本発明の等化器は、ＮＬＭＳ型等化器である必要はなく，ＮＬＭＳの基礎となるＬＭＳ型等化器のような受信信号に応じてフィルタの係数を変化させる適応型等化器であれば良い。

以上、本発明による等化器の好適実施例を詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。

本発明による等化器の好適実施例の構成を示すブロック図である。図１中のフィルタ係数演算器の詳細構成を示す機能ブロック図である。図１に示す等化器の動作説明図である。各種信号のベクトル図である。従来の等化器の構成を示すブロック図である。典型的な等化フィルタの構成を示すブロック図である。

符号の説明

１０等化器
１１マルチパスタイミング検出回路
１２逆拡散部
１２ａ〜１２ｐ相関器
１３チャネル推定器
１４フィルタ係数演算器
１５等化フィルタ
１６差分検出回路
２１遅延器
２２乗算器
２３加算器
３１初期値生成回路
３２更新回路
３３セレクタ

Claims

フィルタ係数を計算するフィルタ係数演算器、該フィルタ係数演算器で計算したフィルタ係数および受信信号に基づき動作して出力信号を得る等化フィルタおよび該等化フィルタの出力信号と共通パイロット拡散コードの差分を検出して前記フィルタ係数演算器に入力する差分検出回路を含む等化器において、
前記受信信号および前記共通パイロット拡散コードを受けてマルチパスタイミングを検出するマルチパスタイミング検出回路と、該マルチパスタイミング検出回路からのパスタイミング信号、前記受信信号および前記共通パイロット拡散コードが入力される複数の相関器を含む逆拡散部と、該逆拡散部の出力信号に基づきチャネルを推定するチャネル推定器とを含む初期値設定手段を備え、
前記フィルタ係数演算器は、前記チャネル推定器で計算された等化フィルタ係数列の初期値を生成する初期値生成回路と、前記差分検出回路からの差分信号および前記受信信号に基づいてフィルタ係数列の更新を行う更新回路と、前記初期値生成回路および前記更新回路の出力を選択するセレクタと備えることを特徴とする等化器。
前記フィルタ係数演算器の前記初期値生成回路は、前記チャネル推定器で計算された各パスタイミングでのフェージングベクタの複素共役と該複素共役が得られたパスタイミングに基づき等化フィルタ系数列の初期値を生成することを特徴とする請求項１に記載の等化器。
前記等化フィルタは、縦続接続された複数の遅延器と、該遅延器の入出力信号とフィルタ係数を掛ける複数の乗算器と、該複数の乗算器の出力を加算する加算器とを備えることを特徴とする請求項１又は２に記載の等化器。