JP4448461B2 - 半導体パッケージの作製方法 - Google Patents

Description

本発明は、高周波半導体素子を実装した半導体パッケージに関し、特に、低損失な高周波信号の伝送を可能にする高周波半導体パッケージと、その作製方法に関する。

近年の情報通信分野において、高速・大容量化は重要な課題であり、情報伝送量の比較的大きいマイクロ波帯、さらには３０ＧＨｚ以上のミリ波帯が、積極的に利用されてきている。このような高周波での通信を行なう無線基地局や、無線端末には、高周波ＩＣを実装したマイクロ波パッケージやミリ波パッケージが用いられている。

情報通信以外の分野でも、衝突防止等を目的とする車載用レーダ（ミリ波レーダ）や、計測、センサなどに、ミリ波帯が利用されている。

このような状況において、高周波での電気特性の維持に加えて、高い量産性、低コスト性を有するＩＣパッケージが望まれている。

ミリ波帯における半導体素子（ＩＣチップ）を実装したミリ波パッケージには、半導体素子どうしの接続、あるいは半導体パッケージとアンテナの接続のために、低損失な伝送線路が必要である。

従来、高周波信号の信号線には、主にマイクロストリップ線路と導波管の接続を用い、回路基板の同一平面上で、マイクロストリップ線路の一端に半導体素子を実装し、もう一方の端でマイクロストリップ線路と導波管変換を行なっていた。信号は導波管を伝搬し、導波管に接続されるアンテナから放射される。

図１は、従来技術による高周波半導体パッケージ１００の一例を示す図である。回路基板１０１の一面側に、発振回路（ＶＣＯ）１０２が搭載され、Ａｕワイヤ１０５により電気的な接続をとっている。また、マイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）１０３がＡｕバンプ１０６を介して、同じ平面上に搭載されている。さらに同じ平面上に設けられた導波管１０９がアンテナ１０４に接続され、全体がハーメチックシールなどによりＣＡＮ封止１１０されている。

この例では、信号の伝送は、ＶＣＯ１０２→Ａｕワイヤ１０５→伝送線路１０８→Ａｕバンプ１０６→ＭＭＩＣ１０３→Ａｕバンプ１０６→伝送線路１０８→ビア１０７→伝送線路１０８→導波管変換（ビア）１１０→アンテナ１０４という順序で行なわれる。

マイクロ波帯やミリ波帯では、伝送損失を少なくするため、できるだけ伝送線路長を短くすることが望ましい。しかしながら、図１のように回路素子をマイクロストリップ線路に平面実装する高周波半導体パッケージでは、伝送線路導体の断面形状が不連続となる部分、すなわち、上記伝送順序の矢印（→）の部分で、特性インピーダンスにズレが生じ、伝送損失の原因となる。特性インピーダンスのズレは、たとえば不連続部分での信号反射、Ａｕワイヤ１０５やビア１０７でのインダクタンス成分の増大に起因する。

また、マイクロストリップ線路により平面実装する構造上、電磁妨害や電磁感受などの電磁干渉の影響を受けやすい。さらに、半導体素子間のアイソレーションを確保するために、パッケージの小型化にも限界がある。

ところで、多層配線基板において、同軸構造のスルーホール接続により、配線長を短縮する構成が知られている（たとえば、特許文献１参照）。多層配線基板に、金属が充填された外層スルーホールと内層スルーホールから成る二重円筒形の同軸スルーホールを形成し、内層スルーホールの真上にフィルドビアを配設して配線長を短縮する。

この構成は、多層配線基板の片面に実装された半導体素子（ＩＣチップ）と、多層配線基板のもう一方の面に接続されたドータボードとを、同軸スルーホールを介して電気的に接続することを目的とし、両面実装半導体パッケージに関係するものではない。また、高周波伝送における伝送損失ついては何ら考慮されていない。

一方、多層誘電体基板の両面にＲＦ回路部品を搭載する高周波回路モジュールにおいて、基板の垂直方向に延びる同軸構造のビアホールを伝送路の一部に用いることで、ミリ波用伝送線路での損失を低減する構成が提案されている（たとえば、特許文献２参照）。

この構成は、伝送路の一部として基板を貫通する垂直同軸ビアを用いてはいるが、同軸ビアから基板の反対側の面に位置する別のＲＦ回路素子への伝送にマイクロストリップを用いている。したがって、結局は図１の従来技術と同様に、ビアとマイクロストリップの間で導体の断面形状が不連続になり、特性インピーダンスにズレが生じる。
特開２００２−３０５３７７号公報 特開２００３−１３３８０１号公報

上述した従来技術における問題点を解決するために、本発明は、マイクロストリップ線路、あるいは、マイクロストリップ線路−導波管変換という構成を用いずに、伝送損失が少なく、かつ、電磁環境両立性（ＥＭＣ：Electoro-Magnetic Compatibiity）を有する小型の高周波半導体パッケージを提供することを課題とする。

上記課題を解決するために、本発明では、高周波半導体素子を回路基板を挟んで互いに対向するように回路基板の両面に実装し、各々の高周波半導体素子の接合部（バンプ）どうしを、基板に垂直な同軸配線により接続する。

本発明に関連する技術として、回路基板の両面に高周波半導体素子を実装する半導体パッケージを提供する。この半導体パッケージにおいて、
（ａ）前記回路基板は、当該回路基板の厚さ方向に貫通する同軸配線を有し、
（ｂ）前記回路基板の一方の面に位置する第１の半導体素子の接合部と、前記回路基板の他方の面に位置する第２の半導体素子の接合部とが、前記回路基板の両面に露出する前記同軸配線の中心導体と接合する
ことを特徴とする。

この構成により、高周波半導体素子どうしが、回路基板を貫通する同軸配線により最短で接続され、伝送損失を低減し、電磁環境両立（ＥＭＣ）性を良好に維持することができる。

好ましい実施の一例では、回路基板は、前記岐路基板を貫通する導波管をさらに有し、
第１の半導体素子は、たとえばモノリシックマイクロ波集積回路であり、第２の半導体素子は、たとえば発振回路である。

これにより、高周波特性にすぐれた通信用の半導体パッケージが実現される。

本発明の一側面では、高周波対応の半導体パッケージの作製方法を提供する。半導体パッケージの作製方法は、
（ａ）絶縁層の所定の位置に側壁導体、底部導体、および中心導体を有する第１の積層部分を形成するステップと、
（ｂ）絶縁層の所定の位置に側壁導体および上部導体を有する第２の積層部分を形成するステップと、
（ｃ）前記第１の積層部分と第２の積層部分を、それぞれの側壁導体が接続するように重ね合わせて積層基板を作製するステップと、
（ｄ）前記積層基板を、所定の厚さで積層方向に切断して半導体パッケージの回路基板を切り出すステップと
を含む。

この方法により、基板を貫通する同軸配線を有する回路基板を安価かつ簡易に、大量生産することができる。

良好な実施の一例では、切り出された回路基板は、両面側で前記中心導体が露出し、
前記回路基板の一方の面において、第１の半導体素子の接合部が前記露出した中心導体に接合するように、当該第１の半導体素子を搭載するステップと、
前記回路基板の他方の面において、第２の半導体素子の接合部が前記露出した中心導体に接合するように、当該第２の半導体素子を搭載するステップと
をさらに含む。

これにより、複数の半導体素子が同軸配線により最短で接続されることになり、高周波伝送において伝送損失を防止し、ＥＭＣ性を維持することができる。

回路基板の両面に接合される高周波半導体素子どうしを、同一軸状に最短距離でシールド接続することができ、伝送損失が少なく、かつ電磁環境両立（ＥＭＣ）性を有する小型の高周波半導体パッケージが実現される。

以下、添付図面を参照して、本発明の良好な実施形態を説明する。

図２（ａ）は、本発明の一実施形態に係る多チップ実装の高周波半導体パッケージ１０Ａの概略断面図、図２（ｂ）は、ＣＡＮ封止した多チップ実装の高周波半導体パッケージ１０Ｂの概略断面図である。

図２（ａ）および図２（ｂ）において、回路基板１１は、基板表面に対して垂直に延びる同軸配線１２を有する。同軸配線１２は、回路基板１１の厚さ全体にわたって基板面と垂直に延び、基板１１の表面と裏面にその中心導体３１が現われる。そして、基板１１の表面と裏面に露出する中心導体３１上に、たとえばめっき法により形成された電極パッド１７が配置される。

回路基板１１の両面に、複数の半導体素子１５ａ、１５ｂ、１５ｃが、互いに対向して配置され、これら半導体素子１５ａ、１５ｂ、１５ｃのバンプ（接合部）１９が、同軸配線１２の中心導体３１と直接接続する。半導体素子１５ｃは、回路基板１１の反対側の面に形成された回路部品としての同軸コネクタ１３と対向し、バンプ１９と同軸配線１２との接合により、電気的に接続されている。バンプ１９は、たとえば高さが２０μｍ程度の柱状バンプである。

図２（ｂ）の構成では、図２（ａ）の構成に加えて、高周波半導体パッケージ１０全体が、ＣＡＮ封止１６されている。

図２（ａ）、図２（ｂ）のいずれの構成でも、各半導体素子および回路部品は、マイクロストリップを用いることなく、回路基板１１を貫通する同軸配線１２により、最短で電気的に接続される。これにより、導体の断面形状の不連続に起因する特性インピーダンスのズレを防止することができる。

なお、同軸配線と半導体素子との配置構成は、図２の例に限定されず、半導体素子（あるいは電子デバイス）の数により、適宜変更される。その場合も、回路基板１１を挟んで互いに対向する位置にある素子（デバイス）どうしが、回路基板１１を貫通する同軸配線１２の中心導体３１と直接バンプ接続されるように構成する。

図２の高周波半導体パッケージ１０Ａ、１０Ｂは、１ＧＨｚ以上のマイクロ波、特に３０ＧＨｚ以上のミリ波の信号伝送に好適に用いられる。

次に、高周波半導体パッケージの別の構成例を示す。

図３（ａ）は、本発明の一実施形態に係る多チップ・導波管アンテナを実装した高周波半導体パッケージ２０Ａの概略断面図、図３（ｂ）は、全体をＣＡＮ封止した多チップ・導波管アンテナ実装の高周波半導体パッケージ２０Ｂの概略断面図である。

図３（ａ）および図３（ｂ）において、回路基板２１は、基板２１を貫通する同軸配線２１と、導波管２４を有する。回路基板２１の片面側には、発振回路（ＶＣＯ）２６と、アンテナ基板２３が配置される。発振回路（ＶＣＯ）２６は、バンプ２９および電極パッド１７により、同軸配線２２の中心導体４１に接合され、アンテナ基板２３は導波管２４と同軸にアラインする。

回路基板の他方の面には、モノリシックマイクロ波集積回路（ＭＭＩＣ）２７が、発振回路（ＶＣＯ）２６およびアンテナ基板２３に対向するように接合されている。ＭＭＩＣ２７は、バンプ２９および電極パッド１７により同軸配線２２の中心導体４１に接合される。これにより、高周波半導体素子としてのＶＣＯ２６とＭＭＩＣ２７が、マイクロストリップを介することなく、回路基板２１を貫通する同軸配線２２で最短に接続される。また、ＭＭＩＣ２７は、導波管変換部２５により導波管２４上に接続される。

図３（ｂ）の例では、図３（ａ）の構成に加えて、アンテナ以外の部分をＣＡＮ封止２８で覆う。いずれの構成においても、導体の断面形状の不連続部分をできるだけ低減し、ＶＣＯ２６から同軸配線２２、ＭＭＩＣ２７、導波管変換２５、導波管２４、アンテナ基板２３へと最短の高周波伝送路が形成される。

同軸配線、導波管、半導体素子の配置構成は、図３の例に限定されず、半導体素子（あるいは電子デバイス）およびアンテナの数により、適宜変更される。図３の高周波半導体パッケージ２０Ａ、２０Ｂも、１ＧＨｚ以上のマイクロ波、特に３０ＧＨｚ以上のミリ波の信号伝送に好適に用いられる。

図４は、図２の多チップ実装の高周波半導体パッケージ１０に用いる回路基板１１の作成方法を示す図である。図４の例では、内部に同軸配線１２を構成する同軸配線積層基板３０を、積層と垂直方向にスライスして、図２の回路基板１１を多数切り出す。図４（ａ）は、同軸配線積層基板３０の長手方向（横方向)に沿った断面図、図４（ｂ）は同軸配線積層基板３０の幅方向（縦方向）に沿った断面図である。

同軸配線積層基板３０の幅方向をＸ方向、長手方向をＹ方向、積層方向をＺ方向とすると、図４（ａ）はＹＺ断面図、図４（ｂ）はＸＺ断面図となる。所定の導体パターン３１、３２を形成した絶縁層５１をＺ方向に積層することで、同軸配線積層基板３０が得られる。図４（ａ）では、導体パターン３１が同軸配線１２の中心導体３１となり、その上下に位置する導体パターン３２が、同軸配線１２の外部導体３２となる。

同軸配線積層基板３０を、厚さｔにスライスすることで、図２の回路基板１１が得られる。切り出しの厚さｔは、そのまま高周波半導体パッケージ１０の回路基板１１の厚さとなり、たとえば数ｍｍである。図４（ｂ）の断面図は、図２に示す回路基板１１を真上あるいは真下から見た状態と一致する。切り口に露出する中心導体３１にバンプ１９（図２参照）を接合させて、半導体素子１５が搭載される。

図５は、図３の多チップ・導波管実装の高周波半導体パッケージ２０に用いる回路基板２１の作成方法を示す図である。図５の例では、内部に同軸配線２２と導波部２４を構成する同軸配線・導波管積層基板４０を、積層と垂直方向にスライスして、図３の回路基板２１を多数切り出す。スライスの厚さｔはそのまま、図３の回路基板２１の厚さとなる。図５（ａ）の例では、導体パターン４１が同軸配線２２の中心導体４１となり、その上下に位置する導体パターン４２が外部導体４２となる。

図５（ｂ）の断面図は、図３に示す回路基板２１を真上あるいは真下から見た状態と一致する。切り口に露出する中心導体４１にバンプ２９を接合させて、たとえば発振回路（ＶＣＯ）２６を搭載し、導波管２４上にアンテナ基板２３を配置する。回路基板２１の裏面で同じく露出する中心導体４１と導波管２４上には、バンプ２９および導波管変換部２５を接合させて、ＭＭＩＣ２７を搭載する。

図６は、図２の高周波半導体パッケージ１０の作製工程を示す図である。同軸配線１２の中心導体３１を囲む外部導体３２の下半分の部分をＡ、上半分の部分をＢとし、下部積層Ａと上部積層Ｂを別々に作成する。

まず、図６（ａ）に示すように、同軸配線積層基板３０を構成する絶縁層５１を準備する。絶縁層５１は、単一の層でも、複数層を積層したものでもよく、厚さはたとえば、１ｍｍ程度である。絶縁層５１の材料としては、エポキシ樹脂、ＰＥＥＫ（ポリエーテルエーテルケトン）樹脂などの熱可塑性の樹脂材料、または、ガラスセラミックス、アルミナ、窒化アルミなどのセラミック材料を用いることができる。

次に、図６（ｂ）に示すように、絶縁層５１にレーザドリル等により、溝（または長孔）５２を形成し、図６（ｃ）で溝５２の側壁に導体層５３を形成する。この導体層は、同軸配線の中心配線３１を囲む側壁導体５３となる。導体層５３は、たとえば導電性ペーストを充填し、さらに吸引するような印刷法により形成できる。

次に、図６（ｄ）に示すように、別の絶縁層５１上の所定の位置、すなわち、側壁導体５３と溝（長孔）５２に対応する位置に導体５４を形成する。下部積層Ａに形成される導体５４は、同軸配線１２の外部導体３２のうちの底部導体５４ａとなり、上部積層Ｂに形成される導体５４は、同軸配線１２の外部導体３２のうちの上部導体５４ｂとなる。底部導体５４ａおよび上部導体５４ｂも、たとえば導電性ペーストを用いた印刷法により形成できる。

この別の絶縁層５１と、先に側壁導体５３を形成した絶縁層５１とを位置合わせして、底部（あるいは上部）導体５４が側壁導体５３と溝５２を塞ぐように積層する。これにより、コの字構造のシールド壁が形成される。ここまでの工程は、同軸配線１２の下部積層Ａおよび上部積層Ｂで同じである。

次に、図６（ｅ）に示すように、積層した絶縁層５１上に、側壁導体５３の中央に位置するように中心導体３１を形成する。中心導体３１は、絶縁層５１の上面に直接印刷することにより形成される。

次に、図６（ｆ）に示すように、別途作成した上部積層Ｂを１８０°回転し、上下を逆にして、側壁導体５３どうしが接続するように位置合わせし、下部積層Ａの上に積層する。これにより、同軸配線１２を有する積層部分が完成する。同様にして形成された下部積層Ａおよび上部積層Ｂからなる別の積層部分をさらに積み上げることによって、図６（ｆ）の断面形状を有する同軸配線積層基板３０が完成する。これを所定の厚さｔで積層と垂直方向にスライスすることによって、図２に示す回路基板１１が作製される。

なお、図示はしないが、回路基板１１の表面および裏面で露出する中心導体３１上に電極パッド１７（図２および図３参照）を形成するには、たとえば、基板上に直接無電解めっきを析出させるアディティブ法などにより、形成することができる。具体的には、回路基板１１の表面にめっきの密着性を向上するための粗面化処理を行なう。次に、基板上にめっきレジストでパターニングした上で、無電解銅めっきで導体パターンを形成する方法（フルアディティブ法）や、基板上の全面に無電解めっきを析出させ、導体パターンをめっきレジストで形成し、パターン部のみ電解銅めっきの後、レジスト剥離、エッチングを用いる方法（セミアディティブ法）などを適用して、電極パッド１７を形成する。

回路基板１１の一方の面で露出する中心導体３１上の電極パッド１７に対して、たとえば半導体素子１５ａのバンプ１９を接合し、他方の面で露出する中心導体３１上の電極パッド１７に対して、半導体素子１５ｂのバンプを接合する。これにより、複数の半導体素子が、同軸配線１２により最短で接続される。

図６に示す作成方法を採用することにより、基板を貫通する同軸配線を有する回路基板を安価かつ簡易に、大量生産することができる。

図７は、図６に示す回路基板の作製工程の変形例１である。図７の工程（ｅ）のみが、図６（ｅ）の工程と相違し、後は、図６（ａ）〜図６（ｄ）および図６（ｆ）と同一である。

図７（ｅ）では、側壁導体５３が形成されている絶縁層５１の上面に直接ペースト印刷する代わりに、別途、絶縁層５１ａを準備する。図７（ａ）〜図７（ｃ）と同じ手順で、絶縁層５１ａの所定の箇所に溝を形成し、溝に導電性ペーストを充填することによって、側壁導体５３ａと中心導体３１を一度に形成する。この絶縁層５１ａを、先に積層したコの字型シールドを有する積層部分に張り合わせて、下部積層Ａが完成する。これに、図７（ａ）〜７（ｄ）の工程で作製した上部積層Ｂを逆向きに重ね合わせて、同軸配線１２を有する積層部分が完成する。

図６および図７において、絶縁層５１の材料にセラミック材料を用いた場合は、焼成前のグリーンシートに導体部分を形成し、上記の手順で積層した後に、一括して同時焼成する。たとえば、アルミナ、窒化アルミを用いる場合は、タングステン（Ｗ）やモリブデン（Ｍｏ）を、ガラスセラミックスを用いる場合は、銅、金など、同時焼成が可能な導体材料を用いる。

また、絶縁層５１に樹脂材料を用いる場合、上記の手順で積層した後、一括して熱処理して硬化させる。導体層５３、５４は、導電性ペーストによる印刷法のほか、メッキ法によっても形成される。

図８は、同軸配線積層基板３０の変形例２の作製工程を示す図である。変形例２では、中心導体３１の周囲を絶縁層５１で埋め込む代わりに、中空にした同軸配線１２を形成する。

まず、図８（ａ）に示すように、同軸配線積層基板３０を構成する絶縁層５１を準備する。絶縁層５１は、単一の層でも複数層の積層でもよく、材料として、熱可塑性樹脂、セラミック材料などを用いる。

次に、図８（ｂ）に示すように、同軸配線１２の幅に対応するサイズの溝（または長孔）６２を形成し、図８（ｃ）で溝６２の側壁に導体層５３を形成する。この導体層５３は、同軸配線の中心配線３１を囲む側壁導体５３となり、導体５３に囲まれた溝の内部は、空洞部６３となる。

次に、図８（ｄ）に示すように、別の絶縁層５１上の所定の位置、すなわち側壁導体５３と溝（長孔）５２に対応する位置に導体５４を形成する。下部積層Ａに形成される導体５４は、同軸配線１２の外部導体３２のうちの底部導体５４ａとなり、上部積層Ｂに形成される導体５４は、同軸配線１２の外部導体３２のうちの上部導体５４ｂとなる。

次に、図８（ｅ）に示すように、別の絶縁層６１を準備し、所定の箇所に形成した溝を導電性材料で充填して、中心導体３１と側壁導体５３ａを形成する。そして、図８（ｆ）に示すように、絶縁層６１の側壁導体５３ａが、先に形成した絶縁層５１の側壁導体５３に一致するように位置合わせして、絶縁層６１をコの字型シールドを有する積層部分に重ね合わせる。これにより、底部導体５４ａと中心導体３１の間に空洞部６３を有する下部積層Ａが完成する。

次に、図８（ｇ）に示すように、図８（ａ）〜８（ｄ）の手順で別途形成した上部積層Ｂを１８０°回転して、上下を逆にし、下部積層Ａに重ね合わせることによって、空洞部６３の同軸配線１２を有する積層基板３０が完成する。

なお、図示はしないが、中心導体３１の周囲を、絶縁層５１や空洞部６３の代わりに、誘電率の異なる別の誘電材料で埋め込んで藻よい。この場合、図８（ｄ）で形成した空洞部６３の内部に誘電材料を充填し、誘電材料層の上面に、直接中心導体３１を形成する。

空洞部６３を埋める誘電材料の誘電率が、配線基板を構成する絶縁層５１の誘電率よりも低くなるように設定することで、誘電損失を低減し、同軸のサイズを小型化することができる。

図９は、図３に示す多チップ・導波管実装の高周波半導体パッケージ２０で用いる回路基板２１の作製工程図である。

まず、図９（ａ）に示すように、同軸配線・導波管積層基板４０を構成する絶縁層５１を準備する。絶縁層５１は、単一の層でも複数層の積層でもよく、材料として、熱可塑性樹脂、セラミック材料などを用いる。

次に、図９（ｂ）に示すように、絶縁層５１に、溝（または長孔）５２と、導波管２４の幅に対応するサイズの溝（または長孔）６２を形成する。図９（ｃ）で、溝５２および６２の側壁に導体層７３を形成する。溝５２の内部に形成される導体層７３は、同軸配線２２の側壁導体７３となる。一方、溝６２の内部は、導波管２４の一部を構成する空洞部６３となる。

次に、図９（ｄ）に示すように、別の絶縁層５１上の所定の位置、すなわち側壁導体７３および溝（長孔）５２、６２に対応する位置に導体７４を形成する。下部積層Ａに形成される導体７４は、同軸配線２２の外部導体４２のうちの底部導体７４ａ、および導波管２４を構成する底部導体７４ａとなる。上部積層Ｂに形成される導体７４は、同軸配線２２の外部導体４２のうちの上部導体７４ｂと、導波管２４を構成する上部導体７４ｂとなる。ここまでの工程は、下部積層Ａと上部積層Ｂで同じである。

次に、図９（ｅ）に示すように、下部積層Ａの絶縁層５１上の所定の位置に、中心導体４１を形成する。さらに、図９（ｆ）に示すように、中心導体４１が形成された下部積層Ａ上に、それぞれの側壁導体７３が一致するように上部積層Ｂを逆向きにして、重ね合わせる。同様の手順で作製した別の積層部分をさらに重ね合わせることによって、同軸配線２２および導波管２４を有する積層基板４０が完成する。同軸配線・導波管積層基板４０を、所定の厚さｔで積層方向と垂直にスライスすることによって、図３の高周波半導体パッケージ２０で用いられる回路基板２１が形成される。

こうして作製された回路基板２１の両面で露出する中心導体上に、上述した手法で電極パッド１７を形成する。そして、基板２１の一方の面に露出する中心導体４１に対して、電極パッド１７を介してＶＣＯ２１のバンプ２９を接合し、他方の面で露出する中心導体４１に対して、電極パッド１７を介してＭＭＩＣ２７のバンプ２７を接合することによって、高周波半導体素子が同軸配線で最短接続される。

図１０は、図９の同軸配線・導波管積層基板４０の変形例１の作製工程図である。図１０では、空洞の導波管２４に代えて、導波管２４の内部を、配線基板４０の絶縁材料５１の誘電率よりも大きな誘電率の誘電材料で充填して、誘電体導波管８４とする。この構成により、導波管８４のサイズを小型化できる。

図１０において、図１０（ａ）〜１０（ｄ）の工程は、図９（ａ）〜９（ｄ）と同様であり、説明を省略する。図１０（ｅ）において、空洞部６３の内部を、誘電体材料７５で充填する。図１０（ｆ）で、側壁胴体７３が形成された絶縁層５１上の所定の位置に、中心導体４１を形成する。こうしてできた下部積層Ａに、別途作製した上部積層Ｂを逆さにして重ね合わせる。さらに、同様の手順で形成された下部積層Ａおよび上部積層Ｂで構成される積層部分を積み重ねることによって、同軸配線２２および誘電体導波管８４を有する同軸配線・導波管積層基板４０が完成する。

図１０（ｅ）における空洞部６３の充填は、液状のものを流し込む方法や、溝６２の形状の合致した個体誘電体を嵌め込む方法など、任意の方法を採用することができる。誘電体材料としては、チタン酸バリウム、チタン酸マグネシウムなど既知の化合物、あるいはこれらの化合物と樹脂材料との複合材料を用いて焼成または硬化することで、誘電体導波管８４が形成される。

以上述べたように、高周波半導体素子どうしを接続する伝送路にマイクロストリップを用いることなく、回路基板を貫通する同軸配線を用いて、接合部（バンプ）どうしを同一軸上に最短距離でシールド接続することができる。したがって、伝送損失が少なく、電磁環境両立（ＥＭＣ）性を有し、小型化された高周波半導体パッケージが実現される。

上述の高周波半導体パッケージは、１ＧＨｚ以上の周波数帯を用いる移動体通信、衛星通信、３０ＧＨｚ以上の車載用レーダ等に適用することができる。

最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 回路基板の両面に高周波半導体素子を実装する半導体パッケージにおいて、
前記回路基板は、当該回路基板の厚さ方向に貫通する同軸配線を有し、
前記回路基板の一方の面に位置する第１の半導体素子の接合部と、前記回路基板の他方の面に位置する第２の半導体素子の接合部とが、前記回路基板の両面に露出する前記同軸配線の中心導体と接合することを特徴とする半導体パッケージ。
（付記２） 前記回路基板は、前記回路基板を貫通する導波管をさらに有し、
前記第１の半導体素子は、モノリシックマイクロ波集積回路であり、
前記第２の半導体素子は、発振回路であることを特徴とする付記１に記載の半導体パッケージ。
（付記３） 前記導波管は、前記モノリシックマイクロ波集積回路の接合部の直下に位置し、前記導波管にアンテナが接続されることを特徴とする付記２に記載の半導体パッケージ。
（付記４）前記モノリシックマイクロ波集積回路、導波管、およびアンテナは、同軸上に接続されることを特徴とする付記３に記載の半導体パッケージ。
（付記５） 前記回路基板を厚さ方向に貫通する同軸配線は、前記中心導体を取り囲む断面矩形の外部導体を含むことを特徴とする付記１に記載の半導体パッケージ。
（付記６） 絶縁層の所定の位置に側壁導体、底部導体、および中心導体を有する第１の積層部分を形成するステップと、
絶縁層の所定の位置に側壁導体および上部導体を有する第２の積層部分を形成するステップと、
前記第１の積層部分と第２の積層部分を、それぞれの側壁導体が接続するように重ね合わせて積層基板を作製するステップと、
前記積層基板を、所定の厚さで積層方向に切断して半導体パッケージの回路基板を切り出すステップと
を含む半導体パッケージの作製方法。
（付記７） 前記切り出された回路基板は、両面側で前記中心導体が露出し、
前記回路基板の一方の面において、第１の半導体素子の接合部が前記露出した中心導体に接合するように、当該第１の半導体素子を搭載するステップと、
前記回路基板の他方の面において、第２の半導体素子の接合部が前記露出した中心導体に接合するように、当該第２の半導体素子を搭載するステップと
をさらに含むことを特徴とする付記６に記載の半導体パッケージの作製方法。
（付記８） 前記第１の積層部分に、第１の空洞部を形成するステップと、
前記第２の積層部分に、第２の空洞部を形成するステップと
をさらに含み、前記第１の積層部分と第２の積層部分を重ね合わせて、内部に導波管を含む積層基板を作製するステップと
をさらに含むことを特徴とする付記６に記載の半導体パッケージの作製方法。

従来技術による高周波半導体パッケージの概略断面図である。 本発明の一実施形態に係る多チップ実装型の高周波半導体パッケージの概略構成図である。 本発明の一実施形態に係る多チップおよび導波管アンテナを実装した高周波半導体パッケージの概略構成図である。 図２の高周波半導体パッケージで用いられる回路基板の形成手法を説明するための図である。 図３の高周波半導体パッケージで用いられる回路基板の形成手法を説明するための図である。 図２の高周波半導体パッケージで用いられる回路基板のための同軸配線積層基板の作成工程図である。 図６の同軸配線積層基板の作製工程の変形例１である。 図６の同軸配線積層基板の作製工程の変形例２である。 図３の高周波半導体パッケージで用いられる回路基板のための同軸配線・導波管積層基板の作製工程図である。 図９の同軸配線・導波管積層基板の作製工程の変形例１である。

符号の説明

１０Ａ、１０Ｂ、２０Ａ、２０Ｂ 高周波半導体パッケージ
１１、２１ 回路基板
１２、２２ 同軸配線
１５ａ、１５ｂ、１５ｃ 半導体素子（高周波半導体素子）
１９、２９ バンプ（接合部）
２３ アンテナ基板
２４ 導波管
２５ 導波管変換部
２６ ＶＣＯ（発振回路または高周波半導体素子）
２７ ＭＭＩＣ（モノリシックマイクロ波集積回路または高周波半導体素子）
３０ 同軸配線積層基板
４０ 同軸配線・導波管積層基板
３１、４１ 中心導体
３２、４２ 外部導体

Claims (3)

1. 絶縁層の所定の位置に側壁導体、底部導体、および中心導体を有する第１の積層部分を形成するステップと、
   絶縁層の所定の位置に側壁導体および上部導体を有する第２の積層部分を形成するステップと、
   前記第１の積層部分と第２の積層部分を、それぞれの側壁導体が接続するように重ね合わせて積層基板を作製するステップと、
   前記積層基板を、所定の厚さで積層方向に切断して半導体パッケージの回路基板を切り出すステップと
   を含む半導体パッケージの作製方法。
2. 前記切り出された回路基板は、両面側で前記中心導体が露出し、
   前記回路基板の一方の面において、第１の半導体素子の接合部が前記露出した中心導体に接合するように、当該第１の半導体素子を搭載するステップと、
   前記回路基板の他方の面において、第２の半導体素子の接合部が前記露出した中心導体に接合するように、当該第２の半導体素子を搭載するステップと
   をさらに含むことを特徴とする請求項１に記載の半導体パッケージの作製方法。
3. 前記第１の積層部分に、第１の空洞部を形成するステップと、
   前記第２の積層部分に、第２の空洞部を形成するステップと
   をさらに含み、前記第１の積層部分と第２の積層部分を重ねあわせて、内部に導波管を含む積層基板を作製するステップとをさらに含むことを特徴とする請求項１に記載の半導体パッケージの作製方法。

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