JP4334891B2 - 連結可能なトランジスタセル構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ドレイン領域・ゲート領域・ソース領域及びトランジスタの動作を安定化するための基板コンタクト領域を有し、半導体集積回路を構成すべく並列配置される連結可能なトランジスタセル構造に関するものである。詳細には、トランジスタセルのレイアウト設計方法に関して、トランジスタセルを連結する際の各基板コンタクト領域等の連結に関する。
【０００２】
【従来の技術】
システム及びセットのライフサイクルが縮まってきた今日、ＩＣ（Integrated Circuit：半導体集積回路）設計に与えられる設計期間は短縮の一歩をたどり、製品化までの時間（time to market）を守るためにはその時々に応じた効率の良い設計方法が必要である。
【０００３】
しかし、特殊なアナログ回路等のレイアウト設計のように自動化が不可能なデザインについては、より柔軟なレイアウト手法が求められている。
【０００４】
従来のアナログ回路のレイアウト設計に関する各設計フローは、以下に示すような４つの段階が主である。
▲１▼セル生成段階…ネットリスト等の接続情報やデバイスパラメータを基にセルデザインを決定する。
▲２▼セル配置段階…セルを配線効率や配線長を考慮して最適に配置する。
▲３▼セル間配線段階…各種配線制約を守り、セル間を配線する。
▲４▼セルの最適化段階…レイアウトのデザイン検証を行い、最終的なルールチェックを行う。
【０００５】
上記の設計フローに従ってトランジスタセルを形成する際、セル同士の配線を極力省略でき、デザインのルール違反を未然に防ぐことのできる構造を用いることは、設計期間を大幅に短縮し、かつ効率の良い円滑な設計フローを実現するための重要な鍵となる。
【０００６】
従来のトランジスタセルのレイアウト設計では、まず、セルの段階でトランジスタのチャネル幅を最小単位に並列分割し、所望のフィンガー数からなるトランジスタセルを形成する。
【０００７】
具体的には、図２７に示すＮチャネルＭＯＳトランジスタＭ１は、そのチャネル幅Ｗ（＝α）が所望のフィンガー数となるように最小分割される。例えば、ゲート(Ｇ１)配線を８本持つ８フィンガーの場合には、図２８に示すように、チャネル幅最小単位Ｗmin＝α／８に並列分割される。
【０００８】
上記ＮチャネルＭＯＳトランジスタＭ１を、多数個、レイアウト設計する際の、チップの構成要素で、繰り返し使えるように、予めまとまった機能を備えた回路のパターンとなったものがトランジスタセルである。そして、上記各トランジスタセルは、設計上必要なサイズとなるように連続配置される。
【０００９】
従来の典型的なトランジスタセルに関して、図２９〜図４０を用いて以下に、具体的に説明する。
（トランジスタレイアウトサンプル▲１▼）
例えば、第１のＮチャネルＭＯＳトランジスタセル１００は、図２９に示すように、Ｐ型半導体からなる第１の基板(P-substrate)１０１上に、第２の基板(P-substrate2)１０１aを形成するために、底面を形成するプロセスオプションのDeep N-well１０７ａ及び側面を形成するN-well１０７ｂにより箱状の基板分離領域を形成し、さらにN-well１０７ｂに電源電位を与えることによって、外部からのノイズを遮断する。この第２の基板上に、ドレイン領域及びソース領域を形成するためのＮ型拡散領域（n+）１０２・１０２を２個設け、それらの間のＰ型半導体(P-substrate2)１０１ａの領域を絶縁体である酸化物と導体（金属）であるポリシリコン配線からなるゲート配線（Ｇ１）とで覆った構造のトランジスタブロック（Sensitive Circuit）１０４を有している。この金属（Metal）、酸化物（Oxide）、半導体（Semiconductor）の３構造は、ＭＯＳ構造と呼ばれている。なお、上記ゲート配線（Ｇ１）は、同図では、ゲート領域及びゲート端子を形成するものとなっている。
【００１０】
上記のトランジスタブロック（Sensitive Circuit）１０４の周囲には、図３０にも示すように、Ｐ型拡散領域にてなる基板コンタクト領域１０３が形成されており、この基板コンタクト領域１０３には、コンタクト１０３ａ及び第１層メタル１０３ｂを介して一定電圧（ここでは０Ｖ）が与えられるようになっている。
【００１１】
この基板コンタクト領域１０３は、空きスペースにできるだけ多く配置されるようになっており、基板電位が供給されることにより、トランジスタの動作をより安定化させるものである。
【００１２】
上記基板コンタクト領域１０３は、空きスペースにまとめて配置するか、又は予めＮチャネルＭＯＳトランジスタセル１００…毎に配置した各基板コンタクト領域１０３…間がメタル配線にて結線される。
【００１３】
一方、上記ソース領域を形成するＮ型拡散領域（ｎ+）１０２にコンタクトを介して接続されるソース配線（Ｓ１）は、メタルにてなり、図３１に示すように、上記基板コンタクト領域１０３と短絡されている。なお、このような第１のＭＯＳトランジスタセル１００のレイアウトパターンは、主に高周波用トランジスタで用いられる。
【００１４】
また、ドレイン幹線（Ｄ）及びゲート幹線（Ｇ）は、隣り合うセルと配線できるように無造作に剥き出した構造をしている。
【００１５】
なお、このＮチャネルＭＯＳトランジスタセル１００は、図３２に示すように、チャネル幅最小単位Ｗmin＝１０／０．３５のサイズからなるトランジスタをレイアウトした例である。
【００１６】
一方、図２９に示すように、連続して均等配置するポリシリコン配線からなるゲート配線（Ｇ１）の両サイドには、ダミーのポリシリコン配線(Ｇｄ１)を追加配置し、ポリシリコン層形成時に起こるアンダーカットによるゲート配線構造のばらつきによる悪影響を防いでいる。
【００１７】
前述したように、図３０中の基板コンタクト領域１０３は、レイアウト上の空きスペースにできるだけ多く配置することにより、第２の基板(P-substrate2)１０１ａ内のトランジスタの動作をより安定化させ、閾値ばらつきを抑える役割がある。
【００１８】
また、上記第２の基板(P-substrate2)１０１ａ内に、図２９で示したＮチャネルＭＯＳトランジスタセル１００を配置した場合には、前記第２の基板(P-substrate2)１０１ａ上に、ドレイン領域及びソース領域を形成する２つのＮ型拡散領域（ｎ+）１０２・１０２とポリシリコン配線からなるゲート配線（Ｇ１）、そして、図３１にも示すように、基板電位を与えるためのＰ型拡散領域（ｐ+）１０８・１０８にて構成されるＮチャネルＭＯＳトランジスタセル１００が形成される。
【００１９】
ここで、図３１にて示したＮチャネルＭＯＳトランジスタセル１００のレイアウト構造に関し、さらに、図３３（ａ）（ｂ）及び図３３を用いて補足説明する。
【００２０】
まず、ゲート端子（ゲート配線（Ｇ１））・ソース端子（ソース配線（Ｓ１））・ドレイン端子（ドレイン配線（Ｄ１））からなる３端子構成の上記ＮチャネルＭＯＳトランジスタセル１００のレイアウト例は、図３３（ａ）のように示される。また、上記ポリシリコン配線からなるゲート配線（Ｇ１）によるゲート抵抗Ｒｇを考慮した回路図は、図３４（ａ）のように示される。
【００２１】
従来技術では、ゲート配線（Ｇ１）ゲート抵抗Ｒｇを減らすために、図３３（ｂ）に示すように、ＮチャネルＭＯＳトランジスタセル１００のチャネル幅Ｗ＝αを並列分割して、チャネル幅Ｗ’＝α／２とし、さらに、ゲート配線（Ｇ１）の両端に上記基板コンタクト領域１０３を配置することにより、図３４（ｂ）に示すように、ゲート抵抗Ｒｇを１／４以下に低減する技術が広く用いられている。
【００２２】
図２９で示したＮチャネルＭＯＳトランジスタセル１００を用いて、所望のトランジスタサイズを実現する際、図３５〜３７のような工夫が主に利用される。例えば、図３５は、片方のセルを左右反転し、隣り合うセルのドレイン幹線（Ｄ）同士を向かい合わせることによって、ドレイン幹線（Ｄ）同士の配線を省略した一例である。また、図３６は、図３５と同様にゲート幹線（Ｇ）同士の配線を省略した一例である。通常、基板コンタクト１０５がフローティングになるデザイン・ルール・エラーを防ぐため、この段階でセル間配線１２０を行う。
【００２３】
また、図３７は、基板コンタクト領域１０３におけるソース配線（Ｓ１）同士の配線を省略した一例である。
（トランジスタレイアウトサンプル▲２▼）
次に、他の従来技術である第２のＮチャネルＭＯＳトランジスタセル２００のレイアウトパターンを、図３８に示す。
【００２４】
このレイアウトでは、Ｐ型基板上にドレイン領域及びソース領域を形成するＮ型拡散領域（ｎ+）２０２・２０２とポリシリコン配線で構成されるゲート配線（Ｇ１）とからなるトランジスタブロック２０４に関し、Ｐ型拡散領域からなる基板コンタクト領域２０３を、トランジスタブロック２０４の上下端と、ドレイン幹線（Ｄ）との間に、孤島状に配置している。また、ソース配線（Ｓ１）は、トランジスタを形成するＮ型拡散領域（ｎ+）と同電位でＳ１配線からソース幹線（Ｓ）として引き出している。さらに、ポリシリコン配線からなるゲート配線（Ｇ１）の外側にある前述のダミーポリ配線の外部にある基板コンタクト領域２０３・２０３を配置し、ゲート配線は、Ｇ１からゲート幹線（Ｇ）として抵抗の小さいトップメタルにて引き出している。
（University of California Berkeleyのトランジスタ・レイアウト例）
また、他の従来技術として、カリフォルニア・バークレー大学の博士論文に掲載されている非特許文献１のトランジスタのレイアウト例が挙げられる。図３８は、図４０における差動入力型ＬＮＡ回路のトランジスタに限定したレイアウトパターンを示す平面図である。
【００２５】
前述のように、ＬＮＡ回路を構成するＭＯＳトランジスタ（Ｍ１〜Ｍ４）のチャネル幅を最小単位に並列分割し、所望のフィンガー数となるトランジスタセル３００…をマトリクス状に並べ、トランジスタセル３００…の周りに基板コンタクト領域３０３を格子状に後から敷き詰めている。
【００２６】
【非特許文献１】
Dennis Gee-Wai Yee, "A Design Methodology for Highly-Integrated Low-Power Receivers for Wireless Communications, "University of California Berkeley, p170, Spring 2001.
【００２７】
【発明が解決しようとする課題】
しかしながら、上述のように構成される第１の従来技術であるＮチャネルＭＯＳトランジスタセル１００では、図３７に示すように、ソース・基板電位共通引き出し配線１０８が、基板コンタクト領域１０３つまりＮチャネルＭＯＳトランジスタセル１００から突出しているので、基板コンタクト領域１０３の間のクリアランスrule２及びコンタクトホール間のクリアランスrule１等、煩わしいデザインルールの制約を受け、セル構造自身の再変更又はメタル層での補修等、手間と時間が余計にかかるおそれがある。
【００２８】
また、図３５及び図３６に示すように、ドレイン幹線（Ｄ）やゲート幹線（Ｇ）がＮチャネルＭＯＳトランジスタセル１００から突出しているので、同一機能を持つ基板コンタクト領域１０３・１０３等に関してデザインルールを満たすようにのセル間配線１２０にて後から結線する必要がある。
【００２９】
次に、第２の従来技術であるＮチャネルＭＯＳトランジスタ２００では、図３８に示すように、レイアウト設計時に使用するデザインルールの制約を考慮に入れて、孤島状に配置する基板コンタクト領域２０３・２０３同士を配線する必要がある。この場合、同層メタル同士の交差や近接するメタル間隔のルールに注意しながらレイアウトを行う面倒かつ効率の悪い作業となる。
【００３０】
また、基板コンタクト領域２０３・２０３の配置が幾何学的に非対称であるため、ＮチャネルＭＯＳトランジスタセル２００の安定化や閾値等に関するばらつきが生ずる可能性がある。
【００３１】
一方、カリフォルニア・バークレー大学の博士論文に掲載されている第３の従来技術であるトランジスタセル３００…のレイアウト例では、図３９に示すように、上下左右対称なトランジスタセル３００…をマトリクス状に均等に配置し、その後、基板コンタクト領域３０３をセル間に格子状に配置している。すなわち、第１のＮチャネルＭＯＳトランジスタセル１００及び第２のＮチャネルＭＯＳトランジスタセル２００と同様に、レイアウト設計時に使用するデザインルールの制約を考慮に入れて、空きスペースを利用するため面倒かつ効率の悪い作業をしなければならない。
【００３２】
さらに、従来技術である第１のＮチャネルＭＯＳトランジスタセル１００及び第２のＮチャネルＭＯＳトランジスタセル２００におけるレイアウトサンプルでは、ソース配線（Ｓ１）と基板であるサブストレート端子とを短絡していたが、一般には、Ｎチャネルトランジスタのサブストレート端子(subgnd)を最も低い電位の節点に接続し、Ｐチャネルトランジスタのサブストレート端子(subvdd)を最も高い電位の節点に接続しなければならない（なお、ここではサブストレート端子（subvdd）を抑えるコンタクトを「N-well基板コンタクト」と呼ぶことにする。）。
【００３３】
これらの場合、ソース配線（Ｓ１）の電位がサブストレート端子の電位と異なる場合がある。チャネルはゲート配線（Ｇ１）と基板やウェルとに挟まれた領域であるから、ゲート・ソース間の電位差だけでなく、ソース・サブストレート間の電位差もチャネルの形成に影響を及ぼす。すなわち、例えゲート・ソース間電圧(ＶGS)が変わらなくても、ソース・サブストレート電圧(ＶSB)が変化することによりチャネルの形成に関わる閾値電圧(ＶT)が変化する。ソース・サブストレート電圧(ＶSB)を考慮した場合の電圧は、
ＶT ＝ＶT0 ＋γ｛（√（２φf＋ＶSB ）−√φf） ………（１）
となることが知られている。ただし、ＶT0は、ソース・サブストレート電圧(ＶSB)が零のときの閾値電圧である。γやφfは、プロセスによって決まる定数である。
【００３４】
つまり、レイアウト上で基板コンタクトの構造がセル毎に異なると、閾値電圧（ＶT）がばらつく可能性がある。よってセル配置後に基板コンタクトを局所的に変形する必要がないように、セル段階で基板コンタクトを均等にレイアウトする必要がある。
【００３５】
また、セル配置後の基板コンタクト領域１０３・２０３の形成は、レイアウト設計時に使用するデザインルールの制約を大きく受け、面倒かつ効率の悪い作業となる。
【００３６】
従来のレイアウト方法では、トランジスタセル等のコアとなるパーツ配置を第１に行うことが普通であり、パーツの配置によっては基板領域が十分に確保できない可能性がある。さらにまた、基板コンタクトを含めたトランジスタ構造が不均一になる傾向があるため、トランジスタの閾値特性及び耐ノイズ性能等がばらつく可能性がある。
【００３７】
総括すると、上記のような設計フローに従ってＭＯＳトランジスタセルを形成する際、基板コンタクト領域の配置忘れ、接続のミス、結線忘れ及びパラメータの指定ミス等及び人的エラー発生の可能性が極めて高くなり、構造が不均一になり閾値電圧がばらつく可能性が高くなる。
【００３８】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することにある。
【００３９】
【課題を解決するための手段】
本発明の連結可能なトランジスタセル構造は、上記課題を解決するために、ドレイン領域・ゲート領域・ソース領域及びトランジスタの動作を安定化するための基板コンタクト領域を有し、半導体集積回路を構成すべく並列配置される連結可能なトランジスタセル構造において、上記基板コンタクト領域が、トランジスタセルの最外周となるように形成されていること特徴としている。
【００４０】
上記の発明によれば、基板コンタクト領域が、トランジスタセルの最外周となるように形成されているので、トランジスタセルを連結する際、トランジスタセルを突き合わせることにより、最外周に存在する基板コンタクト領域同士が相互に接触し電気的に接続される。このため、基板コンタクト領域同士のトランジスタセル間配線をする手間が省ける。
【００４１】
また、トランジスタセルを連続配置する際、トランジスタセル間に隙間ができ基板コンタクト領域間に隙間ができる場合には、その隙間を処理するために煩わしいデザインルールの制約を受け、トランジスタセル構造自身の再変更又はメタル層での補修等、手間と時間が余計にかかるおそれがある。
【００４２】
しかし、本発明では、基板コンタクト領域が最外周に存在するので、トランジスタセルを連続配置する際、トランジスタセル間や基板コンタクト領域間に隙間ができることがない。また、新たに基板コンタクト領域を形成する必要もない。このため、レイアウト設計時にデザインルールの制約を全く受けずにトランジスタセルを連続配置することができる。
【００４３】
また、レイアウト上で基板コンタクト領域の構造がトランジスタセル毎に異なると、閾値電圧がばらつく可能性がある。
【００４４】
しかし、本発明では、いずれのトランジスタセルについても基板コンタクト領域は最外周に存在するので、それぞれのトランジスタ構造を完全に等しくすることが可能となり、閾値電圧のばらつきの可能性を低減することができる。
【００４５】
したがって、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができる。
【００４６】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域に接続される第１層メタルが設けられているとともに、上記第１層メタルは、前記ドレイン領域・ゲート領域・ソース領域から各ドレイン配線・ゲート配線・ソース配線への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、トランジスタセルを擬似的な基板コンタクトブロックに変換できることを特徴としている。
【００４７】
上記の発明によれば、基板コンタクト領域に接続される第１層メタルは、前記ドレイン領域・ゲート領域・ソース領域から各ドレイン配線・ゲート配線・ソース配線への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、トランジスタセルを擬似的な基板コンタクトブロックに変換可能となっている。
【００４８】
すなわち、本発明では、トランジスタセル全体にゲート・ドレイン・ソース・基板端子を短絡するように第１層メタルを覆うことによって、トランジスタセルを擬似的に基板コンタクトセルとして再利用できる。これにより、そのトランジスタセルを基板コンタクトセルとして扱うことになる。
【００４９】
したがって、レイアウトパターン上の空きスペースに、トランジスタを配置する基板電位の安定化を図る基板コンタクトセルとなったトランジスタセルを配設しておくことによって、セル空きスペースの有効利用を図ることができる。
【００５０】
具体的には、例えば、抵抗の比較的小さいＴＯＰメタルを用いるゲート配線や、主要信号線として第２、３層等を用いることの多いソース配線及びドレイン配線は、全て第１層メタルを用いたメタルを経由して上層までコンタクト結合している点に注目したことにより、単純な短絡用の第１層メタルをトランジスタセルに装着するだけで、トランジスタセルを容易に基板コンタクトセルに切り替えることができる。
【００５１】
一方、本発明のトランジスタセルを擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルの短絡用の第１層メタルを外すことにより、元のトランジスタセルとして容易に再利用することができる。
【００５２】
すなわち、擬似的な基板コンタクトセルをレイアウト上の空きスペースに連続配置することによって、様々なトランジスタサイズの変更に対応して、短絡用の第１層メタルを取り除くのみで、基板コンタクトセルを例えばＮチャネルＭＯＳトランジスタとして効率良く再利用することできる。また、必要の無い基板コンタクトセルは、空きスペースの基板電位を強化するように働く。
【００５３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域の上方には、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線がトランジスタセルの基板コンタクト領域の内部かつ上方に配置されるとともに、上記ドレイン幹線・ソース幹線の各幹線幅に応じて、基板コンタクト領域の幅が伸縮して形成されることを特徴としている。
【００５４】
上記の発明によれば、ドレイン幹線・ソース幹線の各幹線幅に応じて、基板コンタクト領域の幅が伸縮して形成される。
【００５５】
したがって、例えば、トランジスタセル毎に分配される電流値から求めたドレイン幹線・ソース幹線の各幹線幅の変更に対し、基本的な基板フレームの構造を保持したまま最外周の基板コンタクト領域を容易に伸縮変形することができる。
【００５６】
すなわち、汎用性を高めた基板コンタクト領域の構造となっているので、基本的な基板コンタクト領域の構造を変えずに、バリエーションに富んだトランジスタセルを形成できる。例えば、動作電流毎に異なるトランジスタセルを容易に形成することが可能となる。
【００５７】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線の下方に位置する内部領域が可能な限り開口されていることを特徴としている。
【００５８】
上記の発明によれば、基板コンタクト領域は、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線の下方に位置する内部領域が可能な限り開口されている。
【００５９】
したがって、ドレイン幹線・ソース幹線の下方に位置する基板コンタクト領域を可能な限り切り抜くことにより、基板コンタクト領域を覆う第１層メタルとドレイン幹線・ソース幹線間に形成される寄生容量を低減することができる。
【００６０】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン幹線・ソース幹線をトランジスタセルの最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されていることを特徴としている。
【００６１】
上記の発明によれば、ドレイン幹線・ソース幹線をトランジスタセルの最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されている。
【００６２】
したがって、レイアウト設計時にデザインルールの制約を気にせずに、トランジスタセルを連続配置できるため、レイアウト効率がさらに高まる。
【００６３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ゲート領域に接続されるゲート配線に信号を供給するゲート幹線は、トランジスタセルの最外周端部にまで延びて形成されていることを特徴としている。
【００６４】
上記の発明によれば、ゲート幹線は、トランジスタセルの最外周端部にまで延びて形成されているので、隣接するトランジスタセルのゲート幹線同士の突き合わせによりゲート幹線同士の接続を行うことができる。したがって、トランジスタセルをゲート幹線の対向方向に連続して連結するときには、ゲート幹線について別途の接続配線を省略することができる。
【００６５】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線は、トランジスタセルの最外周端部にまで延びて形成されていることを特徴としている。
【００６６】
上記の発明によれば、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線は、トランジスタセルの最外周端部にまで延びて形成されている。
【００６７】
このため、隣接するトランジスタセルのドレイン幹線同士の突き合わせ及びソース幹線同士の突き合わせにより、ドレイン幹線同士及びソース幹線同士の接続を行うことができる。したがって、トランジスタセルをドレイン幹線同士及びソース幹線同士の対向方向に連続して連結するときには、ドレイン幹線及びソース幹線について別途の接続配線を省略することができる。
【００６８】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは設計の目的により様々な機能を持つにも関わらず、上記トランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できることを特徴としている。
【００６９】
上記の発明によれば、異なる機能を持つトランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できるので、基板コンタクト領域を共有して並べることによって対称性の良い差動対を形成することができる。
【００７０】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、第１のＰ型半導体基板内に形成されたＮチャネルＭＯＳトランジスタにてなることを特徴としている。
【００７１】
上記の発明によれば、トランジスタセルは、第１のＰ型半導体基板内に形成されたＮチャネルＭＯＳトランジスタにてなるので、ＮチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができる。
【００７２】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、プロセスオプション(Deep N-well）とN-wellとにより隔離された第２のＰ型半導体基板内に形成されていることを特徴としている。
【００７３】
上記の発明によれば、トランジスタセルは、プロセスオプション(Deep N-well）とN-wellとにより隔離された第２のＰ型半導体基板内に形成されているので、他の回路で生成されたノイズの影響を遮断し、トランジスタが安定した基板電位で動作することができる。
【００７４】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、Ｎ−ウエル基板コンタクト領域であることを特徴としている。
【００７５】
上記の発明によれば、基板コンタクト領域は、Ｎ−ウエル基板コンタクト領域である。したがって、ＰチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができる。
【００７６】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、上記トランジスタセルは、平面形状が四角形及び三角形を含む多角形であることを特徴としている。
【００７７】
上記の発明によれば、トランジスタセルは、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。
【００７８】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図６に基づいて説明すれば、以下の通りである。
【００７９】
本実施の形態の連結可能なトランジスタセル構造が適用されるトランジスタセルとしてのＮチャネルＭＯＳトランジスタセル１０は、図２に示すように、Ｐ型基板からなる第１の基板(P-substrate)１上にドレイン領域及びソース領域を形成するＮ型拡散領域２…とゲート配線（Ｇ１）を形成するポリシリコン配線とで構成されるトランジスタブロック（Sensitive Circuit）４を備えている。上記のゲート（Ｇ１）配線は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【００８０】
そして、本実施の形態では、図１に示すように、基板コンタクト領域３が、ＮチャネルＭＯＳトランジスタセル１０の最外周となるように形成されている。すなわち、図３に示すように、基板コンタクト領域３は、ＮチャネルＭＯＳトランジスタセル１０の最外周において枠状に形成されている。これによって、ＮチャネルＭＯＳトランジスタセル１０の外周端と基板コンタクト領域３の外周端とが一致している。また、その他の構成要素についても、図１に示すように、ＮチャネルＭＯＳトランジスタセル１０の最外周から突出しないようになっている。
【００８１】
すなわち、本実施の形態では、基板コンタクト領域３が予め全て結線された基板フレームを形成しており、後述する実施の形態２及び実施の形態３等にて説明するように、従来の技術にて説明した図３３、図３４及び図３６に示す基板コンタクト領域３間をセル間配線１２０のように、メタル結線する必要が無い。つまり、隣接するＮチャネルＭＯＳトランジスタセル１０・１０間における基板コンタクト領域３・３同士の素子間配線を省略できるようになっている。
【００８２】
また、本実施の形態によるＮチャネルＭＯＳトランジスタセル１０を用いることにより、素子間配線をする必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができるものとなる。
【００８３】
なお、本実施の形態においては、図２に示すように、連続して均等配置するポリシリコン配線からなるゲート配線（Ｇ１）の両サイドに、ダミーのポリシリコン配線Ｇｄ１を追加配置し、ポリシリコン層形成時に起こるアンダーカットによるゲート配線（Ｇ１）の製造ばらつきによる悪影響を防ぐ構造となっている。
【００８４】
また、従来技術の説明図である図２７で示した配置を基に、ソース配線（Ｓ１）・ゲート配線（Ｇ１）・ドレイン配線（Ｄ１）・ゲート配線（Ｇ１）・ソース配線（Ｓ１）の順で配置し、重複したドレイン配線（Ｄ１）を中心に開脚した繰り返し配列構造をしている。このような構造を一般的にコモン・セントロイド構造と称する。
【００８５】
図４は、図１に示すＮチャネルＭＯＳトランジスタセル１０を簡略化した図であり、また、図５は、前記第２の基板（１ａ）内にＮチャネルＭＯＳトランジスタセル１０を配置した断面図であり、ソース領域・ドレイン領域を形成する２つのＮ型拡散領域２とゲート配線（Ｇ１）となるポリシリコン配線から構成されるトランジスタブロック（Sensitive Circuit）４と、このトランジスタブロック（Sensitive Circuit）４の外周部に形成される基板電位を与えるためのＰ型拡散領域にてなる基板コンタクト領域３を有している。
【００８６】
上記の外壁を形成する枠組Ｎ型半導体領域（N-well）７ｂは、拡散コンタクトホール７ｃ、第１〜第３メタル層７ｄ及びトップメタル層７ｆ、メタル間コンタクトホール７ｅ等により電源電圧に設定し、他の要素回路の影響を受ける第１の基板(P-substrate)１から遮蔽するようになっている。
【００８７】
また、上記の基板コンタクト領域３は、第１層メタル(subgnd)３ａに接続されている。
【００８８】
ところで、本実施の形態のＮチャネルＭＯＳトランジスタセル１０では、図２及び図５において二点鎖線で示すように、基板コンタクト領域３に接続される第１層メタル(subgnd)３ａをセル切り替用メタル５に切り替えることが可能となっている。
【００８９】
これにより、図６に示すように、セル切り替用メタル５による単純な板状のメタルで構成される配線のみで、ＮチャネルＭＯＳトランジスタセル１０を容易に基板コンタクトセルに切り替えることができる。なお、この基板コンタクトセルとは、ＮチャネルＭＯＳトランジスタセル１０全体に第１層においてセル切り替用メタル５を覆うことによって、ドレイン領域・ゲート領域・ソース領域及び基板コンタクト領域３が全て短絡される。その結果、当該ＮチャネルＭＯＳトランジスタセル１０は、トランジスタ機能を失い、そのＮチャネルＭＯＳトランジスタセル１０は基板コンタクトセルとして扱われることになる。これにより、ＮチャネルＭＯＳトランジスタセル１０を擬似的に基板コンタクトセルとして再利用できることになる。
【００９０】
また、最外周を基板コンタクト領域３にて形成しているため、上下左右に関わらない円滑なＮチャネルＭＯＳトランジスタセル１０間の連結を可能にする。さらに、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、基板コンタクト領域３が図３中の両端破線矢印で示すように伸縮可能であり、基板フレームの基本構造を壊さずに目的に応じたＮチャネルＭＯＳトランジスタセル１０を形成することが可能となる。また、図３に示すように、上記ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄な基板コンタクト領域３をトリミング（切り抜き）３ｃしている。
【００９１】
図６は、本実施の形態によるＮチャネルＭＯＳトランジスタセル１０を基板コンタクトセルに切り替える手段を示す図である。
【００９２】
図２及び図５にて説明した第１層メタル(subgnd)３ａを、図６にも示すように、第１層メタルとしてのセル切り替用メタル５に取り替えてトランジスタブロック（Sensitive Circuit）４に覆うことによって、基板コンタクト領域３とゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）とが短絡し、容易に基板コンタクトセルに切り替えることができる。ここで、ゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）を形成する配線は、全て下位メタル層で必ずセル切り替用メタル５を経由しているため、セル切り替用メタル５を用いて短絡することが可能である。
【００９３】
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、基板コンタクト領域３が、ＮチャネルＭＯＳトランジスタセル１０の最外周となるように形成されているので、ＮチャネルＭＯＳトランジスタセル１０・１０を連結する際、ＮチャネルＭＯＳトランジスタセル１０・１０を突き合わせることにより、最外周に存在する基板コンタクト領域３・３同士が相互に接触し電気的に接続される。このため、基板コンタクト領域３・３同士のトランジスタセル間配線をする手間が省ける。
【００９４】
また、ＮチャネルＭＯＳトランジスタセル１０…を連続配置する際、ＮチャネルＭＯＳトランジスタセル１０・１０間に隙間ができ基板コンタクト領域３・３間に隙間ができる場合には、その隙間を処理するために煩わしいデザインルールの制約を受け、ＮチャネルＭＯＳトランジスタセル１０構造自身の再変更又はメタル層での補修等、手間と時間が余計にかかるおそれがある。
【００９５】
しかし、本実施の形態では、基板コンタクト領域３が最外周に存在するので、ＮチャネルＭＯＳトランジスタセル１０…を連続配置する際、ＮチャネルＭＯＳトランジスタセル１０・１０間や基板コンタクト領域３・３間に隙間ができることがない。また、新たに基板コンタクト領域３を形成する必要もない。このため、レイアウト設計時にデザインルールの制約を全く受けずにＮチャネルＭＯＳトランジスタセル１０…を連続配置することができる。
【００９６】
また、レイアウト上で基板コンタクト領域３の構造がＮチャネルＭＯＳトランジスタセル１０…毎に異なると、閾値電圧がばらつく可能性がある。
【００９７】
しかし、本実施の形態では、いずれのＮチャネルＭＯＳトランジスタセル１０…についても基板コンタクト領域３は最外周に存在するので、それぞれのトランジスタ構造を完全に等しくすることが可能となり、閾値電圧のばらつきの可能性を低減することができる。
【００９８】
したがって、ＮチャネルＭＯＳトランジスタセル１０…を連続配置する際に、基板コンタクト領域３・３同士のＮチャネルＭＯＳトランジスタセル１０・１０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域３を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＮチャネルＭＯＳトランジスタセル１０の構造を提供することができる。
【００９９】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、基板コンタクト領域３に接続される第１層メタル(subgnd)３ａは、ドレイン領域・ゲート領域・ソース領域から各ドレイン配線（Ｄ１）・ゲート配線（Ｇ１）・ソース配線（Ｓ１）への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、ＮチャネルＭＯＳトランジスタセル１０を擬似的な基板コンタクトブロックに変換可能となっている。
【０１００】
すなわち、本実施の形態では、ＮチャネルＭＯＳトランジスタセル１０全体にゲート・ドレイン・ソース・基板端子を短絡するように、セル切り替用メタル５を覆うことによって、ＮチャネルＭＯＳトランジスタセル１０を擬似的に基板コンタクトセルとして再利用できる。これにより、ＮチャネルＭＯＳトランジスタセル１０は、ドレイン領域・ゲート領域・ソース領域及び基板コンタクト領域３が全て短絡されることにより、当該ＮチャネルＭＯＳトランジスタセル１０におけるトランジスタ機能を無効にし、そのＮチャネルＭＯＳトランジスタセル１０を基板コンタクトセルとして扱うことになる。
【０１０１】
したがって、レイアウトパターン上の空きスペースに、トランジスタを配置する基板電位の安定化を図る基板コンタクトセルとなったＮチャネルＭＯＳトランジスタセル１０を配設しておくことによって、セル空きスペースの有効利用を図ることができる。
【０１０２】
具体的には、例えば、第１層メタル(subgnd)３ａを用いた板状メタルに加え、抵抗の比較的小さいＴＯＰメタルを用いるゲート配線(Ｇ１)や、主要信号線として第２、３層等を用いることの多いソース配線(Ｓ１)及びドレイン配線(Ｄ１)は、全て第１層メタルを用いた板状メタルを経由して上層までコンタクト結合している点に注目したことにより、単純な短絡用のセル切り替用メタル５をＮチャネルＭＯＳトランジスタセル１０に装着するだけで、ＮチャネルＭＯＳトランジスタセル１０を容易に基板コンタクトセルに切り替えることができる。
【０１０３】
一方、本実施の形態のＮチャネルＭＯＳトランジスタセル１０を擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルの短絡用のセル切り替用メタル５を外すことにより、元のＮチャネルＭＯＳトランジスタセル１０として容易に再利用することができる。
【０１０４】
すなわち、擬似的な基板コンタクトセルをレイアウト上の空きスペースに連続配置することによって、様々なトランジスタサイズの変更に対応して、短絡用のセル切り替用メタル５を取り除くのみで、基板コンタクトセルをＮチャネルＭＯＳトランジスタセル１０として効率良く再利用することできる。また、必要の無い基板コンタクトセルは、空きスペースの基板電位を強化するように働く。
【０１０５】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、ドレイン幹線（Ｄ）・ソース幹線（Ｓ）の各幹線幅に応じて、基板コンタクト領域３の幅が伸縮して形成される。
【０１０６】
したがって、例えば、ＮチャネルＭＯＳトランジスタセル１０毎に分配される電流値から求めたドレイン幹線（Ｄ）・ソース幹線（Ｓ）の各幹線幅の変更に対し、基本的な基板フレームの構造を保持したまま最外周の基板コンタクト領域３を容易に伸縮変形することができる。
【０１０７】
すなわち、汎用性を高めた基板コンタクト領域３の構造となっているので、基本的な基板コンタクト領域３の構造を変えずに、バリエーションに富んだＮチャネルＭＯＳトランジスタセル１０を形成できる。例えば、動作電流毎に異なるＮチャネルＭＯＳトランジスタセル１０を容易に形成することが可能となる。
【０１０８】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、基板コンタクト領域３は、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｓ）の下方に位置する部分が可能な限り開口されている。
【０１０９】
したがって、ドレイン幹線（Ｄ）・ソース幹線（Ｓ）の下方に位置する基板コンタクト領域３を可能な限り切り抜くことにより、基板コンタクト領域３を覆う第１層メタル(subgnd)３ａとドレイン幹線(Ｄ)・ソース幹線(Ｓ)間に形成される寄生容量を低減することができる。
【０１１０】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、ＮチャネルＭＯＳトランジスタセル１０は、第１の基板(P-substrate)１内に形成されたＮチャネルＭＯＳトランジスタにてなるので、ＮチャネルＭＯＳトランジスタにおいて、ＮチャネルＭＯＳトランジスタセル１０を連続配置する際に、基板コンタクト領域３・３同士のＮチャネルＭＯＳトランジスタセル１０・１０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域３を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＮチャネルＭＯＳトランジスタセル１０の構造を提供することができる。
【０１１１】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、ＮチャネルＭＯＳトランジスタセル１０は、プロセスオプション(Deep N-well７ａ）とN-well７ｂとにより隔離された第２の基板(P-substrate2)１ａ内に形成されているので、他の回路で生成されたノイズの影響を遮断し、トランジスタが安定した基板電位で動作することができる。
【０１１２】
〔実施の形態２〕
本発明の他の実施の形態について図７及び図８に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１１３】
本実施の形態では、前記実施の形態１の図１におけるｘ軸方向つまりゲート配線（Ｇ１）の延長方向にＮチャネルＭＯＳトランジスタセル１０を連結する例について述べる。
【０１１４】
図７は、２種類の役割を持つＮチャネルＭＯＳトランジスタＭ１・Ｍ２から成る差動対の回路図であり、ソース配線（Ｓ１）はインピーダンス素子挿入のために開放している例である。
【０１１５】
また、図８は、図７で示した２種類のＮチャネルＭＯＳトランジスタＭ１・Ｍ２のチャネル幅Ｗ＝αをそれぞれ１６分割し（Ｗmin＝α/１６）、８フィンガー（Ｗ’＝８×Ｗmin）毎に本実施の形態によるＮチャネルＭＯＳトランジスタセル１０であるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を形成し（Ｍ１’＝Ｍ２’＝２＊Ｗ’）、図１中に示したｘ軸方向つまりゲート配線（Ｇ１）と同方向（ゲート配線（Ｇ１）の延長方向）に連結したものである。
【０１１６】
同図に示すように、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’は、クロス状に交差配置して幾何学的に原点対称構造となっているため、仮に同図の下部矢印に示すような向きにプロセスばらつきが生じた場合でも、図７におけるＮチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ２とのばらつきが等しくなる。
【０１１７】
また、本実施の形態による構成を用いることによって、図８で示したＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’のように、別のトランジスタセル同士でも容易に基板コンタクト領域３・３を連結することが可能となる。さらに、ＮチャネルＭＯＳトランジスタセルＭ１’のソース幹線（Ｓ）と、ＮチャネルＭＯＳトランジスタＭ２’のドレイン幹線（Ｄ）に関し、セル段階でｘ軸方向に連結する際に、その間に基板コンタクト領域３・３が存在するので、レイアウト設計時に使用するデザインルールの制約を気にせずに、近接するメタル配線間のクリアランスルールを満たすことができる。すなわち、ソース幹線（Ｓ）とドレイン幹線（Ｄ）とは、接触してはならず、近づき過ぎてはいけない。この点、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を連結する際に、その間に、一定間隔幅の基板コンタクト領域３・３が存在するので、一定間隔幅の基板コンタクト領域３・３が存在しない場合に比べてソース幹線（Ｓ）とドレイン幹線（Ｄ）との間隔を気にする必要がない。
【０１１８】
最終的な基板配線は、連結したＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’における両端の基板コンタクト領域３の任意の位置等から引き出せば良い。
【０１１９】
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、ドレイン幹線(Ｄ)・ソース幹線(Ｓ)の各外側端部と基板コンタクト領域３におけるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の最外周との間の平面的な間隔は、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’をゲート領域に接続されるゲート配線(Ｇ１)の延長方向に連続して連結することにより相互のドレイン幹線(Ｄ)・ソース幹線(Ｓ)が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が予め設定されている。
【０１２０】
したがって、レイアウト設計時にデザインルールの制約を気にせずに、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’をさらにクロス状に連続配置できるため、レイアウト効率がさらに高まる。
【０１２１】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、異なる機能を持つＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を互いに連結するときには、各ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の基板コンタクト領域３・３同士を突き合わせることによって異なる機能を持つＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の基板コンタクト領域３・３を共有できるので、基板コンタクト領域３・３を共有して並べることによって対称性の良い差動対を形成することができる。
【０１２２】
〔実施の形態３〕
本発明のさらに他の実施の形態について、図９及び図１０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１２３】
本実施の形態では、４種類のＮチャネルＭＯＳトランジスタセルのｘ軸方向の連結例について述べる。
【０１２４】
図９は、従来からギルバートセルミキサで用いられるミキシング部の４つのＮチャネルＭＯＳトランジスタ(Ｍ１〜４)からなる２つの差動対の回路図である。
【０１２５】
図１０は、図９で示した２つのトランジスタのチャネル幅（Ｗ＝８０）をそれぞれ８分割し（Ｗmin＝８０/８＝１０）、８フィンガー（Ｗ’＝８×Ｗmin）毎に本実施の形態１によるＮチャネルＭＯＳトランジスタセル１０であるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’・Ｍ３’・Ｍ４’を形成し（Ｍ１’＝Ｍ２’＝Ｍ３’＝Ｍ４’＝Ｗ’）、図１に示したｘ軸方向つまりゲート配線（Ｇ１）と同方向（ゲート配線（Ｇ１）の延長方向）にＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ４’及びＮチャネルＭＯＳトランジスタセルＭ２’・Ｍ３’を連結して配置した例である。なお、上記組み合わせに限らず、例えばＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’及びＮチャネルＭＯＳトランジスタセルＭ３’・Ｍ４’を連結して配置しても構わない。
【０１２６】
図１０においては、差動対となるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’及び差動対となるＮチャネルＭＯＳトランジスタセルＭ３’・Ｍ４’が対称となるように配置している。このため、仮に、同図の下部矢印に示すような向きにプロセスばらつきが生じた場合でも、差動対となるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’及び差動対となるＮチャネルＭＯＳトランジスタセルＭ３’・Ｍ４’のばらつきが等しくなる。
【０１２７】
また、本実施の形態による構成を用いることによって、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ４’及びＮチャネルＭＯＳトランジスタセルＭ２’・Ｍ３’のように、別のトランジスタセル同士でも容易に基板コンタクト領域３・３を連結することが可能となる。
【０１２８】
さらに、ＮチャネルＭＯＳトランジスタセルＭ１’のソース幹線（Ｓ）と、ＮチャネルＭＯＳトランジスタＭ４’のドレイン幹線（Ｄ）に関し、セル段階でｘ軸方向に連結する際に、その間に基板コンタクト領域３・３が存在するので、レイアウト設計時に使用するデザインルールの制約を気にせずに、近接するメタル配線間のクリアランスルールを満たすことができる。
【０１２９】
また、最終的な基板配線は、連結したＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ４’における両端の基板コンタクト領域３・３の位置及びＮチャネルＭＯＳトランジスタセルＭ２’・Ｍ３’における両端の基板コンタクト領域３・３の任意の位置等から引き出せば良い。
【０１３０】
〔実施の形態４〕
本発明のさらに他の実施の形態について図１１に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１３１】
本実施の形態では、ＮチャネルＭＯＳトランジスタセルにおける前記図１のｙ軸方向の連結例について述べる。
【０１３２】
図１１は、ＮチャネルＭＯＳトランジスタを８フィンガー毎に２つ形成し、図１におけるｙ軸方向(ゲート配線（Ｇ１）と垂直方向)に連結して配置した例である。
【０１３３】
同図においては、前記実施の形態２、３で説明した、１６フィンガーのＮチャネルＭＯＳトランジスタセル１０と略同じ構造となる。同図に示すように、隣接するＮチャネルＭＯＳトランジスタセル１０・１０の基板コンタクト領域３・３間だけでなく、ゲート幹線(Ｇ)・(Ｇ)間、並びにソース幹線（Ｓ）・（Ｓ）間、及びドレイン幹線（Ｄ）・（Ｄ）間の結線をレイアウトする必要がないため、レイアウトの効率を高めることができる。
【０１３４】
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０・１０の構造では、ゲート幹線(Ｇ)は、ＮチャネルＭＯＳトランジスタセル１０・１０の最外周端部にまで延びて形成されているので、隣接するＮチャネルＭＯＳトランジスタセル１０・１０のゲート幹線(Ｇ)・(Ｇ)同士の突き合わせによりゲート幹線(Ｇ)・(Ｇ)同士の接続を行うことができる。したがって、ＮチャネルＭＯＳトランジスタセル１０・１０をゲート幹線(Ｇ)・(Ｇ)の対向方向に連続して連結するときには、ゲート幹線(Ｇ)・(Ｇ)について別途の接続配線を省略することができる。
【０１３５】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０・１０の構造では、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｓ）は、ＮチャネルＭＯＳトランジスタセル１０・１０の最外周端部にまで延びて形成されている。
【０１３６】
このため、隣接するＮチャネルＭＯＳトランジスタセル１０・１０のドレイン幹線（Ｄ）・（Ｄ）同士の突き合わせ及びソース幹線（Ｓ）・（Ｓ）同士の突き合わせにより、ドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｓ）・（Ｓ）同士の接続を行うことができる。したがって、ＮチャネルＭＯＳトランジスタセル１０・１０をドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｓ）・（Ｓ）の対向方向に連続して連結するときには、ドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｓ）・（Ｓ）について別途の接続配線を省略することができる。
【０１３７】
〔実施の形態５〕
本発明のさらに他の実施の形態について、図１２〜図１７に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態４の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１３８】
本実施の形態では、ＰチャネルＭＯＳトランジスタセルについて述べる。
【０１３９】
本実施の形態のＰチャネルＭＯＳトランジスタセル２０は、図１２に示すように、Ｐ型基板からなる第１の基板(P-substrate)１に形成されたN-well基板２１上にドレイン領域及びソース領域を形成するＰ型拡散領域２２とポリシリコン配線にてなるゲート配線（Ｇ１）にて構成されるトランジスタブロック（Sensitive Circuit）２４を有している。上記ゲート配線（Ｇ１）は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【０１４０】
また、トランジスタブロック（Sensitive Circuit）２４の周りには、基板電位を与えるためのＮ型拡散領域からなるN-well基板コンタクト領域２３が形成されている。
【０１４１】
本実施の形態では、上記N-well基板コンタクト領域２３は、図１３に示すように、ＰチャネルＭＯＳトランジスタセル２０の最外周を囲むようにして形成されている。これにより、本実施の形態では、隣接するＰチャネルＭＯＳトランジスタセル２０…のN-well基板コンタクト領域２３…同士の素子間配線を省略できるようになっている。
【０１４２】
本実施の形態によるＰチャネルＭＯＳトランジスタセル２０を用いることによって、素子間配線する必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができる。
【０１４３】
図１４は、図１３のＰチャネルＭＯＳトランジスタセル２０を簡略化したものを示す図である。
【０１４４】
一方、本実施の形態では、図１５に示すN-well基板コンタクト領域２３に接続される第１層メタル(subvdd)２３ａを、同図において二点鎖線で示すように、第１層メタルとしてのセル切り替用メタル２５に切り替えることが可能となっている。
【０１４５】
ここで、本実施の形態では、ゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）を形成する配線は、全て下位メタル層で必ず第１層を経由しているため、第１層を用いて短絡することが可能である。
【０１４６】
これにより、図１６に示すように、セル切り替用メタル２５による単純な板状メタルで構成される配線のみで、ＰチャネルＭＯＳトランジスタセル２０を容易にN-well基板コンタクトセルに切り替えることができる。なお、このN-well基板コンタクトセルとは、ＰチャネルＭＯＳトランジスタセル２０全体に、第１層においてセル切り替用メタル２５を覆うことによって、ドレイン領域・ゲート領域・ソース領域及びN-well基板コンタクト領域２３が全て短絡される。その結果、当該ＰチャネルＭＯＳトランジスタセル２０は、トランジスタ機能を失い、N-well基板コンタクトセルとして扱われることになる。これにより、ＰチャネルＭＯＳトランジスタセル２０を擬似的にN-well基板コンタクトセルとして再利用できるため、N-wellの電源電位を強化できることになる。
【０１４７】
図１７は、上記図１２のN-well基板コンタクト領域２３を抽出したレイアウトパターンの平面図である。同図に示すように、N-well基板コンタクト領域２３が予め全て結線されたN-well基板フレームを形成している。また、最外周をN-well基板コンタクト領域２３で形成しているため、上下左右に関わらない円滑なＰチャネルＭＯＳトランジスタセル２０…間の連結を可能にするようになっている。
【０１４８】
また、図１３に示すソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、図１７において両端矢印で示すように、N-well基板コンタクト領域２３が伸縮可能であり、N-well基板フレームの基本構造を壊さずに目的に応じたＰチャネルＭＯＳトランジスタセル２０を形成することが可能となる。
【０１４９】
また、本実施の形態では、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄なN-well基板コンタクト領域２３をトリミング（切り抜き）２３ｃしている。
【０１５０】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、基板コンタクト領域は、N-well基板コンタクト領域２３である。したがって、ＰチャネルＭＯＳトランジスタにおいて、ＰチャネルＭＯＳトランジスタセル２０を連続配置する際に、N-well基板コンタクト領域２３・２３同士のＰチャネルＭＯＳトランジスタセル２０・２０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずにN-well基板コンタクト領域２３を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造を提供することができる。ここで、N-well基板そのものは、N-well基板コンタクト領域２３・２３同士を連結することによって、自動的に重なりあうため、デザインルールを気にする必要がない。
【０１５１】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、N-well基板コンタクト領域２３に接続される第１層メタル(subvdd)２３ａは、ドレイン領域・ゲート領域・ソース領域から各ドレイン配線(Ｄ１)・ゲート配線(Ｇ１)・ソース配線(Ｓ１)への立ち上がり部分において第１層にて短絡する特徴を活かすことにより、これらドレイン領域・ゲート領域・ソース領域と電気的に接続したセル切り替用メタル２５として利用することが可能となっている。
【０１５２】
すなわち、ＰチャネルＭＯＳトランジスタセル２０全体にセル切り替用メタル２５を覆うことによって、ＰチャネルＭＯＳトランジスタセル２０を擬似的にN-well基板コンタクトセルとして再利用できる。これにより、ＰチャネルＭＯＳトランジスタセル２０は、ドレイン領域・ゲート領域・ソース領域及びN-well基板コンタクト領域２３が全て短絡されることにより、当該ＰチャネルＭＯＳトランジスタセル２０におけるトランジスタ機能を無効にし、そのＰチャネルＭＯＳトランジスタセル２０をN-well基板コンタクトセルとして扱うことになる。
【０１５３】
したがって、レイアウトパターン上の空きスペースに、トランジスタの安定化を図るN-well基板コンタクトセルとなったＰチャネルＭＯＳトランジスタセル２０を配設しておくことによって、セル空きスペースの有効利用を図ることができる。
【０１５４】
一方、ＰチャネルＭＯＳトランジスタセル２０を擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルのセル切り替用メタル２５を外すことにより、元のＰチャネルＭＯＳトランジスタセル２０として容易に再利用することができる。
【０１５５】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の各幹線幅に応じて、N-well基板コンタクト領域２３の幅が伸縮して形成される。
【０１５６】
したがって、例えば、ＰチャネルＭＯＳトランジスタセル２０毎に分配される電流値から求めたドレイン幹線（Ｄ）・ソース幹線（Ｄ）の各幹線幅の変更に対し、基本的な基板フレームの構造を保持したまま最外周のN-well基板コンタクト領域２３を容易に伸縮変形することができる。
【０１５７】
すなわち、汎用性を高めたN-well基板コンタクト領域２３の構造となっているので、基本的なN-well基板コンタクト領域２３の構造を変えずに、バリエーションに富んだＰチャネルＭＯＳトランジスタセル２０を形成できる。例えば、動作電流毎に異なるＰチャネルＭＯＳトランジスタセル２０を容易に形成することが可能となる。
【０１５８】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、N-well基板コンタクト領域２３は、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の下方に位置する内部領域が可能な限り開口されている。
【０１５９】
したがって、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の下方に位置するN-well基板コンタクト領域２３を可能な限り切り抜くことにより、N-well基板コンタクト領域２３を覆う第１層メタル（subvdd）２３aとドレイン幹線（Ｄ）・ソース幹線（Ｄ）間に形成される寄生容量を低減することができる。
【０１６０】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、基板コンタクト領域は、Ｎ-ｗｅｌｌ基板コンタクト領域２３である。
【０１６１】
したがって、ＰチャネルＭＯＳトランジスタにおいて、ＰチャネルＭＯＳトランジスタセル２０を連続配置する際に、N-well基板コンタクト領域２３・２３同士のＰチャネルＭＯＳトランジスタセル２０・２０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造を提供することができる。
【０１６２】
〔実施の形態６〕
本発明の他の実施の形態について図１８及び図１９に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態５の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１６３】
本実施の形態では、前記実施の形態５の図１３におけるｘ軸方向つまりゲート配線（Ｇ１）の延長方向にＰチャネルＭＯＳトランジスタセル２０を連結する例について述べる。
【０１６４】
図１８は、２種類のＰチャネルＭＯＳトランジスタＭ１・Ｍ２からなる差動対の回路図である。また、図１９は、図１８で示した２種類のＰチャネルＭＯＳトランジスタＭ１・Ｍ２のチャネル幅Ｗ＝αをそれぞれ１６分割し（Ｗmin＝α/１６）、８フィンガー（Ｗ’＝８×Ｗmin）毎に本実施の形態によるＰチャネルＭＯＳトランジスタセル２０であるＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を形成し（Ｍ１’＝Ｍ２’＝２＊Ｗ’）、図１３中に示したｘ軸方向つまりゲート配線（Ｇ１）と同方向（ゲート配線（Ｇ１）の延長方向）に連結したものである。
【０１６５】
同図に示すように、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’は、クロス状に交差配置して幾何学的に原点対称構造となっているため、仮に同図の下部矢印に示すような向きにプロセスばらつきが生じた場合でも、図１９におけるＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２とのばらつきが等しくなる。
【０１６６】
また、本実施の形態による構成を用いることによって、図１９に示すＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’のように、別の役割を持つトランジスタセル同士でも容易にN-well基板コンタクト領域２３・２３を連結することが可能となる。さらに、ＰチャネルＭＯＳトランジスタセルＭ１’のソース幹線（Ｓ）と、ＰチャネルＭＯＳトランジスタセルＭ２’のドレイン幹線（Ｄ）に関し、セル段階でｘ軸方向に連結する際に、その間にN-well基板コンタクト領域２３・２３が存在するので、レイアウト設計時に使用するデザインルールの制約を気にせずに、近接するメタル配線間のクリアランスルールを満たすことができる。すなわち、ソース幹線（Ｓ）とドレイン幹線（Ｄ）とは、接触してはならず、近づき過ぎてはいけない。この点、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を連結する際に、その間に、一定間隔幅のN-well基板コンタクト領域２３・２３が存在するので、一定間隔幅のN-well基板コンタクト領域２３・２３が存在しない場合に比べてソース幹線（Ｓ）とドレイン幹線（Ｄ）との間隔を気にする必要がない。
【０１６７】
最終的な基板配線は、連結したＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’における両端のN-well基板コンタクト領域２３の任意の位置等から引き出せば良い。
【０１６８】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）をＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されている。
【０１６９】
また、本実施の形態では、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の各外側端部とN-well基板コンタクト領域２３・２３におけるＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の最外周との間の平面的な間隔は、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’をゲート領域に接続されるゲート配線（Ｇ１）の延長方向に連続して連結することにより相互のドレイン幹線（Ｄ）・ソース幹線（Ｄ）が対向するときのメタル間クリアランスルールを満たすように設定されている。
【０１７０】
したがって、レイアウト設計時にデザインルールの制約を気にせずに、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を連続配置できるため、レイアウト効率がさらに高まる。
【０１７１】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、２種類のＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を互いに連結するときには、各ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’のN-well基板コンタクト領域２３・２３同士を突き合わせるので、N-well基板コンタクト領域２３・２３を共有して並べることによって対称性の良い差動対を形成することができる。
【０１７２】
〔実施の形態７〕
本発明のさらに他の実施の形態について図２０ないし図２２に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態６の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１７３】
本実施の形態では、ＰチャネルＭＯＳトランジスタセル２０における前記図１３のｙ軸方向の連結例について述べる。
【０１７４】
図２０は、ＰチャネルＭＯＳトランジスタセル２０を８フィンガー毎に２つ形成し、図１３におけるｙ軸方向(ゲート配線（Ｇ１）と垂直方向)に連結して配置した例である。
【０１７５】
同図においては、１６フィンガーのＰチャネルＭＯＳトランジスタセル２０と略同じ構造となる。同図に示すように、隣接するＰチャネルＭＯＳトランジスタセル２０・２０のN-well基板コンタクト領域２３・２３間だけでなく、ゲート幹線(Ｇ)・(Ｇ)間、並びにソース幹線（Ｓ）・（Ｓ）間、及びドレイン幹線（Ｄ）・（Ｄ）間の結線をレイアウトする必要がないため、レイアウトの効率を高めることができる。ここで、N-well基板そのものは、N-well基板コンタクト領域２３・２３同士を連結することによって、自動的に重なりあうため、デザインルールを気にする必要がない。
【０１７６】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造では、ゲート幹線（Ｇ）は、ＰチャネルＭＯＳトランジスタセル２０・２０の最外周端部にまで延びて形成されているので、隣接するＰチャネルＭＯＳトランジスタセル２０・２０のゲート幹線（Ｇ）・（Ｇ）同士の突き合わせによりゲート幹線（Ｇ）・（Ｇ）同士の接続を行うことができる。したがって、ＰチャネルＭＯＳトランジスタセル２０・２０をゲート幹線（Ｇ）・（Ｇ）の対向方向に連続して連結するときには、ゲート幹線（Ｇ）・（Ｇ）について別途の接続配線を省略することができる。
【０１７７】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造では、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｄ）は、ＰチャネルＭＯＳトランジスタセル２０・２０の最外周端部にまで延びて形成されている。
【０１７８】
このため、隣接するＰチャネルＭＯＳトランジスタセル２０・２０のドレイン幹線（Ｄ）・（Ｄ）同士の突き合わせ及びソース幹線（Ｄ）・（Ｄ）同士の突き合わせにより、ドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｄ）・（Ｄ）同士の接続を行うことができる。したがって、ＰチャネルＭＯＳトランジスタセル２０・２０をドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｄ）・（Ｄ）同士の対向方向に連続して連結するときには、ドレイン幹線（Ｄ）・（Ｄ）及びソース幹線（Ｄ）・（Ｄ）について別途の接続配線を省略することができる。
【０１７９】
また、図２１には、図２０を簡略化した図を示す。さらに、図２１におけるＣ−Ｃ線断面図を図２２に示す。同図から、本実施の形態のトランジスタ構造を用いることによって、ゲート幹線（Ｇ）、基板コンタクト用メタル層（subvdd）２３ａ、及びＮ型拡散領域（ｎ＋）がデザインルールを意識することなく連結可能となっていることがわかる。同様に、N-wellも重なり合うことによって、デザインルールの制約を受けずに、一つのN-wellとして電気的に接続されていることがわかる。
【０１８０】
〔実施の形態８〕
本発明のさらに他の実施の形態について、図２３ないし図２５に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態７の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。また、本実施の形態で説明するＮ型拡散領域３２、基板コンタクト領域３３、トランジスタブロック（Sensitive Circuit）３４は、前記実施の形態１のＮ型拡散領域２、基板コンタクト領域３、トランジスタブロック（Sensitive Circuit）４と同じ機能を有する。
【０１８１】
本発明の連結可能なトランジスタセル構造で適用されるトランジスタセルは、四角形に限らない。すなわち、他の多角形でも本発明を適用することができる。
【０１８２】
本実施の形態では、三角形で構成した場合のＮチャネルＭＯＳトランジスタセルについて説明する。
【０１８３】
本実施の形態のＮチャネルＭＯＳトランジスタセル３０は、図２３に示すように、Ｐ型基板からなる第１の基板(P-substrate)１上にドレイン領域及びソース領域を形成するＮ型拡散領域３２とポリシリコン配線にてなるゲート配線（Ｇ１）にて構成される三角形構造のトランジスタブロック（Sensitive Circuit）３４を有している。上記ゲート配線（Ｇ１）は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【０１８４】
また、トランジスタブロック（Sensitive Circuit）３４の周りには、基板電位を与えるためのＰ型拡散領域からなる基板コンタクト領域３３が形成されている。
【０１８５】
本実施の形態では、上記基板コンタクト領域３３は、同図に示すように、ＮチャネルＭＯＳトランジスタセル３０の最外周を囲むようにして形成されている。これにより、本実施の形態では、隣接するＮチャネルＭＯＳトランジスタセル３０…の基板コンタクト領域３３…同士の素子間配線を省略できるようになっている。
【０１８６】
本実施の形態によるＮチャネルＭＯＳトランジスタセル３０を用いることによって、素子間配線する必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができる。
【０１８７】
一方、本実施の形態では、前記実施の形態１で説明した四角形のＮチャネルＭＯＳトランジスタセル１０と同様に、基板コンタクト領域３３に接続される第１層メタルを、図示しない三角形のセル切り替用メタルに切り替えることが可能となっている。
【０１８８】
これにより、三角形のセル切り替用メタルによる単純な第１層メタルによる短絡用配線のみで、ＮチャネルＭＯＳトランジスタセル３０を容易に基板コンタクトセルに切り替えることができる。この結果、ＮチャネルＭＯＳトランジスタセル３０を擬似的に基板コンタクトセルとして再利用できることになる。
【０１８９】
また、本実施の形態では、基板コンタクト領域３３が予め全て結線された基板フレームを形成しているとともに、最外周を基板コンタクト領域３３で形成しているため、上下左右に関わらない円滑なＮチャネルＭＯＳトランジスタセル３０…間の連結を可能にするようになっている。
【０１９０】
また、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、基板コンタクト領域３３が伸縮可能であり、基板フレームの基本構造を壊さずに目的に応じたＮチャネルＭＯＳトランジスタセル３０を形成することが可能となる。
【０１９１】
また、本実施の形態でも、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄な基板コンタクト領域３３をトリミング（切り抜き）している（図示しない）。
【０１９２】
図２４及び図２５は、上記ＮチャネルＭＯＳトランジスタセル３０…を効率良く配置した一例である。同図に示すように、ゲート幹線(Ｇ)・(Ｇ)、ドレイン幹線（Ｄ）・（Ｄ）、ソース幹線（Ｓ）・（Ｓ）がお互いに向き合うように配置することによって、配線を容易にしている。
【０１９３】
なお、本実施の形態では、
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル３０の構造では、ＮチャネルＭＯＳトランジスタセル３０は、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。
【０１９４】
〔実施の形態９〕
本発明のさらに他の実施の形態について、図２６に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態８の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。また、本実施の形態で説明するＰチャネルＭＯＳトランジスタセル４０は、機能的には実施の形態５にて説明したＰチャネルＭＯＳトランジスタセル２０と同じである。したがって、Ｐ型拡散領域４２、N-well基板コンタクト領域４３、トランジスタブロック（Sensitive Circuit）４４は、前記実施の形態５のＰ型拡散領域２２、N-well基板コンタクト領域２３、トランジスタブロック（Sensitive Circuit）２４と同じ機能を有する。
【０１９５】
本発明の連結可能なトランジスタセル構造で適用されるトランジスタセルは、ＰチャネルＭＯＳトランジスタセルについても、四角形に限らず他の多角形でも本発明を適用することができる。
【０１９６】
本実施の形態では、三角形で構成した場合のＰチャネルＭＯＳトランジスタセルについて説明する。
【０１９７】
本実施の形態のＰチャネルＭＯＳトランジスタセル４０は、図２６に示すように、図示しないＰ型基板からなる第１の基板(P-substrate)に形成されたN-well基板４１上にドレイン領域及びソース領域を形成するＰ型拡散領域４２とポリシリコン配線にてなるゲート配線（Ｇ１）にて構成される三角形構造のトランジスタブロック（Sensitive Circuit）４４を有している。上記ゲート配線（Ｇ１）は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【０１９８】
また、トランジスタブロック（Sensitive Circuit）４４の周りには、基板電位を与えるためのＮ型拡散領域からなるN-well基板コンタクト領域４３が形成されている。
【０１９９】
本実施の形態では、上記N-well基板コンタクト領域４３は、ＰチャネルＭＯＳトランジスタセル４０の最外周を囲むようにして形成されている。これにより、本実施の形態では、隣接するＰチャネルＭＯＳトランジスタセル４０…のN-well基板コンタクト領域４３…同士の素子間配線を省略できるようになっている。
【０２００】
本実施の形態によるＰチャネルＭＯＳトランジスタセル４０を用いることによって、素子間配線する必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができる。
【０２０１】
一方、本実施の形態でも、N-well基板コンタクト領域４３に接続される第１層メタル(subvdd)４３ａを、図示しない三角形のセル切り替用メタルによりトランジスタの機能を無効にすることが可能となっている。
【０２０２】
ここで、本実施の形態では、ゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）を形成する配線は、全て下位メタル層で必ず第１層を経由しているため、第１層を用いて短絡することが可能である。
【０２０３】
これにより、三角形のセル切り替用メタルによる単純な板状メタルで構成される配線のみで、三角形のＰチャネルＭＯＳトランジスタセル４０を容易に三角形のN-well基板コンタクトセルに切り替えることができる。この結果、ＰチャネルＭＯＳトランジスタセル４０を擬似的にN-well基板コンタクトセルとして再利用できることになる。
【０２０４】
また、本実施の形態では、三角形のＰチャネルＭＯＳトランジスタセル４０の最外周をN-well基板コンタクト領域４３で形成しているため、上下左右に関わらない円滑なＰチャネルＭＯＳトランジスタセル４０…間の連結を可能にするようになっている。
【０２０５】
また、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、N-well基板コンタクト領域４３が伸縮可能であり、N-well基板フレームの基本構造を壊さずに目的に応じたＰチャネルＭＯＳトランジスタセル４０を形成することが可能となる。
【０２０６】
また、本実施の形態では、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄なN-well基板コンタクト領域４３をトリミング（切り抜き）している（図示しない）。
【０２０７】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル４０の構造では、ＰチャネルＭＯＳトランジスタセル４０は、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。
【０２０８】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０２０９】
【発明の効果】
本発明の連結可能なトランジスタセル構造は、以上のように、基板コンタクト領域が、トランジスタセルの最外周となるように形成されているものである。
【０２１０】
それゆえ、基板コンタクト領域が、トランジスタセルの最外周となるように形成されているので、トランジスタセルを連結する際、トランジスタセルを突き合わせることにより、最外周に存在する基板コンタクト領域同士が相互に接触し電気的に接続される。このため、基板コンタクト領域同士のトランジスタセル間配線をする手間が省ける。
【０２１１】
また、基板コンタクト領域が最外周に存在するので、トランジスタセルを連続配置する際、トランジスタセル間や基板コンタクト領域間に隙間ができることがない。また、新たに基板コンタクト領域を形成する必要もない。このため、レイアウト設計時にデザインルールの制約を全く受けずにトランジスタセルを連続配置することができる。
【０２１２】
また、いずれのトランジスタセルについても基板コンタクト領域は最外周に存在するので、それぞれのトランジスタ構造を完全に等しくすることが可能となり、閾値電圧のばらつきの可能性を低減することができる。
【０２１３】
したがって、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができるという効果を奏する。
【０２１４】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域に接続される第１層メタルが設けられているとともに、上記第１層メタルは、前記ドレイン領域・ゲート領域・ソース領域から各ドレイン配線・ゲート配線・ソース配線への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、トランジスタセルを擬似的な基板コンタクトブロックに変換できるものである。
【０２１５】
それゆえ、単純な短絡用の第１層メタルをトランジスタセルに装着するだけで、トランジスタセルを容易に基板コンタクトセルに切り替えることができる。したがって、レイアウトパターン上の空きスペースに、トランジスタの安定化を図る基板コンタクトセルとなったトランジスタセルを配設しておくことによって、セル空きスペースの有効利用を図ることができるという効果を奏する。
【０２１６】
一方、本発明のトランジスタセルを擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルの短絡用の第１層メタルを外すことにより、元のトランジスタセルとして容易に再利用することができるという効果を奏する。
【０２１７】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域の上方には、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線がトランジスタセルの基板コンタクト領域の内部かつ上方に配置されるとともに、上記ドレイン幹線・ソース幹線の各幹線幅に応じて、基板コンタクト領域の幅が伸縮して形成されるものである。
【０２１８】
それゆえ、汎用性を高めた基板コンタクト領域の構造となっているので、基本的な基板コンタクト領域の構造を変えずに、バリエーションに富んだトランジスタセルを形成できるという効果を奏する。
【０２１９】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線の下方に位置する内部領域が可能な限り開口されているものである。
【０２２０】
それゆえ、ドレイン幹線・ソース幹線の下方に位置する基板コンタクト領域を可能な限り切り抜くことにより、基板コンタクト領域を覆う第１層メタルとドレイン幹線・ソース幹線間に形成される寄生容量を低減することができるという効果を奏する。
【０２２１】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン幹線・ソース幹線をトランジスタセルの最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されているものである。
【０２２２】
それゆえ、レイアウト設計時にデザインルールの制約を気にせずに、トランジスタセルを連続配置できるため、レイアウト効率がさらに高まるという効果を奏する。
【０２２３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ゲート領域に接続されるゲート配線に信号を供給するゲート幹線は、トランジスタセルの最外周端部にまで延びて形成されているものである。
【０２２４】
それゆえ、隣接するトランジスタセルのゲート幹線同士の突き合わせによりゲート幹線同士の接続を行うことができる。したがって、トランジスタセルをゲート幹線の対向方向に連続して連結するときには、ゲート幹線について別途の接続配線を省略することができるという効果を奏する。
【０２２５】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線は、トランジスタセルの最外周端部にまで延びて形成されているものである。
【０２２６】
それゆえ、隣接するトランジスタセルのドレイン幹線同士の突き合わせ及びソース幹線同士の突き合わせにより、ドレイン幹線同士及びソース幹線同士の接続を行うことができる。したがって、トランジスタセルをドレイン幹線同士及びソース幹線同士の対向方向に連続して連結するときには、ドレイン幹線及びソース幹線について別途の接続配線を省略することができるという効果を奏する。
【０２２７】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは設計の目的により様々な機能を持つにも関わらず、上記トランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できるものである。
【０２２８】
それゆえ、異なる機能を持つトランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できるので、基板コンタクト領域を共有して並べることによって対称性の良い差動対を形成することができるという効果を奏する。
【０２２９】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、第１のＰ型半導体基板内に形成されたＮチャネルＭＯＳトランジスタにてなるものである。
【０２３０】
それゆえ、ＮチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができるという効果を奏する。
【０２３１】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、プロセスオプション(Deep N-well）とN-wellとにより隔離された第２のＰ型半導体基板内に形成されているものである。
【０２３２】
それゆえ、他の回路で生成されたノイズの影響を遮断し、トランジスタが安定した基板電位で動作することができるという効果を奏する。
【０２３３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、Ｎ−ウエル基板コンタクト領域であるものである。
【０２３４】
それゆえ、ＰチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができるという効果を奏する。
【０２３５】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、上記トランジスタセルは、平面形状が四角形及び三角形を含む多角形であるものである。
【０２３６】
上記の発明によれば、トランジスタセルは、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。これによっても、上記発明の効果を奏することができる。
【図面の簡単な説明】
【図１】本発明におけるＮチャネルＭＯＳトランジスタセルの実施の一形態を示すものであり、レイアウトパターンを示す平面図である。
【図２】第１の基板(P-substrate)内に配置されたＮチャネルＭＯＳトランジスタセルを示す、図４のＡ−Ａ線断面図である。
【図３】上記ＮチャネルＭＯＳトランジスタセルの基板コンタクト領域を抽出したレイアウトパターンを示す平面図である。
【図４】上記ＮチャネルＭＯＳトランジスタセルの簡略化したレイアウトパターンを示す平面図である。
【図５】 Deep N-well内に配置されたＮチャネルＭＯＳトランジスタセルを示す、図４のＡ−Ａ線断面図である。
【図６】セル切り替用メタルにより、ＮチャネルＭＯＳトランジスタセルを基板コンタクトセルに切り替えた状態を示す平面図である。
【図７】２つのＮチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２)からなる差動対を示す回路図である。
【図８】上記ＮチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２）のＮチャネルＭＯＳトランジスタセル(Ｍ１’・Ｍ２’）を連結して配置した状態を示す平面図である。
【図９】４つのＮチャネルＭＯＳトランジスタ(Ｍ１〜４)からなる２つの差動対を示す回路図である。
【図１０】上記ＮチャネルＭＯＳトランジスタ(Ｍ１〜４)のＮチャネルＭＯＳトランジスタセル(Ｍ１’〜Ｍ４’）を連結して配置した状態を示す平面図である。
【図１１】上記ＮチャネルＭＯＳトランジスタセルを、ゲート配線と垂直方向に連結した状態を示す平面図である。
【図１２】本発明における連結可能なトランジスタセル構造の他の実施の形態を示すものであり、ＰチャネルＭＯＳトランジスタセルを示す、図１４のＢ−Ｂ線断面図である。
【図１３】上記ＰチャネルＭＯＳトランジスタセルのレイアウトパターンを示す平面図である。
【図１４】上記ＰチャネルＭＯＳトランジスタセルの簡略化したレイアウトパターンを示す平面図である。
【図１５】セル切り替用メタルにより、ＰチャネルＭＯＳトランジスタセルを基板コンタクトセルに切り替えた状態を示す、図１４のＢ−Ｂ線断面図である。
【図１６】セル切り替用メタルにより、ＰチャネルＭＯＳトランジスタセルを基板コンタクトセルに切り替えた状態を示す平面図である。
【図１７】上記ＰチャネルＭＯＳトランジスタセルのN-well基板コンタクト領域を抽出したレイアウトパターンを示す平面図である。
【図１８】２つのＰチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２)からなる差動対を示す回路図である。
【図１９】上記ＰチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２）のＰチャネルＭＯＳトランジスタセル(Ｍ１’・Ｍ２’）を連結して配置した状態を示す平面図である。
【図２０】上記ＰチャネルＭＯＳトランジスタセルを、ゲート配線と垂直方向に連結した状態を示す平面図である。
【図２１】上記図２０の簡略化したレイアウトパターンを示す平面図である。
【図２２】上記ＰチャネルＭＯＳトランジスタセルを、ゲート配線と垂直方向に連結した状態を示す、図２１のＣ−Ｃ線断面図である。
【図２３】本発明における連結可能なトランジスタセル構造のさらに他の実施の形態を示すものであり、三角形のＮチャネルＭＯＳトランジスタセルを示す平面図である。
【図２４】上記三角形のＮチャネルＭＯＳトランジスタセルを連結して配置した状態を示す平面図である。
【図２５】上記三角形のＮチャネルＭＯＳトランジスタセルを多数連結して配置した状態を示す平面図である。
【図２６】三角形のＰチャネルＭＯＳトランジスタセルを示す平面図である。
【図２７】チャネル幅ＷがαのＮチャネルＭＯＳトランジスタを示す回路図である。
【図２８】チャネル幅を最小単位に並列分割したＮチャネルＭＯＳトランジスタを示す回路図である。
【図２９】従来の連結可能なトランジスタセルの構造を示すものであり、Deep N-well内に配置されたＮチャネルＭＯＳトランジスタセルを示す、図３１のＤ−Ｄ線断面図である。
【図３０】上記Deep N-well内に配置されたＮチャネルＭＯＳトランジスタセル示す平面図である。
【図３１】上記ＰチャネルＭＯＳトランジスタセルの簡略化したレイアウトパターンを示す平面図である。
【図３２】上記ＰチャネルＭＯＳトランジスタを示す回路図である。
【図３３】（ａ）（ｂ）は、ゲート抵抗を模式的に表したゲート・ソース・ドレインからなる３端子構成のＭＯＳトランジスタのレイアウト例を示す平面図である。
【図３４】（ａ）（ｂ）は、上記ＭＯＳトランジスタにおいて、ポリシリコン配線によるゲート抵抗を考慮した回路図である。
【図３５】上記ＮチャネルＭＯＳトランジスタセルを連結して配置した状態を示す平面図である。
【図３６】上記ＮチャネルＭＯＳトランジスタセルを連結して配置した他の状態を示す平面図である。
【図３７】上記ＮチャネルＭＯＳトランジスタセルを連結して配置したさらに他の状態を示す平面図である。
【図３８】上記ＮチャネルＭＯＳトランジスタセルを連結して配置したさらに他の状態を示す平面図である。
【図３９】上記ＮチャネルＭＯＳトランジスタセルを連結して配置したさらに他の状態を示す平面図である。
【図４０】差動入力型ＬＮＡ回路のトランジスタに限定したＮチャネルＭＯＳトランジスタ（Ｍ１〜４）を示す回路図である。
【符号の説明】
１ 第１の基板(P-substrate)（第１のＰ型半導体基板）
１ａ 第２の基板(P-substrate2)（第２のＰ型半導体基板）
２ Ｎ型拡散領域（ドレイン領域、ソース領域）
３ 基板コンタクト領域
３ａ 第１層メタル(subgnd)
３ｃ トリミング〔切り抜き〕（開口）
４ トランジスタブロック（Sensitive Circuit）
５ セル切り替用メタル（第１層メタル）
１０ ＮチャネルＭＯＳトランジスタセル（トランジスタセル）
２０ ＰチャネルＭＯＳトランジスタセル（トランジスタセル）
２１ N-well基板
２２ Ｐ型拡散領域（ドレイン領域、ソース領域）
２３ N-well基板コンタクト領域
２３ａ 第１層メタル(subvdd)
２５ セル切り替用メタル（第１層メタル）
３０ ＮチャネルＭＯＳトランジスタセル（トランジスタセル）
４０ ＰチャネルＭＯＳトランジスタセル（トランジスタセル）
Ｄ ドレイン幹線
Ｄ１ ドレイン配線
Ｇ ゲート幹線
Ｇ１ ゲート配線
Ｇｄ１ ダミーポリ配線
Ｍ１・Ｍ２・Ｍ３・Ｍ４ ＭＯＳトランジスタ
Ｍ１’・Ｍ２’・Ｍ３’・Ｍ４’ ＭＯＳトランジスタセル
Ｓ ソース幹線
Ｓ１ ソース配線
【発明の属する技術分野】
本発明は、ドレイン領域・ゲート領域・ソース領域及びトランジスタの動作を安定化するための基板コンタクト領域を有し、半導体集積回路を構成すべく並列配置される連結可能なトランジスタセル構造に関するものである。詳細には、トランジスタセルのレイアウト設計方法に関して、トランジスタセルを連結する際の各基板コンタクト領域等の連結に関する。
【０００２】
【従来の技術】
システム及びセットのライフサイクルが縮まってきた今日、ＩＣ（Integrated Circuit：半導体集積回路）設計に与えられる設計期間は短縮の一歩をたどり、製品化までの時間（time to market）を守るためにはその時々に応じた効率の良い設計方法が必要である。
【０００３】
しかし、特殊なアナログ回路等のレイアウト設計のように自動化が不可能なデザインについては、より柔軟なレイアウト手法が求められている。
【０００４】
従来のアナログ回路のレイアウト設計に関する各設計フローは、以下に示すような４つの段階が主である。
▲１▼セル生成段階…ネットリスト等の接続情報やデバイスパラメータを基にセルデザインを決定する。
▲２▼セル配置段階…セルを配線効率や配線長を考慮して最適に配置する。
▲３▼セル間配線段階…各種配線制約を守り、セル間を配線する。
▲４▼セルの最適化段階…レイアウトのデザイン検証を行い、最終的なルールチェックを行う。
【０００５】
上記の設計フローに従ってトランジスタセルを形成する際、セル同士の配線を極力省略でき、デザインのルール違反を未然に防ぐことのできる構造を用いることは、設計期間を大幅に短縮し、かつ効率の良い円滑な設計フローを実現するための重要な鍵となる。
【０００６】
従来のトランジスタセルのレイアウト設計では、まず、セルの段階でトランジスタのチャネル幅を最小単位に並列分割し、所望のフィンガー数からなるトランジスタセルを形成する。
【０００７】
具体的には、図２７に示すＮチャネルＭＯＳトランジスタＭ１は、そのチャネル幅Ｗ（＝α）が所望のフィンガー数となるように最小分割される。例えば、ゲート(Ｇ１)配線を８本持つ８フィンガーの場合には、図２８に示すように、チャネル幅最小単位Ｗmin＝α／８に並列分割される。
【０００８】
上記ＮチャネルＭＯＳトランジスタＭ１を、多数個、レイアウト設計する際の、チップの構成要素で、繰り返し使えるように、予めまとまった機能を備えた回路のパターンとなったものがトランジスタセルである。そして、上記各トランジスタセルは、設計上必要なサイズとなるように連続配置される。
【０００９】
従来の典型的なトランジスタセルに関して、図２９〜図４０を用いて以下に、具体的に説明する。
（トランジスタレイアウトサンプル▲１▼）
例えば、第１のＮチャネルＭＯＳトランジスタセル１００は、図２９に示すように、Ｐ型半導体からなる第１の基板(P-substrate)１０１上に、第２の基板(P-substrate2)１０１aを形成するために、底面を形成するプロセスオプションのDeep N-well１０７ａ及び側面を形成するN-well１０７ｂにより箱状の基板分離領域を形成し、さらにN-well１０７ｂに電源電位を与えることによって、外部からのノイズを遮断する。この第２の基板上に、ドレイン領域及びソース領域を形成するためのＮ型拡散領域（n+）１０２・１０２を２個設け、それらの間のＰ型半導体(P-substrate2)１０１ａの領域を絶縁体である酸化物と導体（金属）であるポリシリコン配線からなるゲート配線（Ｇ１）とで覆った構造のトランジスタブロック（Sensitive Circuit）１０４を有している。この金属（Metal）、酸化物（Oxide）、半導体（Semiconductor）の３構造は、ＭＯＳ構造と呼ばれている。なお、上記ゲート配線（Ｇ１）は、同図では、ゲート領域及びゲート端子を形成するものとなっている。
【００１０】
上記のトランジスタブロック（Sensitive Circuit）１０４の周囲には、図３０にも示すように、Ｐ型拡散領域にてなる基板コンタクト領域１０３が形成されており、この基板コンタクト領域１０３には、コンタクト１０３ａ及び第１層メタル１０３ｂを介して一定電圧（ここでは０Ｖ）が与えられるようになっている。
【００１１】
この基板コンタクト領域１０３は、空きスペースにできるだけ多く配置されるようになっており、基板電位が供給されることにより、トランジスタの動作をより安定化させるものである。
【００１２】
上記基板コンタクト領域１０３は、空きスペースにまとめて配置するか、又は予めＮチャネルＭＯＳトランジスタセル１００…毎に配置した各基板コンタクト領域１０３…間がメタル配線にて結線される。
【００１３】
一方、上記ソース領域を形成するＮ型拡散領域（ｎ+）１０２にコンタクトを介して接続されるソース配線（Ｓ１）は、メタルにてなり、図３１に示すように、上記基板コンタクト領域１０３と短絡されている。なお、このような第１のＭＯＳトランジスタセル１００のレイアウトパターンは、主に高周波用トランジスタで用いられる。
【００１４】
また、ドレイン幹線（Ｄ）及びゲート幹線（Ｇ）は、隣り合うセルと配線できるように無造作に剥き出した構造をしている。
【００１５】
なお、このＮチャネルＭＯＳトランジスタセル１００は、図３２に示すように、チャネル幅最小単位Ｗmin＝１０／０．３５のサイズからなるトランジスタをレイアウトした例である。
【００１６】
一方、図２９に示すように、連続して均等配置するポリシリコン配線からなるゲート配線（Ｇ１）の両サイドには、ダミーのポリシリコン配線(Ｇｄ１)を追加配置し、ポリシリコン層形成時に起こるアンダーカットによるゲート配線構造のばらつきによる悪影響を防いでいる。
【００１７】
前述したように、図３０中の基板コンタクト領域１０３は、レイアウト上の空きスペースにできるだけ多く配置することにより、第２の基板(P-substrate2)１０１ａ内のトランジスタの動作をより安定化させ、閾値ばらつきを抑える役割がある。
【００１８】
また、上記第２の基板(P-substrate2)１０１ａ内に、図２９で示したＮチャネルＭＯＳトランジスタセル１００を配置した場合には、前記第２の基板(P-substrate2)１０１ａ上に、ドレイン領域及びソース領域を形成する２つのＮ型拡散領域（ｎ+）１０２・１０２とポリシリコン配線からなるゲート配線（Ｇ１）、そして、図３１にも示すように、基板電位を与えるためのＰ型拡散領域（ｐ+）１０８・１０８にて構成されるＮチャネルＭＯＳトランジスタセル１００が形成される。
【００１９】
ここで、図３１にて示したＮチャネルＭＯＳトランジスタセル１００のレイアウト構造に関し、さらに、図３３（ａ）（ｂ）及び図３３を用いて補足説明する。
【００２０】
まず、ゲート端子（ゲート配線（Ｇ１））・ソース端子（ソース配線（Ｓ１））・ドレイン端子（ドレイン配線（Ｄ１））からなる３端子構成の上記ＮチャネルＭＯＳトランジスタセル１００のレイアウト例は、図３３（ａ）のように示される。また、上記ポリシリコン配線からなるゲート配線（Ｇ１）によるゲート抵抗Ｒｇを考慮した回路図は、図３４（ａ）のように示される。
【００２１】
従来技術では、ゲート配線（Ｇ１）ゲート抵抗Ｒｇを減らすために、図３３（ｂ）に示すように、ＮチャネルＭＯＳトランジスタセル１００のチャネル幅Ｗ＝αを並列分割して、チャネル幅Ｗ’＝α／２とし、さらに、ゲート配線（Ｇ１）の両端に上記基板コンタクト領域１０３を配置することにより、図３４（ｂ）に示すように、ゲート抵抗Ｒｇを１／４以下に低減する技術が広く用いられている。
【００２２】
図２９で示したＮチャネルＭＯＳトランジスタセル１００を用いて、所望のトランジスタサイズを実現する際、図３５〜３７のような工夫が主に利用される。例えば、図３５は、片方のセルを左右反転し、隣り合うセルのドレイン幹線（Ｄ）同士を向かい合わせることによって、ドレイン幹線（Ｄ）同士の配線を省略した一例である。また、図３６は、図３５と同様にゲート幹線（Ｇ）同士の配線を省略した一例である。通常、基板コンタクト１０５がフローティングになるデザイン・ルール・エラーを防ぐため、この段階でセル間配線１２０を行う。
【００２３】
また、図３７は、基板コンタクト領域１０３におけるソース配線（Ｓ１）同士の配線を省略した一例である。
（トランジスタレイアウトサンプル▲２▼）
次に、他の従来技術である第２のＮチャネルＭＯＳトランジスタセル２００のレイアウトパターンを、図３８に示す。
【００２４】
このレイアウトでは、Ｐ型基板上にドレイン領域及びソース領域を形成するＮ型拡散領域（ｎ+）２０２・２０２とポリシリコン配線で構成されるゲート配線（Ｇ１）とからなるトランジスタブロック２０４に関し、Ｐ型拡散領域からなる基板コンタクト領域２０３を、トランジスタブロック２０４の上下端と、ドレイン幹線（Ｄ）との間に、孤島状に配置している。また、ソース配線（Ｓ１）は、トランジスタを形成するＮ型拡散領域（ｎ+）と同電位でＳ１配線からソース幹線（Ｓ）として引き出している。さらに、ポリシリコン配線からなるゲート配線（Ｇ１）の外側にある前述のダミーポリ配線の外部にある基板コンタクト領域２０３・２０３を配置し、ゲート配線は、Ｇ１からゲート幹線（Ｇ）として抵抗の小さいトップメタルにて引き出している。
（University of California Berkeleyのトランジスタ・レイアウト例）
また、他の従来技術として、カリフォルニア・バークレー大学の博士論文に掲載されている非特許文献１のトランジスタのレイアウト例が挙げられる。図３８は、図４０における差動入力型ＬＮＡ回路のトランジスタに限定したレイアウトパターンを示す平面図である。
【００２５】
前述のように、ＬＮＡ回路を構成するＭＯＳトランジスタ（Ｍ１〜Ｍ４）のチャネル幅を最小単位に並列分割し、所望のフィンガー数となるトランジスタセル３００…をマトリクス状に並べ、トランジスタセル３００…の周りに基板コンタクト領域３０３を格子状に後から敷き詰めている。
【００２６】
【非特許文献１】
Dennis Gee-Wai Yee, "A Design Methodology for Highly-Integrated Low-Power Receivers for Wireless Communications, "University of California Berkeley, p170, Spring 2001.
【００２７】
【発明が解決しようとする課題】
しかしながら、上述のように構成される第１の従来技術であるＮチャネルＭＯＳトランジスタセル１００では、図３７に示すように、ソース・基板電位共通引き出し配線１０８が、基板コンタクト領域１０３つまりＮチャネルＭＯＳトランジスタセル１００から突出しているので、基板コンタクト領域１０３の間のクリアランスrule２及びコンタクトホール間のクリアランスrule１等、煩わしいデザインルールの制約を受け、セル構造自身の再変更又はメタル層での補修等、手間と時間が余計にかかるおそれがある。
【００２８】
また、図３５及び図３６に示すように、ドレイン幹線（Ｄ）やゲート幹線（Ｇ）がＮチャネルＭＯＳトランジスタセル１００から突出しているので、同一機能を持つ基板コンタクト領域１０３・１０３等に関してデザインルールを満たすようにのセル間配線１２０にて後から結線する必要がある。
【００２９】
次に、第２の従来技術であるＮチャネルＭＯＳトランジスタ２００では、図３８に示すように、レイアウト設計時に使用するデザインルールの制約を考慮に入れて、孤島状に配置する基板コンタクト領域２０３・２０３同士を配線する必要がある。この場合、同層メタル同士の交差や近接するメタル間隔のルールに注意しながらレイアウトを行う面倒かつ効率の悪い作業となる。
【００３０】
また、基板コンタクト領域２０３・２０３の配置が幾何学的に非対称であるため、ＮチャネルＭＯＳトランジスタセル２００の安定化や閾値等に関するばらつきが生ずる可能性がある。
【００３１】
一方、カリフォルニア・バークレー大学の博士論文に掲載されている第３の従来技術であるトランジスタセル３００…のレイアウト例では、図３９に示すように、上下左右対称なトランジスタセル３００…をマトリクス状に均等に配置し、その後、基板コンタクト領域３０３をセル間に格子状に配置している。すなわち、第１のＮチャネルＭＯＳトランジスタセル１００及び第２のＮチャネルＭＯＳトランジスタセル２００と同様に、レイアウト設計時に使用するデザインルールの制約を考慮に入れて、空きスペースを利用するため面倒かつ効率の悪い作業をしなければならない。
【００３２】
さらに、従来技術である第１のＮチャネルＭＯＳトランジスタセル１００及び第２のＮチャネルＭＯＳトランジスタセル２００におけるレイアウトサンプルでは、ソース配線（Ｓ１）と基板であるサブストレート端子とを短絡していたが、一般には、Ｎチャネルトランジスタのサブストレート端子(subgnd)を最も低い電位の節点に接続し、Ｐチャネルトランジスタのサブストレート端子(subvdd)を最も高い電位の節点に接続しなければならない（なお、ここではサブストレート端子（subvdd）を抑えるコンタクトを「N-well基板コンタクト」と呼ぶことにする。）。
【００３３】
これらの場合、ソース配線（Ｓ１）の電位がサブストレート端子の電位と異なる場合がある。チャネルはゲート配線（Ｇ１）と基板やウェルとに挟まれた領域であるから、ゲート・ソース間の電位差だけでなく、ソース・サブストレート間の電位差もチャネルの形成に影響を及ぼす。すなわち、例えゲート・ソース間電圧(ＶGS)が変わらなくても、ソース・サブストレート電圧(ＶSB)が変化することによりチャネルの形成に関わる閾値電圧(ＶT)が変化する。ソース・サブストレート電圧(ＶSB)を考慮した場合の電圧は、
ＶT ＝ＶT0 ＋γ｛（√（２φf＋ＶSB ）−√φf） ………（１）
となることが知られている。ただし、ＶT0は、ソース・サブストレート電圧(ＶSB)が零のときの閾値電圧である。γやφfは、プロセスによって決まる定数である。
【００３４】
つまり、レイアウト上で基板コンタクトの構造がセル毎に異なると、閾値電圧（ＶT）がばらつく可能性がある。よってセル配置後に基板コンタクトを局所的に変形する必要がないように、セル段階で基板コンタクトを均等にレイアウトする必要がある。
【００３５】
また、セル配置後の基板コンタクト領域１０３・２０３の形成は、レイアウト設計時に使用するデザインルールの制約を大きく受け、面倒かつ効率の悪い作業となる。
【００３６】
従来のレイアウト方法では、トランジスタセル等のコアとなるパーツ配置を第１に行うことが普通であり、パーツの配置によっては基板領域が十分に確保できない可能性がある。さらにまた、基板コンタクトを含めたトランジスタ構造が不均一になる傾向があるため、トランジスタの閾値特性及び耐ノイズ性能等がばらつく可能性がある。
【００３７】
総括すると、上記のような設計フローに従ってＭＯＳトランジスタセルを形成する際、基板コンタクト領域の配置忘れ、接続のミス、結線忘れ及びパラメータの指定ミス等及び人的エラー発生の可能性が極めて高くなり、構造が不均一になり閾値電圧がばらつく可能性が高くなる。
【００３８】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することにある。
【００３９】
【課題を解決するための手段】
本発明の連結可能なトランジスタセル構造は、上記課題を解決するために、ドレイン領域・ゲート領域・ソース領域及びトランジスタの動作を安定化するための基板コンタクト領域を有し、半導体集積回路を構成すべく並列配置される連結可能なトランジスタセル構造において、上記基板コンタクト領域が、トランジスタセルの最外周となるように形成されていること特徴としている。
【００４０】
上記の発明によれば、基板コンタクト領域が、トランジスタセルの最外周となるように形成されているので、トランジスタセルを連結する際、トランジスタセルを突き合わせることにより、最外周に存在する基板コンタクト領域同士が相互に接触し電気的に接続される。このため、基板コンタクト領域同士のトランジスタセル間配線をする手間が省ける。
【００４１】
また、トランジスタセルを連続配置する際、トランジスタセル間に隙間ができ基板コンタクト領域間に隙間ができる場合には、その隙間を処理するために煩わしいデザインルールの制約を受け、トランジスタセル構造自身の再変更又はメタル層での補修等、手間と時間が余計にかかるおそれがある。
【００４２】
しかし、本発明では、基板コンタクト領域が最外周に存在するので、トランジスタセルを連続配置する際、トランジスタセル間や基板コンタクト領域間に隙間ができることがない。また、新たに基板コンタクト領域を形成する必要もない。このため、レイアウト設計時にデザインルールの制約を全く受けずにトランジスタセルを連続配置することができる。
【００４３】
また、レイアウト上で基板コンタクト領域の構造がトランジスタセル毎に異なると、閾値電圧がばらつく可能性がある。
【００４４】
しかし、本発明では、いずれのトランジスタセルについても基板コンタクト領域は最外周に存在するので、それぞれのトランジスタ構造を完全に等しくすることが可能となり、閾値電圧のばらつきの可能性を低減することができる。
【００４５】
したがって、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができる。
【００４６】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域に接続される第１層メタルが設けられているとともに、上記第１層メタルは、前記ドレイン領域・ゲート領域・ソース領域から各ドレイン配線・ゲート配線・ソース配線への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、トランジスタセルを擬似的な基板コンタクトブロックに変換できることを特徴としている。
【００４７】
上記の発明によれば、基板コンタクト領域に接続される第１層メタルは、前記ドレイン領域・ゲート領域・ソース領域から各ドレイン配線・ゲート配線・ソース配線への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、トランジスタセルを擬似的な基板コンタクトブロックに変換可能となっている。
【００４８】
すなわち、本発明では、トランジスタセル全体にゲート・ドレイン・ソース・基板端子を短絡するように第１層メタルを覆うことによって、トランジスタセルを擬似的に基板コンタクトセルとして再利用できる。これにより、そのトランジスタセルを基板コンタクトセルとして扱うことになる。
【００４９】
したがって、レイアウトパターン上の空きスペースに、トランジスタを配置する基板電位の安定化を図る基板コンタクトセルとなったトランジスタセルを配設しておくことによって、セル空きスペースの有効利用を図ることができる。
【００５０】
具体的には、例えば、抵抗の比較的小さいＴＯＰメタルを用いるゲート配線や、主要信号線として第２、３層等を用いることの多いソース配線及びドレイン配線は、全て第１層メタルを用いたメタルを経由して上層までコンタクト結合している点に注目したことにより、単純な短絡用の第１層メタルをトランジスタセルに装着するだけで、トランジスタセルを容易に基板コンタクトセルに切り替えることができる。
【００５１】
一方、本発明のトランジスタセルを擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルの短絡用の第１層メタルを外すことにより、元のトランジスタセルとして容易に再利用することができる。
【００５２】
すなわち、擬似的な基板コンタクトセルをレイアウト上の空きスペースに連続配置することによって、様々なトランジスタサイズの変更に対応して、短絡用の第１層メタルを取り除くのみで、基板コンタクトセルを例えばＮチャネルＭＯＳトランジスタとして効率良く再利用することできる。また、必要の無い基板コンタクトセルは、空きスペースの基板電位を強化するように働く。
【００５３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域の上方には、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線がトランジスタセルの基板コンタクト領域の内部かつ上方に配置されるとともに、上記ドレイン幹線・ソース幹線の各幹線幅に応じて、基板コンタクト領域の幅が伸縮して形成されることを特徴としている。
【００５４】
上記の発明によれば、ドレイン幹線・ソース幹線の各幹線幅に応じて、基板コンタクト領域の幅が伸縮して形成される。
【００５５】
したがって、例えば、トランジスタセル毎に分配される電流値から求めたドレイン幹線・ソース幹線の各幹線幅の変更に対し、基本的な基板フレームの構造を保持したまま最外周の基板コンタクト領域を容易に伸縮変形することができる。
【００５６】
すなわち、汎用性を高めた基板コンタクト領域の構造となっているので、基本的な基板コンタクト領域の構造を変えずに、バリエーションに富んだトランジスタセルを形成できる。例えば、動作電流毎に異なるトランジスタセルを容易に形成することが可能となる。
【００５７】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線の下方に位置する内部領域が可能な限り開口されていることを特徴としている。
【００５８】
上記の発明によれば、基板コンタクト領域は、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線の下方に位置する内部領域が可能な限り開口されている。
【００５９】
したがって、ドレイン幹線・ソース幹線の下方に位置する基板コンタクト領域を可能な限り切り抜くことにより、基板コンタクト領域を覆う第１層メタルとドレイン幹線・ソース幹線間に形成される寄生容量を低減することができる。
【００６０】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン幹線・ソース幹線をトランジスタセルの最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されていることを特徴としている。
【００６１】
上記の発明によれば、ドレイン幹線・ソース幹線をトランジスタセルの最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されている。
【００６２】
したがって、レイアウト設計時にデザインルールの制約を気にせずに、トランジスタセルを連続配置できるため、レイアウト効率がさらに高まる。
【００６３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ゲート領域に接続されるゲート配線に信号を供給するゲート幹線は、トランジスタセルの最外周端部にまで延びて形成されていることを特徴としている。
【００６４】
上記の発明によれば、ゲート幹線は、トランジスタセルの最外周端部にまで延びて形成されているので、隣接するトランジスタセルのゲート幹線同士の突き合わせによりゲート幹線同士の接続を行うことができる。したがって、トランジスタセルをゲート幹線の対向方向に連続して連結するときには、ゲート幹線について別途の接続配線を省略することができる。
【００６５】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線は、トランジスタセルの最外周端部にまで延びて形成されていることを特徴としている。
【００６６】
上記の発明によれば、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線は、トランジスタセルの最外周端部にまで延びて形成されている。
【００６７】
このため、隣接するトランジスタセルのドレイン幹線同士の突き合わせ及びソース幹線同士の突き合わせにより、ドレイン幹線同士及びソース幹線同士の接続を行うことができる。したがって、トランジスタセルをドレイン幹線同士及びソース幹線同士の対向方向に連続して連結するときには、ドレイン幹線及びソース幹線について別途の接続配線を省略することができる。
【００６８】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは設計の目的により様々な機能を持つにも関わらず、上記トランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できることを特徴としている。
【００６９】
上記の発明によれば、異なる機能を持つトランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できるので、基板コンタクト領域を共有して並べることによって対称性の良い差動対を形成することができる。
【００７０】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、第１のＰ型半導体基板内に形成されたＮチャネルＭＯＳトランジスタにてなることを特徴としている。
【００７１】
上記の発明によれば、トランジスタセルは、第１のＰ型半導体基板内に形成されたＮチャネルＭＯＳトランジスタにてなるので、ＮチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができる。
【００７２】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、プロセスオプション(Deep N-well）とN-wellとにより隔離された第２のＰ型半導体基板内に形成されていることを特徴としている。
【００７３】
上記の発明によれば、トランジスタセルは、プロセスオプション(Deep N-well）とN-wellとにより隔離された第２のＰ型半導体基板内に形成されているので、他の回路で生成されたノイズの影響を遮断し、トランジスタが安定した基板電位で動作することができる。
【００７４】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、Ｎ−ウエル基板コンタクト領域であることを特徴としている。
【００７５】
上記の発明によれば、基板コンタクト領域は、Ｎ−ウエル基板コンタクト領域である。したがって、ＰチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができる。
【００７６】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、上記トランジスタセルは、平面形状が四角形及び三角形を含む多角形であることを特徴としている。
【００７７】
上記の発明によれば、トランジスタセルは、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。
【００７８】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図６に基づいて説明すれば、以下の通りである。
【００７９】
本実施の形態の連結可能なトランジスタセル構造が適用されるトランジスタセルとしてのＮチャネルＭＯＳトランジスタセル１０は、図２に示すように、Ｐ型基板からなる第１の基板(P-substrate)１上にドレイン領域及びソース領域を形成するＮ型拡散領域２…とゲート配線（Ｇ１）を形成するポリシリコン配線とで構成されるトランジスタブロック（Sensitive Circuit）４を備えている。上記のゲート（Ｇ１）配線は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【００８０】
そして、本実施の形態では、図１に示すように、基板コンタクト領域３が、ＮチャネルＭＯＳトランジスタセル１０の最外周となるように形成されている。すなわち、図３に示すように、基板コンタクト領域３は、ＮチャネルＭＯＳトランジスタセル１０の最外周において枠状に形成されている。これによって、ＮチャネルＭＯＳトランジスタセル１０の外周端と基板コンタクト領域３の外周端とが一致している。また、その他の構成要素についても、図１に示すように、ＮチャネルＭＯＳトランジスタセル１０の最外周から突出しないようになっている。
【００８１】
すなわち、本実施の形態では、基板コンタクト領域３が予め全て結線された基板フレームを形成しており、後述する実施の形態２及び実施の形態３等にて説明するように、従来の技術にて説明した図３３、図３４及び図３６に示す基板コンタクト領域３間をセル間配線１２０のように、メタル結線する必要が無い。つまり、隣接するＮチャネルＭＯＳトランジスタセル１０・１０間における基板コンタクト領域３・３同士の素子間配線を省略できるようになっている。
【００８２】
また、本実施の形態によるＮチャネルＭＯＳトランジスタセル１０を用いることにより、素子間配線をする必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができるものとなる。
【００８３】
なお、本実施の形態においては、図２に示すように、連続して均等配置するポリシリコン配線からなるゲート配線（Ｇ１）の両サイドに、ダミーのポリシリコン配線Ｇｄ１を追加配置し、ポリシリコン層形成時に起こるアンダーカットによるゲート配線（Ｇ１）の製造ばらつきによる悪影響を防ぐ構造となっている。
【００８４】
また、従来技術の説明図である図２７で示した配置を基に、ソース配線（Ｓ１）・ゲート配線（Ｇ１）・ドレイン配線（Ｄ１）・ゲート配線（Ｇ１）・ソース配線（Ｓ１）の順で配置し、重複したドレイン配線（Ｄ１）を中心に開脚した繰り返し配列構造をしている。このような構造を一般的にコモン・セントロイド構造と称する。
【００８５】
図４は、図１に示すＮチャネルＭＯＳトランジスタセル１０を簡略化した図であり、また、図５は、前記第２の基板（１ａ）内にＮチャネルＭＯＳトランジスタセル１０を配置した断面図であり、ソース領域・ドレイン領域を形成する２つのＮ型拡散領域２とゲート配線（Ｇ１）となるポリシリコン配線から構成されるトランジスタブロック（Sensitive Circuit）４と、このトランジスタブロック（Sensitive Circuit）４の外周部に形成される基板電位を与えるためのＰ型拡散領域にてなる基板コンタクト領域３を有している。
【００８６】
上記の外壁を形成する枠組Ｎ型半導体領域（N-well）７ｂは、拡散コンタクトホール７ｃ、第１〜第３メタル層７ｄ及びトップメタル層７ｆ、メタル間コンタクトホール７ｅ等により電源電圧に設定し、他の要素回路の影響を受ける第１の基板(P-substrate)１から遮蔽するようになっている。
【００８７】
また、上記の基板コンタクト領域３は、第１層メタル(subgnd)３ａに接続されている。
【００８８】
ところで、本実施の形態のＮチャネルＭＯＳトランジスタセル１０では、図２及び図５において二点鎖線で示すように、基板コンタクト領域３に接続される第１層メタル(subgnd)３ａをセル切り替用メタル５に切り替えることが可能となっている。
【００８９】
これにより、図６に示すように、セル切り替用メタル５による単純な板状のメタルで構成される配線のみで、ＮチャネルＭＯＳトランジスタセル１０を容易に基板コンタクトセルに切り替えることができる。なお、この基板コンタクトセルとは、ＮチャネルＭＯＳトランジスタセル１０全体に第１層においてセル切り替用メタル５を覆うことによって、ドレイン領域・ゲート領域・ソース領域及び基板コンタクト領域３が全て短絡される。その結果、当該ＮチャネルＭＯＳトランジスタセル１０は、トランジスタ機能を失い、そのＮチャネルＭＯＳトランジスタセル１０は基板コンタクトセルとして扱われることになる。これにより、ＮチャネルＭＯＳトランジスタセル１０を擬似的に基板コンタクトセルとして再利用できることになる。
【００９０】
また、最外周を基板コンタクト領域３にて形成しているため、上下左右に関わらない円滑なＮチャネルＭＯＳトランジスタセル１０間の連結を可能にする。さらに、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、基板コンタクト領域３が図３中の両端破線矢印で示すように伸縮可能であり、基板フレームの基本構造を壊さずに目的に応じたＮチャネルＭＯＳトランジスタセル１０を形成することが可能となる。また、図３に示すように、上記ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄な基板コンタクト領域３をトリミング（切り抜き）３ｃしている。
【００９１】
図６は、本実施の形態によるＮチャネルＭＯＳトランジスタセル１０を基板コンタクトセルに切り替える手段を示す図である。
【００９２】
図２及び図５にて説明した第１層メタル(subgnd)３ａを、図６にも示すように、第１層メタルとしてのセル切り替用メタル５に取り替えてトランジスタブロック（Sensitive Circuit）４に覆うことによって、基板コンタクト領域３とゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）とが短絡し、容易に基板コンタクトセルに切り替えることができる。ここで、ゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）を形成する配線は、全て下位メタル層で必ずセル切り替用メタル５を経由しているため、セル切り替用メタル５を用いて短絡することが可能である。
【００９３】
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、基板コンタクト領域３が、ＮチャネルＭＯＳトランジスタセル１０の最外周となるように形成されているので、ＮチャネルＭＯＳトランジスタセル１０・１０を連結する際、ＮチャネルＭＯＳトランジスタセル１０・１０を突き合わせることにより、最外周に存在する基板コンタクト領域３・３同士が相互に接触し電気的に接続される。このため、基板コンタクト領域３・３同士のトランジスタセル間配線をする手間が省ける。
【００９４】
また、ＮチャネルＭＯＳトランジスタセル１０…を連続配置する際、ＮチャネルＭＯＳトランジスタセル１０・１０間に隙間ができ基板コンタクト領域３・３間に隙間ができる場合には、その隙間を処理するために煩わしいデザインルールの制約を受け、ＮチャネルＭＯＳトランジスタセル１０構造自身の再変更又はメタル層での補修等、手間と時間が余計にかかるおそれがある。
【００９５】
しかし、本実施の形態では、基板コンタクト領域３が最外周に存在するので、ＮチャネルＭＯＳトランジスタセル１０…を連続配置する際、ＮチャネルＭＯＳトランジスタセル１０・１０間や基板コンタクト領域３・３間に隙間ができることがない。また、新たに基板コンタクト領域３を形成する必要もない。このため、レイアウト設計時にデザインルールの制約を全く受けずにＮチャネルＭＯＳトランジスタセル１０…を連続配置することができる。
【００９６】
また、レイアウト上で基板コンタクト領域３の構造がＮチャネルＭＯＳトランジスタセル１０…毎に異なると、閾値電圧がばらつく可能性がある。
【００９７】
しかし、本実施の形態では、いずれのＮチャネルＭＯＳトランジスタセル１０…についても基板コンタクト領域３は最外周に存在するので、それぞれのトランジスタ構造を完全に等しくすることが可能となり、閾値電圧のばらつきの可能性を低減することができる。
【００９８】
したがって、ＮチャネルＭＯＳトランジスタセル１０…を連続配置する際に、基板コンタクト領域３・３同士のＮチャネルＭＯＳトランジスタセル１０・１０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域３を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＮチャネルＭＯＳトランジスタセル１０の構造を提供することができる。
【００９９】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、基板コンタクト領域３に接続される第１層メタル(subgnd)３ａは、ドレイン領域・ゲート領域・ソース領域から各ドレイン配線（Ｄ１）・ゲート配線（Ｇ１）・ソース配線（Ｓ１）への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、ＮチャネルＭＯＳトランジスタセル１０を擬似的な基板コンタクトブロックに変換可能となっている。
【０１００】
すなわち、本実施の形態では、ＮチャネルＭＯＳトランジスタセル１０全体にゲート・ドレイン・ソース・基板端子を短絡するように、セル切り替用メタル５を覆うことによって、ＮチャネルＭＯＳトランジスタセル１０を擬似的に基板コンタクトセルとして再利用できる。これにより、ＮチャネルＭＯＳトランジスタセル１０は、ドレイン領域・ゲート領域・ソース領域及び基板コンタクト領域３が全て短絡されることにより、当該ＮチャネルＭＯＳトランジスタセル１０におけるトランジスタ機能を無効にし、そのＮチャネルＭＯＳトランジスタセル１０を基板コンタクトセルとして扱うことになる。
【０１０１】
したがって、レイアウトパターン上の空きスペースに、トランジスタを配置する基板電位の安定化を図る基板コンタクトセルとなったＮチャネルＭＯＳトランジスタセル１０を配設しておくことによって、セル空きスペースの有効利用を図ることができる。
【０１０２】
具体的には、例えば、第１層メタル(subgnd)３ａを用いた板状メタルに加え、抵抗の比較的小さいＴＯＰメタルを用いるゲート配線(Ｇ１)や、主要信号線として第２、３層等を用いることの多いソース配線(Ｓ１)及びドレイン配線(Ｄ１)は、全て第１層メタルを用いた板状メタルを経由して上層までコンタクト結合している点に注目したことにより、単純な短絡用のセル切り替用メタル５をＮチャネルＭＯＳトランジスタセル１０に装着するだけで、ＮチャネルＭＯＳトランジスタセル１０を容易に基板コンタクトセルに切り替えることができる。
【０１０３】
一方、本実施の形態のＮチャネルＭＯＳトランジスタセル１０を擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルの短絡用のセル切り替用メタル５を外すことにより、元のＮチャネルＭＯＳトランジスタセル１０として容易に再利用することができる。
【０１０４】
すなわち、擬似的な基板コンタクトセルをレイアウト上の空きスペースに連続配置することによって、様々なトランジスタサイズの変更に対応して、短絡用のセル切り替用メタル５を取り除くのみで、基板コンタクトセルをＮチャネルＭＯＳトランジスタセル１０として効率良く再利用することできる。また、必要の無い基板コンタクトセルは、空きスペースの基板電位を強化するように働く。
【０１０５】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、ドレイン幹線（Ｄ）・ソース幹線（Ｓ）の各幹線幅に応じて、基板コンタクト領域３の幅が伸縮して形成される。
【０１０６】
したがって、例えば、ＮチャネルＭＯＳトランジスタセル１０毎に分配される電流値から求めたドレイン幹線（Ｄ）・ソース幹線（Ｓ）の各幹線幅の変更に対し、基本的な基板フレームの構造を保持したまま最外周の基板コンタクト領域３を容易に伸縮変形することができる。
【０１０７】
すなわち、汎用性を高めた基板コンタクト領域３の構造となっているので、基本的な基板コンタクト領域３の構造を変えずに、バリエーションに富んだＮチャネルＭＯＳトランジスタセル１０を形成できる。例えば、動作電流毎に異なるＮチャネルＭＯＳトランジスタセル１０を容易に形成することが可能となる。
【０１０８】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、基板コンタクト領域３は、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｓ）の下方に位置する部分が可能な限り開口されている。
【０１０９】
したがって、ドレイン幹線（Ｄ）・ソース幹線（Ｓ）の下方に位置する基板コンタクト領域３を可能な限り切り抜くことにより、基板コンタクト領域３を覆う第１層メタル(subgnd)３ａとドレイン幹線(Ｄ)・ソース幹線(Ｓ)間に形成される寄生容量を低減することができる。
【０１１０】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、ＮチャネルＭＯＳトランジスタセル１０は、第１の基板(P-substrate)１内に形成されたＮチャネルＭＯＳトランジスタにてなるので、ＮチャネルＭＯＳトランジスタにおいて、ＮチャネルＭＯＳトランジスタセル１０を連続配置する際に、基板コンタクト領域３・３同士のＮチャネルＭＯＳトランジスタセル１０・１０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域３を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＮチャネルＭＯＳトランジスタセル１０の構造を提供することができる。
【０１１１】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０の構造では、ＮチャネルＭＯＳトランジスタセル１０は、プロセスオプション(Deep N-well７ａ）とN-well７ｂとにより隔離された第２の基板(P-substrate2)１ａ内に形成されているので、他の回路で生成されたノイズの影響を遮断し、トランジスタが安定した基板電位で動作することができる。
【０１１２】
〔実施の形態２〕
本発明の他の実施の形態について図７及び図８に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１１３】
本実施の形態では、前記実施の形態１の図１におけるｘ軸方向つまりゲート配線（Ｇ１）の延長方向にＮチャネルＭＯＳトランジスタセル１０を連結する例について述べる。
【０１１４】
図７は、２種類の役割を持つＮチャネルＭＯＳトランジスタＭ１・Ｍ２から成る差動対の回路図であり、ソース配線（Ｓ１）はインピーダンス素子挿入のために開放している例である。
【０１１５】
また、図８は、図７で示した２種類のＮチャネルＭＯＳトランジスタＭ１・Ｍ２のチャネル幅Ｗ＝αをそれぞれ１６分割し（Ｗmin＝α/１６）、８フィンガー（Ｗ’＝８×Ｗmin）毎に本実施の形態によるＮチャネルＭＯＳトランジスタセル１０であるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を形成し（Ｍ１’＝Ｍ２’＝２＊Ｗ’）、図１中に示したｘ軸方向つまりゲート配線（Ｇ１）と同方向（ゲート配線（Ｇ１）の延長方向）に連結したものである。
【０１１６】
同図に示すように、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’は、クロス状に交差配置して幾何学的に原点対称構造となっているため、仮に同図の下部矢印に示すような向きにプロセスばらつきが生じた場合でも、図７におけるＮチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ２とのばらつきが等しくなる。
【０１１７】
また、本実施の形態による構成を用いることによって、図８で示したＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’のように、別のトランジスタセル同士でも容易に基板コンタクト領域３・３を連結することが可能となる。さらに、ＮチャネルＭＯＳトランジスタセルＭ１’のソース幹線（Ｓ）と、ＮチャネルＭＯＳトランジスタＭ２’のドレイン幹線（Ｄ）に関し、セル段階でｘ軸方向に連結する際に、その間に基板コンタクト領域３・３が存在するので、レイアウト設計時に使用するデザインルールの制約を気にせずに、近接するメタル配線間のクリアランスルールを満たすことができる。すなわち、ソース幹線（Ｓ）とドレイン幹線（Ｄ）とは、接触してはならず、近づき過ぎてはいけない。この点、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を連結する際に、その間に、一定間隔幅の基板コンタクト領域３・３が存在するので、一定間隔幅の基板コンタクト領域３・３が存在しない場合に比べてソース幹線（Ｓ）とドレイン幹線（Ｄ）との間隔を気にする必要がない。
【０１１８】
最終的な基板配線は、連結したＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’における両端の基板コンタクト領域３の任意の位置等から引き出せば良い。
【０１１９】
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、ドレイン幹線(Ｄ)・ソース幹線(Ｓ)の各外側端部と基板コンタクト領域３におけるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の最外周との間の平面的な間隔は、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’をゲート領域に接続されるゲート配線(Ｇ１)の延長方向に連続して連結することにより相互のドレイン幹線(Ｄ)・ソース幹線(Ｓ)が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が予め設定されている。
【０１２０】
したがって、レイアウト設計時にデザインルールの制約を気にせずに、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’をさらにクロス状に連続配置できるため、レイアウト効率がさらに高まる。
【０１２１】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、異なる機能を持つＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を互いに連結するときには、各ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の基板コンタクト領域３・３同士を突き合わせることによって異なる機能を持つＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の基板コンタクト領域３・３を共有できるので、基板コンタクト領域３・３を共有して並べることによって対称性の良い差動対を形成することができる。
【０１２２】
〔実施の形態３〕
本発明のさらに他の実施の形態について、図９及び図１０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１２３】
本実施の形態では、４種類のＮチャネルＭＯＳトランジスタセルのｘ軸方向の連結例について述べる。
【０１２４】
図９は、従来からギルバートセルミキサで用いられるミキシング部の４つのＮチャネルＭＯＳトランジスタ(Ｍ１〜４)からなる２つの差動対の回路図である。
【０１２５】
図１０は、図９で示した２つのトランジスタのチャネル幅（Ｗ＝８０）をそれぞれ８分割し（Ｗmin＝８０/８＝１０）、８フィンガー（Ｗ’＝８×Ｗmin）毎に本実施の形態１によるＮチャネルＭＯＳトランジスタセル１０であるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’・Ｍ３’・Ｍ４’を形成し（Ｍ１’＝Ｍ２’＝Ｍ３’＝Ｍ４’＝Ｗ’）、図１に示したｘ軸方向つまりゲート配線（Ｇ１）と同方向（ゲート配線（Ｇ１）の延長方向）にＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ４’及びＮチャネルＭＯＳトランジスタセルＭ２’・Ｍ３’を連結して配置した例である。なお、上記組み合わせに限らず、例えばＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’及びＮチャネルＭＯＳトランジスタセルＭ３’・Ｍ４’を連結して配置しても構わない。
【０１２６】
図１０においては、差動対となるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’及び差動対となるＮチャネルＭＯＳトランジスタセルＭ３’・Ｍ４’が対称となるように配置している。このため、仮に、同図の下部矢印に示すような向きにプロセスばらつきが生じた場合でも、差動対となるＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’及び差動対となるＮチャネルＭＯＳトランジスタセルＭ３’・Ｍ４’のばらつきが等しくなる。
【０１２７】
また、本実施の形態による構成を用いることによって、ＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ４’及びＮチャネルＭＯＳトランジスタセルＭ２’・Ｍ３’のように、別のトランジスタセル同士でも容易に基板コンタクト領域３・３を連結することが可能となる。
【０１２８】
さらに、ＮチャネルＭＯＳトランジスタセルＭ１’のソース幹線（Ｓ）と、ＮチャネルＭＯＳトランジスタＭ４’のドレイン幹線（Ｄ）に関し、セル段階でｘ軸方向に連結する際に、その間に基板コンタクト領域３・３が存在するので、レイアウト設計時に使用するデザインルールの制約を気にせずに、近接するメタル配線間のクリアランスルールを満たすことができる。
【０１２９】
また、最終的な基板配線は、連結したＮチャネルＭＯＳトランジスタセルＭ１’・Ｍ４’における両端の基板コンタクト領域３・３の位置及びＮチャネルＭＯＳトランジスタセルＭ２’・Ｍ３’における両端の基板コンタクト領域３・３の任意の位置等から引き出せば良い。
【０１３０】
〔実施の形態４〕
本発明のさらに他の実施の形態について図１１に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１３１】
本実施の形態では、ＮチャネルＭＯＳトランジスタセルにおける前記図１のｙ軸方向の連結例について述べる。
【０１３２】
図１１は、ＮチャネルＭＯＳトランジスタを８フィンガー毎に２つ形成し、図１におけるｙ軸方向(ゲート配線（Ｇ１）と垂直方向)に連結して配置した例である。
【０１３３】
同図においては、前記実施の形態２、３で説明した、１６フィンガーのＮチャネルＭＯＳトランジスタセル１０と略同じ構造となる。同図に示すように、隣接するＮチャネルＭＯＳトランジスタセル１０・１０の基板コンタクト領域３・３間だけでなく、ゲート幹線(Ｇ)・(Ｇ)間、並びにソース幹線（Ｓ）・（Ｓ）間、及びドレイン幹線（Ｄ）・（Ｄ）間の結線をレイアウトする必要がないため、レイアウトの効率を高めることができる。
【０１３４】
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０・１０の構造では、ゲート幹線(Ｇ)は、ＮチャネルＭＯＳトランジスタセル１０・１０の最外周端部にまで延びて形成されているので、隣接するＮチャネルＭＯＳトランジスタセル１０・１０のゲート幹線(Ｇ)・(Ｇ)同士の突き合わせによりゲート幹線(Ｇ)・(Ｇ)同士の接続を行うことができる。したがって、ＮチャネルＭＯＳトランジスタセル１０・１０をゲート幹線(Ｇ)・(Ｇ)の対向方向に連続して連結するときには、ゲート幹線(Ｇ)・(Ｇ)について別途の接続配線を省略することができる。
【０１３５】
また、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル１０・１０の構造では、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｓ）は、ＮチャネルＭＯＳトランジスタセル１０・１０の最外周端部にまで延びて形成されている。
【０１３６】
このため、隣接するＮチャネルＭＯＳトランジスタセル１０・１０のドレイン幹線（Ｄ）・（Ｄ）同士の突き合わせ及びソース幹線（Ｓ）・（Ｓ）同士の突き合わせにより、ドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｓ）・（Ｓ）同士の接続を行うことができる。したがって、ＮチャネルＭＯＳトランジスタセル１０・１０をドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｓ）・（Ｓ）の対向方向に連続して連結するときには、ドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｓ）・（Ｓ）について別途の接続配線を省略することができる。
【０１３７】
〔実施の形態５〕
本発明のさらに他の実施の形態について、図１２〜図１７に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態４の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１３８】
本実施の形態では、ＰチャネルＭＯＳトランジスタセルについて述べる。
【０１３９】
本実施の形態のＰチャネルＭＯＳトランジスタセル２０は、図１２に示すように、Ｐ型基板からなる第１の基板(P-substrate)１に形成されたN-well基板２１上にドレイン領域及びソース領域を形成するＰ型拡散領域２２とポリシリコン配線にてなるゲート配線（Ｇ１）にて構成されるトランジスタブロック（Sensitive Circuit）２４を有している。上記ゲート配線（Ｇ１）は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【０１４０】
また、トランジスタブロック（Sensitive Circuit）２４の周りには、基板電位を与えるためのＮ型拡散領域からなるN-well基板コンタクト領域２３が形成されている。
【０１４１】
本実施の形態では、上記N-well基板コンタクト領域２３は、図１３に示すように、ＰチャネルＭＯＳトランジスタセル２０の最外周を囲むようにして形成されている。これにより、本実施の形態では、隣接するＰチャネルＭＯＳトランジスタセル２０…のN-well基板コンタクト領域２３…同士の素子間配線を省略できるようになっている。
【０１４２】
本実施の形態によるＰチャネルＭＯＳトランジスタセル２０を用いることによって、素子間配線する必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができる。
【０１４３】
図１４は、図１３のＰチャネルＭＯＳトランジスタセル２０を簡略化したものを示す図である。
【０１４４】
一方、本実施の形態では、図１５に示すN-well基板コンタクト領域２３に接続される第１層メタル(subvdd)２３ａを、同図において二点鎖線で示すように、第１層メタルとしてのセル切り替用メタル２５に切り替えることが可能となっている。
【０１４５】
ここで、本実施の形態では、ゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）を形成する配線は、全て下位メタル層で必ず第１層を経由しているため、第１層を用いて短絡することが可能である。
【０１４６】
これにより、図１６に示すように、セル切り替用メタル２５による単純な板状メタルで構成される配線のみで、ＰチャネルＭＯＳトランジスタセル２０を容易にN-well基板コンタクトセルに切り替えることができる。なお、このN-well基板コンタクトセルとは、ＰチャネルＭＯＳトランジスタセル２０全体に、第１層においてセル切り替用メタル２５を覆うことによって、ドレイン領域・ゲート領域・ソース領域及びN-well基板コンタクト領域２３が全て短絡される。その結果、当該ＰチャネルＭＯＳトランジスタセル２０は、トランジスタ機能を失い、N-well基板コンタクトセルとして扱われることになる。これにより、ＰチャネルＭＯＳトランジスタセル２０を擬似的にN-well基板コンタクトセルとして再利用できるため、N-wellの電源電位を強化できることになる。
【０１４７】
図１７は、上記図１２のN-well基板コンタクト領域２３を抽出したレイアウトパターンの平面図である。同図に示すように、N-well基板コンタクト領域２３が予め全て結線されたN-well基板フレームを形成している。また、最外周をN-well基板コンタクト領域２３で形成しているため、上下左右に関わらない円滑なＰチャネルＭＯＳトランジスタセル２０…間の連結を可能にするようになっている。
【０１４８】
また、図１３に示すソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、図１７において両端矢印で示すように、N-well基板コンタクト領域２３が伸縮可能であり、N-well基板フレームの基本構造を壊さずに目的に応じたＰチャネルＭＯＳトランジスタセル２０を形成することが可能となる。
【０１４９】
また、本実施の形態では、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄なN-well基板コンタクト領域２３をトリミング（切り抜き）２３ｃしている。
【０１５０】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、基板コンタクト領域は、N-well基板コンタクト領域２３である。したがって、ＰチャネルＭＯＳトランジスタにおいて、ＰチャネルＭＯＳトランジスタセル２０を連続配置する際に、N-well基板コンタクト領域２３・２３同士のＰチャネルＭＯＳトランジスタセル２０・２０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずにN-well基板コンタクト領域２３を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造を提供することができる。ここで、N-well基板そのものは、N-well基板コンタクト領域２３・２３同士を連結することによって、自動的に重なりあうため、デザインルールを気にする必要がない。
【０１５１】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、N-well基板コンタクト領域２３に接続される第１層メタル(subvdd)２３ａは、ドレイン領域・ゲート領域・ソース領域から各ドレイン配線(Ｄ１)・ゲート配線(Ｇ１)・ソース配線(Ｓ１)への立ち上がり部分において第１層にて短絡する特徴を活かすことにより、これらドレイン領域・ゲート領域・ソース領域と電気的に接続したセル切り替用メタル２５として利用することが可能となっている。
【０１５２】
すなわち、ＰチャネルＭＯＳトランジスタセル２０全体にセル切り替用メタル２５を覆うことによって、ＰチャネルＭＯＳトランジスタセル２０を擬似的にN-well基板コンタクトセルとして再利用できる。これにより、ＰチャネルＭＯＳトランジスタセル２０は、ドレイン領域・ゲート領域・ソース領域及びN-well基板コンタクト領域２３が全て短絡されることにより、当該ＰチャネルＭＯＳトランジスタセル２０におけるトランジスタ機能を無効にし、そのＰチャネルＭＯＳトランジスタセル２０をN-well基板コンタクトセルとして扱うことになる。
【０１５３】
したがって、レイアウトパターン上の空きスペースに、トランジスタの安定化を図るN-well基板コンタクトセルとなったＰチャネルＭＯＳトランジスタセル２０を配設しておくことによって、セル空きスペースの有効利用を図ることができる。
【０１５４】
一方、ＰチャネルＭＯＳトランジスタセル２０を擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルのセル切り替用メタル２５を外すことにより、元のＰチャネルＭＯＳトランジスタセル２０として容易に再利用することができる。
【０１５５】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の各幹線幅に応じて、N-well基板コンタクト領域２３の幅が伸縮して形成される。
【０１５６】
したがって、例えば、ＰチャネルＭＯＳトランジスタセル２０毎に分配される電流値から求めたドレイン幹線（Ｄ）・ソース幹線（Ｄ）の各幹線幅の変更に対し、基本的な基板フレームの構造を保持したまま最外周のN-well基板コンタクト領域２３を容易に伸縮変形することができる。
【０１５７】
すなわち、汎用性を高めたN-well基板コンタクト領域２３の構造となっているので、基本的なN-well基板コンタクト領域２３の構造を変えずに、バリエーションに富んだＰチャネルＭＯＳトランジスタセル２０を形成できる。例えば、動作電流毎に異なるＰチャネルＭＯＳトランジスタセル２０を容易に形成することが可能となる。
【０１５８】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、N-well基板コンタクト領域２３は、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の下方に位置する内部領域が可能な限り開口されている。
【０１５９】
したがって、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の下方に位置するN-well基板コンタクト領域２３を可能な限り切り抜くことにより、N-well基板コンタクト領域２３を覆う第１層メタル（subvdd）２３aとドレイン幹線（Ｄ）・ソース幹線（Ｄ）間に形成される寄生容量を低減することができる。
【０１６０】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０の構造では、基板コンタクト領域は、Ｎ-ｗｅｌｌ基板コンタクト領域２３である。
【０１６１】
したがって、ＰチャネルＭＯＳトランジスタにおいて、ＰチャネルＭＯＳトランジスタセル２０を連続配置する際に、N-well基板コンタクト領域２３・２３同士のＰチャネルＭＯＳトランジスタセル２０・２０間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造を提供することができる。
【０１６２】
〔実施の形態６〕
本発明の他の実施の形態について図１８及び図１９に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態５の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１６３】
本実施の形態では、前記実施の形態５の図１３におけるｘ軸方向つまりゲート配線（Ｇ１）の延長方向にＰチャネルＭＯＳトランジスタセル２０を連結する例について述べる。
【０１６４】
図１８は、２種類のＰチャネルＭＯＳトランジスタＭ１・Ｍ２からなる差動対の回路図である。また、図１９は、図１８で示した２種類のＰチャネルＭＯＳトランジスタＭ１・Ｍ２のチャネル幅Ｗ＝αをそれぞれ１６分割し（Ｗmin＝α/１６）、８フィンガー（Ｗ’＝８×Ｗmin）毎に本実施の形態によるＰチャネルＭＯＳトランジスタセル２０であるＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を形成し（Ｍ１’＝Ｍ２’＝２＊Ｗ’）、図１３中に示したｘ軸方向つまりゲート配線（Ｇ１）と同方向（ゲート配線（Ｇ１）の延長方向）に連結したものである。
【０１６５】
同図に示すように、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’は、クロス状に交差配置して幾何学的に原点対称構造となっているため、仮に同図の下部矢印に示すような向きにプロセスばらつきが生じた場合でも、図１９におけるＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２とのばらつきが等しくなる。
【０１６６】
また、本実施の形態による構成を用いることによって、図１９に示すＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’のように、別の役割を持つトランジスタセル同士でも容易にN-well基板コンタクト領域２３・２３を連結することが可能となる。さらに、ＰチャネルＭＯＳトランジスタセルＭ１’のソース幹線（Ｓ）と、ＰチャネルＭＯＳトランジスタセルＭ２’のドレイン幹線（Ｄ）に関し、セル段階でｘ軸方向に連結する際に、その間にN-well基板コンタクト領域２３・２３が存在するので、レイアウト設計時に使用するデザインルールの制約を気にせずに、近接するメタル配線間のクリアランスルールを満たすことができる。すなわち、ソース幹線（Ｓ）とドレイン幹線（Ｄ）とは、接触してはならず、近づき過ぎてはいけない。この点、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を連結する際に、その間に、一定間隔幅のN-well基板コンタクト領域２３・２３が存在するので、一定間隔幅のN-well基板コンタクト領域２３・２３が存在しない場合に比べてソース幹線（Ｓ）とドレイン幹線（Ｄ）との間隔を気にする必要がない。
【０１６７】
最終的な基板配線は、連結したＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’における両端のN-well基板コンタクト領域２３の任意の位置等から引き出せば良い。
【０１６８】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）をＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されている。
【０１６９】
また、本実施の形態では、ドレイン幹線（Ｄ）・ソース幹線（Ｄ）の各外側端部とN-well基板コンタクト領域２３・２３におけるＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の最外周との間の平面的な間隔は、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’をゲート領域に接続されるゲート配線（Ｇ１）の延長方向に連続して連結することにより相互のドレイン幹線（Ｄ）・ソース幹線（Ｄ）が対向するときのメタル間クリアランスルールを満たすように設定されている。
【０１７０】
したがって、レイアウト設計時にデザインルールの制約を気にせずに、ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を連続配置できるため、レイアウト効率がさらに高まる。
【０１７１】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’の構造では、２種類のＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’を互いに連結するときには、各ＰチャネルＭＯＳトランジスタセルＭ１’・Ｍ２’のN-well基板コンタクト領域２３・２３同士を突き合わせるので、N-well基板コンタクト領域２３・２３を共有して並べることによって対称性の良い差動対を形成することができる。
【０１７２】
〔実施の形態７〕
本発明のさらに他の実施の形態について図２０ないし図２２に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態６の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１７３】
本実施の形態では、ＰチャネルＭＯＳトランジスタセル２０における前記図１３のｙ軸方向の連結例について述べる。
【０１７４】
図２０は、ＰチャネルＭＯＳトランジスタセル２０を８フィンガー毎に２つ形成し、図１３におけるｙ軸方向(ゲート配線（Ｇ１）と垂直方向)に連結して配置した例である。
【０１７５】
同図においては、１６フィンガーのＰチャネルＭＯＳトランジスタセル２０と略同じ構造となる。同図に示すように、隣接するＰチャネルＭＯＳトランジスタセル２０・２０のN-well基板コンタクト領域２３・２３間だけでなく、ゲート幹線(Ｇ)・(Ｇ)間、並びにソース幹線（Ｓ）・（Ｓ）間、及びドレイン幹線（Ｄ）・（Ｄ）間の結線をレイアウトする必要がないため、レイアウトの効率を高めることができる。ここで、N-well基板そのものは、N-well基板コンタクト領域２３・２３同士を連結することによって、自動的に重なりあうため、デザインルールを気にする必要がない。
【０１７６】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造では、ゲート幹線（Ｇ）は、ＰチャネルＭＯＳトランジスタセル２０・２０の最外周端部にまで延びて形成されているので、隣接するＰチャネルＭＯＳトランジスタセル２０・２０のゲート幹線（Ｇ）・（Ｇ）同士の突き合わせによりゲート幹線（Ｇ）・（Ｇ）同士の接続を行うことができる。したがって、ＰチャネルＭＯＳトランジスタセル２０・２０をゲート幹線（Ｇ）・（Ｇ）の対向方向に連続して連結するときには、ゲート幹線（Ｇ）・（Ｇ）について別途の接続配線を省略することができる。
【０１７７】
また、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル２０・２０の構造では、ドレイン領域・ソース領域に接続される各ドレイン配線（Ｄ１）・ソース配線（Ｓ１）に信号を供給する各ドレイン幹線（Ｄ）・ソース幹線（Ｄ）は、ＰチャネルＭＯＳトランジスタセル２０・２０の最外周端部にまで延びて形成されている。
【０１７８】
このため、隣接するＰチャネルＭＯＳトランジスタセル２０・２０のドレイン幹線（Ｄ）・（Ｄ）同士の突き合わせ及びソース幹線（Ｄ）・（Ｄ）同士の突き合わせにより、ドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｄ）・（Ｄ）同士の接続を行うことができる。したがって、ＰチャネルＭＯＳトランジスタセル２０・２０をドレイン幹線（Ｄ）・（Ｄ）同士及びソース幹線（Ｄ）・（Ｄ）同士の対向方向に連続して連結するときには、ドレイン幹線（Ｄ）・（Ｄ）及びソース幹線（Ｄ）・（Ｄ）について別途の接続配線を省略することができる。
【０１７９】
また、図２１には、図２０を簡略化した図を示す。さらに、図２１におけるＣ−Ｃ線断面図を図２２に示す。同図から、本実施の形態のトランジスタ構造を用いることによって、ゲート幹線（Ｇ）、基板コンタクト用メタル層（subvdd）２３ａ、及びＮ型拡散領域（ｎ＋）がデザインルールを意識することなく連結可能となっていることがわかる。同様に、N-wellも重なり合うことによって、デザインルールの制約を受けずに、一つのN-wellとして電気的に接続されていることがわかる。
【０１８０】
〔実施の形態８〕
本発明のさらに他の実施の形態について、図２３ないし図２５に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態７の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。また、本実施の形態で説明するＮ型拡散領域３２、基板コンタクト領域３３、トランジスタブロック（Sensitive Circuit）３４は、前記実施の形態１のＮ型拡散領域２、基板コンタクト領域３、トランジスタブロック（Sensitive Circuit）４と同じ機能を有する。
【０１８１】
本発明の連結可能なトランジスタセル構造で適用されるトランジスタセルは、四角形に限らない。すなわち、他の多角形でも本発明を適用することができる。
【０１８２】
本実施の形態では、三角形で構成した場合のＮチャネルＭＯＳトランジスタセルについて説明する。
【０１８３】
本実施の形態のＮチャネルＭＯＳトランジスタセル３０は、図２３に示すように、Ｐ型基板からなる第１の基板(P-substrate)１上にドレイン領域及びソース領域を形成するＮ型拡散領域３２とポリシリコン配線にてなるゲート配線（Ｇ１）にて構成される三角形構造のトランジスタブロック（Sensitive Circuit）３４を有している。上記ゲート配線（Ｇ１）は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【０１８４】
また、トランジスタブロック（Sensitive Circuit）３４の周りには、基板電位を与えるためのＰ型拡散領域からなる基板コンタクト領域３３が形成されている。
【０１８５】
本実施の形態では、上記基板コンタクト領域３３は、同図に示すように、ＮチャネルＭＯＳトランジスタセル３０の最外周を囲むようにして形成されている。これにより、本実施の形態では、隣接するＮチャネルＭＯＳトランジスタセル３０…の基板コンタクト領域３３…同士の素子間配線を省略できるようになっている。
【０１８６】
本実施の形態によるＮチャネルＭＯＳトランジスタセル３０を用いることによって、素子間配線する必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができる。
【０１８７】
一方、本実施の形態では、前記実施の形態１で説明した四角形のＮチャネルＭＯＳトランジスタセル１０と同様に、基板コンタクト領域３３に接続される第１層メタルを、図示しない三角形のセル切り替用メタルに切り替えることが可能となっている。
【０１８８】
これにより、三角形のセル切り替用メタルによる単純な第１層メタルによる短絡用配線のみで、ＮチャネルＭＯＳトランジスタセル３０を容易に基板コンタクトセルに切り替えることができる。この結果、ＮチャネルＭＯＳトランジスタセル３０を擬似的に基板コンタクトセルとして再利用できることになる。
【０１８９】
また、本実施の形態では、基板コンタクト領域３３が予め全て結線された基板フレームを形成しているとともに、最外周を基板コンタクト領域３３で形成しているため、上下左右に関わらない円滑なＮチャネルＭＯＳトランジスタセル３０…間の連結を可能にするようになっている。
【０１９０】
また、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、基板コンタクト領域３３が伸縮可能であり、基板フレームの基本構造を壊さずに目的に応じたＮチャネルＭＯＳトランジスタセル３０を形成することが可能となる。
【０１９１】
また、本実施の形態でも、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄な基板コンタクト領域３３をトリミング（切り抜き）している（図示しない）。
【０１９２】
図２４及び図２５は、上記ＮチャネルＭＯＳトランジスタセル３０…を効率良く配置した一例である。同図に示すように、ゲート幹線(Ｇ)・(Ｇ)、ドレイン幹線（Ｄ）・（Ｄ）、ソース幹線（Ｓ）・（Ｓ）がお互いに向き合うように配置することによって、配線を容易にしている。
【０１９３】
なお、本実施の形態では、
このように、本実施の形態の連結可能なＮチャネルＭＯＳトランジスタセル３０の構造では、ＮチャネルＭＯＳトランジスタセル３０は、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。
【０１９４】
〔実施の形態９〕
本発明のさらに他の実施の形態について、図２６に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態８の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。また、本実施の形態で説明するＰチャネルＭＯＳトランジスタセル４０は、機能的には実施の形態５にて説明したＰチャネルＭＯＳトランジスタセル２０と同じである。したがって、Ｐ型拡散領域４２、N-well基板コンタクト領域４３、トランジスタブロック（Sensitive Circuit）４４は、前記実施の形態５のＰ型拡散領域２２、N-well基板コンタクト領域２３、トランジスタブロック（Sensitive Circuit）２４と同じ機能を有する。
【０１９５】
本発明の連結可能なトランジスタセル構造で適用されるトランジスタセルは、ＰチャネルＭＯＳトランジスタセルについても、四角形に限らず他の多角形でも本発明を適用することができる。
【０１９６】
本実施の形態では、三角形で構成した場合のＰチャネルＭＯＳトランジスタセルについて説明する。
【０１９７】
本実施の形態のＰチャネルＭＯＳトランジスタセル４０は、図２６に示すように、図示しないＰ型基板からなる第１の基板(P-substrate)に形成されたN-well基板４１上にドレイン領域及びソース領域を形成するＰ型拡散領域４２とポリシリコン配線にてなるゲート配線（Ｇ１）にて構成される三角形構造のトランジスタブロック（Sensitive Circuit）４４を有している。上記ゲート配線（Ｇ１）は、抵抗の比較的小さいＴＯＰメタル層を用いるのが一般的である。
【０１９８】
また、トランジスタブロック（Sensitive Circuit）４４の周りには、基板電位を与えるためのＮ型拡散領域からなるN-well基板コンタクト領域４３が形成されている。
【０１９９】
本実施の形態では、上記N-well基板コンタクト領域４３は、ＰチャネルＭＯＳトランジスタセル４０の最外周を囲むようにして形成されている。これにより、本実施の形態では、隣接するＰチャネルＭＯＳトランジスタセル４０…のN-well基板コンタクト領域４３…同士の素子間配線を省略できるようになっている。
【０２００】
本実施の形態によるＰチャネルＭＯＳトランジスタセル４０を用いることによって、素子間配線する必要性及びレイアウト設計時に使用するデザインルールの制約が激減するためレイアウト作業効率を高めることができる。
【０２０１】
一方、本実施の形態でも、N-well基板コンタクト領域４３に接続される第１層メタル(subvdd)４３ａを、図示しない三角形のセル切り替用メタルによりトランジスタの機能を無効にすることが可能となっている。
【０２０２】
ここで、本実施の形態では、ゲート配線（Ｇ１）・ソース配線（Ｓ１）・ドレイン配線（Ｄ１）を形成する配線は、全て下位メタル層で必ず第１層を経由しているため、第１層を用いて短絡することが可能である。
【０２０３】
これにより、三角形のセル切り替用メタルによる単純な板状メタルで構成される配線のみで、三角形のＰチャネルＭＯＳトランジスタセル４０を容易に三角形のN-well基板コンタクトセルに切り替えることができる。この結果、ＰチャネルＭＯＳトランジスタセル４０を擬似的にN-well基板コンタクトセルとして再利用できることになる。
【０２０４】
また、本実施の形態では、三角形のＰチャネルＭＯＳトランジスタセル４０の最外周をN-well基板コンタクト領域４３で形成しているため、上下左右に関わらない円滑なＰチャネルＭＯＳトランジスタセル４０…間の連結を可能にするようになっている。
【０２０５】
また、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）の配線幅変更に応じて、N-well基板コンタクト領域４３が伸縮可能であり、N-well基板フレームの基本構造を壊さずに目的に応じたＰチャネルＭＯＳトランジスタセル４０を形成することが可能となる。
【０２０６】
また、本実施の形態では、ソース幹線（Ｓ）及びドレイン幹線（Ｄ）との寄生容量の形成を回避するため、無駄なN-well基板コンタクト領域４３をトリミング（切り抜き）している（図示しない）。
【０２０７】
このように、本実施の形態の連結可能なＰチャネルＭＯＳトランジスタセル４０の構造では、ＰチャネルＭＯＳトランジスタセル４０は、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。
【０２０８】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０２０９】
【発明の効果】
本発明の連結可能なトランジスタセル構造は、以上のように、基板コンタクト領域が、トランジスタセルの最外周となるように形成されているものである。
【０２１０】
それゆえ、基板コンタクト領域が、トランジスタセルの最外周となるように形成されているので、トランジスタセルを連結する際、トランジスタセルを突き合わせることにより、最外周に存在する基板コンタクト領域同士が相互に接触し電気的に接続される。このため、基板コンタクト領域同士のトランジスタセル間配線をする手間が省ける。
【０２１１】
また、基板コンタクト領域が最外周に存在するので、トランジスタセルを連続配置する際、トランジスタセル間や基板コンタクト領域間に隙間ができることがない。また、新たに基板コンタクト領域を形成する必要もない。このため、レイアウト設計時にデザインルールの制約を全く受けずにトランジスタセルを連続配置することができる。
【０２１２】
また、いずれのトランジスタセルについても基板コンタクト領域は最外周に存在するので、それぞれのトランジスタ構造を完全に等しくすることが可能となり、閾値電圧のばらつきの可能性を低減することができる。
【０２１３】
したがって、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができるという効果を奏する。
【０２１４】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域に接続される第１層メタルが設けられているとともに、上記第１層メタルは、前記ドレイン領域・ゲート領域・ソース領域から各ドレイン配線・ゲート配線・ソース配線への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、トランジスタセルを擬似的な基板コンタクトブロックに変換できるものである。
【０２１５】
それゆえ、単純な短絡用の第１層メタルをトランジスタセルに装着するだけで、トランジスタセルを容易に基板コンタクトセルに切り替えることができる。したがって、レイアウトパターン上の空きスペースに、トランジスタの安定化を図る基板コンタクトセルとなったトランジスタセルを配設しておくことによって、セル空きスペースの有効利用を図ることができるという効果を奏する。
【０２１６】
一方、本発明のトランジスタセルを擬似的に基板コンタクトセルとして各要素回路間の空きスペースに敷き詰めておいた場合には、逆に、この擬似的な基板コンタクトセルの短絡用の第１層メタルを外すことにより、元のトランジスタセルとして容易に再利用することができるという効果を奏する。
【０２１７】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域の上方には、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線がトランジスタセルの基板コンタクト領域の内部かつ上方に配置されるとともに、上記ドレイン幹線・ソース幹線の各幹線幅に応じて、基板コンタクト領域の幅が伸縮して形成されるものである。
【０２１８】
それゆえ、汎用性を高めた基板コンタクト領域の構造となっているので、基本的な基板コンタクト領域の構造を変えずに、バリエーションに富んだトランジスタセルを形成できるという効果を奏する。
【０２１９】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線の下方に位置する内部領域が可能な限り開口されているものである。
【０２２０】
それゆえ、ドレイン幹線・ソース幹線の下方に位置する基板コンタクト領域を可能な限り切り抜くことにより、基板コンタクト領域を覆う第１層メタルとドレイン幹線・ソース幹線間に形成される寄生容量を低減することができるという効果を奏する。
【０２２１】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン幹線・ソース幹線をトランジスタセルの最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されているものである。
【０２２２】
それゆえ、レイアウト設計時にデザインルールの制約を気にせずに、トランジスタセルを連続配置できるため、レイアウト効率がさらに高まるという効果を奏する。
【０２２３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ゲート領域に接続されるゲート配線に信号を供給するゲート幹線は、トランジスタセルの最外周端部にまで延びて形成されているものである。
【０２２４】
それゆえ、隣接するトランジスタセルのゲート幹線同士の突き合わせによりゲート幹線同士の接続を行うことができる。したがって、トランジスタセルをゲート幹線の対向方向に連続して連結するときには、ゲート幹線について別途の接続配線を省略することができるという効果を奏する。
【０２２５】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線は、トランジスタセルの最外周端部にまで延びて形成されているものである。
【０２２６】
それゆえ、隣接するトランジスタセルのドレイン幹線同士の突き合わせ及びソース幹線同士の突き合わせにより、ドレイン幹線同士及びソース幹線同士の接続を行うことができる。したがって、トランジスタセルをドレイン幹線同士及びソース幹線同士の対向方向に連続して連結するときには、ドレイン幹線及びソース幹線について別途の接続配線を省略することができるという効果を奏する。
【０２２７】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは設計の目的により様々な機能を持つにも関わらず、上記トランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できるものである。
【０２２８】
それゆえ、異なる機能を持つトランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できるので、基板コンタクト領域を共有して並べることによって対称性の良い差動対を形成することができるという効果を奏する。
【０２２９】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、第１のＰ型半導体基板内に形成されたＮチャネルＭＯＳトランジスタにてなるものである。
【０２３０】
それゆえ、ＮチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができるという効果を奏する。
【０２３１】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記トランジスタセルは、プロセスオプション(Deep N-well）とN-wellとにより隔離された第２のＰ型半導体基板内に形成されているものである。
【０２３２】
それゆえ、他の回路で生成されたノイズの影響を遮断し、トランジスタが安定した基板電位で動作することができるという効果を奏する。
【０２３３】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、前記基板コンタクト領域は、Ｎ−ウエル基板コンタクト領域であるものである。
【０２３４】
それゆえ、ＰチャネルＭＯＳトランジスタにおいて、トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供することができるという効果を奏する。
【０２３５】
また、本発明の連結可能なトランジスタセル構造は、上記記載の連結可能なトランジスタセル構造において、上記トランジスタセルは、平面形状が四角形及び三角形を含む多角形であるものである。
【０２３６】
上記の発明によれば、トランジスタセルは、平面形状が四角形及び三角形を含む多角形である。すなわち、トランジスタセル形状は、一般的な四角形に限定されず、三角形でも良いし、他の多角形でもよい。これによっても、上記発明の効果を奏することができる。
【図面の簡単な説明】
【図１】本発明におけるＮチャネルＭＯＳトランジスタセルの実施の一形態を示すものであり、レイアウトパターンを示す平面図である。
【図２】第１の基板(P-substrate)内に配置されたＮチャネルＭＯＳトランジスタセルを示す、図４のＡ−Ａ線断面図である。
【図３】上記ＮチャネルＭＯＳトランジスタセルの基板コンタクト領域を抽出したレイアウトパターンを示す平面図である。
【図４】上記ＮチャネルＭＯＳトランジスタセルの簡略化したレイアウトパターンを示す平面図である。
【図５】 Deep N-well内に配置されたＮチャネルＭＯＳトランジスタセルを示す、図４のＡ−Ａ線断面図である。
【図６】セル切り替用メタルにより、ＮチャネルＭＯＳトランジスタセルを基板コンタクトセルに切り替えた状態を示す平面図である。
【図７】２つのＮチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２)からなる差動対を示す回路図である。
【図８】上記ＮチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２）のＮチャネルＭＯＳトランジスタセル(Ｍ１’・Ｍ２’）を連結して配置した状態を示す平面図である。
【図９】４つのＮチャネルＭＯＳトランジスタ(Ｍ１〜４)からなる２つの差動対を示す回路図である。
【図１０】上記ＮチャネルＭＯＳトランジスタ(Ｍ１〜４)のＮチャネルＭＯＳトランジスタセル(Ｍ１’〜Ｍ４’）を連結して配置した状態を示す平面図である。
【図１１】上記ＮチャネルＭＯＳトランジスタセルを、ゲート配線と垂直方向に連結した状態を示す平面図である。
【図１２】本発明における連結可能なトランジスタセル構造の他の実施の形態を示すものであり、ＰチャネルＭＯＳトランジスタセルを示す、図１４のＢ−Ｂ線断面図である。
【図１３】上記ＰチャネルＭＯＳトランジスタセルのレイアウトパターンを示す平面図である。
【図１４】上記ＰチャネルＭＯＳトランジスタセルの簡略化したレイアウトパターンを示す平面図である。
【図１５】セル切り替用メタルにより、ＰチャネルＭＯＳトランジスタセルを基板コンタクトセルに切り替えた状態を示す、図１４のＢ−Ｂ線断面図である。
【図１６】セル切り替用メタルにより、ＰチャネルＭＯＳトランジスタセルを基板コンタクトセルに切り替えた状態を示す平面図である。
【図１７】上記ＰチャネルＭＯＳトランジスタセルのN-well基板コンタクト領域を抽出したレイアウトパターンを示す平面図である。
【図１８】２つのＰチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２)からなる差動対を示す回路図である。
【図１９】上記ＰチャネルＭＯＳトランジスタ(Ｍ１・Ｍ２）のＰチャネルＭＯＳトランジスタセル(Ｍ１’・Ｍ２’）を連結して配置した状態を示す平面図である。
【図２０】上記ＰチャネルＭＯＳトランジスタセルを、ゲート配線と垂直方向に連結した状態を示す平面図である。
【図２１】上記図２０の簡略化したレイアウトパターンを示す平面図である。
【図２２】上記ＰチャネルＭＯＳトランジスタセルを、ゲート配線と垂直方向に連結した状態を示す、図２１のＣ−Ｃ線断面図である。
【図２３】本発明における連結可能なトランジスタセル構造のさらに他の実施の形態を示すものであり、三角形のＮチャネルＭＯＳトランジスタセルを示す平面図である。
【図２４】上記三角形のＮチャネルＭＯＳトランジスタセルを連結して配置した状態を示す平面図である。
【図２５】上記三角形のＮチャネルＭＯＳトランジスタセルを多数連結して配置した状態を示す平面図である。
【図２６】三角形のＰチャネルＭＯＳトランジスタセルを示す平面図である。
【図２７】チャネル幅ＷがαのＮチャネルＭＯＳトランジスタを示す回路図である。
【図２８】チャネル幅を最小単位に並列分割したＮチャネルＭＯＳトランジスタを示す回路図である。
【図２９】従来の連結可能なトランジスタセルの構造を示すものであり、Deep N-well内に配置されたＮチャネルＭＯＳトランジスタセルを示す、図３１のＤ−Ｄ線断面図である。
【図３０】上記Deep N-well内に配置されたＮチャネルＭＯＳトランジスタセル示す平面図である。
【図３１】上記ＰチャネルＭＯＳトランジスタセルの簡略化したレイアウトパターンを示す平面図である。
【図３２】上記ＰチャネルＭＯＳトランジスタを示す回路図である。
【図３３】（ａ）（ｂ）は、ゲート抵抗を模式的に表したゲート・ソース・ドレインからなる３端子構成のＭＯＳトランジスタのレイアウト例を示す平面図である。
【図３４】（ａ）（ｂ）は、上記ＭＯＳトランジスタにおいて、ポリシリコン配線によるゲート抵抗を考慮した回路図である。
【図３５】上記ＮチャネルＭＯＳトランジスタセルを連結して配置した状態を示す平面図である。
【図３６】上記ＮチャネルＭＯＳトランジスタセルを連結して配置した他の状態を示す平面図である。
【図３７】上記ＮチャネルＭＯＳトランジスタセルを連結して配置したさらに他の状態を示す平面図である。
【図３８】上記ＮチャネルＭＯＳトランジスタセルを連結して配置したさらに他の状態を示す平面図である。
【図３９】上記ＮチャネルＭＯＳトランジスタセルを連結して配置したさらに他の状態を示す平面図である。
【図４０】差動入力型ＬＮＡ回路のトランジスタに限定したＮチャネルＭＯＳトランジスタ（Ｍ１〜４）を示す回路図である。
【符号の説明】
１ 第１の基板(P-substrate)（第１のＰ型半導体基板）
１ａ 第２の基板(P-substrate2)（第２のＰ型半導体基板）
２ Ｎ型拡散領域（ドレイン領域、ソース領域）
３ 基板コンタクト領域
３ａ 第１層メタル(subgnd)
３ｃ トリミング〔切り抜き〕（開口）
４ トランジスタブロック（Sensitive Circuit）
５ セル切り替用メタル（第１層メタル）
１０ ＮチャネルＭＯＳトランジスタセル（トランジスタセル）
２０ ＰチャネルＭＯＳトランジスタセル（トランジスタセル）
２１ N-well基板
２２ Ｐ型拡散領域（ドレイン領域、ソース領域）
２３ N-well基板コンタクト領域
２３ａ 第１層メタル(subvdd)
２５ セル切り替用メタル（第１層メタル）
３０ ＮチャネルＭＯＳトランジスタセル（トランジスタセル）
４０ ＰチャネルＭＯＳトランジスタセル（トランジスタセル）
Ｄ ドレイン幹線
Ｄ１ ドレイン配線
Ｇ ゲート幹線
Ｇ１ ゲート配線
Ｇｄ１ ダミーポリ配線
Ｍ１・Ｍ２・Ｍ３・Ｍ４ ＭＯＳトランジスタ
Ｍ１’・Ｍ２’・Ｍ３’・Ｍ４’ ＭＯＳトランジスタセル
Ｓ ソース幹線
Ｓ１ ソース配線
Claims (11)
- ドレイン領域・ゲート領域・ソース領域及びトランジスタの動作を安定化するための基板コンタクト領域を有し、半導体集積回路を構成すべく並列配置される連結可能なトランジスタセル構造において、
上記基板コンタクト領域が、トランジスタセルの最外周となるように形成されており、
上記基板コンタクト領域の上方には、上記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線がトランジスタセルの基板コンタクト領域の内部かつ上方に配置されるとともに、
上記ドレイン幹線・ソース幹線の各幹線幅に応じて、基板コンタクト領域の幅が伸縮して形成されることを特徴とする連結可能なトランジスタセル構造。 - 前記基板コンタクト領域に接続される第１層メタルが設けられているとともに、
上記第１層メタルは、前記ドレイン領域・ゲート領域・ソース領域から各ドレイン配線・ゲート配線・ソース配線への立ち上がり部分において第１層にて短絡することにより、トランジスタ機能を無効にし、トランジスタセルを擬似的な基板コンタクトブロックに変換できることを特徴とする請求項１記載の連結可能なトランジスタセル構造。 - 前記基板コンタクト領域は、前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線の下方に位置する内部領域が可能な限り開口されていることを特徴とする請求項１記載の連結可能なトランジスタセル構造。
- 前記ドレイン幹線・ソース幹線をトランジスタセルの最外周よりも内部に配置することにより、相互のドレイン幹線・ソース幹線が対向するときのメタル間クリアランスルールを満たすように基板コンタクト領域幅が設定されていることを特徴とする請求項１〜３のいずれか１項に記載の連結可能なトランジスタセル構造。
- 前記ゲート領域に接続されるゲート配線に信号を供給するゲート幹線は、トランジスタセルの最外周端部にまで延びて形成されていることを特徴とする請求項１〜４のいずれか１項に記載の連結可能なトランジスタセル構造。
- 前記ドレイン領域・ソース領域に接続される各ドレイン配線・ソース配線に信号を供給する各ドレイン幹線・ソース幹線は、トランジスタセルの最外周端部にまで延びて形成されていることを特徴とする請求項１〜５のいずれか１項に記載の連結可能なトランジスタセル構造。
- 前記トランジスタセルは設計の目的により様々な機能を持つにも関わらず、上記トランジスタセルを互いに連結するときには、各トランジスタセルの基板コンタクト領域同士を突き合わせることによって異なる機能を持つトランジスタセルの基板コンタクト領域を共有できることを特徴とする請求項１〜６のいずれか１項に記載の連結可能なトランジスタセル構造。
- 前記トランジスタセルは、第１のＰ型半導体基板内に形成されたＮチャネルＭＯＳトランジスタにてなることを特徴とする請求項１〜７のいずれか１項に記載の連結可能なトランジスタセル構造。
- 前記トランジスタセルは、プロセスオプション(Deep N-well) とN-wellとにより隔離された第２のＰ型半導体基板内に形成されていることを特徴とする請求項８記載の連結可能なトランジスタセル構造。
- 前記基板コンタクト領域は、Ｎ−ウエル基板コンタクト領域であることを特徴とする請求項１〜７のいずれか１項に記載の連結可能なトランジスタセル構造。
- 上記トランジスタセルは、平面形状が四角形及び三角形を含む多角形であることを特徴とする請求項１〜１０のいずれか１項に記載の連結可能なトランジスタセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003067183A JP4334891B2 (ja) | 2003-03-12 | 2003-03-12 | 連結可能なトランジスタセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003067183A JP4334891B2 (ja) | 2003-03-12 | 2003-03-12 | 連結可能なトランジスタセル構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004281467A JP2004281467A (ja) | 2004-10-07 |
| JP4334891B2 true JP4334891B2 (ja) | 2009-09-30 |
Family
ID=33284876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003067183A Expired - Fee Related JP4334891B2 (ja) | 2003-03-12 | 2003-03-12 | 連結可能なトランジスタセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4334891B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4867157B2 (ja) * | 2004-11-18 | 2012-02-01 | ソニー株式会社 | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
| JP2007173731A (ja) * | 2005-12-26 | 2007-07-05 | Mitsumi Electric Co Ltd | 半導体装置 |
| JPWO2008023487A1 (ja) | 2006-08-23 | 2010-01-07 | 日本電気株式会社 | ゲートバイアス回路 |
| EP2162815B1 (de) * | 2007-06-18 | 2013-05-01 | Microgan Gmbh | Halbleiterbaulement mit verschachtelten kontakten |
| JP5366127B2 (ja) * | 2008-11-28 | 2013-12-11 | スパンション エルエルシー | アナログ集積回路 |
| KR102059912B1 (ko) * | 2012-12-11 | 2019-12-27 | 에스케이하이닉스 주식회사 | 반도체 집적 회로 |
| CN114068522B (zh) * | 2021-11-12 | 2024-07-26 | 杭州广立微电子股份有限公司 | 一种晶体管网格状绕线的方法 |
-
2003
- 2003-03-12 JP JP2003067183A patent/JP4334891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004281467A (ja) | 2004-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090302 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| RD02 | Notification of acceptance of power of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090624 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |