JP4322947B2 - Ｐｌｌ回路およびその設計方法 - Google Patents

Description

この発明は、基準クロック信号と比較クロック信号との位相差に応じた出力クロック信号を発生するＰＬＬ回路およびその設計方法に関するものである。

従来のＰＬＬ回路においては、位相比較を実行した出力信号が、高電圧レベル矩形波信号の時間幅と、低電圧レベル矩形波信号の時間幅との時間差が、位相差に比例しており、位相差なしの場合、高電圧レベルと低電圧レベルの矩形波信号時間幅が等しくなる位相比較器を装備し、以前、必要とされてきたループフィルタを省略し、以前のＰＬＬ回路でループフィルタが搭載されていた部分に位相比較回路からの出力信号波形が矩形を保持するように働く波形整形回路を装備している（例えば、特許文献１参照）。

特開２００４−４０２２７号公報

従来のＰＬＬ回路は以上のように構成されているので、基準クロック信号と比較クロック信号との位相差については、その位相比較周期での位相差が無くなるものの、基準クロック信号と比較クロック信号との周波数差については、位相比較周期内での比較クロック信号の周波数、即ち、電圧制御発振器の出力クロック信号の周波数が変動する課題があった。
また、従来のＰＬＬ回路の設計方法では、出力クロック信号の周波数が変動するため、周波数の引込み過程を数式化するのが困難となるなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、定常状態における出力周波数変動が小さいＰＬＬ回路を得ることを目的とする。
また、この発明は回路の応答解析が容易で高性能なＰＬＬ回路を設計可能なＰＬＬ回路の設計方法を得ることを目的とする。

この発明に係るＰＬＬ回路は、基準クロック信号と比較クロック信号との位相比較を基準クロック信号の周期毎に実行し、基準レベルを中間値とし且つ位相の進みまたは遅れに応じた高電圧レベルまたは低電圧レベルを持ち、位相差に応じたパルス幅となるような矩形波信号を出力する位相比較器と、位相比較器から出力される矩形波信号を基準クロック信号の周期毎に平均化し、その平均値に応じた電圧値を出力する平均化器と、電圧−周波数特性が線形な特性を有する範囲で使用され、平均化器から出力される電圧値に応じた周波数の出力クロック信号を生成する電圧制御発振器とを備えたものである。

このことによって、このＰＬＬ回路の位相同期確立後には、平均化器による平均値は、定常の基準レベルとなる。したがって、電圧制御発振器により生成される出力クロック信号は、その基準レベルに応じて出力周波数変動を小さくすることができる効果がある。

この発明の実施の形態１によるＰＬＬ回路を示す構成図である。 この発明の実施の形態１によるＶＣＯの入力電圧−出力周波数特性を示す特性図である。 この発明の実施の形態１による位相比較器、平均化器および電圧ラッチ回路の基本動作を示すタイミングチャートである。 この発明の実施の形態１による位相比較器、平均化器および電圧ラッチ回路の基本動作を示す波形図である。 この発明の実施の形態２による位相比較器、平均化器および電圧ラッチ回路の基本動作を示す波形図である。 この発明の実施の形態３によるＰＬＬ回路を示す構成図である。 この発明の実施の形態４によるＰＬＬ回路を示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路を示す構成図であり、図において、位相比較器２は、基準クロック信号入力端子１から入力される基準クロック信号ｆｒと、帰還される比較クロック信号ｆｐとの位相比較を、その基準クロック信号ｆｒの周期毎に実行し、基準レベルＶｎを中間値とし且つ位相の進みまたは遅れに応じた高電圧レベルＶＨと低電圧レベルＶＬの２値を持ち、位相差にそれら高電圧レベルＶＨと低電圧レベルＶＬのパルス幅が比例し、位相差なしの場合にはそれら高電圧レベルＶＨと低電圧レベルＶＬのパルス幅が等しくなるような矩形波信号を出力するものである。

平均化器３は、位相比較器２から出力される矩形波信号を基準クロック信号ｆｒの周期毎に平均化し、その平均値を出力するものである。
電圧ラッチ回路４は、平均化器３から出力される電圧値を基準クロック信号ｆｒに同期して読み出すと共に出力し、次の基準クロック信号ｆｒが入力されるまでその電圧値を出力保持するものである。

ＶＣＯ（電圧制御発振器）５は、電圧−周波数特性が線形な特性を有する範囲で使用され、電圧ラッチ回路４から出力される電圧値の中間値（Ｖｎ）が周波数制御可能な電圧範囲の中間値（Ｖｎ）に設定され、電圧ラッチ回路４から出力される電圧値に応じた周波数の出力クロック信号を生成し、出力クロック信号出力端子６から出力するものである。
クロック分周器７は、ＶＣＯ５により生成される出力クロック信号をＮ分周（Ｎは自然数）した信号を比較クロック信号ｆｐとして位相比較器２に帰還するものである。

図２はこの発明の実施の形態１によるＶＣＯの入力電圧−出力周波数特性を示す特性図であり、ＶＣＯ５の入力電圧−出力周波数特性は図２に示すとおり線形な特性を有する範囲で使用されるものとする。図２において、出力周波数のｆ０からの変化分ｇは入力電圧ｖの関数ｇ（ｖ）となるとすると、
図２の特性図より、
｜ＶＨ−Ｖｎ｜＝｜ＶＬ−Ｖｎ｜＝Ｅ（定数）
ｇ（ＶＨ−Ｖｎ）＝−ｇ（ＶＬ−Ｖｎ）＝ｄｆ，ｇ（０）＝０ （１）
となることが明らかである。
即ち、
ｄｆ＝Ｇ（定数） （２）
である。

したがって、ＶＣＯ５の電圧対周波数感度Ｋは、
Ｋ＝Ｇ／Ｅ（定数） （３）
であり、このＫを用いて、ＶＣＯ５への入力がＶｎ＋ｘの時の出力周波数ｙを表すと、
ｙ＝ｆ０＋ｇ（ｘ）＝ｆ０＋Ｋｘ （４）
となる。
なお、定常状態での周波数の関係は、ｆ０＝Ｎ×ｆｒ、且つ、ｆｒ＝ｆｐである。この時、Ｎは自然数を含む正の仮分数である。
図３はこの発明の実施の形態１による位相比較器、平均化器および電圧ラッチ回路の基本動作を示すタイミングチャート、図４はこの発明の実施の形態１による位相比較器、平均化器および電圧ラッチ回路の基本動作を示す波形図である。

次に動作について説明する。
図１において、まず、基準クロック信号入力端子１より入力された基準クロック信号ｆｒは、位相比較器２に入力される。また、ＶＣＯ５からの出力クロック信号はクロック分周器７で１／Ｎに分周され、それを比較クロック信号ｆｐとして、位相比較器２に出力される。
次に、位相比較器２では、入力された基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を実行し、その位相差に高電圧レベルＶＨと低電圧レベルＶＬとのパルス幅を合わせた矩形波信号を位相差検出信号として出力する。

ここで、位相比較器２の出力を次のように仮定する。
高電圧レベルＶＨは、基準レベルＶｎより高い電位であり、低電圧レベルＶＬは、基準レベルＶｎより低い電位である。また、高電圧レベルＶＨおよび低電圧レベルＶＬは、各々と基準レベルＶｎとの差の絶対値が等しく、符号が異なる電位となるものとする。
即ち、
ＶＨ−Ｖｎ＝Ｅ（定数） （５）
ＶＬ−Ｖｎ＝−Ｅ（定数） （６）
である。但し、Ｅ＞０とする。

ここで、平均化器３に入力される位相比較器２の出力には、基準クロック信号ｆｒの１周期分の間に付加あるいは削減すべき位相差が、矩形波信号の高電圧レベルＶＨのパルス幅、または低電圧レベルＶＬのパルス幅として読取ることができ、平均化器３では、その位相差を、基準クロック信号ｆｒの１周期分で時間平均し出力する。
電圧ラッチ回路４では、平均化器３の出力値をＬＯＡＤ信号入力タイミングでラッチ保持し、これをＶＣＯ５への制御電圧入力とする。
これら、位相比較器２、平均化器３および電圧ラッチ回路４の基本動作例を図３に示す。図３においては、平均化器３で時間平均する基準クロック信号ｆｒの１周期分は、基準クロック信号ｆｒの立下りから次の立下りまでの時間である。また、電圧ラッチ回路４でのラッチのタイミングを示すＬＯＡＤ信号入力についても、基準クロック信号ｆｒの立下りであり、電圧ラッチ回路４は、次の立下りでＬＯＡＤ信号が入力されるまで、先のＬＯＡＤ信号入力時点での入力電圧値を出力として保持する。

この電圧ラッチ回路４からの制御電圧によってＶＣＯ５からの出力クロック信号は、一つはＰＬＬ回路からの出力として、クロック信号出力端子６から外部に出力され、もう一方は、分岐してクロック分周器７に出力され、Ｎ分周された比較クロック信号ｆｐとして、再び位相比較器２にフィードバックされる。

この実施の形態１に係るＰＬＬ回路は、位相同期確立後には、位相比較器２の出力は、高電圧レベルＶＨのパルス幅と、低電圧レベルＶＬのパルス幅とが一致し、平均化器３による基準クロック信号ｆｒ周期分での時間平均は、基準レベルＶｎとなり、これを受けた電圧ラッチ回路４の出力も、定常なＶＣＯ５の基準レベルＶｎとなる。したがって、ＶＣＯ５からの出力、即ち、ＰＬＬ回路の出力クロック信号の周波数は、変動の少ないクロック出力となることが予測できる。

さて、この実施の形態１では、ＰＬＬとしての動作を伝達関数で記述するのではなく、基準クロック信号ｆｒの１周期分の位相調整量の数列として扱う。例えば、位相比較器２で比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が進んでいるのを検出した場合、また、位相比較器２で比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が遅れているのを検出した場合、その検出信号波形は図４となる。ここで、Ｖｎの位置を基準線として、この矩形波信号の高電圧レベルＶＨと低電圧レベルＶＬとを見た時、図２の入力電圧−出力周波数特性から、図４に示すように、高電圧レベルＶＨは位相を進める要素、低電圧レベルＶＬは位相を遅らせる要素となる。

そして、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相遅れを検出した場合、位相比較器２の出力は基準クロック信号ｆｒの１周期分において、図４の区間Ｔ０に示す位相を進める要素が位相を遅らせる要素より大きい状態になっており、これを平均化器３によって、基準クロック信号ｆｒの１周期分で時間平均値に変換し、次いで電圧ラッチ回路４によって、この時間平均値を図４の区間Ｔ１の間、ＶＣＯ５への制御電圧入力として保持する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を進ませることができる。

また、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相進みを検出した場合、位相比較器２の出力は基準クロック信号ｆｒの１周期分において、図４の区間Ｔ２に示す位相を進める要素が位相を遅らせる要素より小さい状態になっており、これを平均化器３によって、基準クロック信号ｆｒの１周期分で時間平均値に変換し、次いで電圧ラッチ回路４によって、この時間平均値を図４の区間Ｔ３の間、ＶＣＯ５への制御電圧入力として保持する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を遅らせることができる。

これらの回路動作を定量的に記述する数式モデルを作った。
時刻ｔ＝０における基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差をθとすると、時刻ｔ＞０における位相差ψ（ｔ）は、次式（７）で与えられる。

ここで、基準クロック信号ｆｒの周期をＴとする（即ち、基準クロック信号ｆｒの周波数がｆ０であるから、Ｔ＝１／ｆ０）

ところで、時刻ｔ＝（ｎ−１）Ｔにおける基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差（基準クロック信号ｆｒの位相から比較クロック信号ｆｐの位相を引いたもの）をθ_n-1、時刻ｔ＝ｎＴにおける基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差をθｎとして、ｎＴ＜ｔ＜（ｎ＋１）Ｔの間に、ＶＣＯ５に入力される制御電圧ｖ（ｔ）は、ステップ関数Ｕ（ｔ）

を用いると、比較クロック信号ｆｐが基準クロック信号ｆｒより位相が遅れている（θ_n-1＞０）場合、次式（９）となる。

これは、

と同値である。
ｇ（ｖ）に上記ｖ（ｔ）を代入して、ｇを時間ｔの関数に変換すると、

同様にして、比較クロック信号ｆｐが基準クロック信号ｆｒより位相が進んでいる（θ_n-1＜０）場合ついて、ｇと時間ｔとの関数を求めると、上式（１１）と全く同じになる。

したがって、ｎＴ＜ｔ≦（ｎ＋１）Ｔにおける周波数変化量ｇ（ｔ）は、（θ_n-1＞０）と（θ_n-1＜０）との両方の場合をステップ関数を用いて表現すると、次式（１２）となる。

これを用いて、ｔ＝（ｎ＋１）Ｔの時の位相差θ_n+1が計算できて、

これより、

という漸化式になり、これが、周期Ｔ毎の位相差変化を表す数式モデルとなる。
また、上式より求まるθ_n-1を用いて、上記ｇ（ｔ）より、周期Ｔ毎の周波数変化も解かる。

ところで、この数列の収束条件が、この実施の形態１のＰＬＬ回路のロックアップ条件でもあり、

でなければならない。
逆に、上記条件を満足すれば、初期（時刻ｔ＝０）位相差θが如何なる値であろうとも必ずロックアップすることを意味している。
つまり、この実施の形態１の数式モデルを用いれば、実施の形態１のＰＬＬ回路のステップ位相入力に対する応答動作が、位相差と周波数との変化を共に把握でき、さらに、ロックアップ時間の設計も可能となる。

このように、実施の形態１のＰＬＬ回路によれば、位相同期確立後は、ＶＣＯ５の入力としては定常な基準レベルＶｎのみなので、ＰＬＬ回路としての出力クロック信号の周波数は変動の少ない状態となる。
また、位相収束条件
｜θ_n｜＜ε （εは位相同期確立後の許容位相差の最大値） （１６）
が決まれば、これを満たすｎから収束速度も直ちに算出可能で、ｎ×Ｔである、という従来のＰＬＬ回路の長所は踏襲されている。

以上のように、この実施の形態１によれば、このＰＬＬ回路の位相同期確立後には、平均化器３による平均値は、定常の基準レベルとなる。したがって、ＶＣＯ５により生成される出力クロック信号は、その基準レベルＶｎに応じて出力周波数変動を小さくすることができる。
また、電圧ラッチ回路４を設けることにより、このＰＬＬ回路の位相同期確立後におけるＶＣＯ５に入力される基準レベルＶｎをより一定にし、出力周波数変動をより小さくすることができる。
さらに、基準クロック信号ｆｒを唯一のクロック信号にしたので、２種類の基準クロック信号を取り扱うことなく、回路構成を容易にすることができる。
さらに、ＰＬＬ回路の応答に、数列によって表現された数式モデルを用いたことにより、ＰＬＬ回路のステップ位相入力に対する応答動作が、位相差および周波数の変化について共に把握でき、さらに、ロックアップ時間の設計も可能となる。

実施の形態２．
図５はこの発明の実施の形態２による位相比較器、平均化器および電圧ラッチ回路の基本動作を示す波形図である。
図において、位相比較器２は、基準クロック信号入力端子１から入力される基準クロック信号ｆｒと、帰還される比較クロック信号ｆｐとの位相比較を、その基準クロック信号ｆｒの周期毎に実行し、基準レベルＶｎを中間値とし且つ位相の進みまたは遅れに応じた高電圧レベルＶＨと低電圧レベルＶＬの２値を持ち、位相差にそれら高電圧レベルＶＨと低電圧レベルＶＬのパルス幅が比例し、位相差なしの場合にはそれら高電圧レベルＶＨおよび低電圧レベルＶＬのパルス幅が無くなるような矩形波信号を出力するものである。

すなわち、上記実施の形態１による位相比較器２では、図４に示したように、比較クロック信号ｆｐが基準クロック信号ｆｒより位相θ遅れている場合に、高電圧レベルＶＨ（位相を進める要素）はその位相θ分だけ広くしたパルス幅とすると共に低電圧レベルＶＬ（位相を遅らせる要素）はその位相θ分だけ狭くしたパルス幅とし、比較クロック信号ｆｐが基準クロック信号ｆｒより位相θ進んでいる場合に、高電圧レベルＶＨ（位相を進める要素）はその位相θ分だけ狭くしたパルス幅とすると共に低電圧レベルＶＬ（位相を遅らせる要素）はその位相θ分だけ広くしたパルス幅とした。

この実施の形態２による位相比較器２では、図５に示したように、比較クロック信号ｆｐが基準クロック信号ｆｒより位相θ遅れている場合に、高電圧レベルＶＨ（位相を進める要素）はその位相θ分だけのパルス幅とし、比較クロック信号ｆｐが基準クロック信号ｆｒより位相θ進んでいる場合に、低電圧レベルＶＬ（位相を遅らせる要素）はその位相θ分だけのパルス幅とするものである。

この実施の形態２においても、平均化器３は、位相比較器２から出力される矩形波信号を基準クロック信号ｆｒの周期毎に平均化し、その平均値を出力し、電圧ラッチ回路４は、平均化器３から出力される電圧値を基準クロック信号ｆｒに同期して読み出すと共に出力し、次の基準クロック信号ｆｒが入力されるまでその電圧値を出力保持する。

以上のように、この実施の形態２によれば、このＰＬＬ回路の位相同期確立後には、平均化器３による平均値は、定常の基準レベルとなる。したがって、ＶＣＯ５により生成される出力クロック信号は、その基準レベルＶｎに応じて出力周波数変動を小さくすることができる。
また、電圧ラッチ回路４を設けることにより、このＰＬＬ回路の位相同期確立後におけるＶＣＯ５に入力される基準レベルＶｎをより一定にし、出力周波数変動をより小さくすることができる。
なお、収束条件は、「実施の形態１」と同様に算出すると

である。

実施の形態３．
図６はこの発明の実施の形態３によるＰＬＬ回路を示す構成図であり、図において、発振器８は、位相比較器２に入力される基準クロック信号ｆｒとは異なる基準クロック信号ｆａを発振するものである。その他の構成については図１と同様である。

上記実施の形態１による平均化器３では、位相比較器２から出力される矩形波信号を基準クロック信号ｆｒの周期毎に平均化し、その平均値を出力し、電圧ラッチ回路４は、平均化器３から出力される電圧値を基準クロック信号ｆｒに同期して読み出すと共に出力し、次の基準クロック信号ｆｒが入力されるまでその電圧値を出力保持した。

この実施の形態３による平均化器３では、位相比較器２から出力される矩形波信号を基準クロック信号ｆｒとは異なる基準クロック信号ｆａの周期毎に平均化し、その平均値を出力し、電圧ラッチ回路４は、平均化器３から出力される電圧値を基準クロック信号ｆｒとは異なる基準クロック信号ｆａに同期して読み出すと共に出力し、次の基準クロック信号ｆａが入力されるまでその電圧値を出力保持するようにするものである。

以上のように、この実施の形態３によれば、平均化器３および電圧ラッチ回路４を、位相比較器２に入力される基準クロック信号ｆｒとは異なる基準クロック信号ｆａに同期して処理するようにしたので、位相比較器２に入力される基準クロック信号ｆｒと、平均化器３および電圧ラッチ回路４に入力される基準クロック信号ｆａとが互いに依存し合うことなく、互いに独立して取り扱うことができ、回路設計の自由度を増やすことができる。

実施の形態４．
図７はこの発明の実施の形態４によるＰＬＬ回路を示す構成図であり、図において、切り替え回路９は、平均化器３および電圧ラッチ回路４に入力される基準クロック信号を、位相比較器２に入力される基準クロック信号ｆｒと同一とするか、または、異なる基準クロック信号ｆａとするかを切り替え自在にしたものである。その他の構成については図１と同様である。

上記実施の形態３による平均化器３および電圧ラッチ回路４では、発振器８による基準クロック信号ｆａに同期して処理しなくてはならず、基準クロック信号の選択の余地は無かったが、この実施の形態４による平均化器３および電圧ラッチ回路４では、切り替え回路９により、位相比較器２に入力される基準クロック信号ｆｒとするか、または、発振器８による基準クロック信号ｆａとするか選択することができ、基準クロック信号に選択の余地を持たせることができる。

以上のように、この実施の形態４によれば、平均化器３および電圧ラッチ回路４に入力される基準クロック信号を、位相比較器２に入力される基準クロック信号ｆｒと同一とするか、または、異なる基準クロック信号ｆａとするかを切り替え自在にした切り替え回路９を設けたので、回路構成に応じて基準クロック信号をどのように設定するか適宜選択することができる。

以上のように、この発明に係るＰＬＬ回路は、例えば、携帯電話の基地局等に適用可能なものである。

Claims (5)

1. 基準クロック信号と比較クロック信号との位相比較をその基準クロック信号の周期毎に実行し、基準レベルを中間値とし且つ位相の進みまたは遅れに応じた高電圧レベルまたは低電圧レベルを持ち、位相差に応じたパルス幅となるような矩形波信号を出力する位相比較器と、
   上記位相比較器から出力される矩形波信号を基準クロック信号の周期毎に平均化し、その平均値に応じた電圧値を出力する平均化器と、
   電圧−周波数特性が線形な特性を有する範囲で使用され、上記平均化器から出力される電圧値に応じた周波数の出力クロック信号を生成する電圧制御発振器とを備え、
   上記電圧制御発振器により生成される出力クロック信号をＮ分周（Ｎは自然数）した信号を比較クロック信号として上記位相比較器に帰還することを特徴とするＰＬＬ回路。
2. 平均化器から出力される電圧値を基準クロック信号に同期して読み出すと共に電圧制御発振器に出力し、次の基準クロック信号が入力されるまでその電圧値を出力保持する電圧ラッチ回路を備えたことを特徴とする請求項１記載のＰＬＬ回路。
3. 平均化器および電圧ラッチ回路は、
   位相比較器に入力される基準クロック信号とは異なる基準クロック信号に同期して処理することを特徴とする請求項２記載のＰＬＬ回路。
4. 平均化器および電圧ラッチ回路に入力される基準クロック信号を、位相比較器に入力される基準クロック信号と同一とするか、または、異なる基準クロック信号とするかを切り替え自在にした切り替え回路を備えたことを特徴とする請求項２記載のＰＬＬ回路。
5. 請求項１記載のＰＬＬ回路の応答に、数列によって表現された数式モデルを用いたことを特徴とするＰＬＬ回路の設計方法。

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