JP4311511B2 - デジタル−アナログ変換の方法および装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ（Ｄ／Ａ）変換に関し、特に変換器の製造上生じる重み発生要素間の相対的な誤差を低減あるいは除去するのを容易に可能とする、Ｄ／Ａ変換の方法および装置に関するものである。
【０００２】
【従来の技術】
従来、Ｄ／Ａ変換を実現する一般的な変換方式の１つとして、いわゆるマルチビット方式と呼ばれるものがある。この方式では、図２２に示したように、Ｄ／Ａ変換すべき２進デジタル信号について、その信号の各桁に対し１つの変換または重み発生要素を設け、そしてこれら個々の重み発生要素の重み付けが、定められた値すなわち各ビットの重みに設計／製作される。図２２に示した例では、２進４ビット（＝１６レベル）は、４つの異なった重み×１，×２，×４，×８で表現している。この方式のＤ／Ａ変換では、それら重み発生要素を２進デジタル信号の各桁の２進状態にしたがってオン／オフ制御（黒丸はオン、白丸はオフ）することにより、この２進デジタル信号が表すアナログ信号を発生する。この方式を用いれば、重み発生要素の総数は、最も単純な構成をとれば、２進デジタル信号またはデジタルコードの桁数と同じとなる。したがって、この方式のデジタル−アナログ（Ｄ／Ａ）変換器は、各要素の物理的な大きさの違いがあるももの、要素数が少なくてすむため、比較的小さなチップ面積で実現できる。
【０００３】
一方、従来の別の変換方式として、図２３に示したように、Ｄ／Ａ変換においては、互いにほぼ等しい重みを有する電流源のような単位重み発生要素を、２進デジタルコードを１０進数に変換した数に等しい数だけ設ける構成のものがある。この構成のデジタル−アナログ変換器の一例として、特開平１−２０４５２７号に開示されたものがある。図２３に図示の例では、２進４ビット（＝１６レベル）は、１６個の単一の重みすなわち×１の重みを有する重み発生要素で表現している。このタイプのＤ／Ａ変換器では、デジタルコードが表す１０進値に等しい数の重み発生要素をオンさせ、そしてこれにより発生されたアナログ出力を加算して最終的なアナログ信号を得ている。しかし、個々の単位重み発生要素の出力は、上記最初の方式と比べてその誤差は発生しにくいが、しかし微少な誤差をもつのが通常であるため、得られたそのアナログ出力信号のレベルに非線形性が現れたり、交流の出力信号において、歪みが増大するなどのアナログ性能が損なわれることになる。このための対策として、所与のデジタルコードをアナログ量に変換する時間すなわち主期間において、使用する重み発生要素の組合せを動的に入れ替えて、単位重み発生要素間の出力誤差を平均化する方法が提案されている。単位重み発生要素の組合せ方法としては、種々の方法の提案がなされてきている。例えば、特開昭５７−４８８２７、特開平１−２０４５２７に開示されたものである。しかし、いずれの方法においても、多数の単位変換要素を選択的に用いることによって、全てのアナログ出力レベルを得るように設計している。このような方法で必要となる単位変換要素の総数は、少なくとも、例えば４ビットの変換器では１５個（＝２⁴−１）である。しかし、ＰＣＭオーディオ分野で用いられる１６ビットの変換器では、その単位変換要素の数は、６５５３５個（＝２¹⁶−１）もの数になってしまう。したがって、この方式でＤ／Ａ変換器を構成する場合、必要となるチップ面積は、上記最初の方式に比べ遙かに大きくなる。
【０００４】
図２４および図２５は、サイン・マグニチュード方式において、各レベルとこれを表現するための重み発生要素との関係を表すテーブルを示している。すなわち、図２４は、図２２の従来のマルチビット方式をサイン・マグニチュード方式に用いた場合における、各レベル−重み発生要素のテーブルである。図示のように、図２２の変換を実現するＤ／Ａ変換器２つ（各重み×１，×２，×４，×８に対し２つの重み発生要素）と、これに加えてサイン・ビットを表現する×１の重み発生要素が設けられている。一方、図２５は、図２３の従来の変換方式をサイン・マグニチュード方式に用いた場合における、各レベル−単位重み発生要素のテーブルであり、図２３の変換を実現するＤ／Ａ変換器２つ（各々１５個の単位重み発生要素を有する）と、これに加えてサイン・ビット（α）を表現する１つの単位重み発生要素が設けられている。
【０００５】
【発明が解決しようとする課題】
上記従来技術の方式においては、以下のような欠点がある。すなわち、 第１の変換方式であるマルチビット方式においては、重み付けした全ての変換要素間での相対的な線形性を、Ｄ／Ａ変換器に必要な分解能に応じて保つことが要求される。このためには、相対的な製造精度を高くするために、従来は製造される変換器一つ一つに対してトリミングという技術を使って変換要素間の調整を行ってきている。この方法は、高精度のＤ／Ａ変換器を実現するためには極めて高価となる。
【０００６】
一方、上記第２の変換方式では、デジタルビット数の大きい、すなわち、高精度の変換器を実現しようとした場合に、単位変換要素の総数が上記の例にあるように指数関数的に増大し膨大なものとなることである。このことは、Ｄ／Ａ変換器を半導体集積回路で実現しようとした場合に、必要とする大きなチップ面積、大きなチップ面積内での種々のパラメータの大きなバラツキ等により、高精度のＤ／Ａ変換器は高価なものとなってしまう。
【０００７】
したがって、本発明の目的は、所要の精度のデジタル−アナログ変換器をより小さなチップ面積で実現できる方法および装置を提供することである。
本発明の別の目的は、所要のデジタル−アナログ変換器をより安価に実現できる方法および装置を提供することである。
【０００８】
本発明の別の目的は、高精度のデジタル−アナログ変換器をより安価に提供することである。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、各ビットが異なった重みをもつ複数の第１の数のビットから成るデジタル信号入力を、デジタル形式からアナログ形式に変換するデジタル−アナログ変換方法は、イ）前記第１の数のビットを分割して得た複数の第２の数のビット・グループを、各ビット・グループに対し１つの重みを使用することにより、アナログ形式に変換して第２の数のビット・グループ・アナログ出力を発生する変換ステップと、ロ）前記第２の数のビット・グループ・アナログ出力から、前記デジタル信号入力を表すアナログ信号出力を形成する形成ステップと、から成る。
【００１０】
さらに、本発明においては、各前記ビット・グループに対して、同一タイプのデジタル・アナログ変換法を使用することができる。また、前記第１の数のビットは、サイン・ビットを含んでいても含んでいなくてもよい。
【００１１】
さらに、本発明においては、前記変換ステップは、ａ）前記第１の数のビットを分割して、前記第２の数のビット・グループにするステップと、ｂ）前記複数のビット・グループの各ビット・グループを表現するのに使用する前記１つの重みを選択するステップと、ｃ）各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの数を決定するステップと、ｄ）前記各ビット・グループを、前記選択重みと、前記選択重みの数とを使用することより、前記ビット・グループ・アナログ出力にする使用ステップと、を含むようにできる。また、前記使用ステップは、ａ）前記各ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大の第３の数を決定するステップと、ｂ）前記各ビット・グループに対して、前記選択重みに相当する重みをもつ前記第３の数の重み発生器から成る１つの重み発生器グループを設けることにより、前記複数の重みグループに対し第２の数の重み発生器グループを設けるステップと、ｃ）前記第２の数のビット・グループに応答して前記第２の数の重み発生器グループを制御することにより、前記ビット・グループ・アナログ出力を発生する制御ステップと、から成るように構成することができる。
【００１２】
また、本発明においては、前記複数のビット・グループの前記各ビット・グループを表現するために使用する前記選択重みとして、対応する前記各ビット・グループの内の最も下位のビットの重みか、あるいはこれより下位にある前記第１の数のビットの内の１つのビットの重みを選択することができる。また、前記第２の数は、２以上であってかつ前記第１の数より小さくすることができる。
【００１３】
さらに、本発明においては、前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数に等しくすることができる。代替的には、前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数と、前記第２の数の重み発生器グループの重み発生器間の誤差の補正に使用する第５の数と、の和とすることができる。
【００１４】
上記の場合、前記第５の数は、前記各重み発生器グループに特有の値とすることができる。これらの場合、前記制御ステップは、ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、前記第２の数の重み発生器グループに含まれる全ての重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を準備するステップであって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のステップと、ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する選択ステップと、ｃ）該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる制御ステップと、ｄ）前記全ての重み発生器からの前記発生した前記重みアナログ出力を互いに加算することにより、前記所与のデジタル信号入力に相当するアナログ信号出力を発生する加算ステップと、を含むことができる。さらに、前記選択ステップは、前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも一回選択使用するようにできる。代替的には、前記選択ステップは、複数の連続する前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも１回選択使用し、かつ、前記複数の連続する第１期間中の内の各第１期間中においては、前記第６の数の異なった組合せパターンの状態信号の内の一部を選択使用することができる。
【００１５】
また、本発明においては、さらに、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするステップ、を含むことができる。この場合、前記一定のオフセットは、前記アナログ信号出力の値における前記デジタル信号入力が表すアナログ値からの一定の差のみとすることができる。
【００１６】
また、本発明によれば、前記複数の異なった重み発生器は、各前記重み発生器の重みに対応する重みをもつ電圧または電流のソースで構成することができる。また、前記複数の異なった重み発生器は、共通の大きさの重みをもつ電圧または電流のソースと、各該ソースを対応する各重み発生器の重みに重み付けする重み付け手段と、で構成することができる。前記重み付け手段は、Ｒ−２Ｒラダー回路で構成することができる。
【００１７】
また、本発明によれば、各ビットが異なった重みをもつ複数の第１の数のビットから成るデジタル信号入力を、デジタル形式からアナログ形式に変換するデジタル−アナログ変換装置は、イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、ロ）前記第２の数のビット・グループに対して設けた第２の数のビット・グループ変換手段であって、各該ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数のビット・グループ・アナログ出力を発生する、前記の第２の数のビット・グループ変換手段と、ハ）前記第２の数のビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、から成る。
【００１８】
本発明においては、各前記ビット・グループに対して、同一タイプのデジタル・アナログ変換法を使用することができる。また、前記第１の数のビットは、サイン・ビットを含んでいても含んでいなくてもよい。
【００１９】
また、本発明においては、各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループ、から構成することができる。また、前記複数のビット・グループの前記各ビット・グループを表現するために使用する前記選択重みとして、対応する前記各ビット・グループの内の最も下位のビットの重みか、あるいはこれより下位にある前記第１の数のビットの内の１つのビットの重みを選択することができる。
【００２０】
さらに、本発明においては、前記第２の数は、２以上であってかつ前記第１の数より小さくすることができる。また、前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数に等しくすることができる。
【００２１】
さらに、前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数と、前記第２の数の重み発生器グループの重み発生器間の誤差の補正に使用する第５の数と、の和とすることができる。この場合、前記第５の数は、前記各重み発生器グループに特有の値とすることができる。を特徴とするデジタル−アナログ変換装置。
【００２２】
また、本発明において、前記デコード手段は、ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、前記第２の数の重み発生器グループに含まれる全ての重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を発生するパターン発生器であって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のパターン発生器と、ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する状態信号選択手段であって、該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる、前記の状態信号選択手段と、を含むことができる。
【００２３】
また、本発明においては、前記状態信号選択手段は、前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも一回選択使用することができる。代替的には、前記状態信号選択手段は、複数の連続する前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも１回選択使用し、かつ、前記複数の連続する第１期間中の内の各第１期間中においては、前記第６の数の異なった組合せパターンの状態信号の内の一部を選択使用することができる。
【００２４】
また、本発明においては、さらに、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするキャンセル手段、を含むことができ、また前記一定のオフセットは、前記アナログ信号出力の値における前記デジタル信号入力が表すアナログ値からの一定の差のみとすることができる。また、前記複数の異なった重み発生器は、各前記重み発生器の重みに対応する重みをもつ電圧または電流のソースで構成することができる。前記複数の異なった重み発生器は、共通の大きさの重みをもつ電圧または電流のソースと、各該ソースを対応する各重み発生器の重みに重み付けする重み付け手段と、から構成することができる。また、前記重み付け手段は、Ｒ−２Ｒラダー回路で構成することができる。
【００２５】
さらに、本発明によれば、符号を表す１つのサイン・ビットと、マグニチュードを表す各ビットが異なった重みをもつ複数の第１の数のビットと、から成るデジタル信号入力を、デジタル形式からアナログ形式に変換するサイン・マグニチュード型のデジタル−アナログ変換装置は、イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、ロ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正を示すときに使用する第２の数の正側ビット・グループ変換手段であって、各該正側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の正側ビット・グループ・アナログ出力を発生する、前記の第２の数の正側ビット・グループ変換手段と、ハ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正でないことを示すときに使用する第２の数の負側ビット・グループ変換手段であって、各該負側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の負側ビット・グループ・アナログ出力を発生する、前記の第２の数の負側ビット・グループ変換手段と、ニ）前記第２の数の正側ビット・グループ・アナログ出力と前記第２の数の負側ビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、から成る。
【００２６】
また、本発明においては、さらに、前記サイン・ビットに対し設けたサイン・ビット変換手段であって、前記サイン・ビットに対し１つの重みを選択して使用し、これによって、前記サイン・ビットに応答して該サイン・ビットを前記アナログ形式に変換することにより、サイン・ビット・アナログ出力を発生する、前記のサイン・ビット変換手段、を含み、前記加算手段は、前記サイン・ビット・アナログ出力を、前記第２の数の正側ビット・グループ・アナログ出力および前記第２の数の負側ビット・グループ・アナログ出力と加算して前記アナログ信号出力を形成するようにすることができる。
【００２７】
本発明においては、各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループ、から成るようにすることができる。
【００２８】
また、本発明においては、前記複数のビット・グループの前記各ビット・グループを表現するために使用する前記選択重みとして、対応する前記各ビット・グループの内の最も下位のビットの重みか、あるいはこれより下位にある前記第１の数のビットの内の１つのビットの重みを選択することができる。
【００２９】
本発明においては、前記第２の数は、２以上であってかつ前記第１の数より小さくできる。また、前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数に等しくすることができる。代替的には、前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数と、前記第２の数の重み発生器グループの重み発生器間の誤差の補正に使用する第５の数と、の和とすることができる。この場合、前記第５の数は、前記各重み発生器グループに特有の値とすることができる。
【００３０】
本発明においては、前記第２の数は、前記正側ビット・グループ変換手段と前記負側ビット・グループ変換手段とに対し同じ値としたり、あるいは互いに異なった値とすることができる。
【００３１】
本発明においては、前記デコード手段は、ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、全ての前記重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を発生するパターン発生器であって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のパターン発生器と、ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する状態信号選択手段であって、該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる、前記の状態信号選択手段と、を含むことができる。
【００３２】
また、前記デコード手段は、前記正側の第２の数の重み発生器グループと前記負側の第２の数の重み発生器グループの各々に関して、ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、前記第２の数の重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を発生するパターン発生器であって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のパターン発生器と、ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する状態信号選択手段であって、該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる、前記の状態信号選択手段と、を含むことができる。
【００３３】
また、本発明においては、前記状態信号選択手段は、前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも一回選択使用することができる。また、前記状態信号選択手段は、複数の連続する前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも１回選択使用し、かつ、前記複数の連続する第１期間中の内の各第１期間中においては、前記第６の数の異なった組合せパターンの状態信号の内の一部を選択使用することができる。
【００３４】
本発明においては、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするキャンセル手段、を含むことができ、また前記一定のオフセットは、前記アナログ信号出力の値における前記デジタル信号入力が表すアナログ値からの一定の差のみとすることができる。さらに、前記複数の異なった重み発生器は、各前記重み発生器の重みに対応する重みをもつ電圧または電流のソースで構成することができ、前記複数の異なった重み発生器は、共通の大きさの重みをもつ電圧または電流のソースと、各該ソースを対応する各重み発生器の重みに重み付けする重み付け手段と、から構成することができる。
【００３５】
【発明の実施の形態】
以下、本発明について図面を参照して詳細に説明する。
図１は、本発明によるＤ／Ａ変換器の第１の実施形態を示すブロック図である。図示のように、このＤ／Ａ変換器Ａは、マルチビットから成る２進デジタル入力信号ＩＮを受ける入力端子１と、この入力端子に接続したデコーダ２と、このデコーダの複数のビット・グループ出力の各々に接続したビット・グループ変換器３−１、３−２…３−ｎを含むビット・グループ変換部３と、これら変換器の各出力を受けて加算を行う加算器４と、そして加算器の出力に接続したオフセット補償器５と、そしてオフセット補償器の出力に接続した出力端子６と、から成っている。
【００３６】
詳細には、入力端子１は、ｍビットから成る２進デジタルワードを受ける。このデジタルワードは、サインビットを含んでいてもよい。このデジタルワードを受けるデコーダ２は、入力デジタルワードを構成するｍビットを分割してｎ個のビット・グループＢＧ１，ＢＧ２…ＢＧｎにする。ここで、ビット分割の数は、２以上であるが、但しその数は、分割前のビット数すなわちｍより少ない（ｎ＜ｍ）。各ビット・グループを構成するビット数ｐ１，ｐ２…ｐｎは、少なくとも１である（ｐ≧１）。また、分割の形式は、互いに隣接するビットのみを含む群に分割することができる。例えば、後述する図２に示すように、ＭＳＢである第１ビット（×８）とこれより１つ下位の第２ビット（×４）で１つのグループを構成し、そしてそれよりさらに１つ下位の第３ビット（×２）とＬＳＢである第４ビット（×１）とでもう１つのグループを構成している。あるいは、この分割は、非隣接のビットも含む群に分割することもできる。例えば、第１ビットと第３ビットとで１つのグループを構成し、第２ビットと第４ビットとでもう１つのグループを構成することもできる。このように分割形成したビット・グループに基づいて、上記ビット・グループ変換器３−１，３−２…３−ｎ内の重み発生器（図１に図示）を制御するビット・グループ状態信号ＳＢＧ１，ＳＢＧ２…ＳＢＧｎを発生する。
【００３７】
また、図１は、ビット・グループ変換器３−１，３−２…３−ｎを詳細に示している。これらビット・グループ変換器は全て、互いに同一のタイプのＤ／Ａ変換法を使用すればよい。Ｄ／Ａ変換法のタイプとしては、例えば、バイナリ抵抗型、Ｒ−２Ｒラダー型、バイナリウェイト電流源型、キャパシタ・アレイ型等がある。各ビット・グループ変換器は、図示のように、当該変換器が担当する関連のビット・グループＢＧ１，ＢＧ２…またはＢＧｎについてＤ／Ａ変換するため、重み発生部３０−１，３０−２…または３０−ｎを備えている。各重み発生部は、担当する関連のビット・グループをＤ／Ａ変換するのに必要な数の重み発生器を含む。ここで、各重み発生部内の重み発生器の重みとしては、関連するビット・グループ内の最も下位のビットの重みを選択したり、あるいは、この下位ビットよりもさらに下位のビットの重みを選択することもできる。例えば、後述の図２の例では、上位ビット・グループに対し第２ビットの重み（×４）を、そして下位ビット・グループに対しては第４ビットの重み（×１）を使用している。また、各重み発生部に設ける重み発生器の数は、担当する関連ビット・グループをＤ／Ａ変換するのに必要な最小限の数ｘである。これら数は、各ビット・グループ３−１，３−２…３−ｎに対し固有の値ｘ１，ｘ２…またはｘｎ個である。図２の例では、上位および下位ビット・グループに対しては、同じ３個である。これら重み発生器は、電流ソース・タイプとしたり、あるいは電圧ソース・タイプのいずれでもよい。また。重み発生器の実現方法としては、個々に特有の重み付けを行ったソースを用いたり、あるいは、共通のソースにＲ−２Ｒラダー回路のような重み付け手段を組み合わせることもできる。
【００３８】
このようなビット・グループ変換器３−１，３−２…３−ｎが発生する、その各々が担当するビット・グループのＤ／Ａ変換した結果であるビット・グループ・アナログ出力ＯＢＧ１、ＯＢＧ２…ＯＢＧｎは、次の加算器４が加算し、そしてこの加算器の出力に対し、必要に応じてオフセット補償を行った後に、最終的なアナログ出力信号ＯＵＴを発生する。オフセット補償は、加算後のアナログ出力における一定のオフセットをキャンセルするものであり、必要に応じて行うことができる。尚、オフセット補償は、加算器４での加算の後で行うように図示したが、当業者には明らかなように、Ｄ／Ａ変換器内のその他の場所、あるいはＤ／Ａ変換器の外の適当な場所で行うこともできる。
【００３９】
次に、図２を参照して、デコーダ２内でのビット・グループ状態信号の発生について説明する。図２は、上でも触れたように、ｍ＝４，ｎ＝２，上位および下位のビット・グループ（説明の都合上、ＢＧ１およびＢＧ２と記す）に対してｐ１＝２およびｐ２＝２、そして選択重みが、上位グループＢＧ１に対しては×４で下位グループＢＧ２に対しては×１であり、また重み発生器の数は、ＢＧ１，ＢＧ２に対しｘ１＝３、ｘ２＝３である。この場合において、図示のテーブルは、１６のアナログ出力レベルを２つの重み（×４，×１）で表現する場合の、アナログ出力レベルと重み発生器のオン／オフ制御との関係を示している（黒丸はオン、白丸はオフを示す。以下同様）。例えば、アナログ出力レベル１０では、×４の重み発生器の２つがオン、×１の重み発生器の２つがオンになる。このテーブルは、例えばデコーダ２内に設けたメモリに記憶させたルックアップ・テーブルとして実現することができる。代替の方法としては、このテーブルは、論理回路により実現することもできる。
【００４０】
次に、第１実施形態のＤ／Ａ変換器Ａの動作について図２の例を参照して説明する。まず、Ｄ／Ａ変換器Ａは、例えば４ビットのデジタルワードＩＮを受けると、デコーダ２でこのデジタルワードをデコードして、このワードが表す１０進値に対応するアドレスで図２の上記ルックアップ・テーブルにアクセスし、そしてその結果としてその１０進値における黒丸、白丸に対応する６ビットの状態信号を発生する。例えば、レベル１０に対しては、“０１１０１１”である。この６ビットの内の上位３ビットがビット・グループ状態信号ＳＢＧ１となり、下位３ビットがビット・グループ状態信号ＳＢＧ２となる。次に、これらビット・グループ状態信号ＳＢＧ１，ＳＢＧ２を受けるビット・グループ変換器３−１，３−２は、各状態信号内の“１”の数に等しい数の重み発生器（本例では、各ビット・グループとも２つの重み発生器）のみをオンにしてビット・グループ・アナログ出力ＯＢＧ１（これは１０進値における“８”（＝２×４）を表す）とＯＢＧ２（これは１０進値における“２”（＝２×１）を表す）を出力する。これらビット・グループ・アナログ出力は、加算器４で加算してＤ／Ａ変換した結果である最終的なアナログ出力ＯＵＴを発生する。尚、回路構成に起因するオフセットは、オフセット補償器５でキャンセルされる。このようにして、本発明のＤ／Ａ変換器Ａでは、デジタル信号をこれが表すアナログ信号に変換することができる。
【００４１】
この本発明のＤ／Ａ変換器を用いる効果は、第１として、異なった重み間のトリミングが上記従来の第１変換方式に比べ、減少することである。図２を図２２と比較すると判るように、この例では、３カ所から１カ所に減少している。これにより、費用のかかるトリミング量の減少によりコストの低減に効果がある。第２に、必要な重み発生器の数が、上記従来の第２の変換方式に比べ、減少させることができる。図２を図２３と比較して判るように、重み発生器自体の数が１５個から６個に、すなわちほぼ１／３に減少する。これは、半導体チップ上の必要な面積が、その割合に応じて減少し、これによってもコストの低減に効果がある。
【００４２】
図３には、第１実施形態のＤ／Ａ変換器Ａにおいて、デジタル入力信号のビットを２分割して２つのビット・グループにした場合について、表現ビット数と、２分割したときの上位および下位のビット・グループの各ビット数と、上位および下位のビット・グループに対し必要な重み発生要素の各数との関係を示している。重み発生器の総数は、以下の式（１）で表せる。比較のため、図４に上記従来の第２変換方式（図２３）における表現ビット数と重み発生器の総数との関係を示している。この場合の重み発生器の総数は、以下の式（２）の通りとなる。
【００４３】
【数１】
重み発生器の総数＝（２^p1−１）＋（２^p2−１） （１）
重み発生器の総数＝２^m−１ （２）
ここで、ｍは表現するビット数であり、ｐ１は上位ビット・グループのビット数、ｐ２は下位ビット・グループのビット数である（ｍ＝ｐ１＋ｐ２）。
【００４４】
図３と図４の表の比較から判るように、表現ビット数ｍ＝８においては、従来方式では重み発生器総数が２５５個であるのに対し、本発明では最も多くてもおよそ１／２の１２８個、そして最も少ない場合にはおよそ１／８の３０個になり、重み発生器総数の大幅な低減が可能となる。
【００４５】
次に、図５を参照して、本発明の第２の実施形態のＤ／Ａ変換器Ｂについて説明する。図示したこのＤ／Ａ変換器Ｂは、図１に示した変換器Ａとほぼ同じであり、対応する要素には記号“Ｂ”を付してある。異なっている点は、図５のＤ／Ａ変換器Ｂでは、デコーダ２Ｂがパターン発生部２０Ｂとビット・グループ状態信号発生部２２Ｂとから構成していることである。別の異なっている点は、ビット・グループ変換部３Ｂ内の多数のビット・グループ変換器３Ｂ−１，３Ｂ−２…３Ｂ−ｎの各々が、追加の重み発生部３００Ｂ−１，３００Ｂ−２または３００Ｂ−ｎを備えていることである。残りの加算器４Ｂとオフセット補償器５Ｂは、図１のものと同様である。
【００４６】
詳細には、Ｄ／Ａ変換器Ｂの構成は、図１のＤ／Ａ変換器では必要であったトリミングを不要とすることを目的としたものであって、異なった重み間のトリミングの代わりに、異なった重み間での平均化を行うことにより、異なった重み間の誤差による影響を低減しようとするものである。このため、上記のように、各ビット・グループ変換器３Ｂ−１，３Ｂ−２…３Ｂ−ｎには、重み発生部３０Ｂ−１，３０Ｂ−２…および３０Ｂ−ｎに、図１の重み発生部３０−１，３０−２…および３０−ｎと同様の重み発生器に加えて、追加の重み発生部３００Ｂ−１，３００Ｂ−２…または３００Ｂ−ｎを設けている。各追加重み発生部には、異なった重み間の平均化を行うのに必要な数の複数の追加重み発生器１…ｙ１，１…ｙ２，…または１…ｙｎを設けている。これら追加重み発生器の重みは、関連する重み発生部の重み発生器のものと同じである。また、追加重み発生器の数ｙ１，ｙ２…ｙｎは、各ビット・グループ変換器に特有のものであり、同じ値とは限らない。この重み発生部の構成の変更に対応して、デコーダ２Ｂのパターン発生器２０Ｂは、入力デジタルワードＩＮを受けて例えば図６に示したような複数の平均化パターン（図６のパターン▲１▼−▲４▼）を発生し、そしてビット・グループ状態信号発生部２２Ｂは、これら複数の平均化パターンの内から１つの平均化パターンを選択して複数のビット・グループ変換器に対するビット・グループ状態信号を発生する。これらビット・グループ状態信号に応じて各ビット・グループ変換器内の重み発生器および追加重み発生器のオン／オフを制御することにより、分担するビット・グループのアナログ出力へ変換を行い、そしてこれらビット・グループ・アナログ出力が加算器４Ｂにより加算されオフセット補償器５Ｂを通して出力端子６Ｂに最終的なアナログ出力信号ＯＵＴが発生する。
【００４７】
次に、パターン発生器２０Ｂについて詳細に説明する。本発明の１実施形態においては、この発生器２０Ｂは、基本パターン発生器２００Ｂと、そして平均化パターン発生器２０２Ｂとから成っている。基本パターン発生器２００Ｂは、図１のデコーダ２と同様に、各ビット・グループ変換器の重み発生部３０Ｂを制御するための基本パターンを発生するものである。これは、図２に示したようなパターンである。平均化パターン発生器２０２Ｂは、Ｄ／Ａ変換器Ｂで特に加わったものであり、これは、各ビット・グループ変換器内の追加重み発生部３００Ｂの加わった重み発生部３０Ｂを制御するため、基本パターンに平均化処理を施した平均化パターンを発生する。尚、代替の方法として、２００Ｂを省き、２０２Ｂで入力から直接平均化パターンを形成するようにすることもできる。
【００４８】
図６のパターン例について説明する。尚、この図６は、図２と同様、１６アナログ出力レベル（＝４ビット）を２つの重み（×４と×１）で表現する場合の重み発生器制御パターンのテーブルを示している。この図６のテーブルでは、パターン▲１▼の×４の右側３つの列と、×１の左側３つの列は、図２のパターンと同じである。これに対し、図６では、×４では１つそして×１では３つの重み発生器を平均化のために追加している。平均化パターンは、これら追加した重み発生器をも、平均化処理を施しながら制御する。図６の例では、平均化パターンは、パターン▲１▼からパターン▲４▼までの４パターンある。図から判るように、レベル０，４，８，１２では、パターン▲１▼−▲４▼間での変化はない。レベル１，５，９，１３では、パターン▲３▼から▲４▼の間で、レベル２，６，１０，１４では、パターン▲２▼から▲３▼の間で、そしてレベル３，７，１１，１５では、パターン▲１▼から▲２▼の間で、平均化パターンが変化している。その変化は、４個の×１重みと１個の×４重みとの間での変化である。これにより、重み間の平均化を行うことができる。
【００４９】
このような複数の平均化パターンを受けるビット・グループ状態信号発生部２２Ｂは、パターン選択器２２０Ｂとビット・グループ状態信号発生器２２２Ｂとを備えている。すなわち、パターン選択器２２０Ｂは、複数の平均化パターンの内からパターンをその番号順に１つずつ選択し（これについては、図８を参照して後述する）、そしてこの選択した平均化パターンを受けるビット・グループ状態信号発生器２２２Ｂは、この平均化パターンから各ビット・グループ変換器用のビット・グループ状態信号を発生して、各ビット・グループ変換器からビット・グループ・アナログ信号を発生させる。尚、本実施形態の場合、図６のテーブルから判るように、加算器４Ｂがビット・グループ・アナログ信号を加算して出力するアナログ出力は、×１重み３個分のオフセットをもっている。このオフセットは、オフセット補償器５Ｂでキャンセルする。
【００５０】
次に、図７を参照して、Ｄ／Ａ変換器Ｂの特性について説明する。図７は、図６の例において、×４の重みに−５％の誤差、×１に＋２０％の誤差を与えたときに、Ｄ／Ａ変換器Ｂの各レベル０−１５に関するアナログ出力を示す図である。この図において、縦軸は、誤差の大きさであり、横軸は、表現するアナログ・レベルであり、そして誤差（error）▲１▼のプロットは、平均化パターン▲１▼のみによる誤差を示し、同様に誤差▲２▼、▲３▼、▲４▼のプロットは、それぞれ平均化パターン▲２▼、▲３▼、▲４▼による誤差を示している。平均（average）プロットは、平均化パターン▲１▼−▲４▼を平均化した結果の誤差を表している。図示のように、個々の平均化パターンのみでは、誤差が直線でないため歪みを生じるが、平均化した誤差は、直線となっている。このように、誤差は、完全には除去されないが、入力レベルに対してリニアであるため、ゲイン誤差とはなるが歪みにはならない。
【００５１】
次に、図８を参照して、デコーダ２Ｂ内のパターン選択器２２０Ｂにおけるパターン選択法について説明する。尚、図８においては、▲１▼、▲２▼、▲３▼、▲４▼の記号は、図６の平均化パターン▲１▼、▲２▼、▲３▼、▲４▼を示す。また、ａ１、ａ２、ａ３、ａ４等は、所与の１つのデジタル信号をアナログ信号に変換するための主期間を示す。まず図８ａを参照すると、この繰り返しパターンでは、１つの主期間において、４つのパターン全てを使用し、しかもそのパターンは番号順で１回選択する。これにより、図７に示したように重み間の誤差を抑制することができる。次に、図８ｂの繰り返しパターンでは、１つの主期間を細分して、各細分した期間において平均化パターン▲１▼、▲２▼、▲３▼、▲４▼を番号順で１回繰り返し、結果として主期間の間に平均化パターン▲１▼、▲２▼、▲３▼、▲４▼を２回あるいはそれ以上繰り返す（図では２回）。この繰り返しパターンでは、誤差は広帯域に分散されることになり、結果として所定の帯域内での誤差のエネルギを減少させることができる。図８ｃのパターンでは、１つの主期間に１つの平均化パターンのみを使用し、そして４つの主期間で４つの平均化パターン全てを１回ずつ順番に使用する繰り返しパターンである。この繰り返しパターンは、所与の１つのデジタルワードのＤ／Ａ変換主期間を細分できないときに使用でき、この場合にも、ある程度の誤差分散が可能である。次の図８ｄの繰り返しパターンは、図８ｃと似ているが、１つの平均化パターンを２以上の主期間の間繰り返すものである。これによってもある程度の誤差分散が生じる。尚、図８ａ−ｄにおいては、主期間の長さは、同じであり、図示の都合上異なった長さとして示しているに過ぎないことに注意されたい。
【００５２】
次に、図９および図１０を参照して、第２実施形態のＤ／Ａ変換器Ｂにおけるビット分割の効果について説明する。これら図は、上述した図３と同様の図であって、デジタル入力信号のビットを分割して複数のビット・グループにした場合について、表現ビット数と、分割したときの各ビット・グループの各ビット数と、各ビット・グループに対し必要な重み発生要素の各数との関係を示している。図９は、２分割した場合を示していて、重み発生器の総数は、以下の式（３）で表せる。図１０は、３分割した場合を示しており、重み発生器の総数は、以下の式（４）で表せる。
【００５３】
【数２】
重み発生器の総数＝２^p1＋２＊（２^p2−１） （３）
重み発生器の総数＝２^p1＋（２^p2−１）＋２＊（２^p3−１） （４）
ここで、ｍは表現するビット数であり、ｐ１は上位ビット・グループのビット数、ｐ２は下位（３分割のときは中位）のビット・グループのビット数、そしてｐ３は下位のビット・グループのビット数である。表現ビット数が８ビットの場合で従来と比較すると、重み発生器の数は、最も少ない場合で、２分割のときには４６個となり（図４の従来の場合と比べおよそ１／５）となり、そして３分割のときには２０個となる（図４の従来の場合と比べおよそ１／１３）。注目すべきことは、３分割の場合には、平均化処理を加えたにも拘わらず、図３の場合の３０個よりもさらに１０個、重み発生器の数が減らせることである。
【００５４】
図１１は、図４と図９（２分割）と図１０（３分割）の場合をまとめたグラフであり、横軸は表現レベル、縦軸は必要な重み発生器数である。これからも判るように、従来の第２変換方式と比べ重み発生器のさらに大幅な低減が可能である。尚、normalは、図４の従来方式の場合を示している。
【００５５】
次に、図１２を参照して、本発明の第３の実施形態であるＤ／Ａ変換器Ｃについて説明する。この実施形態は、本発明をサイン・マグニチュード型のＤ／Ａ変換器に応用したものである。したがって、基本的には、図１および図５に示したＤ／Ａ変換器ＡまたはＤ／Ａ変換器Ｂと同様であり、デコーダ２Ｃ、加算器４Ｃおよびオフセット補償器５Ｃを備えている。大きく異なっている点は、ビット・グループ変換部３Ｃが、正側と負側の２つのビット・グループ変換部３Ｃｐ，３Ｃｍから成っていることである。したがって、変換部３Ｃｐは、複数のビット・グループ変換器３Ｃｐ−１…３Ｃｐ−ｎを備え、そして変換部３Ｃｍは、複数のビット・グループ変換器３Ｃｍ−１…３Ｃｍ−ｎを備えている。これら変換部の各々の各変換器は、複数のビット・グループ変換器３−１…３−ｎ（図１）または３Ｂ−１…３Ｂ−ｎ（図５）のいずれか一方と同様の構成とすることができる。
【００５６】
Ｄ／Ａ変換器Ｃが、図１のＤ／Ａ変換器Ａと同様な平均化を行わない（トリミングを必要する）変換形式のものである場合、デコーダ２Ｃは、例えば図１３に示したようなパターンを発生する。図１３は、±１６レベル（＝５ビット）を２つの重み（×４、×１）のサイン・マグニチュード方式で表現する場合を示している。この図示例では、正側変換部３Ｃｐは、合計７個の重み発生器を備え、そして×４の左側３列と、×１の左側３列と、×１の右側１列（サイン・ビットに対応）とから成るパターンを受ける。負側変換部３Ｃｍは、残りの列から成るパターンを受ける合計６個の重み発生器を備えている。図１３から判るように、図２の場合と比較して、図２の場合の重み発生器の数を２倍したものに、×１の重み発生器が１つ加えただけである。この場合も、異なった重み間のトリミング箇所は正側と負側各々に１カ所だけですむ。尚、本例の場合、正側と負側で同じ分割方法、分割数を採用している。
【００５７】
また、Ｄ／Ａ変換器Ｃを、図５のＤ／Ａ変換器Ｂと同様な平均化を行う変換形式のものとする場合、デコーダ２Ｃは、正側と負側のそれぞれに対し図６に示したようなパターンを発生する。したがって、平均化動作は、正側と負側で独立して行う。これによっても、サイン・マグニチュード方式において、平均化効果を得ることができる。尚、本例の場合も、正側と負側で同じ分割方法、分割数を採用することができる。
【００５８】
次に、図１４を参照して本発明の第４の実施形態であるＤ／Ａ変換器Ｄについて説明する。このＤ／Ａ変換器Ｄの目的は、サイン・マグニチュード方式において、正側および負側個々にだけでなく、正側と負側との間でも平均化が生ずるようにすることを目的としている。このため、Ｄ／Ａ変換器Ｄは、基本的には、図１２に示したＤ／Ａ変換器Ｃと同様に、デコーダ２Ｄ、加算器４Ｄおよびオフセット補償器５Ｄを備えているが、ビット・グループ変換部３Ｄが大きく異なっている。すなわち、変換部３Ｄは、図１２のように正側と負側に分かれているのではなく、図５と同様にビット・グループ変換器３Ｄ−１，３Ｄ−２…３Ｄ−ｎを備えるが、但し各グループ変換器が、正側の重み発生器３０Ｄｐ−１…３０Ｄｐ−ｎと負側の重み発生器３０Ｄｍ−１…３０Ｄｍ−ｎの両方を備えている。同じ１つの変換器内の重み発生器は、正側であろうと負側であろうと同じ重みをもっている。本実施形態の場合、各ビット・グループ変換器においては、正側および負側の重み発生器は、正側および負側間での平均化のため、互いに反対側の重みとしても使用する。
【００５９】
図１５は、正側および負側間での平均化のため、正側重み発生器と負側重み発生器を正側および負側の変換器出力として共用するための共用回路を示す。この共用回路３２Ｄは、各ビット・グループ変換器内に設けてあり、図示のように、同じ重みの正側重み発生器ＷＧｐと負側重み発生器ＷＧｍとを有し、そして正側出力端子３２０Ｄｐと負側出力端子３２０Ｄｍとを有している。正側重み発生器ＷＧｐは、グランドＧＮＤと第１のスイッチＳ１との間に接続し、負側重み発生器ＷＧｍはグランドＧＮＤと第２のスイッチＳ２との間に接続している。これらスイッチは、デコーダ２Ｄからのビット・グループ状態信号により制御するものであって、第１の接点ａ１、ｂ１と第２の接点ａ２、ｂ２を有している。正側出力端子３２０Ｄｐは、接点ａ１と接点ｂ１とに接続し、負側出力端子３２０Ｄｍは、接点ａ２と接点ｂ２とに接続している。尚、図示していないが、各スイッチには、必要に応じて、いずれの出力端子にも接続しない中立の接点位置がある。スイッチＳ１，Ｓ２を接点ａ１、ｂ１に切り替えたときには、各重み発生器は正側変換器出力を構成するものとして使用でき、そしてＳ１，Ｓ２を接点ａ２、ｂ２に切り替えたときには、各重み発生器は負側変換器出力を構成するものとして使用できる。
【００６０】
このような共用回路を備えたＤ／Ａ変換器Ｄおいて、デコーダ２Ｄは、図５のデコーダ２Ｂと同様の構成をもっていて、パターン発生器２０Ｄとビット・グループ状態信号発生部２２Ｄとを備えている。このパターン発生器２０Ｄは、図１６および図１７に示すような平均化パターンを発生する。尚、図１７では、重みの数だけでなく、重みを発生する発生器間の区別も必要であるため、×４重みを発生する発生器をａ０−ａ７、×１重みを発生する発生器をｂ０−ｂ６として示している。この図１６および図１７の平均化パターンは、図１３と同様に、±１６の表現レベル（＝５ビット）を２つの重み（×４、×１）を使ってサイン・マグニチュード方式で表現する場合を示している。この図示例では、正側変換部３０Ｄｐは、合計８個の重み発生器を備え、そして×４の左側４列（図１３と比べ１つ追加し、図１７では重み発生器ａ４−ａ７として示す）と、×１の左側３列（図１７では重み発生器ｂ４−ｂ６として示す）と、×１の右側１列（サイン・ビットに対応し、図１７では重み発生器ｂ０として示す）とから成るパターンを受ける。負側変換部３０Ｄｍは、残りの列（図１７では、重み発生器ａ０−ａ３と重み発生器ｂ１−ｂ３として示す）から成るパターンを受ける合計７個（図１３と比べ×４が１つ追加）の重み発生器を備えている。図１６から判るように、図１３の場合と比較して、重み発生器が上位側ビット・グループに２個加わっただけである。これにより、異なった重み間のトリミングは不要となる。尚、本例の場合も、正側と負側で同じ分割方法、分割数を採用している。
【００６１】
図１６の平均化パターンをより詳細に説明すると、平均化パターンは、図６と同様に、パターン▲１▼からパターン▲４▼までの４パターンある。図から判るように、レベル０，４，８，１２並びにレベル−１，−５，−９，−１３では、パターン▲１▼−▲４▼間での変化はない。レベル１，５，９，１３では、パターン▲３▼から▲４▼の間で、レベル２，６，１０，１４では、パターン▲２▼から▲３▼の間で、そしてレベル３，７，１１，１５では、パターン▲１▼から▲２▼の間で、４個の×１重みから１個の×４重みへと平均化パターンが変化している。これは、図６と同様である。また、レベル−２，−６，−１０，−１４では、パターン▲３▼から▲４▼の間で、レベル−３，−７，−１１，−１５では、パターン▲２▼から▲３▼の間で、そしてレベル−４，−８，−１２，−１６では、パターン▲１▼から▲２▼の間で、１個の×４重みから４個の×１重みへと平均化パターンが変化している。これにより、異なった重み間の平均化が行われる。
【００６２】
これに加えて、図１７に示すように正側と負側の重み間の平均化も行われる。すなわち、レベル“−１６”からレベル“１５”の各々のレベルについて、各入力レベルを表現するのに必要な数の重みについて、その数の重み発生器の選択を、その入力レベルのＤ／Ａ変換の間に、利用可能な重み発生器内において“ローテーション”させる。例えば、入力レベル＝５の場合について、図１７（ａ）を参照して説明する。図示例は、図１６の入力レベル＝５のときのパターン▲１▼についてのローテーション例を示している。図１７（ａ）に示すパターン▲１▼についてのローテーションでは、×４では、８つの異なった重み発生器選択パターンがあり、×１では７つの異なった重み発生器選択パターンがある。すなわち、×４では、選択する重み発生器の番号を各選択パターン間で５つずつ順番にずらし、例えば１列目ではａ０−ａ４を選択し、２列目では５つ左（番号が増大する方向、そして最後の次は０に戻る）にずれてａ５−ａ７そして右端に戻ってａ０，ａ１の選択にシフトしている。言い換えれば、１列目ではａ０からａ４まで使用するため、２列目では、１列目で使っていないａ５以降から５つ選択する、という組合せ方法である。したがって３列目では、ａ２以降から選択する。同様にして、×１では、選択する重み発生器の番号を各選択パターン間で５つずつ順番にずらし、例えば１列目ではｂ０−ｂ４を選択し、２列目では５つ左にずれてｂ５，ｂ６そして右端に戻ってｂ０−ｂ２の選択にシフトしている。同じく、前の列で使用されていないもの以降を選択する。これにより、正側用の重み発生器（ａ４−ａ７；ｂ４−ｂ６）と負側用の重み発生器（ａ０−ａ３；ｂ１−ｂ３）との間での平均化が行える。図１７（ａ）では、図１６のパターン▲１▼のみについて示したが、残りのパターン▲２▼−▲４▼についても、パターン▲１▼と同様のローテーションを行えばよい。この図１７（ａ）は、入力レベル＝５が連続した場合のパターン▲１▼についてのローテーションを示している。このローテーションは、図８（ａ）−（ｄ）のパターン▲１▼の期間をさらに細分し、そしてその細分した期間の間に図示のローテーションを行うようにすることができる。
【００６３】
図１７（ｂ）は、入力レベルが変化した場合の上記ローテーション法を示している。この図示例からも判るように、前の列で使用されていない最も若い番号以降を次に選択している。例えば、×４の２列目の入力レベル＝６では、ａ１まで使用しているため、３列目の入力レベル＝−２では、ａ２以降を選択し、そして４列目の入力レベル＝１２ではａ６以降を使用する。尚、図１７（ｂ）では、図１６に示した平均化は省略し、そのパターン▲１▼についてのみ示している。
【００６４】
図１６および図１７に示した複数の平均化パターンを受けるビット・グループ状態信号発生部２２Ｄは、図５と同様に、パターン選択器２２０Ｄとビット・グループ状態信号発生器２２２Ｄとを備える。パターン選択器２２０Ｄは、複数の平均化パターンの内からパターンを選択し、そしてこの選択した平均化パターンを受けるビット・グループ状態信号発生器２２２Ｄは、この平均化パターンから各ビット・グループ変換器用のビット・グループ状態信号を発生して、各ビット・グループ変換器からビット・グループ・アナログ信号を発生させる。平均化パターンのパターンの選択は、図５のＤ／Ａ変換器Ｂに関して図８を参照して説明したのと同様の方法で行うことができる。尚、Ｄ／Ａ変換器Ｄの場合、図１６のテーブルから判るように、加算器４Ｄがビット・グループ・アナログ信号を加算して出力するアナログ出力は、×４重み４個分と×１重み４個分のオフセットをもっている。このオフセットは、オフセット補償器５Ｄでキャンセルすることができる。
【００６５】
次に、図１８−図２１を参照して、Ｄ／Ａ変換器Ｃ（図１２）およびＤ／Ａ変換器Ｄ（図１４）について、本発明のビット分割の効果をまとめて説明する。図１８は、Ｄ／Ａ変換器Ｃについて図１３に示した本発明によるビット分割法で２分割した場合を示しており、上述のものと同様に、表現ビット数と、分割したときの各ビット・グループの各ビット数と、各ビット・グループに対し必要な重み発生要素の各数との関係を示している。一方、図２１は、Ｄ／Ａ変換器Ｄについて図１６に示した本発明によるビット分割法で２分割した場合を示している。尚、図１８および図２１においては、上位のビット数と、下位のビット数とは、正側と負側の片側のみの数を示しており、したがって重み発生器の総数（total）は、片側の重み発生器の数を２倍したものに１（サイン・ビットに相当）を足したものである。この２分割の場合、Ｄ／Ａ変換器Ｃの重み発生器の総数は、以下の式（５）に、そしてＤ／Ａ変換器Ｄの重み発生器の総数は、以下の式（６）で表せる。
【００６６】
【数３】
重み発生器の総数＝２＊｛（２^p1−１）＋（２^p2−１）｝＋１ （５）
重み発生器の総数＝２＊｛２^p1＋（２^p2−１）｝＋１ （６）
ここで、上記と同様、ｍは表現するビット数であり、ｐ１は上位ビット・グループのビット数、ｐ２は下位ビット・グループのビット数である。比較のため、図１９には、図２４の第１の従来方式で実現した場合の表現ビット数と重み発生器総数とを示し、図２０は、図２５の第２の従来方式で実現した場合の表現ビット数と重み発生器総数とを示している。表現ビット数が８ビットの場合で従来と比較すると、本発明では、重み発生器の数は、最も少ない場合で、２分割のときには４５個となり（図２５の従来の場合と比べおよそ１／５）となる。一方、Ｄ／Ａ変換器Ｄについての図２１を参照すると、重み発生器の数は、最も少ない場合で、２分割のときには４７個となり（図２５の従来の場合と比べおよそ１／５）。しかも、図１８のＤ／Ａ変換器Ｃの場合と比べ２個しか増えておらず、この２個の増加によって平均化も実現できることとなる。尚、３以上の分割をした場合については、特に図示していないが、図１０の例からも判るように、２分割と同様に重み発生器の減少に効果がある。
【００６７】
以上、本発明の好ましい実施形態について詳細に説明したが、以上の実施形態においては、以下のような変更が可能である。すなわち、図２、図６、図１３のパターンにおいては、各重みに対し複数の重み発生器を設けており、そして、特定のパターンの時に、設けた数の内のいくつの数の重み発生器をオンするかしか示していない。しかし、図１６に示したパターンに対する図１７のパターンのように、図示パターンに対し、同一重み間の平均化を付加することもできる。例えば、図６のパターンにおいて、レベル１０におけるパターン▲１▼では、×４の右側の２個、×１の右側の５個を選択しているが、選択する重みを１つ左にずらせた×４の中央の２個と×１の左側５個等のようにその他の組合せで各重みについて所要の数の重み発生器を選択することができる。このように、重み発生器の選択を“ローテーション”させることによって、同一重み間の平均化も実現することができる。この場合、図１７の場合と同様に、平均化パターン▲１▼−▲４▼の各々を使用する期間を細分して、異なった選択によるパターンを使用すればよい。
【００６８】
【発明の効果】
以上に詳述した本発明のデジタル−アナログ変換法によれば、ビット・グループ分割によるトリミング箇所の減少によって、あるいはビット・グループ分割と平均化パターンの使用によって、高精度のデジタル−アナログ変換器を、比較的簡単な構成で実現できる。第２に、ビット・グループ分割と、平均化パターンの使用により、要求される精度に比較して重み発生器の数を減少させることができるため、高精度のデジタル−アナログ変換器を、小面積で実現できる。第３に、ビット・グループ分割によるトリミング箇所の減少によりコストのかかるトリミングの量を減らせるため、または、ビット・グループ分割と平均化パターンの使用によりトリミングを不要にできるため、高精度のデジタル−アナログ変換器を、安価に実現することができる。
【図面の簡単な説明】
【図１】本発明による第１の実施形態のＤ／Ａ変換器Ａを示すブロック図。
【図２】図１のＤ／Ａ変換器Ａにおいて、１６のアナログ表現レベルを２つの重み（×４，×１）で表現する場合の、アナログ表現レベルと重み発生器との関係を示すテーブル。
【図３】図１のＤ／Ａ変換器Ａにおいて、表現ビットを２分割して２つのビット・グループにした場合について、表現ビット数と、２分割したときの上位および下位のビット・グループの各ビット数と、上位および下位のビット・グループに対し必要な重み発生要素の各数との関係を示す図表。
【図４】図３の本発明と比較するため、図２４に示す従来の第２変換方式における表現ビット数と重み発生器の総数との関係を示す図表。
【図５】本発明の第２の実施形態であるＤ／Ａ変換器Ｂを示すブロック図。
【図６】図５のＤ／Ａ変換器Ｂに関し、１６のアナログ表現レベル（＝４ビット）を２つの重み（×４と×１）で表現する場合の重み発生器制御パターンのテーブルを示す。
【図７】図５のＤ／Ａ変換器Ｂの特性について説明するものであり、図６のパターン例において、×４の重みに−５％の誤差、×１に＋２０％の誤差を与えたときに、Ｄ／Ａ変換器Ｂの各レベル０−１５（横軸）に関するアナログ出力誤差（縦軸）を示す図である。
【図８】（ａ）−（ｄ）は、図５のＤ／Ａ変換器Ｂのデコーダ２Ｂ内のパターン選択器２２０Ｂにおける異なったパターン選択法を示す。
【図９】図５のＤ／Ａ変換器Ｂにおいて、ビットを２分割した場合について、表現ビット数と、分割したときの各ビット・グループの各ビット数と、各ビット・グループに対し必要な重み発生要素の各数との関係を示す図表。
【図１０】図５のＤ／Ａ変換器Ｂにおいて、ビットを３分割した場合について、表現ビット数と、分割したときの各ビット・グループの各ビット数と、各ビット・グループに対し必要な重み発生要素の各数との関係を示す図表。
【図１１】従来の図４の場合と、本発明の図９（２分割）および図１０（３分割）の場合をまとめたグラフであり、横軸は表現レベル、縦軸は必要な重み発生器数を示す。
【図１２】本発明の第３の実施形態であるＤ／Ａ変換器Ｃを示すブロック図。
【図１３】図１２のＤ／Ａ変換器Ｃ内のデコーダ２Ｃが発生するパターンであって、±１６レベル（＝５ビット）を２つの重み（×４、×１）のサイン・マグニチュード方式で表現する場合を示すテーブルである。
【図１４】本発明の第４の実施形態であるＤ／Ａ変換器Ｄを示すブロック図。
【図１５】図１４のＤ／Ａ変換器Ｄに用いるビット・グループ変換器３Ｄ−１，３Ｄ−２… ３Ｄ−ｎの各々において、正側および負側間での平均化のため、正側重み発生器と負側重み発生器を正側および負側の変換器出力として共用するための共用回路３２Ｄを示す。
【図１６】±１６レベルの表現レベル（＝５ビット）を２つの重み（×４、×１）を使ってサイン・マグニチュード方式で表現する場合の平均化パターンを示す、図１３と同様のテーブルである。
【図１７】図１６の平均化パターンにおいて、正側と負側間の平均化を詳細に示すための平均化パターンを示すテーブルであり、（ａ）は、１例としてレベル＝５の場合の各重みの選択方法を示し、（ｂ）は、レベルが変化した場合の各重みの選択方法を示す。
【図１８】図１２のＤ／Ａ変換器Ｃについて、図１３に示したビット分割法で２分割した場合での表現ビット数と、分割した各ビット・グループの各ビット数と、各ビット・グループに対し必要な重み発生要素の各数との関係を示す図表。
【図１９】図２４の従来の第１の変換法による、表現ビット数と重み発生器総数との関係を示す図表。
【図２０】図２５の従来の第２の変換法による、表現ビット数と重み発生器総数との関係を示す図表。
【図２１】図１４のＤ／Ａ変換器Ｄについて図１６に示したビット分割法で２分割した場合での表現ビット数と、分割した各ビット・グループの各ビット数と、各ビット・グループに対し必要な重み発生要素の各数との関係を示す図表。
【図２２】従来のＤ／Ａ変換方式の１つであるマルチビット方式を用いた場合における、各アナログ表現レベルとこれを表現するための各重み発生要素のオン／オフを示すテーブルであり、Ｄ／Ａ変換すべき２進デジタル信号について、２進４ビット（＝１６レベル）を４つの異なった重み×１，×２，×４，×８で表現した場合を示している。
【図２３】従来のＤ／Ａ変換方式の別のものを用いた場合における、各アナログ表現レベルとこれを表現するための各重み発生要素のオン／オフを示すテーブルであり、Ｄ／Ａ変換すべき２進デジタル信号について、２進４ビット（＝１６レベル）を１６個の単一の重みすなわち×１の重みで表現した場合を示している。
【図２４】図２２に示した従来の変換方式をサイン・マグニチュード方式に用いた場合における、各アナログ表現レベルとこれを表現するための重み発生要素のオン／オフとの関係を示すテーブルであり、２進５ビット（＝±１６レベル）を４つの異なった重み×１，×２，×４，×８で表現した場合を示している。
【図２５】図２３に示した従来の変換方式をサイン・マグニチュード方式に用いた場合における、各アナログ表現レベルとこれを表現するための重み発生要素のオン／オフとの関係を示すテーブルであり、２進５ビット（＝±１６レベル）を単一の重み×１で表現した場合を示している。
【符号の説明】
Ａ，Ｂ，Ｃ，Ｄ： Ｄ／Ａ変換器
１： 入力端子
２： デコーダ
３： ビット・グループ変換部
３Ｃｐ： 正側ビット・グループ変換部
３Ｃｍ： 負側ビット・グループ変換部
３−１，３−２…３−ｎ： ビット・グループ変換器
４： 加算器
５： オフセット補償器
６： 出力端子
２０： パターン発生部
２２： ビット・グループ状態信号発生部
３２Ｄ： 共用回路
３００Ｂ−１，３００Ｂ−２…３００Ｂ−ｎ： 追加重み発生部

Claims (53)

1. 各ビットが異なった重みをもつ複数の第１の数のビットから成るデジタル信号入力を、デジタル形式からアナログ形式に変換するデジタル−アナログ変換方法であって、
   イ）前記第１の数のビットを分割して得た複数の第２の数のビット・グループを、各ビット・グループに対し１つの重みを使用することにより、アナログ形式に変換して第２の数のビット・グループ・アナログ出力を発生する変換ステップと、
   ロ）前記第２の数のビット・グループ・アナログ出力から、前記デジタル信号入力を表すアナログ信号出力を形成する形成ステップと、
   を有し、
   前記変換ステップは、
   ａ）前記第１の数のビットを分割して、前記第２の数のビット・グループにするステップと、
   ｂ）前記複数のビット・グループの各ビット・グループを表現するのに使用する前記１つの重みを選択するステップと、
   ｃ）各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの数を決定するステップと、
   ｄ）前記各ビット・グループを、前記選択重みと、前記選択重みの数とを使用することより、前記ビット・グループ・アナログ出力にする使用ステップと、
   を含み、
   前記使用ステップは、
   ｅ）前記各ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大の第３の数を決定するステップと、
   ｆ）前記各ビット・グループに対して、前記選択重みに相当する重みをもつ前記第３の数の重み発生器から成る１つの重み発生器グループを設けることにより、前記複数の重みグループに対し第２の数の重み発生器グループを設けるステップと、
   ｇ）前記第２の数のビット・グループに応答して前記第２の数の重み発生器グループを制御することにより、前記ビット・グループ・アナログ出力を発生する制御ステップと、
   を含み、
   前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数に等しい、
   デジタル−アナログ変換方法。
2. 請求項１記載の方法において、
   各前記ビット・グループに対して、同一タイプのデジタル・アナログ変換法を使用する、
   デジタル−アナログ変換方法。
3. 請求項１記載の方法において、
   前記第１の数のビットは、サイン・ビットを含まない、
   デジタル−アナログ変換方法。
4. 請求項１記載の方法において、
   前記第１の数のビットは、サイン・ビットを含む、
   デジタル−アナログ変換方法。
5. 請求項１記載の方法において、
   前記第２の数は、２以上であってかつ前記第１の数より小さい、
   デジタル−アナログ変換方法。
6. 請求項１記載の方法において、
   前記複数の異なった重み発生器は、各前記重み発生器の重みに対応する重みをもつ電圧または電流のソースを有する、
   デジタル−アナログ変換方法。
7. 請求項１に記載の方法において、
   前記複数の異なった重み発生器は、共通の大きさの重みをもつ電圧または電流のソースと、各該ソースを対応する各重み発生器の重みに重み付けする重み付け手段と、を有する、
   デジタル−アナログ変換方法。
8. 請求項７に記載の方法において、
   前記重み付け手段は、Ｒ−２Ｒラダー回路を有する、
   デジタル−アナログ変換方法。
9. 請求項１に記載の方法において、
   さらに、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするステップを有する、
   デジタル−アナログ変換方法。
10. 各ビットが異なった重みをもつ複数の第１の数のビットから成るデジタル信号入力を、デジタル形式からアナログ形式に変換するデジタル−アナログ変換方法であって、
    イ）前記第１の数のビットを分割して得た複数の第２の数のビット・グループを、各ビット・グループに対し１つの重みを使用することにより、アナログ形式に変換して第２の数のビット・グループ・アナログ出力を発生する変換ステップと、
    ロ）前記第２の数のビット・グループ・アナログ出力から、前記デジタル信号入力を表すアナログ信号出力を形成する形成ステップと、
    を有し、
    前記変換ステップは、
    ａ）前記第１の数のビットを分割して、前記第２の数のビット・グループにするステップと、
    ｂ）前記複数のビット・グループの各ビット・グループを表現するのに使用する前記１つの重みを選択するステップと、
    ｃ）各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの数を決定するステップと、
    ｄ）前記各ビット・グループを、前記選択重みと、前記選択重みの数とを使用することより、前記ビット・グループ・アナログ出力にする使用ステップと、
    を含み、
    前記使用ステップは、
    ｅ）前記各ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大の第３の数を決定するステップと、
    ｆ）前記各ビット・グループに対して、前記選択重みに相当する重みをもつ前記第３の数の重み発生器から成る１つの重み発生器グループを設けることにより、前記複数の重みグループに対し第２の数の重み発生器グループを設けるステップと、
    ｇ）前記第２の数のビット・グループに応答して前記第２の数の重み発生器グループを制御することにより、前記ビット・グループ・アナログ出力を発生する制御ステップと、
    を含み、
    前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数と、前記第２の数の重み発生器グループの重み発生器間の誤差の補正に使用する第５の数と、の和である、
    デジタル−アナログ変換方法。
11. 請求項１０に記載の方法において、
    前記第５の数は、前記各重み発生器グループに特有の値である、
    デジタル−アナログ変換方法。
12. 請求項１０または１１に記載の方法において、
    前記制御ステップは、
    ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、前記第２の数の重み発生器グループに含まれる全ての重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を準備するステップであって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のステップと、
    ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する選択ステップと、
    ｃ）該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる制御ステップと、
    ｄ）前記全ての重み発生器からの前記発生した前記重みアナログ出力を互いに加算することにより、前記所与のデジタル信号入力に相当するアナログ信号出力を発生する加算ステップと、
    を含む、
    デジタル−アナログ変換方法。
13. 請求項１２に記載の方法において、
    前記選択ステップは、前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも一回選択使用する、
    デジタル−アナログ変換方法。
14. 請求項１２記載の方法において、
    前記選択ステップは、複数の連続する前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも１回選択使用し、かつ、前記複数の連続する第１期間中の内の各第１期間中においては、前記第６の数の異なった組合せパターンの状態信号の内の一部を選択使用する、
    デジタル−アナログ変換方法。
15. 請求項１０から１４のいずれかに記載の方法であって、
    さらに、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするステップ、を有する、
    デジタル−アナログ変換方法。
16. 請求項１５記載の方法において、
    前記一定のオフセットは、前記アナログ信号出力の値における前記デジタル信号入力が表すアナログ値からの一定の差のみである、
    デジタル−アナログ変換方法。
17. 各ビットが異なった重みをもつ複数の第１の数のビットから成るデジタル信号入力を、デジタル形式からアナログ形式に変換するデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた第２の数のビット・グループ変換手段であって、各該ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数のビット・グループ・アナログ出力を発生する、前記の第２の数のビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    を有し、
    各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループを含み、
    前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数に等しい、
    デジタル−アナログ変換装置。
18. 請求項１７記載の装置において、
    各前記ビット・グループに対して、同一タイプのデジタル・アナログ変換法を使用する、
    デジタル−アナログ変換装置。
19. 請求項１７記載の装置において、
    前記第１の数のビットは、サイン・ビットを含まない、
    デジタル−アナログ変換装置。
20. 請求項１７記載の装置において、
    前記第１の数のビットは、サイン・ビットを含む、
    デジタル−アナログ変換装置。
21. 請求項１７記載の装置において、
    さらに、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするキャンセル手段を有する、
    デジタル−アナログ変換装置。
22. 請求項２１記載の装置において、
    前記一定のオフセットは、前記アナログ信号出力の値における前記デジタル信号入力が表すアナログ値からの一定の差のみである、
    デジタル−アナログ変換装置。
23. 請求項１７記載の装置において、
    前記複数の異なった重み発生器は、各前記重み発生器の重みに対応する重みをもつ電圧または電流のソースを有する、
    デジタル−アナログ変換装置。
24. 請求項１７記載の装置において、
    前記複数の異なった重み発生器は、共通の大きさの重みをもつ電圧または電流のソースと、各該ソースを対応する各重み発生器の重みに重み付けする重み付け手段と、を有する、
    デジタル−アナログ変換装置。
25. 請求項２４に記載の装置において、
    前記重み付け手段は、Ｒ−２Ｒラダー回路を有する、
    デジタル−アナログ変換装置。
26. 各ビットが異なった重みをもつ複数の第１の数のビットから成るデジタル信号入力を、デジタル形式からアナログ形式に変換するデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた第２の数のビット・グループ変換手段であって、各該ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数のビット・グループ・アナログ出力を発生する、前記の第２の数のビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    を有し、
    各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループを含み、
    前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数と、前記第２の数の重み発生器グループの重み発生器間の誤差の補正に使用する第５の数と、の和である、
    デジタル−アナログ変換装置。
27. 請求項２６に記載の装置において、
    前記複数のビット・グループの前記各ビット・グループを表現するために使用する前記選択重みとして、対応する前記各ビット・グループの内の最も下位のビットの重みか、あるいはこれより下位にある前記第１の数のビットの内の１つのビットの重みを選択する、
    デジタル−アナログ変換装置。
28. 請求項２７に記載の装置において、
    前記第２の数は、２以上であってかつ前記第１の数より小さい、
    デジタル−アナログ変換装置。
29. 請求項２６に記載の装置において、
    前記第５の数は、前記各重み発生器グループに特有の値である
    デジタル−アナログ変換装置。
30. 請求項２６に記載の装置において、
    前記デコード手段は、
    ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、前記第２の数の重み発生器グループに含まれる全ての重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を発生するパターン発生器であって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のパターン発生器と、
    ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する状態信号選択手段であって、該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる、前記の状態信号選択手段と、
    を含む、
    デジタル−アナログ変換装置。
31. 請求項３０記載の装置において、
    前記状態信号選択手段は、前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも一回選択使用する、
    デジタル−アナログ変換装置。
32. 請求項３０記載の装置において、
    前記状態信号選択手段は、複数の連続する前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも１回選択使用し、かつ、前記複数の連続する第１期間中の内の各第１期間中においては、前記第６の数の異なった組合せパターンの状態信号の内の一部を選択使用する、
    デジタル−アナログ変換装置。
33. 符号を表す１つのサイン・ビットと、マグニチュードを表す各ビットが異なった重みをもつ複数の第１の数のビットと、から成るデジタル信号入力を、デジタル形式からアナログ形式に変換するサイン・マグニチュード型のデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正を示すときに使用する第２の数の正側ビット・グループ変換手段であって、各該正側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の正側ビット・グループ・アナログ出力を発生する、前記の第２の数の正側ビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正でないことを示すときに使用する第２の数の負側ビット・グループ変換手段であって、各該負側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の負側ビット・グループ・アナログ出力を発生する、前記の第２の数の負側ビット・グループ変換手段と、
    ニ）前記第２の数の正側ビット・グループ・アナログ出力と前記第２の数の負側ビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    を有し、
    前記複数のビット・グループの前記各ビット・グループを表現するために使用する前記選択重みとして、対応する前記各ビット・グループの内の最も下位のビットの重みか、あるいはこれより下位にある前記第１の数のビットの内の１つのビットの重みを選択する、
    デジタル−アナログ変換装置。
34. 請求項３３記載の装置において、
    各前記ビット・グループに対して、同一タイプのデジタル・アナログ変換法を使用する、
    デジタル−アナログ変換装置。
35. 請求項３３記載の装置において、
    さらに、前記サイン・ビットに対し設けたサイン・ビット変換手段であって、前記サイン・ビットに対し１つの重みを選択して使用し、これによって、前記サイン・ビットに応答して該サイン・ビットを前記アナログ形式に変換することにより、サイン・ビット・アナログ出力を発生する、前記のサイン・ビット変換手段を有し、
    前記加算手段は、前記サイン・ビット・アナログ出力を、前記第２の数の正側ビット・グループ・アナログ出力および前記第２の数の負側ビット・グループ・アナログ出力と加算して前記アナログ信号出力を形成する、
    デジタル−アナログ変換装置。
36. 請求項３３記載の装置において、
    各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループを含む、
    デジタル−アナログ変換装置。
37. 請求項３３記載の装置において、
    前記第２の数は、２以上であってかつ前記第１の数より小さい、
    デジタル−アナログ変換装置。
38. 請求項３３記載の装置において、
    前記第２の数は、前記正側ビット・グループ変換手段と前記負側ビット・グループ変換手段とに対し同じ値である、
    デジタル−アナログ変換装置。
39. 請求項３３記載の装置において、
    前記第２の数は、前記正側ビット・グループ変換手段と前記負側ビット・グループ変換手段とに対し互いに異なった値である、
    デジタル−アナログ変換装置。
40. 請求項３３記載の装置であって、
    さらに、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするキャンセル手段を有する、
    デジタル−アナログ変換装置。
41. 符号を表す１つのサイン・ビットと、マグニチュードを表す各ビットが異なった重みをもつ複数の第１の数のビットと、から成るデジタル信号入力を、デジタル形式からアナログ形式に変換するサイン・マグニチュード型のデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正を示すときに使用する第２の数の正側ビット・グループ変換手段であって、各該正側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の正側ビット・グループ・アナログ出力を発生する、前記の第２の数の正側ビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正でないことを示すときに使用する第２の数の負側ビット・グループ変換手段であって、各該負側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の負側ビット・グループ・アナログ出力を発生する、前記の第２の数の負側ビット・グループ変換手段と、
    ニ）前記第２の数の正側ビット・グループ・アナログ出力と前記第２の数の負側ビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    を有し、
    各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループを含み、
    前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数に等しい、
    デジタル−アナログ変換方法。
42. 請求項４１に記載の装置において、
    さらに、前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするキャンセル手段を有する、
    デジタル−アナログ変換装置。
43. 符号を表す１つのサイン・ビットと、マグニチュードを表す各ビットが異なった重みをもつ複数の第１の数のビットと、から成るデジタル信号入力を、デジタル形式からアナログ形式に変換するサイン・マグニチュード型のデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正を示すときに使用する第２の数の正側ビット・グループ変換手段であって、各該正側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の正側ビット・グループ・アナログ出力を発生する、前記の第２の数の正側ビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正でないことを示すときに使用する第２の数の負側ビット・グループ変換手段であって、各該負側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の負側ビット・グループ・アナログ出力を発生する、前記の第２の数の負側ビット・グループ変換手段と、
    ニ）前記第２の数の正側ビット・グループ・アナログ出力と前記第２の数の負側ビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    を有し、
    各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループを含み、
    前記第３の数は、前記各ビット・グループを前記選択した重みで表現するのに必要な最小の第４の数と、前記第２の数の重み発生器グループの重み発生器間の誤差の補正に使用する第５の数と、の和である、
    デジタル−アナログ変換装置。
44. 請求項４３に記載の装置において、
    前記第５の数は、前記各重み発生器グループに特有の値である、
    デジタル−アナログ変換装置。
45. 請求項４３に記載の装置において、
    前記デコード手段は、
    ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、全ての前記重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を発生するパターン発生器であって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のパターン発生器と、
    ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する状態信号選択手段であって、該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる、前記の状態信号選択手段と、
    を含む、
    デジタル−アナログ変換装置。
46. 請求項４５に記載の装置において、
    前記状態信号選択手段は、前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも一回選択使用する、
    デジタル−アナログ変換装置。
47. 請求項４３に記載の装置において、
    前記デコード手段は、前記正側の第２の数の重み発生器グループと前記負側の第２の数の重み発生器グループの各々に関して、
    ａ）前記デジタル信号入力が表す値の各々に対して、該値のアナログ表現のために用いる、前記第２の数の重み発生器の状態を表す複数の第６の数の異なった組合せパターンの状態信号を発生するパターン発生器であって、該状態信号は、関係する重み発生器が該発生器の重みをもつ重みアナログ出力を発生させる第１状態と、該重みをもたない重みアナログ出力を発生させる第２状態をもつ、前記のパターン発生器と、
    ｂ）所与のデジタル信号入力をアナログ信号出力に変換する第１の期間中、前記第６の数の異なった状態信号組合せパターンからの状態信号を選択する状態信号選択手段であって、該選択した状態信号を使用して前記全ての重み発生器を制御することにより、該全ての重み発生器からの前記重みアナログ出力を発生させる、前記の状態信号選択手段と、
    を含む、
    デジタル−アナログ変換装置。
48. 請求項４５に記載の装置において、
    前記状態信号選択手段は、複数の連続する前記第１期間中において、前記第６の数の異なった組合せパターンの状態信号の全てを少なくとも１回選択使用し、かつ、前記複数の連続する第１期間中の内の各第１期間中においては、前記第６の数の異なった組合せパターンの状態信号の内の一部を選択使用する、
    デジタル−アナログ変換装置。
49. 符号を表す１つのサイン・ビットと、マグニチュードを表す各ビットが異なった重みをもつ複数の第１の数のビットと、から成るデジタル信号入力を、デジタル形式からアナログ形式に変換するサイン・マグニチュード型のデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正を示すときに使用する第２の数の正側ビット・グループ変換手段であって、各該正側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の正側ビット・グループ・アナログ出力を発生する、前記の第２の数の正側ビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正でないことを示すときに使用する第２の数の負側ビット・グループ変換手段であって、各該負側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の負側ビット・グループ・アナログ出力を発生する、前記の第２の数の負側ビット・グループ変換手段と、
    ニ）前記第２の数の正側ビット・グループ・アナログ出力と前記第２の数の負側ビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    前記アナログ信号出力の大きさにおける一定のオフセットをキャンセルするキャンセル手段と、
    を有する、
    デジタル−アナログ変換装置。
50. 請求項４９に記載の装置において、
    前記一定のオフセットは、前記アナログ信号出力の値における前記デジタル信号入力が表すアナログ値からの一定の差のみである、
    デジタル−アナログ変換装置。
51. 符号を表す１つのサイン・ビットと、マグニチュードを表す各ビットが異なった重みをもつ複数の第１の数のビットと、から成るデジタル信号入力を、デジタル形式からアナログ形式に変換するサイン・マグニチュード型のデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正を示すときに使用する第２の数の正側ビット・グループ変換手段であって、各該正側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の正側ビット・グループ・アナログ出力を発生する、前記の第２の数の正側ビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正でないことを示すときに使用する第２の数の負側ビット・グループ変換手段であって、各該負側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の負側ビット・グループ・アナログ出力を発生する、前記の第２の数の負側ビット・グループ変換手段と、
    ニ）前記第２の数の正側ビット・グループ・アナログ出力と前記第２の数の負側ビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    を有し、
    各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループを含み、
    前記複数の異なった重み発生器は、各前記重み発生器の重みに対応する重みをもつ電圧または電流のソースを有する、
    デジタル−アナログ変換装置。
52. 符号を表す１つのサイン・ビットと、マグニチュードを表す各ビットが異なった重みをもつ複数の第１の数のビットと、から成るデジタル信号入力を、デジタル形式からアナログ形式に変換するサイン・マグニチュード型のデジタル−アナログ変換装置であって、
    イ）デジタル信号入力を受けるように接続しており、前記第１の数のビットを分割して複数の第２の数のビット・グループにするデコード手段と、
    ロ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正を示すときに使用する第２の数の正側ビット・グループ変換手段であって、各該正側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の正側ビット・グループ・アナログ出力を発生する、前記の第２の数の正側ビット・グループ変換手段と、
    ハ）前記第２の数のビット・グループに対して設けた、前記サイン・ビットが正でないことを示すときに使用する第２の数の負側ビット・グループ変換手段であって、各該負側ビット・グループ変換手段は、関連する各前記ビット・グループに対し１つの重みを選択して使用し、これによって、前記第２の数のビット・グループに応答して該ビット・グループを前記アナログ形式に変換することにより、第２の数の負側ビット・グループ・アナログ出力を発生する、前記の第２の数の負側ビット・グループ変換手段と、
    ニ）前記第２の数の正側ビット・グループ・アナログ出力と前記第２の数の負側ビット・グループ・アナログ出力を加算して、前記デジタル信号入力を表すアナログ信号出力を形成する加算手段と、
    を有し、
    各前記ビット・グループ変換手段は、各前記ビット・グループに対して、前記選択重みに相当する重みをもつ第３の数の重み発生器から成る１つの重み発生器グループであって、前記第３の数は、各前記ビット・グループを前記選択した重みで表現するのに必要な前記選択重みの最大数である、前記の重み発生器グループを含み、
    前記複数の異なった重み発生器は、共通の大きさの重みをもつ電圧または電流のソースと、各該ソースを対応する各重み発生器の重みに重み付けする重み付け手段と、を有する、
    デジタル−アナログ変換装置。
53. 請求項５２に記載の装置であって、
    前記重み付け手段は、Ｒ−２Ｒラダー回路を有する、
    デジタル−アナログ変換装置。

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