JP4389981B2 - 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および撮像装置 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および撮像装置に関する。

固体撮像装置の一方式として、カラムＡＤ変換方式と呼ばれる技術が知られている。カラムＡＤ変換方式は、Ｘ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置、例えばＭＯＳ（ＣＭＯＳを含む）型固体撮像装置において、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部に対して、例えば画素列ごとに、即ち列並列にＡＤ（アナログ−デジタル）変換器を配置し、画素アレイ部の各画素から読み出されるアナログの画素信号をデジタルデータに変換して出力する技術である。

列並列に配置されたＡＤ変換器では、画素アレイ部の各画素から行単位で列信号線を通して読み出されるアナログの画素信号をランプ（ＲＡＭＰ）波形の参照信号と比較器で比較することにより、基準成分や信号成分の各大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成し、このパルス信号のパルス幅の期間において所定のクロックをカウンタ部でカウントし、当該カウンタ部のカウント値を画素信号の大きさに応じたデジタルデータとすることによってＡＤ変換動作が行われる。

このカラムＡＤ変換方式の固体撮像装置において、高速なＡＤ変換を実現するために、マスタークロックよりも高速のクロックを生成するクロック変換部を設けて、当該クロック変換部で生成した高速のクロックを上記カウンタ部のカウントクロックとして使用することで、ＡＤ変換処理の処理速度がマスタークロックの速度（周波数）によって制限されないようにしている（例えば、特許文献１参照）。

より具体的には、上記カウンタ部において、比較器の比較完了までパルス信号のパルス幅を高速のクロックでカウント処理を行い、比較完了時点のカウント値を保持することになるが、１回目のカウント処理で画素から読み出される基準成分（リセット成分）についてダウンカウントを行う一方、２回目のカウント処理で画素から読み出される信号成分についてアップカウントを行う。

このようにして、２回に亘ってカウント処理を行うことにより、２回目のカウント処理後に保持されるカウント値は、１回目のカウント値との差となる。つまり、高速のクロックに基づいてカウント処理を行う際に、カウントモードを切り替えた２回のカウント処理を行うことにより、基準成分と信号成分との差に応じたデジタル値が２回目のカウント処理のカウント値として得られる。

特開２００５−３０３６４８号公報

上述したように、２回に亘ってカウント処理を行うことによって基準成分と信号成分との差信号成分をデジタルデータに変換する特許文献１記載の従来技術では、トータルのＡＤ変換処理を高速に動作させ、ＡＤ変換時間（ＡＤ変換に要する時間）を短くするには、さらに高速のクロックを用意する必要があり、ＡＤ変換時間はカウンタ部の動作速度によって律則されることになる。

そこで、本発明は、カウンタ部の動作速度によって律則されることなく、より高速なＡＤ変換の実現を可能にした固体撮像装置、固体撮像装置のＡＤ変換方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、
光電変換素子を含む単位画素が行列状に配置されてなる画素アレイ部を備えた固体撮像装置において、前記単位画素から読み出されるアナログの画素信号をデジタルデータに変換するに当たって、
前記デジタルデータに変換するための参照信号と前記アナログの画素信号とを比較することによって当該画素信号の大きさを時間軸方向の情報に変換するとともに、この比較処理と並行して比較処理の開始時点から終了時点までカウンタ部でカウンタクロックに基づいてカウント処理を行う。
一方、所定のクロックの分周クロックを遅延した遅延クロックと前記分周クロックとの位相が一致するように前記遅延クロックの遅延量を制御することにより一定の位相差を持つ多相クロックを生成し、前記比較処理が終了したときに当該多相クロックの論理状態をラッチ部でラッチする。そして、このラッチデータをデコードして前記カウント処理によるカウント値のさらに下位の値とする。
また、前記多相クロックの一つを前記カウントクロックとして前記ラッチ部を介して前記カウンタ部に供給するとともに、前記多相クロックの論理状態をラッチしたとき前記ラッチ部からの前記カウンタ部へのクロックの供給を停止する。

単位画素から読み出されるアナログの画素信号をデジタルデータに変換するＡＤ変換処理において、参照信号と画素信号との比較出力となる時間軸方向の情報が該画素信号の大きさに対応していることから、比較処理の開始時点から終了時点までの期間（時間軸方向の情報）に亘ってカウンタ部でカウント処理を行うことで、画素信号の大きさをそのカウント値（デジタル値）として得ることができる。また、比較処理が終了したときに多相クロックの論理状態をラッチすることで、カウンタ部のカウント値の最下位ビットよりもさらに細かい時間情報をもつビット列を得ることができる。そして、このビット列をデコード処理して、そのデコードデータをカウント処理によるカウント値にさらに下位の値として追加する。

本発明によれば、参照信号と画素信号との比較処理が終了したときの多相クロックの論理状態をラッチしかつデコードしてカウンタ部のカウント値にさらに下位の値として追加することにより、同じビット幅のＡＤ変換を行う場合にはカウンタ部のビット幅が削減できるために、カウンタ部の動作速度によって律則されることなく、カウンタ部のビット幅が削減できる分だけより高速なＡＤ変換が可能となる。また、同じＡＤ変換時間でＡＤ変換を行う場合には、ＡＤ変換のビット幅を増やすことができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［ＣＭＯＳイメージセンサの構成］
図１は、本発明の一実施形態に係る固体撮像装置、例えばカラム(列並列）ＡＤ変換方式ＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。

図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素１１が行列状（マトリクス状）に２次元配置されてなる画素アレイ部１２とその周辺回路とを有するシステム構成となっている。ここで、周辺回路としては、行走査回路１３、カラム処理部１４、参照信号生成部１５、列走査回路１６、水平出力線１７、クロック変換部１８、タイミング制御部１９、多相クロック生成部２０および信号処理部２１などが設けられている。

このシステム構成において、画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路１３、カラム処理部１４、参照信号生成部１５、列走査回路１６、水平出力線１７、クロック変換部１８、タイミング制御部１９、多相クロック生成部２０および信号処理部２１などの周辺回路は、画素アレイ部１２と共に、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成される。

なお、カラム処理部１４の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control)回路などをカラム処理部１４と同一の半導体領域に設けることも可能である。カラム処理部１４の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部１５の後段でＡＧＣを行なう場合にはデジタル増幅となる。ただし、Ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

ここでは図示を省略するが、単位画素１１は、典型的には、光電変換素子（例えば、フォトダイオード）と、増幅用の半導体素子（例えば、トランジスタ）を有する画素内アンプとから構成される。画素内アンプとしては、例えばフローティングディフュージョンアンプ構成のものが用いられる。

一例としては、光電変換素子に対して、電荷読出部（転送ゲート部）の一例である転送用トランジスタ、リセットゲート部の一例であるリセット用トランジスタ、選択用トランジスタおよび例えばソースフォロア構成の増幅用トランジスタを有する４つのトランジスタからなる構成のものを使用することができる。

この画素内アンプにおいて、読出用トランジスタは、光電変換素子で光電変換された電荷をフローティングディフュージョンに読み出す。リセット用トランジスタは、フローティングディフュージョンの電位を所定の電位にリセットする。選択用トランジスタは、行走査回路１３による走査に同期して単位画素１１を選択する。増幅用トランジスタは、フローティングディフュージョンの電位変化を検知する。

単位画素１１としては、上記４トランジスタ構成のものに限られるものではなく、選択用トランジスタの画素選択の機能を増幅用トランジスタに持たせてトランジスタの数を１個削減した３トランジスタ構成のものなど、他の画素構成のものを用いることができることは勿論である。

画素アレイ部１２には、単位画素１１がｍ行ｎ列分だけ２次元配置されるとともに、このｍ行ｎ列の画素配列に対して行ごとに行制御線１２１（１２１−１〜１２１−ｍ）が配線され、列ごとに列信号線１２２（１２２−１〜１２２−ｎ）が配線されている。

行制御線１２１−１〜１２１−ｍの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。

行走査回路１３は、シフトレジスタあるいはデコーダなどによって構成され、画素アレイ部１２の各単位画素１１の駆動に際して、行制御線１２１−１〜１２１−ｍを介して画素アレイ部１２の行アドレスや行走査の制御を行う。

カラム処理部１４は、例えば、画素アレイ部１２の画素列ごと、即ち列信号線１２２−１〜１２２−ｎごとに設けられたアナログ−デジタル変換部（以下、カラムＡＤＣ部と記述する）２２−１〜２２−ｎを有し、画素アレイ部１２の各単位画素１１から画素列ごとに列信号線１２２−１〜１２２−ｎを通して読み出されるアナログの画素信号をデジタルデータに変換して出力する。

なお、本例では、画素アレイ部１２の画素列に対して１対１の対応関係をもってカラムＡＤＣ部２２（２２−１〜２２−ｎ）を配置する構成を採っているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対してカラムＡＤＣ部２２を１つ配置し、当該１つのカラムＡＤＣ部２２を複数の画素列間で時分割にて使用する構成を採ることも可能である。

カラム処理部１４は、後述する参照信号生成部１５、多相クロック生成部２０および信号処理部２１のデコード部２１０と共に、画素アレイ部１１の選択画素行の単位画素１２から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ−デジタル変換手段を構成している。このカラム処理部１４、特にカラムＡＤＣ部２２（２２−１〜２２−ｎ）の詳細については後述する。

参照信号生成部１５は、例えば積分器１５１によって構成され、タイミング制御部１９による制御の下に、時間が経過するにつれてレベルが傾斜状に変化（本例では、下降）する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧ＲＡＭＰを生成し、参照信号線２３を介してカラム処理部１４のカラムＡＤＣ部２２−１〜２２−ｎの各々に供給する。

なお、ランプ波形の参照電圧ＲＡＭＰを生成する手段としては、積分器１５１を用いた構成のものに限られるものではなく、積分器１５１に代えて例えばＤＡＣ（デジタル−アナログ変換器）を用いることによってもランプ波形の参照電圧ＲＡＭＰを生成することができる。

ただし、積分器１５１を用いてアナログ的にランプ波形の参照電圧ＲＡＭＰを生成する構成を採った場合はなめらかな参照電圧ＲＡＭＰが得られるのに対して、ＤＡＣを用いてデジタル的にランプ波形の参照電圧ＲＡＭＰを生成する構成を採る場合には、参照電圧ＲＡＭＰは階段状のランプ波形となり、特に高分解能の参照電圧ＲＡＭＰを得る場合には、階段状のランプ波形の1段1段を細かくする必要があり、そのための回路規模が大きくなるという欠点がある。

列走査回路１６は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部１４のカラムＡＤＣ部２２−１〜２２−ｎの列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、カラムＡＤＣ部２２−１〜２２−ｎの各々でＡＤ変換されたデジタルデータは順に水平出力線１７に読み出される。

クロック変換部１８は、例えば逓倍回路１８１によって構成され、外部から入力されるマスタークロックＭＣＫを受け取り、それを元にしてマスタークロックＭＣＫよりも２倍以上高い周波数の高速クロックＣＬＫに変換し、当該高速クロックＣＬＫをタイミング制御部１９に与える。

タイミング制御部１９は、クロック変換部１８から与えられる高速クロックＣＬＫに基づいて、行走査回路１３、カラム処理部１４、参照信号生成部１５、列走査回路１６および多相クロック生成部２０などの動作の基準となる内部クロックや制御信号などを生成して、行走査回路１３、カラム処理部１４、参照信号生成部１５、列走査回路１６、多相クロック生成部２０および信号処理部２１などに対して与える。

このように、クロック変換部１８で生成された高速クロックＣＬＫを源として内部クロックや制御信号などを生成し、当該内部クロックを用いて回路動作を行うようにすることにより、アナログの画素信号をデジタルデータに変換するＡＤ変換処理や、映像データを外部へ出力する出力処理などの各種の信号処理を、マスタークロックＭＣＫに基づく場合よりも高速に実行させることができるようになる。

多相クロック生成部２０は、例えば遅延制御回路(Delay Lock Loop；ＤＬＬ）２０１によって構成され、クロック変換部（逓倍回路）１８で生成され、タイミング制御部１９を介して与えられる高速クロックＣＬＫに一定の位相差（遅延）をつけることによって多相クロック、例えば４相クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３を出力する。遅延制御回路２０１の具体的な構成については後述する。

信号処理部２１は、列走査回路１６による制御の下にカラム処理部１４のカラムＡＤＣ部２２−１〜２２−ｎから読み出されるデジタルデータを、水平出力線１７を介して受け取って当該デジタルデータに対して後述するデコードなどの信号処理を施し、映像データとして出力する。

（カラムＡＤＣ部）
続いて、カラムＡＤＣ部（アナログ−デジタル変換部）２２−１〜２２−ｎの構成について説明する。

カラムＡＤＣ部２２−１〜２２−ｎは各々、画素アレイ部１２の各単位画素１１から列信号線１２２−１〜１２２−ｎを通して読み出されるアナログの画素信号を、参照信号生成部１５から与えられる、デジタルデータに変換するための参照信号と比較することにより、基準成分や信号成分の各大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅（時間軸方向の情報）の期間において所定のクロックをカウントし、そのカウント値を画素信号の大きさに応じたデジタルデータとすることによってＡＤ変換を行う。

カラムＡＤＣ部２２−１〜２２−ｎの構成の詳細について、図１を用いてより具体的に説明する。カラムＡＤＣ部２２−１〜２２−ｎは全て同じ構成となっており、ここでは、カラムＡＤＣ２２−ｎを例に挙げて説明するものとする。

カラムＡＤＣ２２−ｎは、電圧比較部（コンパレータ）２２１、第１ラッチ部２２２、計数手段の一例であるカウンタ、例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）２２３および第２ラッチ部２２４を有する構成となっている。

比較部の一例である電圧比較部２２１は、画素アレイ部１２のｎ列目の単位画素１１から列信号線１２２−ｎを通して出力されるアナログの画素信号に応じた信号電圧Ｖｘと、参照信号生成部１５から供給されるランプ波形の参照電圧ＲＡＭＰとを比較することによって当該画素信号の大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。電圧比較部２２１の比較出力Ｖｃｏは、例えば、参照電圧ＲＡＭＰが信号電圧Ｖｘよりも大なるときにＨｉｇｈレベルになり、参照電圧ＲＡＭＰが信号電圧Ｖｘ以下のときにＬｏｗレベルになる。

第１ラッチ部２２２は、電圧比較部２２１の比較出力Ｖｃｏを受けて、当該比較出力Ｖｃｏが反転するタイミングで、多相クロック生成部２０で生成された４相クロック（ＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３）の論理状態、即ち論理が“１”（Ｈｉレベル）であるか、“０”（Ｌｏｗレベル）であるかをラッチ（保持・記憶）する。

カウンタ部の一例であるアップ／ダウンカウンタ２２３は、４相クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３のうち、第１ラッチ部２２２を介して与えられる例えばクロックＣＫ０（＝高速クロックＣＬＫ）をカウントクロックとしてアップ（ＵＰ）／ダウン（ＤＯＷＮ）のカウント動作（計数動作）を行うことにより、電圧比較部２２１での比較処理の開始時点から比較処理の終了時点までの比較期間（＝カウント値×カウントクロック周期）を計測する。

具体的には、アップ／ダウンカウンタ２２３は、１つの単位画素１１からの信号の読出し動作において、タイミング制御部１９から与えられる制御信号による制御の下に、１回目の読出し動作時にダウンカウントを行うことによって１回目の読み出し時の比較時間を計測し、２回目の読出し動作時にアップカウントを行うことによって２回目の読み出し時の比較時間を計測する。

なお、ここでは、アップ／ダウンカウンタ２２３が、１回目の読出し動作時にダウンカウントを行い、２回目の読出し動作時にアップカウントを行うとしたが、１回目の読出し動作時にアップカウントを行い、２回目の読出し動作時にダウンカウントを行う構成を採ることも可能である。１回目、２回目の読出し動作の詳細については後述する。

第２ラッチ部２２４は、タイミング制御部１９による制御の下に、アップ／ダウンカウンタ２２３の最終的なカウント値をラッチする。なお、アップ／ダウンカウンタ２２３として、ラッチ機能を持つカウンタを用いることも可能であり、この場合は、第２ラッチ部２２４が不要になる。

第１，第２ラッチ部２２２，２２４の各ラッチデータは、列走査回路１６による列走査の制御の下に、単位画素１１のアナログの画素信号に応じたデジタルの画素データとして順に水平出力線１７に読み出され、当該水平出力線１７によって信号処理部２１に伝送される。

ここで、第１ラッチ部２２２のラッチデータは、４相クロックＣＫ０〜ＣＫ３に対応した４ビットのデータである。第２ラッチ部２２４のラッチデータは、例えば１０ビットのデータである。なお、１０ビットは一例であって、１０ビット未満のビット数（例えば、８ビット）や１０ビットを超えるビット数（例えば、１４ビット）などであってもよい。

（多相クロック生成部）
次に、多相クロック生成部２０を構成する遅延制御回路２０１の具体的な回路構成について、図２を用いて説明する。図２は、遅延制御回路２０１の回路構成の一例を示すブロック図である。

本例に係る遅延制御回路（ＤＬＬ）２０１は、分周回路３１、インバータ３２、遅延回路（マスター）３３、位相比較器３４、チャージポンプ３５、ループフィルタ３６、遅延回路（スレーブ）３７およびクロックイネーブル回路３８−０〜３８−３によって構成されている。

遅延回路（マスター）３３は、ｎ段縦続接続された遅延回路３３１−１〜３３１−ｎと、遅延回路３３１−１〜３３１−ｎ−１の各出力端に接続されたｎ−１個のバッファ３３２−１〜３３２−ｎ−１によって構成されている。

ここで、遅延回路３３１−１〜３３１−ｎの段数ｎは、分周回路３１の分周比によって決まる。具体的には、分周回路３１の分周比が２のときに段数が４、分周比が４のときに段数が８、分周比が６のときに段数が１６、分周比が１６のときに段数が３２、……という具合に決まる。

ただし、遅延回路３３１−１〜３３１−ｎの段数ｎは、多相クロックの相数によって決まる。具体的には、
ｎ＝（多相クロックの相数）×（分周比）／２
なる式で遅延回路３３１−１〜３３１−ｎの段数ｎが決まる。

遅延回路（スレーブ）３７は、縦続接続された５個の遅延回路３７１−１〜３７１−５と、遅延回路３７１−１〜３７１−４の各出力端に接続された４個のバッファ３７２−１〜３７２−４によって構成されている。

かかる構成の遅延制御回路２０１は、入力されたクロックを分周回路３１で分周し、遅延回路（マスター）３３で遅延した遅延クロックと、分周回路３１の出力をインバータ３２で反転した反転クロックとを位相比較器３４で比較し、これらの位相が一致するようにチャージポンプ３５、ループフィルタ３６を経由して駆動能力制御を行うことにより、遅延回路（マスター）３３の遅延量を制御する。

ここでの駆動能力制御により、遅延回路（スレーブ）３７においても遅延量の制御が行われる。このとき、遅延回路（スレーブ）３７内の１段分の遅延回路３７１（３７１−１〜３７１−５）は、遅延回路（マスター）３３内の１段分の遅延回路３３１（３３１−１〜３３１−５）のコピーであるため、遅延回路（スレーブ）３７の1段分の遅延は、遅延回路（マスター）３３の1段分の遅延と一致する。

このようにして、遅延回路（スレーブ）３７で一定の位相差（遅延）がつけられたクロックは、タイミング制御部１９（図１参照）から遅延制御回路２０１に入力されるクロック制御信号にしたがって、クロックイネーブル回路３８−０〜３８−３において出力／停止の制御が行われ、４相クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３として出力される。

（信号処理部）
続いて、信号処理部２１の一つの機能、即ち列走査回路１６による制御の下に、カラムＡＤＣ部２２−１〜２２−ｎから順に読み出されるデジタルデータをデコードするデコード部について説明する。

図３は、信号処理部２１のデコード部の構成の一例を示すブロック図である。図３に示すように、本例に係るデコード部２１０は、デコーダ２１１，２１２、差分回路２１３およびボロー演算回路２１４を有する構成となっている。

デコード部２１０は、高速クロックＣＬＫに基づく４相クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３の論理状態をラッチする第１ラッチ部２２２のラッチデータと、アップ／ダウンカウンタ２２３のカウント値をラッチする第２ラッチ部２２４のラッチデータとから、アップ／ダウンカウンタ２２３のカウント値の最下位ビットよりもさらに下位のビットを拡張したバイナリ出力にデコードする。

ここで、４相クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３の論理状態をラッチする第１ラッチ部２２２のラッチデータは、その詳細については後で説明するが、アップ／ダウンカウンタ２２３のダウンカウント期間でラッチされるラッチ出力（ＤＯＷＮ）と、アップカウント期間でラッチされるラッチ出力（ＵＰ）とからなっている。

デコーダ２１１，２１２は、ラッチ出力（ＤＯＷＮ）、ラッチ出力（ＵＰ）を図４のデコード表に示す内容にしたがってデコードする。具体的には、４ビットの入力、これらはそれぞれＭＳＢがＬａｔｃｈ３、次にＬａｔｃｈ２、Ｌａｔｃｈ１、そしてＬＳＢがＬａｔｃｈ０となっている(Ｌａｔｃｈ０〜Ｌａｔｃｈ３の内容については後述する)。これらが、０００１のとき２ビットの出力００、００１１のとき０１、０１１１のとき１０、１１１１のとき１１、１１１０のとき００、１１００のとき０１、１０００のとき１０、００００のとき１１にそれぞれデコードする。

差分回路２１３は、デコーダ２１１，２１２の各デコード出力の差分、即ちラッチ出力（ＵＰ）からのデコード値とラッチ出力（ＤＯＷＮ）からのデコード値との差分を演算する。

ボロー演算回路２１４は、ラッチ出力（ＵＰ）からのデコード値よりもラッチ出力（ＤＯＷＮ）からのデコード値が大きい場合に、アップ／ダウンカウンタ２２３のカウント値のラッチ出力であるカウンタ出力（１０ビット）からのボロー演算処理を行うことで、ラッチ出力（ＵＰ）からのデコード値にボローを加えた値と、ラッチ出力（ＤＯＷＮ）からのデコード値との差分演算を行う。

こうして得られた差分演算の結果は、アップ／ダウンカウンタ２２３の出力(１０ビット)から２ビット下位ビットを拡張した１０ビット＋２ビットの映像データとして、信号処理部２１から出力される。

［ＣＭＯＳイメージセンサの動作］
次に、上記構成のＣＭＯＳイメージセンサ１０の全体の動作、特にカラムＡＤＣ部２２−１〜２２−ｎの動作について、図５のタイミングチャートを用いて説明する。

ここでは、単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１ではリセット用トランジスタによるリセット動作と転送用トランジスタによる転送動作とが行われる。

そして、リセット動作では所定の電位にリセットされたときのフローティングディフュージョンの電位が基準成分（リセット成分）として単位画素１１から列信号線１２２−１〜１２２−ｎに読み出され、転送動作では光電変換による電荷が光電変換素子から転送されたときのフローティングディフュージョンの電位が信号成分として単位画素１１から列信号線１２２−１〜１２２−ｎに読み出される。

また、カラムＡＤＣ部２２−１〜２２−ｎにおけるＡＤ変換の仕組み、即ち画素アレイ部１２の各単位画素１１から出力されるアナログの画素信号をデジタル信号に変換する仕組みとしては、次のような手法を採る。

すなわち、例えば、所定の傾きで下降するランプ波形状の参照電圧ＲＡＭＰと単位画素１１からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照電圧ＲＡＭＰの生成時点から、画素信号における基準成分や信号成分に応じた信号と参照電圧ＲＡＭＰとが一致する時点までの期間を、高速クロックＣＬＫによるカウント、および、一定の位相差を持つ多相クロック（本例では、４相クロックＣＫ０〜ＣＫ３）の論理状態から計測することで、基準成分や信号成分の各大きさに対応したデジタルデータを得るようにする。

ここで、画素アレイ部１２の選択行の各単位画素１１からは、アナログの画素信号として、１回目の読出し動作で画素信号の雑音を含むリセット成分（基準成分）ΔＶが読み出され、その後、２回目の読出し動作で信号成分Ｖｓｉｇが読み出される。そして、リセット成分ΔＶと信号成分Ｖｓｉｇとが列信号線１２２−１〜１２２−ｎを通してカラムＡＤＣ部２２−１〜２２−ｎに時系列で入力される。

１回目に読み出されるリセット成分ΔＶには、単位画素１１ごとにばらつく固定パターンノイズがオフセットとして含まれている。２回目の読出し動作では、リセット成分ΔＶに加えて、単位画素１１ごとの入射光量に応じた信号成分Ｖｓｉｇが読み出される。そして、１回目のＡＤ変換処理をリセット成分ΔＶについて行なう場合、２回目のＡＤ変換処理はリセット成分ΔＶに信号成分Ｖｓｉｇを加えた信号についての処理となる。

＜１回目の読出し＞
１回目の読出し動作のために、先ずタイミング制御部１９は、アップ／ダウンカウンタ２２３のカウント値を初期値“０”にリセットさせるとともに、アップ／ダウンカウンタ２２３をダウンカウントモードに設定する。

そして、任意の画素行の単位画素１１から列信号線１２２−１〜１２２−ｎへの１回目の読出しが安定した後、タイミング制御部１９は、参照信号生成部１５の積分器１５１に対して、参照信号ＲＡＭＰ生成用の制御データを供給する。

タイミング制御部１９からの参照信号ＲＡＭＰ生成用の制御データの供給を受けて、参照信号生成部１５は、電圧比較部２２１の一方の入力端子に与える比較電圧として、全体としてランプ状に時間変化させた参照電圧ＲＡＭＰを入力する。電圧比較部２２１は、このランプ波形の参照電圧ＲＡＭＰと画素アレイ部１２の選択行の各単位画素１１から供給されるアナログの信号電圧Ｖｘとを比較する。

このとき、電圧比較部２２１への参照電圧ＲＡＭＰの入力と同時に（時刻ｔ１）、電圧比較部２２１における比較時間を、列ごとに配置されたアップ／ダウンカウンタ２２３で計測するために、参照信号生成部１５で発せられる参照電圧ＲＡＭＰに同期して遅延制御回路（ＤＬＬ）２０１から、アップ／ダウンカウンタ２２３のクロック端子に第１ラッチ部２２２を介してカウントクロックＣＫ０を入力する。

これにより、アップ／ダウンカウンタ２２３は、1回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、アップ／ダウンカウンタ２２３は、負の方向にカウント処理を開始する。

カウントクロックＣＫ０は、遅延制御回路２０１において、クロック変換部１８からの高速クロックＣＬＫを元に生成されるため、外部から入力されるマスタークロックＭＣＫよりも高速である。また、カウントクロックＣＫ０は、遅延制御回路２０１の作用によって他のクロック（ＣＫ１〜ＣＫ３）に対して一定の位相差を保っている。

電圧比較部２２１は、参照信号生成部１５から与えられるランプ状の参照電圧ＲＡＭＰと、選択行の単位画素１１から列信号線１２２−１〜１２２−ｎを介して入力される信号電圧Ｖｘとを比較し、双方の電圧が一致したときに、比較出力ＶｃｏをＨｉｇｈレベルからＬｏｗレベルへ反転させる。

つまり、１回目の読出し動作では、電圧比較部２２１は、単位画素１１のリセット成分（基準成分）ΔＶに応じた信号電圧と参照電圧ＲＡＭＰとを比較し、リセット成分ΔＶの大きさに対応した時間の経過後にアクティブロー（Ｌｏｗ）のパルス信号（比較出力Ｖｃｏ）を出力して第１ラッチ部２２２に供給する。

比較出力Ｖｃｏの反転前後のタイミング関係を拡大して図６に示す。第１ラッチ部２２２は、Ｌｏｗアクティブの比較出力Ｖｃｏを受けて当該比較出力Ｖｃｏの反転とほぼ同時に、遅延制御回路２０１から与えられる４相クロックＣＫ０〜ＣＫ３の論理状態をラッチする（Ｌａｔｃｈ０〜Ｌａｔｃｈ３）。このラッチデータは、列走査回路１６による列走査によって読み出されるまで第１ラッチ部２２２に保持される。

この第１ラッチ部２２２のラッチ結果を受けて、アップ／ダウンカウンタ２２３は、ダウンカウント動作を停止する。より具体的には、第１ラッチ部２２２において、Ｌａｔｃｈ０が論理“１”（Ｈｉｇｈレベル）に固定された状態となり、第１ラッチ部２２２からのアップ／ダウンカウンタ２２３へのカウントクロックＣＫ０の供給が停止するために、アップ／ダウンカウンタ２２３は、比較出力Ｖｃｏの反転とほぼ同時にカウント動作を停止する（時刻ｔ２）。

換言すれば、Ｌｏｗアクティブの比較出力Ｖｃｏの反転を受けて、第１ラッチ部２２２が４相クロックＣＫ０〜ＣＫ３の論理状態をラッチすると同時に、アップ／ダウンカウンタ２２３がカウント動作を停止する。第１ラッチ部２２２は、アップ／ダウンカウンタ２２３のカウント値の最下位ビットよりもさらに細かい時間情報をラッチ列の情報として取得する。

上記の例では、Ｌａｔｃｈ０が論理“１”（Ｈｉｇｈレベル）に固定された状態となって、カウントクロックＣＫ０の供給が停止するが、実際の動作としては、Ｌａｔｃｈ０が論理“０”（Ｌｏｗ）に固定された状態となった場合にも、カウントクロックＣＫ０の供給は停止する。すなわち、Ｌａｔｃｈ０が論理“１”の場合だけでなく、論理“０”の場合にも同様にカウントクロックＣＫ０の供給が停止する。

なお、ここでは、時間の計測を行うアップ／ダウンカウンタ２２３に対してクロックＣＫ０をカウントクロックとして第１ラッチ部２２２を経由して供給するとともに、第１ラッチ部２２２のラッチタイミングでアップ／ダウンカウンタ２２３に対する当該クロックＣＫ０の供給を停止するとしたが、例えば、アップ／ダウンカウンタ２２３に対してクロックＣＫ０を多相クロック生成部２０から直接供給するとともに、電圧比較部２２１の比較出力Ｖｃｏの反転タイミングでアップ／ダウンカウンタ２２３に対する当該クロックＣＫ０の供給を停止する構成を採ることも可能である。

ただし、アップ／ダウンカウンタ２２３への高速クロックＣＬＫ（本例では、クロックＣＫ０）の供給を、一定の位相差を持つ４相クロックＣＫ０〜ＣＫ３の論理状態を保持する第１ラッチ部２２２を介して行う構成を採った方が、上述した動作説明から明らかなように、第１ラッチ部２２２で４相クロックＣＫ０〜ＣＫ３の論理状態がラッチされることで自動的にクロックＣＫ０の供給が停止されることになるため、カウンタ２２３へのカウントクロックの供給を停止する手段を特別に設ける必要がなく、回路構成の簡略化を図る上で有利である。

このようにして、時刻ｔ１で参照信号生成部１５でのランプ波形状の参照電圧ＲＡＭＰの生成と同時に、アップ／ダウンカウンタ２２３でのダウンカウントを開始し、電圧比較部２２１での比較処理によってアクティブロー（Ｌｏｗ）のパルス信号が得られるまで、即ち電圧比較部２２１の比較出力Ｖｃｏが反転するまでクロックＣＫ０でカウントするとともに、遅延制御回路２０１により得られる一定の位相差を持つ４相クロックＣＫ０〜ＣＫ３の論理状態を比較出力Ｖｃｏが反転するタイミングでラッチすることで、リセット成分ΔＶの大きさに対応したカウント値と当該カウント値の最下位ビットよりもさらに細かい時間情報を持つビット列を得ることができる。

タイミング制御部１９は、所定のダウンカウント期間を経過すると（時刻ｔ３）、参照信号生成部１５への制御データの供給と、多相クロック生成部２０からの第１ラッチ部２２２への４相クロックＣＫ０〜ＣＫ３の供給とを停止する。これにより、参照信号生成部１５は、ランプ状の参照電圧ＲＡＭＰの生成を停止する。

＜２回目の読出し＞
続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素１１ごとの入射光量に応じた信号成分Ｖｓｉｇを読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ずタイミング制御部１９は、アップ／ダウンカウンタ２２３をアップカウントモードに設定する。

そして、任意の画素行の単位画素１１から列信号線１２２−１〜１２２−ｎへの２回目の読出しが安定した後、タイミング制御部１９は、参照信号生成部１５の積分器１５１に対して、参照信号ＲＡＭＰ生成用の制御データを供給する。

タイミング制御部１９からの参照信号ＲＡＭＰ生成用の制御データを受けて、参照信号生成部１５は、電圧比較部２２１の一方の入力端子に与える比較電圧として、全体としてランプ状に時間変化させた参照電圧ＲＡＭＰを入力する。電圧比較部２２１は、このランプ波形の参照電圧ＲＡＭＰと画素アレイ部１２の選択行の各単位画素１１から供給されるアナログの信号電圧Ｖｘとを比較する。

このとき、電圧比較部２２１への参照電圧ＲＡＭＰの入力と同時に（時刻ｔ４）、電圧比較部２２１における比較時間を、列ごとに配置されたアップ／ダウンカウンタ２２３で計測するために、参照信号生成部１５で発せられる参照電圧ＲＡＭＰに同期して遅延制御回路２０１から、アップ／ダウンカウンタ２２３のクロック端子に第１ラッチ部２２２を介してカウントクロックＣＫ０を入力する。

これにより、アップ／ダウンカウンタ２２３は、２回目のカウント動作として、１回目の読出し時に取得された単位画素１１のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、アップ／ダウンカウンタ２２３は、正の方向にカウント処理を開始する。

電圧比較部２２１は、参照信号生成部１５から与えられるランプ状の参照電圧ＲＡＭＰと、選択行の単位画素１１から列信号線１２２−１〜１２２−ｎを介して入力される信号電圧Ｖｘとを比較し、双方の電圧が一致したときに、比較出力ＶｃｏをＨｉｇｈレベルからＬｏｗレベルへ反転させる。

つまり、信号成分Ｖｓｉｇに応じた信号電圧と参照電圧ＲＡＭＰとを比較し、信号成分Ｖｓｉｇの大きさに対応した時間の経過後にアクティブロー（Ｌｏｗ）のパルス信号（比較出力Ｖｃｏ）を出力して第１ラッチ部２２２に供給する。

第１ラッチ部２２２は、Ｌｏｗアクティブの比較出力Ｖｃｏを受けて、遅延制御回路２０１から与えられる４相クロックＣＫ０〜ＣＫ３の論理状態をラッチする（Ｌａｔｃｈ０〜Ｌａｔｃｈ３）。このラッチデータは、列走査回路１６による列走査によって読み出されるまで、１回目の読出し動作時のラッチデータとは別に第１ラッチ部２２２に保持される。

この第１ラッチ部２２２のラッチ結果を受けて、アップ／ダウンカウンタ２２３は、アップカウント動作を停止する。より具体的には、第１ラッチ部２２２において、Ｌａｔｃｈ０が論理“１”（Ｈｉｇｈレベル）に固定された状態となり、第１ラッチ部２２２からのアップ／ダウンカウンタ２２３へのカウントクロックＣＫ０の供給が停止するために、アップ／ダウンカウンタ２２３は、比較出力Ｖｃｏの反転とほぼ同時にカウント動作を停止する（時刻ｔ５）。

換言すれば、Ｌｏｗアクティブの比較出力Ｖｃｏの反転を受けて、第１ラッチ部２２２が４相クロックＣＫ０〜ＣＫ３の論理状態をラッチすると同時に、アップ／ダウンカウンタ２２３がカウント動作を停止する。

このアップカウント動作のときにも、先述したダウンカウント動作のときと同様に、Ｌａｔｃｈ０が論理“１”の場合だけでなく、論理“０”の場合にも同様にカウントクロックＣＫ０の供給が停止する。

このようにして、時刻ｔ４で参照信号生成部１５でのランプ波形状の参照電圧ＲＡＭＰの生成と同時に、アップ／ダウンカウンタ２２３でのリセット成分ΔＶに対応するカウント値からのアップカウントを開始し、電圧比較部２２１での比較処理によってアクティブロー（Ｌｏｗ）のパルス信号が得られるまで、即ち電圧比較部２２１の比較出力Ｖｃｏが反転するまでクロックＣＫ０でカウントするとともに、遅延制御回路２０１により得られる一定の位相差を持つ４相クロックＣＫ０〜ＣＫ３の論理状態を比較出力Ｖｃｏが反転するタイミングでラッチすることで、信号成分Ｖｓｉｇの大きさに対応したカウント値と当該カウント値の最下位ビットよりもさらに細かい時間情報を持つビット列を得ることができる。

タイミング制御部１９は、所定のアップカウント期間が経過すると（時刻ｔ６）、参照信号生成部１５への制御データの供給と、多相クロック生成部２０からの第１ラッチ部２２２への４相クロックＣＫ０〜ＣＫ３の供給とを停止する。これにより、参照信号生成部１５は、ランプ状の参照電圧ＲＡＭＰの生成を停止する。

上述したように、画素アレイ部１２の選択行の各単位画素１１からリセット成分ΔＶと信号成分Ｖｓｉｇとが列信号線１２２−１〜１２２−ｎを通してカラムＡＤＣ部２２−１〜２２−ｎに時系列で入力されるＣＭＯＳイメージセンサ１０において、アップ／ダウンカウンタ２２３のカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、当該アップ／ダウンカウンタ２２３内で自動的に（２回目の比較期間）−（１回目の比較期間）の減算処理が行われ、この減算結果に応じたカウント値がアップ／ダウンカウンタ２２３に保持される。

（２回目の比較期間）−（１回目の比較期間）＝（信号成分Ｖｓｉｇ＋リセット成分ΔＶ＋カラムＡＤＣ部２２のオフセット成分）−（リセット成分ΔＶ＋カラムＡＤＣ部２２のオフセット成分）＝信号成分Ｖｓｉｇであり、以上２回の読出し動作とアップ／ダウンカウンタ２２３での減算処理により、単位画素１１ごとのばらつきを含んだリセット成分ΔＶに加えて、カラムＡＤＣ部２２（２２−１〜２２−ｎ）ごとのオフセット成分も除去されるため、単位画素１１ごとの入射光量に応じた信号成分Ｖｓｉｇのみを取り出すことができる。

ここで、単位画素１１ごとのばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理である。このＣＤＳ処理を、本実施形態ではカラムＡＤＣ部２２（２２−１〜２２−ｎ）で行うようにしているが、後段の信号処理部２１で行う構成を採ることも可能である。この場合は、カラムＡＤＣ部２２（２２−１〜２２−ｎ）で減算処理を行う必要がないために、アップ／ダウンカウンタ２２２に代えて通常のカウンタを用いるようにすればよい。

２回目の読出しに伴って減算結果としてアップ／ダウンカウンタ２２３に保持されたカウント値は、タイミング制御部１９による制御の下に、第２ラッチ部２２４にラッチされる。そして、第２ラッチ部２２４にラッチされた１行分のカウント値は、列走査回路１６による列走査により、信号成分Ｖｓｉｇの大きさに応じたビット列の画素データとして水平出力線１７に順次読み出され、信号処理部２１に供給される。

この信号成分Ｖｓｉｇの大きさに応じた画素データの読み出し動作時に、列走査回路１６による列走査により、第１ラッチ部２２２にラッチされている、１回目の読出し（ＤＯＷＮ）動作時のラッチデータと２回目の読出し（ＵＰ）動作時のラッチデータが、水平出力線１７に順次読み出され、信号処理部２１に供給される。

そして、第１ラッチ部２２２で得られるカウント値の最下位ビットよりもさらに細かい時間情報をもつビット列、即ち１回目、２回目それぞれのラッチデータについては、信号処理部２１において、デコーダ２１１，２１２でデコードされた後、差分回路２１３で両者の差分が取られる。

［本実施形態の作用効果］
以上説明したように、一定の位相差を持つ多相クロックを生成し、アナログ画素信号の信号電圧Ｖｘとランプ波形の参照電圧ＲＡＭＰとの比較出力Ｖｃｏが反転したときの多相クロックの論理状態をラッチすることにより、高速クロックＣＬＫによるアップ／ダウンカウンタ２２３のカウント値の最下位ビットよりもさらに細かい時間情報をもつビット列を得ることができる。

本例の場合は、多相クロックとして例えば４相クロックＣＫ０〜ＣＫ３を用いていることにより、高速クロックＣＬＫ（本例では、クロックＣＫ０）の１クロックの間の時間を４分解できるために、高速クロックＣＬＫの１クロック周期の１／４単位の細かい時間情報をもつビット列を得ることができる。多相クロックの相数を増やすことで、さらに細かい時間情報をもつビット列を得ることができる。

そして、アップ／ダウンカウンタ２２３のカウント値の最下位ビットよりもさらに細かい時間情報をもつビット列を後段の信号処理部２１でデコード処理することにより、そのデコードデータを高速クロックＣＬＫによるアップ／ダウンカウンタ２２３のカウント値にさらに下位ビットの出力値として追加することができるために、同じビット幅のＡＤ変換を行う場合にはアップ／ダウンカウンタ２２３のビット幅が削減できる。

これにより、アップ／ダウンカウンタ２２３の動作速度によって律則されることなく、アップ／ダウンカウンタ２２３のビット幅が削減できる分だけより高速なＡＤ変換が可能となる。また、同じＡＤ変換時間でＡＤ変換を行う場合には、ＡＤ変換のビット幅を増やすことができるようになる。

［変形例］
上記実施形態では、可視光の光量に応じた電荷量の信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列に対応してＡＤＣ部を配置してなるカラム(列並列）ＡＤ変換方式の固体撮像装置全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図７は、本発明に係る撮像装置の構成の一例を示すブロック図である。図７に示すように、本発明に係る撮像装置５０は、レンズ群５１を含む光学系、固体撮像装置５２、カメラ信号処理回路であるＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有し、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。

レンズ群５１は、被写体からの入射光（像光）を取り込んで固体撮像装置５２の撮像面上に結像する。固体撮像装置５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置５２として、先述した実施形態に係るカラムＡＤ変換方式ＣＭＯＳイメージセンサ１０が用いられる。

表示装置５５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置５２で撮像された動画または静止画を表示する。記録装置５６は、固体撮像装置５２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その固体撮像装置５２として先述した実施形態に係るカラムＡＤ変換方式ＣＭＯＳイメージセンサ１０を用いることにより、当該ＣＭＯＳイメージセンサ１０ではより高速なＡＤ変換処理を実現できるために、撮像装置としての処理速度の高速化を図ることができる。

本発明の一実施形態に係るカラムＡＤ変換方式ＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 多相クロック生成部を構成する遅延制御回路の回路構成の一例を示すブロック図である。 信号処理部のデコード部の構成の一例を示すブロック図である。 デコード部のデコーダのデコード表に示す図である。 カラムＡＤＣ部の動作説明に供するタイミングチャートである。 比較出力Ｖｃｏの反転前後のタイミング関係を拡大して示したタイミングチャートである。 本発明に係る撮像装置の構成の一例を示すブロック図である。

符号の説明

１０…ＣＭＯＳイメージセンサ、１１…単位画素、１２…画素アレイ部、１３…行走査回路、１４…カラム処理部、１５…参照電圧生成部、１６…列走査回路、１７…水平出力線、１８…クロック変換部、１９…タイミング制御部、２０…多相クロック生成部、２１…信号処理部、２２−１〜２２−ｎ…ＡＤＣ（アナログ−デジタル変換部）、２３…参照信号線、３１…分周器、３２…インバータ、３３…遅延回路（マスター）、３４…位相比較器、３５…チャージポンプ、３６…ループフィルタ、３７…遅延回路（スレーブ）、３８−０〜３８−３…クロックイネーブル回路、１２１−１〜１２１−ｍ…行制御線、１２２−１〜１２２−ｎ…列信号線、１５１…積分器、１８１…逓倍回路、２０１…遅延制御回路（ＤＬＬ）、２２１…電圧比較部、２２２…第１ラッチ部、２２３…アップ／ダウン（Ｕ／Ｄ）カウンタ、２２４…第２ラッチ部

Claims (6)

1. 光電変換素子を含む単位画素が行列状に配置されてなる画素アレイ部と、
   前記画素アレイ部の前記単位画素から読み出されるアナログの画素信号をデジタルデータに変換するアナログ−デジタル変換手段とを備え、
   前記アナログ−デジタル変換手段は、
   前記デジタルデータに変換するための参照信号と前記アナログの画素信号とを比較することによって当該画素信号の大きさを時間軸方向の情報に変換する比較部と、
   前記比較部での比較処理の開始時点から当該比較処理の終了時点までカウンタクロックに基づいてカウント処理を行うカウンタ部と、
   所定のクロックの分周クロックを遅延した遅延クロックと前記分周クロックとの位相が一致するように前記遅延クロックの遅延量を制御することにより一定の位相差を持つ多相クロックを生成する多相クロック生成部と、
   前記比較部での前記比較処理が終了したときに前記多相クロックの論理状態をラッチするラッチ部と、
   前記ラッチ部のラッチデータをデコードして前記カウント処理によるカウント値のさらに下位の値とするデコード部とを有し、
   前記ラッチ部は、前記多相クロック生成部から与えられる前記多相クロックの一つを前記カウントクロックとして前記カウンタ部に供給するとともに、前記多相クロックの論理状態をラッチしたとき前記カウンタ部へのクロックの供給を停止する
   固体撮像装置。
2. 前記画素信号は、基準成分と信号成分とを含んでおり、
   前記比較部は、前記基準成分に対応する信号と前記参照信号とを比較する第１比較処理と、前記信号成分に対応する信号と前記参照信号とを比較する第２比較処理とを実行し、
   前記カウンタ部は、前記第１比較処理の開始時点から当該第１比較処理の終了時点までダウンカウントまたはアップカウントの処理を行い、前記第２比較処理の開始時点から当該第２比較処理の終了時点までアップカウントまたはダウンカウントの処理を行う
   請求項１記載の固体撮像装置。
3. 前記ラッチ部は、前記比較部での前記第１比較処理が終了したときの前記多相クロックの第１論理状態と、前記比較部での前記第２比較処理が終了したときの前記多相クロックの第２論理状態とを保持する
   請求項２記載の固体撮像装置。
4. 前記ラッチ部の前記第１論理状態のラッチデータと前記ラッチ部の前記第２論理状態のラッチデータとの差分を演算する演算部を備えた
   ことを特徴とする請求項３記載の固体撮像装置。
5. 光電変換素子を含む単位画素が行列状に配置されてなる画素アレイ部の前記単位画素から読み出されるアナログの画素信号をデジタルデータに変換するに当たって、
   前記デジタルデータに変換するための参照信号と前記アナログの画素信号とを比較することによって当該画素信号の大きさを時間軸方向の情報に変換するとともに、前記比較処理の開始時点から当該比較処理の終了時点までカウンタ部でカウンタクロックに基づいてカウント処理を実行し、
   所定のクロックの分周クロックを遅延した遅延クロックと前記分周クロックとの位相が一致するように前記遅延クロックの遅延量を制御することにより一定の位相差を持つ多相クロックを生成し、前記比較処理が終了したときに前記多相クロックの論理状態をラッチ部でラッチし、当該ラッチデータをデコードして前記カウント処理によるカウント値のさらに下位の値とする一方、
   前記多相クロックの一つを前記カウントクロックとして前記ラッチ部を介して前記カウンタ部に供給するとともに、前記多相クロックの論理状態をラッチしたとき前記ラッチ部からの前記カウンタ部へのクロックの供給を停止する
   固体撮像装置のアナログ−デジタル変換方法。
6. 光電変換素子を含む単位画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の前記単位画素から読み出されるアナログの画素信号をデジタルデータに変換するアナログ−デジタル変換手段とを備えた固体撮像装置と、
   入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
   前記アナログ−デジタル変換手段は、
   前記デジタルデータに変換するための参照信号と前記アナログの画素信号とを比較することによって当該画素信号の大きさを時間軸方向の情報に変換する比較部と、
   前記比較部での比較処理の開始時点から当該比較処理の終了時点までカウンタクロックに基づいてカウント処理を行うカウンタ部と、
   所定のクロックの分周クロックを遅延した遅延クロックと前記分周クロックとの位相が一致するように前記遅延クロックの遅延量を制御することにより一定の位相差を持つ多相クロックを生成する多相クロック生成部と、
   前記比較部での前記比較処理が終了したときに前記多相クロックの論理状態をラッチするラッチ部と、
   前記ラッチ部のラッチデータをデコードして前記カウント処理によるカウント値のさらに下位の値とするデコード部とを有し、
   前記ラッチ部は、前記多相クロック生成部から与えられる前記多相クロックの一つを前記カウントクロックとして前記カウンタ部に供給するとともに、前記多相クロックの論理状態をラッチしたとき前記カウンタ部へのクロックの供給を停止する
   撮像装置。

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