JP4382375B2 - 薄膜トランジスタの製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、薄膜トランジスタの製造方法に係り、詳しくは、絶縁基板上に形成された多結晶半導体薄膜を活性層として用いる薄膜トランジスタの製造方法に関する。
【0002】
【従来の技術】
LSI(大規模集積回路)で代表される半導体装置を製造する半導体材料として、シリコンが広く用いられている。ここで、非結晶(アモルファス)シリコン、あるいは多結晶シリコンのような単結晶シリコン以外のシリコン薄膜を活性層として用いる薄膜トランジスタ(Thin Film Transistor:TFT)が、液晶表示装置(Liquid Crystal Display:LCD)や密着型イメージセンサ等に使用されている。例えばLCDでは、マトリクス状に配置された液晶画素にはそれぞれ画素用TFTが接続されて、アクティブマトリクス型のLCDが構成されている。このTFTは、ガラス基板のような透明性絶縁基板(以下、単に絶縁基板と称する)上に単結晶シリコンよりも低い温度で成膜したアモルファスシリコン薄膜、あるいは多結晶シリコン薄膜を活性層として用いて、イオンドーピングにより不純物を導入してソース領域及びドレイン領域を形成するようにしたMOS型(Metal Oxide Semiconductor type)構造を有している。
【0003】
上述したようにアモルファスシリコン薄膜は比較的低い温度で成膜が可能なので、絶縁基板として耐熱性の低い安価なガラス基板を用いてTFTを製造できるため、量産性に優れているという利点があり、上述したようなLCD等に広く適用されている。しかしながら、アモルファスシリコン薄膜は結晶性がないため結晶粒子が小さいのでキャリア移動度が低く、LCDの駆動回路に用いる駆動用TFTを上記画素用TFTの製造と同時にアモルファスシリコン薄膜を用いて製造すると、駆動回路の駆動能力及び動作速度が低下するので好ましくない。このため、アモルファスシリコン薄膜を画素用TFTとして用いるLCDでは、駆動回路の駆動用TFTを外付け部品により構成している場合が多い。ここで、最近のLCDは用途の多様化により薄型化及び小型化の要求が高まっており、これに伴って絶縁基板上でLCDと駆動回路との接続ピッチが狭小化してきているが、上述のように駆動回路を外付け部品により構成していると狭小化に制約を受けるので、LCDを大画面で高精細に実現するのが困難になる。
【0004】
一方、アモルファスシリコン薄膜に代えて多結晶シリコン薄膜を用いたTFTでは、多結晶シリコン薄膜はある程度結晶性があるため、アモルファスシリコン薄膜より結晶粒子が大きいのでキャリア移動度がそれより大きい。したがって、多結晶シリコン薄膜を画素用TFTとして用いるLCDでは、画素用TFTの製造と同時に駆動用TFTを多結晶シリコン薄膜を用いて製造することにより、駆動回路の駆動能力及び動作速度を向上させることができる。しかも、絶縁基板上に両FETを一体に形成できるため、LCDと駆動回路との接続ピッチの狭小化を図ることができるので、LCDの薄型化及び小型化の要求も満足させることができる。それゆえ、多結晶シリコン薄膜を用いたTFTが好んで採用される傾向にある。
【0005】
上述したような多結晶シリコン薄膜を形成するには、一般に、絶縁基板上に予めアモルファスシリコン薄膜をP(Plasma:プラズマ)−CVD(Chemical Vapor Deposition:化学的気相成長)法等により成膜した後、このアモルファスシリコン薄膜をレーザアニール法等で熱処理することにより結晶化して、多結晶シリコン薄膜に変化させることが行われている。ところで、このようにして形成した多結晶シリコン薄膜を用いてソース領域及びドレイン領域を形成した後、二酸化シリコン膜(SiO2)膜から成るゲート絶縁膜を介してゲート電極を形成してTFTを製造すると、活性層としての多結晶シリコン薄膜とゲート絶縁膜である二酸化シリコン膜との界面に、ダングリングボンド(Dangling bond:未結合手)と称する多結晶シリコンの未結合手が形成されることが従来から知られている。そして、このダングリングボンドは、多結晶シリコンの結晶粒界のトラップ密度を増加させるように作用するので、多結晶シリコンのキャリア移動度が低下するようになり、また閾値電圧の増加等が生ずるため、トランジスタの特性が低下するという不都合が生ずる。
【0006】
それゆえ、従来から、ダングリングボンドに水素を供給して拡散させることにより、多結晶シリコンの未結合手を水素で埋めて終端化させるようにした、いわゆるダングリングボンドの水素化が行われている。この水素化は、TFTの一部に予め水素を含んだ水素供給層を形成してから熱処理を行うことにより、あるいは水素含有雰囲気下で熱処理を行うことにより、水素をダングリングボンドに拡散させることが行われている。
【0007】
上述したような水素化を行うための水素供給層を形成したTFT(第1の従来例)が開示されている。(例えば、特許文献1参照。)。同TFT100は、図9に示すように、ガラス基板から成る絶縁基板101と、絶縁基板101上に形成された多結晶シリコン薄膜102と、多結晶シリコン薄膜102の両端領域にそれぞれ形成されたソース領域103及びドレイン領域104と、両領域103、104間に形成されたチャネル領域105と、多結晶シリコン領域102上に形成された二酸化シリコン膜から成るゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極107とを備えている。
【0008】
さらに、同TFT100は、図9に示すように、ゲート電極107を含む全面に形成された二酸化シリコン膜から成る層間絶縁膜108と、層間絶縁膜108に開孔されたコンタクトホール109A、109Bを通じてそれぞれソース領域103及びドレイン領域104と接続するように形成されたアルミニウム膜から成るソース電極110及びドレイン電極111と、ソース電極110及びドレイン電極111を含む全面に形成された水素を多く含む窒化シリコン(Si3N4)膜から成るパッシベーション膜112とを備えている。そして、TFT形成工程の最後に、300〜450℃で熱処理して、水素供給層としてのパッシベーション膜112内の水素を、多結晶シリコン薄膜102とゲート絶縁膜106との界面のダングリングボンドに拡散させて水素化を行うようにしている。
【0009】
しかしながら、図9に示された従来のTFT100は、水素供給層としてのパッシベーション膜112と、水素を拡散すべき多結晶シリコン薄膜102とゲート絶縁膜106との界面との距離が1μm程度離れているので、水素の拡散距離が長くなっている。したがって、水素化を十分に行うには熱処理に時間がかかるので、TFTに熱的な悪影響を与えるおそれがあり、特に大きいサイズのTFTを製造する場合にはその傾向が大きくなる。
【0010】
このような観点から、水素の拡散距離を短くすることにより水素化が十分に行われるように構成したTFT(第2の従来例)が、特許文献1の他の例として開示されている。同TFT120は、図10に示すように、絶縁基板101上に形成された下層多結晶シリコン薄膜121と、下層多結晶シリコン薄膜121上に形成された水素を多く含む窒化シリコン膜から成る水素供給層122と、水素供給層122を封じ込めるように水素供給層122上に形成された活性層としての上層多結晶シリコン薄膜123とを含むように構成されている。なお、図10において、図9の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【0011】
上述したような第2の従来例のTFT120の構成によれば、水素供給層122は活性層としての上層多結晶シリコン薄膜123の直下の位置に形成されているので、水素供給層122と、水素を拡散すべき上層多結晶シリコン薄膜123とゲート絶縁膜106との界面との距離が接近しているため、水素の拡散距離を短くすることができる。したがって、熱処理に時間をかけることなく水素化を十分に行うことができるようになる。
【0012】
次に、図11を参照して、第2の従来例のTFT120の製造方法の主要工程を工程順に説明する。
まず、図11(a)に示すように、絶縁基板101上にP−CVD法によりアモルファスシリコン薄膜を成膜した後、例えばエキシマレーザ光のようなレーザビームをアモルファスシリコン薄膜に照射することにより結晶化して、下層多結晶シリコン薄膜121に変化させる。次に、図11(b)に示すように、P−CVD法により下層多結晶シリコン薄膜121上に水素を多く含む窒化シリコン膜から成る水素供給層122を形成する。次に、図11(c)に示すように、フォトリソグラフィ法により水素供給層122を所望の形状にパターニングする。
【0013】
次に、図11(d)に示すように、水素供給層122を含む全面に、下層多結晶シリコン薄膜121の形成方法と同じ方法で、上層多結晶シリコン薄膜123を形成する。次に、図11(e)に示すように、フォトリソグラフィ法により下層多結晶シリコン薄膜121及び上層多結晶シリコン薄膜123を同時に所望の形状にパターニングする。
以上により、図10に示したように、下層多結晶シリコン薄膜121と上層多結晶シリコン薄膜123との間に水素供給層122を封じ込めた構造を形成する。このようなTFTの製造方法によれば、図10に示すように、水素供給層122と、水素を拡散すべき多結晶シリコン薄膜123とゲート絶縁膜106との界面との距離を短くした、TFTを製造することができる。
【0014】
【特許文献1参照】
特開平6−77484号公報(第2−3頁、図1〜3)。
【0015】
【発明が解決しようとする課題】
ところで、特許文献1記載の従来のTFT及びその製造方法では、水素供給層を形成するためにフォトリソグラフィ工程を増加する必要があるので、製造コストが高くなる、という問題がある。
すなわち、図10に示した従来のTFT120を製造するには、図11(a)〜(e)に示したような製造工程により、下層多結晶シリコン薄膜121と上層多結晶シリコン薄膜123との間に水素供給層122を封じ込めた構造を形成しなければならないが、図11(c)に示したように、水素供給層122を所望の形状にパターニングして形成するためのフォトリソグラフィ工程を追加しなければならない。また、水素供給層122を封じ込めるために活性層となる上層多結晶シリコン薄膜123以外に、下層多結晶シリコン薄膜121を成膜しなければならず、このためのP−CVD工程も余分に必要になる。したがって、工程増加に伴う歩留の低下が避けられないので、製造コストが高くなる。
【0016】
この発明は、上述の事情に鑑みてなされたもので、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができる薄膜トランジスタの製造方法を提供することを目的としている。
【0017】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタの製造方法に係り、絶縁基板上に所望の形状にアイランド化された多結晶シリコン薄膜を形成する第1の工程と、前記多結晶シリコン薄膜上にゲート絶縁膜を形成した後、該ゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に形成する第2の工程と、前記金属薄膜上に所望の形状の耐食性マスク層を形成した後、該耐食性マスク層を用いて前記金属薄膜をエッチングして所望の形状のゲート電極を形成する第3の工程と、前記耐食性マスク層を用いて前記マイクロクリスタルシリコン薄膜をエッチングして前記ゲート電極と略同一形状の水素供給層を形成する第4の工程と、前記ゲート電極及び前記水素供給層を含む全面を被覆する態様で第1の絶縁膜を形成する第5の工程と、前記第1の絶縁膜を介して前記多結晶シリコン薄膜に所望の導電型の不純物を選択的に導入してソース領域及びドレイン領域を形成する第6の工程と、前記絶縁基板を300〜400℃で熱処理して、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給する第7の工程と、を同順に実施することを特徴としている。
【0018】
また、請求項2記載の発明は、請求項1記載の薄膜トランジスタの製造方法に係り、前記水素を供給する工程を、水素プラズマ雰囲気下で行うことを特徴としている。
【0019】
また、請求項3記載の発明は、請求項1又は2記載の薄膜トランジスタの製造方法に係り、前記水素を供給する工程の後に、前記第1の絶縁膜及び前記ゲート絶縁膜に前記ソース領域及び前記ドレイン領域を露出させるコンタクトホールを開孔し、該コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と接続するソース電極及びドレイン電極を形成する工程と、前記ソース電極及び前記ドレイン電極を含む全面を被覆する態様で第2の絶縁膜を形成する工程と、を含むことを特徴としている。
【0020】
また、請求項4記載の発明は、請求項1、2又は3記載の薄膜トランジスタの製造方法に係り、前記マイクロクリスタルシリコン薄膜を形成する工程以後の工程を、400℃以下で行うことを特徴としている。
【0021】
また、請求項5記載の発明は、請求項1記載の薄膜トランジスタの製造方法に係り、前記水素を供給する工程を省略して、前記第1の絶縁膜を形成する工程を300〜400℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【0022】
また、請求項6記載の発明は、請求項3記載の薄膜トランジスタの製造方法に係り、前記水素を供給する工程を省略して、前記第2の絶縁膜を形成する工程を300〜400℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【0023】
また、請求項7記載の発明は、請求項5記載の薄膜トランジスタの製造方法に係り、前記水素を供給するための前記第1の絶縁膜を形成する工程に、水素プラズマ雰囲気のステップを含むことを特徴としている。
【0024】
また、請求項8記載の発明は、請求項6記載の薄膜トランジスタの製造方法に係り、前記水素を供給するための前記第2の絶縁膜を形成する工程に、水素プラズマ雰囲気のステップを含むことを特徴としている。
【0025】
また、請求項9記載の発明は、請求項4記載の薄膜トランジスタの製造方法に係り、前記水素を供給する工程を省略して、前記マイクロクリスタルシリコン薄膜を形成する工程以後のいずれかの工程を300〜400℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【0026】
また、請求項10記載の発明は、請求項1乃至9のいずれか1に記載の薄膜トランジスタの製造方法に係り、前記ゲート絶縁膜として、二酸化シリコン膜を用いることを特徴としている。
【0029】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第1実施例
図1は、この発明の第1実施例であるTFTの構成を示す断面図、図2〜図5同TFTの製造方法を工程順に示す工程図である。
この例のTFT10は、図1に示すように、例えばOA2基板(日本電気硝子社の商品名)から成る絶縁基板1と、絶縁基板1上に膜厚が80〜120nmの二酸化シリコン膜から成る下地絶縁膜2を介して形成された膜厚が70〜80nmの多結晶シリコン薄膜3と、多結晶シリコン薄膜3の両端領域にそれぞれ形成されたN型ソース領域4及びドレイン領域5と、両領域4、5間に形成されたチャネル領域6と、多結晶シリコン薄膜3上に形成された膜厚が35〜45nmの二酸化シリコン膜から成るゲート絶縁膜7と、ゲート絶縁膜7上に形成された膜厚が60〜80nmのマイクロクリスタルシリコン薄膜から成る水素供給層8と、水素供給層8上に形成された膜厚が80〜120nmのタングステンシリサイド薄膜から成るゲート電極9とを備えている。
【0030】
さらに、同TFT10は、図1に示すように、ゲート電極9を含む全面に形成された膜厚が280〜320nmの窒化シリコン膜から成る層間絶縁膜(第1の層間絶縁膜)11と、層間絶縁膜11及びゲート絶縁膜7に開孔されたコンタクトホール12A、12Bを通じてそれぞれソース領域4及びドレイン領域5と接続するように形成された膜厚が370〜430nmのアルミニウム膜から成るソース電極13及びドレイン電極14と、ソース電極13及びドレイン電極14を含む全面に形成された、膜厚が250〜280nmの窒化シリコン膜から成るパッシベーション膜(第2の絶縁膜)15とを備えている。
【0031】
上述したような、この例のTFT10の構成によれば、水素化を行うための水素供給層8は、ゲート絶縁膜7とゲート電極9との間の位置に形成されているので、水素供給層8と、水素を拡散すべき多結晶シリコン薄膜3とゲート絶縁膜7との界面との距離は短くなる。したがって、水素化時に、水素の拡散距離が短くなるため熱処理に時間をかけることなく水素化を十分に行うことができるようになる。この結果、多結晶シリコンの結晶粒界のトラップ密度が減少するので、多結晶シリコンのキャリア移動度の低下が防止され、また閾値電圧が減少するようになるため、トランジスタの特性が向上するようになる。
【0032】
次に、図2〜図5を参照して、この例のTFT10の製造方法を工程順に説明する。
まず、図2(a)に示すように、例えばOA2基板(日本電気硝子社の商品名)から成る絶縁基板1を用意して、反応ガスとしてSiH4(モノシラン)とN2O(酸化窒素)とを用いてP−CVD法により、絶縁基板1上に膜厚が80〜120nmの二酸化シリコン膜から成る下地絶縁膜2を成膜する。次に、反応ガスとしてSi2H6(ジシラン)を用いて減圧CVD法により、下地絶縁膜2上に膜厚が70〜80nmのアモルファスシリコン薄膜16を成膜する。
【0033】
次に、エキシマレーザ光のようなレーザビームをアモルファスシリコン薄膜16に照射することにより結晶化して、図2(b)に示すように、アモルファスシリコン薄膜16を多結晶シリコン薄膜3に変化させる。
【0034】
次に、図2(c)に示すように、フォトリソグラフィ法により、多結晶シリコン薄膜3上に所望の形状のレジストマスク層(耐食性マスク層)17を形成した後、このレジストマスク層17を用いエッチングガスとしてCF4(四弗化炭素)とO2(酸素)とを用いてドライエッチングを行って、多結晶シリコン薄膜3を選択的にエッチングして所望の形状にアイランド化する。
【0035】
次に、図3(d)に示すように、反応ガスとしてSiH4とO2とを用いて減圧CVD法により、アイランド化された多結晶シリコン薄膜3を含む全面に、膜厚が35〜45nmの二酸化シリコン膜から成るゲート絶縁膜7を形成する。次に、反応ガスとしてSiH4とPH3(フォスフィン)とH2(水素)とを用いてP−CVD法により、ゲート絶縁膜7上に水素供給層となる膜厚が60〜80nmのマイクロクリスタルシリコン薄膜18を成膜する。このマイクロクリスタルシリコン薄膜18は、アモルファスと多結晶との中間の相を有して、水素を多く含んでいる。次に、スパッタ法により、マイクロクリスタルシリコン薄膜18上に膜厚が80〜120nmのタングステンシリサイド薄膜(金属薄膜)19を成膜する。
【0036】
次に、図3(e)に示すように、フォトリソグラフィ法により、タングステンシリサイド薄膜19上に所望の形状のレジストマスク層(耐食性マスク層)20を形成した後、このレジストマスク層20を用いエッチングガスとしてCF4とO2とを用いてドライエッチングを行って、タングステンシリサイド薄膜19を選択的にエッチングして所望の形状のゲート電極9を形成する。このゲート電極9の形成時、上述した組成のエッチングガスを用いることにより、タングステンシリサイド薄膜19を高エッチレートでエッチングすることができる。
【0037】
次に、図3(f)に示すように、レジストマスク20をそのまま用い、エッチングガスとしてSF6(六弗化硫黄)とCl2(塩素)とH2とを用いてドライエッチングを行って、マイクロクリスタルシリコン薄膜18を選択的にエッチングしてゲート電極9と略同一形状の水素供給層8を形成する。この水素供給層8の形成時、マイクロクリスタルシリコン薄膜18をドライエッチングするために用いるエッチングガスは、マイクロクリスタルシリコン薄膜18とこの直下のゲート絶縁膜7を構成している二酸化シリコン膜との間で高い選択比を有する組成のものを用いる必要があるが、上述した組成のエッチングガスを用いることにより、略20以上の高い選択比を得ることができるので、マイクロクリスタルシリコン薄膜18のみを選択的にエッチングすることができる。しかも、上述した組成のエッチングガスは残渣タングステンシリサイドの除去能力にも優れている。なお、上述したようなゲート電極9及び水素供給層8を形成するためのドライエッチングは、上述したようなそれぞれのエッチングガスを途中で切り替えることにより同一真空装置を用いて行うことができるので、スループットを高める上で有利となる。
【0038】
すなわち、この例のTFTの製造方法では、上述したようにレジストマスク層20を共通に用いることにより、タングステンシリサイド薄膜19を選択的にエッチングしてゲート電極9を形成し、続いてマイクロクリスタルシリコン薄膜18を選択的にエッチングして水素供給層8を形成するので、水素供給層8を形成するためのフォトリソグラフィ工程は不要になる。したがって、フォトリソグラフィ工程を増加することなく水素供給層8を形成することができる。
【0039】
次に、図4(g)に示すように、反応ガスとしてSiH4とNH3(アンモニア)とH2とを用いてP−CVD法により、ゲート電極9を含む全面に、膜厚が280〜320nmの窒化シリコン膜から成る層間絶縁膜11を形成する。
【0040】
次に、図4(h)に示すように、不純物源としてPH3を用いてイオンドーピング法により、ゲート電極9をマスクとした自己整合(セルフアライン)により多結晶シリコン薄膜3の両端領域に層間絶縁膜11及びゲート絶縁膜7を介してP(燐)を選択的に導入する。続いて、その両端領域にエキシマレーザ光を照射して略400℃でアニールして不純物(P)を活性化することにより、N型ソース領域4及びドレイン領域5を形成する。
【0041】
次に、図4(i)に示すように、プラズマCVD装置を用いて、絶縁基板1を水素プラズマ雰囲気下で、略400℃で熱処理して水素化を行う。すなわち、上述の熱処理により、水素供給層8から水素を脱離させて、多結晶シリコン薄膜3とゲート絶縁膜7である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。この水素化時、上述のように水素プラズマ雰囲気下で熱処理を行うことにより、水素供給層8からだけでなくプラズマ雰囲気からも水素を拡散させることができるので、水素化の効率を向上させることができる。ここで、上述の熱処理は400℃に限らず300℃まで下げても水素の拡散効率を上げることができる。また、図3(d)で水素供給層8となるマイクロクリスタルシリコン薄膜18を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略400℃以下で実施することが望ましい。
【0042】
次に、図5(j)に示すように、フォトリソグラフィ法により、層間絶縁膜11上に所望の形状のレジストマスク層(図示せず)を形成した後、このレジストマスクを用いエッチングガスとしてCF4とH2とを用いてドライエッチングを行って、層間絶縁膜11及びゲート絶縁膜7を選択的にエッチングして、ソース領域4及びドレイン領域5を露出させるコンタクトホール12A、12Bを開孔する。
【0043】
次に、図5(k)に示すように、スパッタ法により、コンタクトホール12A、12Bを含む全面に膜厚が370〜430nmのアルミニウム膜を成膜した後、アルミニウムを所望の形状にパターニングすることにより、コンタクトホール12Aを通じてソース領域4と接続するソース電極13と同時に、コンタクトホール12Bを通じてソース領域5と接続するドレイン電極14を形成する。
【0044】
次に、図5(l)に示すように、反応ガスとしてSiH4とNH3とH2とを用いてP−CVD法により、ソース電極13及びドレイン電極14を含む全面に、膜厚が250〜280nmの窒化シリコン膜から成るパッシベーション15を形成することにより、この例のTFT10を完成させる。
【0045】
上述したようなこの例のTFTの製造方法によれば、図3(d)〜(f)の工程で示したように、活性層としてのアイランド化された多結晶シリコン薄膜3上に二酸化シリコン膜から成るゲート絶縁膜7を形成した後、このゲート絶縁膜7上にマイクロクリスタルシリコン薄膜18及びタングステンシリサイド薄膜19を順次に成膜し、このタングステンシリサイド薄膜19上に形成した所望の形状のレジストマスク層20を共通に用いて、タングステンシリサイド薄膜19及びマイクロクリスタルシリコン薄膜18を順次に選択的にエッチングしてゲート電極9及び水素供給層8を形成するので、水素供給層8を形成するためのフォトリソグラフィ工程は不要になる。また、図11(a)〜(e)の従来の工程で示したように、下層多結晶シリコン薄膜121に相当した多結晶シリコン薄膜及びこの多結晶シリコン薄膜を形成するためのP−CVD工程も不要になる。したがって、工程増加に伴う歩留の低下が避けられるので、製造コストを低くすることができる。
【0046】
また、この例のTFTの製造方法によれば、絶縁基板1を水素プラズマ雰囲気下で、300〜400℃で熱処理することにより、水素供給層8からだけでなくプラズマ雰囲気からも水素をダングリングボンドに拡散させることができるので、水素化の効率を向上させることができる。
【0047】
このように、この例のTFT10の構成によれば、ゲート絶縁膜7とゲート電極9との間の位置に、多結晶シリコン薄膜3とゲート絶縁膜7との界面に水素を拡散するための水素供給層8が形成されているので、水素化時の水素の拡散距離が短くなる。
また、この例のTFTの製造方法の構成によれば、活性層としてのアイランド化された多結晶シリコン薄膜3上に二酸化シリコン膜から成るゲート絶縁膜7を形成した後、このゲート絶縁膜7上にマイクロクリスタルシリコン薄膜18及びタングステンシリサイド薄膜19を順次に成膜し、このタングステンシリサイド薄膜19上に形成した所望の形状のレジストマスク層20を共通に用いて、タングステンシリサイド薄膜19及びマイクロクリスタルシリコン薄膜18を順次に選択的にエッチングしてゲート電極9及び水素供給層8を形成するので、水素供給層8を形成するためのフォトリソグラフィ工程は不要になり、製造コストを下げることができる。
したがって、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができる。
【0048】
◇第2実施例
図6は、この発明の第2実施例であるTFTの製造方法の主要工程を示す工程図である。この第2実施例のTFTの製造方法の構成が、上述の第1実施例のそれと大きく異なるところは、水素プラズマ雰囲気下でなく水素供給層からの水素の拡散のみで水素化を行うようにした点である。
この例のTFTの製造方法は、第1実施例におけるように図4(h)の工程で多結晶シリコン薄膜3にN型ソース領域4及びドレイン領域5を形成した後、図4(i)の工程でプラズマCVD装置を用いて、絶縁基板1を水素プラズマ雰囲気下で熱処理して水素化を行うのではなく、通常の加熱装置を用いて、図6に示すように、絶縁基板1を略400℃で熱処理して水素化を行う。この熱処理により、水素供給層8から水素を脱離させて、多結晶シリコン薄膜3とゲート絶縁膜7である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。ここで、水素の拡散効率を上げるために、上述の熱処理は400℃〜300℃の温度範囲で行うことが望ましい。また、図3(d)で水素供給層8となるマイクロクリスタルシリコン薄膜18を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略400℃以下で実施することが必要である。
【0049】
上述したようなこの例のTFTの製造方法によれば、水素化を水素プラズマ雰囲気下でなく水素供給層8からの水素の拡散のみで行うようにしたので、プラズマCVD装置を用いることなく、通常の加熱装置を用いるだけで水素化を行うことができるため、水素化を簡単に行うことができる。なお、水素化以後は、第1実施例と略同様に図5(j)以後の工程を繰り返えせばよい。
【0050】
このように、この例の構成によっても、第1実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、プラズマCVD装置を不要にしたので水素化を簡単に行うことができる。
【0051】
◇第3実施例
図7は、この発明の第3実施例であるTFTの製造方法の主要工程を示す工程図である。この第3実施例のTFTの製造方法の構成が、上述の第1実施例のそれと大きく異なるところは、層間絶縁膜(第1の絶縁膜)の形成工程を兼ねて水素化を行うようにした点である。
この例のTFTの製造方法は、第1実施例におけるように図4(h)の工程で多結晶シリコン薄膜3にN型ソース領域4及びドレイン領域5を形成した後、図4(i)の工程で熱処理して水素化を行うのではなく、図7に示すように、第1実施例の図4(g)の層間絶縁膜11の形成工程と兼ねて、絶縁基板1を略400℃で熱処理して水素化を行う。この熱処理により、層間絶縁膜11を形成すると同時に水素供給層8から水素を脱離させて、多結晶シリコン薄膜3とゲート絶縁膜7である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。
【0052】
ここで、水素の拡散効率を上げるために、上述の熱処理は400℃〜300℃の温度範囲で行うことが望ましい。また、図3(d)で水素供給層8となるマイクロクリスタルシリコン薄膜18を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略400℃以下で実施することが必要である。また、第1実施例で示したように、層間絶縁膜11の形成工程と同時に行う水素化を、水素プラズマ雰囲気下で行うようにすれば、水素化の効率を向上させることができる。
【0053】
上述したようなこの例のTFTの製造方法によれば、水素化を層間絶縁膜11の形成工程と兼ねて行うようにしたので、独立した水素化工程を省略できるため、水素化を簡単に行うことができる。なお、水素化以後は、第1実施例において図4(h)以後の工程を繰り返えせばよい。
【0054】
このように、この例の構成によっても、第1実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、独立した水素化工程を省略したので水素化を簡単に行うことができる。
【0055】
◇第4実施例
図8は、この発明の第4実施例であるTFTの製造方法の主要工程を示す工程図である。この第4実施例のTFTの製造方法の構成が、上述の第1実施例のそれと大きく異なるところは、パッシベーション膜(第2の絶縁膜)の形成工程を兼ねて水素化を行うようにした点である。
この例のTFTの製造方法は、第1実施例におけるように図4(h)の工程で多結晶シリコン薄膜3にN型ソース領域4及びドレイン領域5を形成した後、図4(i)の工程で熱処理して水素を行うのではなく、図8に示すように、第1実施例の図5(l)のパッシベーション膜15の形成工程と兼ねて、絶縁基板1を略400℃で熱処理して水素化を行う。この熱処理により、パッシベーション膜15を形成すると同時に水素供給層8から水素を脱離させて、多結晶シリコン薄膜3とゲート絶縁膜7である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。
【0056】
ここで、水素の拡散効率を上げるために、上述の熱処理は400℃〜300℃の温度範囲で行うことが望ましい。また、図3(d)で水素供給層8となるマイクロクリスタルシリコン薄膜18を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略400℃以下で実施することが必要である。また、第1実施例で示したように、パッシベーション膜15の形成工程と同時に行う水素化を、水素プラズマ雰囲気下で行うようにすれば、水素化の効率を向上させることができる。
【0057】
上述したようなこの例のTFTの製造方法によれば、水素化をパッシベーション膜15の形成工程と兼ねて行うようにしたので、独立した水素化工程を省略できるため、水素化を簡単に行うことができる。
【0058】
このように、この例の構成によっても、第1実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、独立した水素化工程を省略したので水素化を簡単に行うことができる。
【0059】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば実施例では下地絶縁膜、多結晶シリコン薄膜、ゲート絶縁膜、水素供給層、ゲート電極、層間絶縁膜、ソース電極、ドレイン電極、パッシベーション膜等の各種絶縁膜、導電膜の膜厚、成膜方法等の条件は一例を示したものであり、目的、用途等に応じて任意に変更することができる。また、層間絶縁膜あるいはパッシベーション膜としては窒化シリコン膜を用いる例で説明したが、これに限らずに二酸化シリコン膜を用いるようにすることもでき、さらに窒化シリコン膜と二酸化シリコン膜との積層膜等の他の種類の絶縁膜を用いることができる。また、ソース電極及びドレイン電極としてはアルミニウムを用いる例で説明したが、アルミニウムを主成分とするアルミニウム合金、あるいは銅又は銅を主成分とする銅合金等の他の導電材料を用いることができる。また、多結晶シリコン薄膜に形成するソース領域及びドレイン領域の導電型は、N型に限らずにP型に選ぶことができる。
【0060】
【発明の効果】
以上説明したように、この発明の薄膜トランジスタの構成によれば、ゲート絶縁膜とゲート電極との間の位置に、多結晶シリコン薄膜とゲート絶縁膜との界面に水素を拡散するための水素供給層が形成されているので、水素化時の水素の拡散距離が短くなる。
また、この発明の薄膜トランジスタの製造方法の構成によれば、活性層としての多結晶シリコン薄膜上にゲート絶縁膜を形成した後、このゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に成膜し、このタングステンシリサイド薄膜上に形成したレジストマスク層を共通に用いて、タングステンシリサイド薄膜及び金属薄膜を順次に選択的にエッチングしてゲート電極及び水素供給層を形成するので、水素供給層を形成するためのフォトリソグラフィ工程は不要になる。
したがって、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができる。
【図面の簡単な説明】
【図1】この発明の第1実施例である薄膜トランジスタの構成を示す断面図である。
【図2】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図3】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図4】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図5】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図6】この発明の第2実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図7】この発明の第3実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図8】この発明の第4実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図9】従来の薄膜トランジスタ(第1の従来例)の構成を示す断面図である。
【図10】従来の薄膜トランジスタ(第2の従来例)の構成を示す断面図である。
【図11】同薄膜トランジスタ(第2の従来例)の製造方法の主要工程を示す工程図である。
【符号の説明】
1 絶縁基板
2 下地絶縁膜
3 多結晶シリコン薄膜(活性層)
4 ソース領域
5 ドレイン領域
6 チャネル領域
7 ゲート絶縁膜
8 水素供給層
9 ゲート電極
10 TFT(薄膜トランジスタ)
11 層間絶縁膜(第1の絶縁膜)
12A、12B コンタクトホール
13 ソース電極
14 ドレイン電極
15 パッシベーション膜(第2の絶縁膜)
16 アモルファスシリコン薄膜
17、20 レジストマスク層(耐食性マスク層)
18 マイクロクリスタルシリコン薄膜
19 タングステンシリサイド薄膜(金属薄膜)
Claims (10)
- ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁基板上に所望の形状にアイランド化された多結晶シリコン薄膜を形成する第1の工程と、
前記多結晶シリコン薄膜上にゲート絶縁膜を形成した後、該ゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に形成する第2の工程と、
前記金属薄膜上に所望の形状の耐食性マスク層を形成した後、該耐食性マスク層を用いて前記金属薄膜をエッチングして所望の形状のゲート電極を形成する第3の工程と、
前記耐食性マスク層を用いて前記マイクロクリスタルシリコン薄膜をエッチングして前記ゲート電極と略同一形状の水素供給層を形成する第4の工程と、
前記ゲート電極及び前記水素供給層を含む全面を被覆する態様で第1の絶縁膜を形成する第5の工程と、
前記第1の絶縁膜を介して前記多結晶シリコン薄膜に所望の導電型の不純物を選択的に導入してソース領域及びドレイン領域を形成する第6の工程と、
前記絶縁基板を300〜400℃で熱処理して、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給する第7の工程と、
を同順に実施することを特徴とする薄膜トランジスタの製造方法。 - 前記水素を供給する工程を、水素プラズマ雰囲気下で行うことを特徴とする請求項1記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程の後に、
前記第1の絶縁膜及び前記ゲート絶縁膜に前記ソース領域及び前記ドレイン領域を露出させるコンタクトホールを開孔し、該コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と接続するソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を含む全面を被覆する態様で第2の絶縁膜を形成する工程と、
を含むことを特徴とする請求項1又は2記載の薄膜トランジスタの製造方法。 - 前記マイクロクリスタルシリコン薄膜を形成する工程以後の工程を、400℃以下で行うことを特徴とする請求項1、2又は3記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程を省略して、前記第1の絶縁膜を形成する工程を300〜400℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴とする請求項1記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程を省略して、前記第2の絶縁膜を形成する工程を300〜400℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴とする請求項3記載の薄膜トランジスタの製造方法。
- 前記水素を供給するための前記第1の絶縁膜を形成する工程に、水素プラズマ雰囲気のステップを含むことを特徴とする請求項5記載の薄膜トランジスタの製造方法。
- 前記水素を供給するための前記第2の絶縁膜を形成する工程に、水素プラズマ雰囲気のステップを含むことを特徴とする請求項6記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程を省略して、前記マイクロクリスタルシリコン薄膜を形成する工程以後のいずれかの工程を300〜400℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴とする請求項4記載の薄膜トランジスタの製造方法。
- 前記ゲート絶縁膜として、二酸化シリコン膜を用いることを特徴とする請求項1乃至9のいずれか1に記載の薄膜トランジスタの製造方法。
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Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3688758T2 (de) * | 1985-04-08 | 1994-02-10 | Hitachi Ltd | Dünnfilmtransistor auf isolierendem Substrat. |
| JPS62204575A (ja) | 1986-03-05 | 1987-09-09 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置およびその製造方法 |
| JPS6354773A (ja) | 1986-08-25 | 1988-03-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH0458564A (ja) | 1990-06-28 | 1992-02-25 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| US5576222A (en) * | 1992-01-27 | 1996-11-19 | Tdk Corp. | Method of making a semiconductor image sensor device |
| JPH05235353A (ja) | 1992-02-21 | 1993-09-10 | Seiko Epson Corp | アクティブマトリックス基板とその製造方法 |
| JP3171673B2 (ja) | 1992-07-16 | 2001-05-28 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
| JPH0677484A (ja) | 1992-08-27 | 1994-03-18 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH06209012A (ja) * | 1993-01-11 | 1994-07-26 | Sharp Corp | 半導体装置の製造方法 |
| JP2898167B2 (ja) * | 1993-04-28 | 1999-05-31 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
| US5663077A (en) * | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
| JPH07106582A (ja) | 1993-09-29 | 1995-04-21 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
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| JPH07249772A (ja) | 1994-03-14 | 1995-09-26 | Sanyo Electric Co Ltd | 多結晶シリコン薄膜トランジスタ及びその製造方法 |
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