JP4361145B2 - Nonvolatile memory and electronic device - Google Patents

Description

【００４３】
なお、ピニング効果を得るには活性領域３０３に対して少なくとも一つのピニング領域を設ける必要がある。即ち、ｊ＝１以上が条件として必要である。また、活性領域３０３の側端部（フィールド酸化膜に接する部分）にピニング領域を設ける場合には少なくともｊ＝２以上が必要条件となる。
【００４４】
また、チャネル形成領域３０５の幅をチャネル幅（ｗ_i ）とする。チャネル幅はどの様な場合にも対応できるが、メモリは大電流を流す必要がないので３μｍ以下、典型的には 0.1〜２μｍ、好ましくは 0.1〜0.5 μｍとすれば良い。
【００４５】
また、上記チャネル幅（ｗ_i ）の総和を有効チャネル幅（Ｗ）とすると次式の様に定義される。
【００４６】
【数２】

【００４７】
なお、チャネル幅が 0.3μｍ以下といった様に極端に狭い場合、活性領域内に配置しうるピニング領域の本数には限りがある。その様な場合には少なくとも活性領域３０３の側端部のみに設ける様な構成とすれば良い。
【００４８】
その様な場合にはチャネル幅ｗ_i はｉ＝１となる。勿論、効果的にピニング効果を得るためには活性領域３０３の側端部以外にもピニング領域を設けた方が良い。その場合にはｉ＝２以上となる。
【００４９】
また、以上のピニング領域の総和（有効ピニング幅）とチャネル形成領域の総和（有効チャネル幅）とを加えた総和を総合チャネル幅（Ｗ_total ）とし、次式で定義する。
【００５０】
【数３】

【００５１】
この総合チャネル幅（Ｗ_total ）は活性領域３０３の幅（活性領域のチャネル長方向に対して垂直な方向の長さ）に相当するものである。また、この総合チャネル幅に沿った方向をチャネル幅方向と呼ぶことにする。
【００５２】
以上の様に、本願発明では極めてチャネル長が小さい不揮発性メモリに適用することを念頭に置いているので、ピニング領域およびチャネル形成領域は極めて微細な寸法で形成しなくてはならない。
【００５３】
なお、図１においてピニング領域１０５に添加した不純物元素はファーネスアニール、レーザーアニール、ランプアニール等で活性化を行うことが好ましい。この活性化工程はゲイト絶縁膜の形成などの後工程におけるアニール処理と同時に行っても良いし、それとは別に単独で行っても良い。
【００５４】
本願発明の特徴は、従来の不揮発性メモリにおいてチャネル形成領域として機能していた領域に、局部的（好ましくはストライプ状）にピニング領域を設けた点にある。従って、それ以外の構造については従来の不揮発性メモリの構造をそのまま踏襲することができる。
【００５５】
即ち、ソース領域１０３、ドレイン領域１０４、ピニング領域１０５を設けた単結晶シリコン薄膜上にトンネル酸化膜１０７を設ける。トンネル酸化膜は高品質な膜質が望まれるため熱酸化工程によって形成する。本実施例ではトンネル酸化膜１０７の膜厚を11nmとする。勿論、トンネル酸化膜の膜厚はこの数値に限定されないことは言うまでもない。
【００５６】
なお、本実施例では上述のピニング領域１０５の形成はトンネル酸化膜１０７を形成した後で行っても構わない。
【００５７】
トンネル酸化膜１０７の上には第１の多結晶シリコン層でなるフローティグゲイト１０８を設ける。なお、図１（Ｃ）に示す様にフローティングゲイト１０８の端部がピニング領域１０５とドレイン領域１０４との接合部にオーバーラップする様な構成とすることは重要である。
【００５８】
この接合部における電界集中により多量のホットエレクトロンが発生するので、この部分にフローティングゲイトをオーバーラップさせると高い効率でホットエレクトロン注入を行うことができる。
【００５９】
こうしてフローティングゲイト１０８を設けたら、第１の層間膜１０９、第２の多結晶シリコン層でなるコントロールゲイト１１０、第２の層間膜１１１、ビット線１１２を設ける。
【００６０】
勿論、多結晶シリコン層の代わりに金属膜などの導電層を用いることも可能である。また、層間膜としてSiO₂/SiN/SiO₂ で表される様な積層膜（一般的にＯＮＯ膜と呼ばれる）を用いることも有効である。
【００６１】
なお、本実施例の２層多結晶シリコン型ＥＥＰＲＯＭは図１（Ｄ）に示す様な回路図で表される。図１（Ｄ）において、Ｖｄはドレイン電圧、Ｖｓはソース電圧、C.G.はコントロールゲイト電圧、F.G.はフローティングゲイトの持つ電位を示している。
【００６２】
なお、本実施例のＥＥＰＲＯＭではデータの書込みと消去の時に、次に示す様な電圧が印加される。
【００６３】
【表１】

【００６４】
勿論、動作電圧は表１に限定される必要はない。また、本実施例の構造もこれに限定されず、データ消去を電気的に行うＥＥＰＲＯＭ全てに対して本願発明を適用することは可能である。
【００６５】
（本実施例の作用効果）
まず、本実施例の第１の効果について説明する。図１において、活性領域に局部的に形成されたピニング領域１０５は、ドレイン側から広がる空乏層に対してストッパーとして働き、空乏層の広がりを効果的に抑止する。従って、空乏層の広がりによるパンチスルー現象が防止される。また、空乏層の広がりによる空乏層電荷の増加が抑制されるので、しきい値電圧の低下も避けられる。
【００６６】
次に第２の効果について説明する。本実施例ではピニング領域によって意図的に狭チャネル効果を強めることができる。狭チャネル効果とは、チャネル幅が極端に狭い場合に観測される現象であり、しきい値電圧の増加をもたらす（サブミクロンデバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，1987参照）。
【００６７】
図４は本実施例のピニングＴＦＴが動作した際の活性領域のエネルギー状態（電位状態）を示している。図４において、４０１、４０２で示される領域がピニング領域１０５のエネルギー状態に相当し、４０３で示される領域がチャネル形成領域１０６のエネルギー状態に相当する。
【００６８】
図４からも明らかな様に、ピニング領域１０５はエネルギー的に高い障壁を形成し、チャネル形成領域１０６はエネルギー障壁の低い領域を形成する形となる。そのため、キャリアはエネルギー状態の低いチャネル形成領域１０６を優先的に移動する。
【００６９】
この様に、ピニング領域１０５ではエネルギー的に高い障壁が形成され、その部分のしきい値電圧が増加する。その結果、全体として観測されるしきい値電圧も増加するのである。この狭チャネル効果は有効チャネル幅が狭くなるほど顕著に現れる。
【００７０】
以上に示した様に、本願発明ではピニング領域１０５に添加する不純物濃度や有効チャネル幅を自由に設計することで狭チャネル効果の強弱を制御し、しきい値電圧を調節することが可能である。即ち、ピニング効果を制御することで短チャネル効果によるしきい値電圧の低下と狭チャネル効果によるしきい値電圧の増加とのバランスをとって所望の値に調節することも可能である。
【００７１】
また、ピニング領域にはＮ型ならば１３族元素が添加され、Ｐ型ならば１５族元素が添加されるので、その部分ではしきい値電圧が増加する方向（Ｎチャネル型の場合は正、Ｐチャネル型の場合は負の方向）にシフトする。即ち、局部的にしきい値電圧が増加するので、その分全体的なしきい値電圧も増加する。従って、所望のしきい値電圧に調節するためにはピニング領域に添加する不純物濃度を適切な値とすることが重要である。
【００７２】
ところで不揮発性メモリでは、フローティングゲイトへ電子を注入することによってしきい値電圧を変化させ、ある所定の電圧を印加した時にビット線に電流が流れるかどうかを検知することで「０」と「１」とを識別している。従って、しきい値電圧が短チャネル効果によって極端に小さくなってしまうと、「０」と「１」の区別を非常に小さな電圧印加で識別しなくてはならない。即ち、ノイズ等の影響を受けやすく、誤動作の恐れが増大する。
【００７３】
しかしながら、本願発明ではしきい値電圧の低下を抑えて所望のしきい値電圧に制御するとができるため、「０」、「１」の識別能力は高くなる。即ち、非常に信頼性の高い不揮発性メモリを実現することが可能である。
【００７４】
次に、第３の効果について説明する。本実施例の不揮発性メモリは、チャネル形成領域１０６が実質的に真性な領域で構成され、その領域を多数キャリア（Ｎ型ならば電子、Ｐ型ならば正孔）が移動するという利点がある。
【００７５】
ここで実質的に真性な領域とは、基本的にはアンドープな単結晶半導体領域を指す。その他、逆導電型の不純物元素を添加することにより意図的に導電型を相殺させた領域、しきい値電圧の制御が可能な範囲において一導電型を有する領域を含む。
【００７６】
例えば、ドーパント濃度が 5×10¹⁶atoms/cm³ 以下（好ましくは 5×10¹⁵atoms/cm³ 以下）であり、含有する炭素、窒素、酸素の濃度が 2×10¹⁸atoms/cm³ 以下（好ましくは 5×10¹⁷atoms/cm³ 以下）である単結晶シリコンは実質的に真性であると言える。そういった意味で一般的にＩＣで用いられるシリコンウェハはプロセス過程で意図的に不純物を添加しない限り実質的に真性である。
【００７７】
キャリアの移動する領域が実質的に真性である場合、不純物散乱による移動度の低下は極めて小さくなり高いキャリア移動度が得られる。即ち、キャリアの移動度は格子散乱による影響が支配的になり、非常に理想状態に近くなる。
【００７８】
また、図１（Ａ）に示す様に、ソース領域からドレイン領域に渡って線状のピニング領域を設けた場合、ピニング領域によって多数キャリアの移動経路が規定されるという効果が得られる。
【００７９】
前述の様に、ピニング領域に挟まれたチャネル形成領域のエネルギー状態は図４に示す様な状態となっている。図１（Ａ）に示す構成では、図４の様なエネルギー状態のスリットが複数並んでいると考えられる。
【００８０】
この様子を模式的に表したのが図５である。図５において、５０１がピニング領域、５０２がチャネル形成領域を表している。また、５０３が多数キャリア（電子または正孔）である。図５に示す様に、キャリア５０３はピニング領域５０１を越えることができないのでチャネル形成領域５０２を優先的に移動する。即ち、ピニング領域によって多数キャリアの移動経路が規定されるのである。
【００８１】
多数キャリアの移動経路を規定することでキャリア同士の自己衝突による散乱が低減する。この事はキャリア移動度の向上に大きく寄与する。さらに、実質的に真性なチャネル形成領域には極めて僅かな不純物元素しか存在しないため、室温でも電子の移動度が通常よりも速くなる速度オーバーシュート効果（K.Ohuchi et al.,Jpn.J.Appl.Phys. 35,pp.960,1996 参照）が生じるので、キャリア移動度は極めて大きなものとなる。
【００８２】
以上の様に高いキャリア移動度が得られることで電荷の書込み時間と読み出し時間の短縮に効果が現れ、メモリ機能が高性能化する。また、キャリア移動度が速いということは、それだけ高エネルギーを持つためチャネルホットエレクトロン注入（ＣＨＥ注入）による電荷の書込み効率が大幅に向上する。
【００８３】
次に第４の効果について説明する。本実施例の構成をとった場合、ピニング領域とドレイン領域との接合部（典型的には p⁺ /n⁺⁺接合または n⁺ /p⁺⁺が形成される）における電界集中が非常に大きくなる。そのため、加速されて高エネルギーをもった電子やインパクトイオン化で発生した電子（これらはまとめてホットエレクトロンと呼ばれる）が多量に発生する。
【００８４】
即ち、フローティングゲイトへの電荷の注入が非常に効率良く行われ、データ書込み時間が短縮される。具体的には従来の1/10〜1/100 程度にまで短縮することが可能である。従って、本願発明を利用することで今後実現される256 Ｍビットのスタック型フラッシュメモリのデータ書き込み時間は、10ns／バイト以下、好ましくは 0.01 〜１ns／バイトを達成しうる。
【００８５】
これにより磁気メモリのデータ書き込み動作を上回る高速化が図れるため、磁気メモリで構成される現状のハードディスクを全てフラッシュメモリで置き換えることが可能となる。即ち、非常に小さなチップで従来の磁気メモリと同等の機能を果たすので、装置の小型化と低価格化が促進されると予想される。
【００８６】
さらに、本実施例の構成はデータの書き込みに必要な電圧（書き込み電圧）を下げることにも有効である。即ち、ピニング／ドレイン接合部における電界集中でホットエレクトロン注入が促進されるため、従来と同じ電荷量を注入するのに必要な書き込み電圧は 1/2〜1/10で済む。
【００８７】
そのため、現状ではスタック型のフラッシュメモリの書き込み電圧は約10Ｖが必要とされるが、本実施例の構成を利用すれば５Ｖ以下、好ましくは１〜３Ｖ程度の書き込み電圧を実現しうる。
【００８８】
この様に、ピニング領域を設けることでドレイン接合部でのホットエレクトロン注入の効率を高めることができる。この効果は消費電力の低減や回路設計の自由度を上げる上で有効である。
【００８９】
次に第５の効果について説明する。本願発明のピニング領域が短チャネル効果の防止、しきい値電圧の制御といった機能を有することは既に述べたが、その他にインパクトイオン化（衝突電離）による基板浮遊効果を防止する上で非常に重要な役割を持つ。
【００９０】
従来ならばインパクトイオン化によって発生した電子−正孔対のうち電子はフローティングゲイトに注入され、正孔はチャネル領域の下に蓄積される。そして、蓄積された正孔の影響を受けてソース側の拡散電位が下がり、コントロールゲイトに依存しないドレイン電流が観測される（基板浮遊効果という）。
【００９１】
しかしながら、本願発明ではインパクトイオン化によって発生した正孔はただちにピニング領域内へと移動し、その内部を通ってソース領域へと引き抜かれていく。従って、チャネル領域の下に蓄積する様なことはなく、基板浮遊効果を防ぐことが可能となる。
【００９２】
この様な効果は、ピニング領域がソース領域からドレイン領域に渡って形成される場合に特に顕著に現れることは言うまでもない。また、ピニング領域がソース領域において取り出し電極と接していれば、より効果的に正孔を引き抜くことが可能となる。
【００９３】
〔実施例２〕
実施例１に示した２層多結晶シリコン型のＥＥＰＲＯＭは、バイト消去型（単位メモリ素子ごとのデータ消去を行う）とフラッシュ型（まとまったメモリ素子の一括データ消去を行う）とに区別できる。
【００９４】
フラッシュ型のＥＥＰＲＯＭはフラッシュメモリとも呼ばれるが、本願発明はどちらのタイプのＥＥＰＲＯＭに対しても適用することができる。
【００９５】
また、データの消去方法もソース消去型、ソース・ゲイト消去型等、様々な方法があるが、いずれの場合にも本願発明の適用が可能である。
【００９６】
〔実施例３〕
実施例１及び実施例２では２層多結晶シリコン型ＥＥＰＲＯＭの例を示したが、本実施例では３層多結晶シリコン型ＥＥＰＯＲＭの例に本願発明を適用した場合の例について図６を用いて説明する。
【００９７】
なお、基本的な構造は実施例１で説明した２層多結晶シリコン型ＥＥＰＲＯＭと同じであるので、図１の説明に用いた符号を利用する。即ち、図６において図１と同じ符号のついた部分は図１の説明を参照すれば良い。本実施例では、異なる部分のみに新たな符号を付して説明を行う。
【００９８】
図６（Ａ）において、図１（Ａ）と異なる点は消去ゲイト６０１が設けられた点にある。即ち、第１層目の多結晶シリコン層で消去ゲイト６０１が構成され、続いて第２及び第３の多結晶シリコン層でそれぞれフローティングゲイト１０８、コントロールゲイト１１０が構成される。
【００９９】
実施例１の構造のＥＥＰＲＯＭではフローティングゲイト１０８に注入された電子をソース領域に引き抜くことでデータ消去を行うが、本実施例の構造ではフローティングゲイト１０８に注入された電子を消去ゲイト６０１に引き抜いてデータ消去を行う。
【０１００】
そのため、図６（Ｂ）において消去ゲイト６０１とフローティングゲイト１０８とを絶縁分離する絶縁膜６０２はトンネル電流（ファウラノルドハイム電流）を流すことができる様に可能な限り薄く（好ましくは８〜12nm）、且つ、耐久性が高い様に高品質な膜でなければならない。
【０１０１】
本実施例の場合、ピニング領域を設けた後で消去ゲイト６０１及び消去ゲイト絶縁膜６０２の形成工程が増える程度で基本的には実施例１に示した構造と同じ工程でもって作製できる。
【０１０２】
なお、本実施例の様な消去ゲイトを有するＥＥＰＲＯＭは図６（Ｄ）に示される様な回路図で表される。図６（Ｄ）において、Ｖｄはドレイン電圧、Ｖｓはソース電圧、E.G.は消去ゲイト電圧、C.G.はコントロールゲイト電圧、F.G.はフローティングゲイトの持つ電位を示している。
【０１０３】
なお、本実施例のＥＥＰＲＯＭではデータの書込みと消去の時に、次に示す様な電圧が印加される。
【０１０４】
【表２】

【０１０５】
勿論、動作電圧は表２に限定される必要はない。また、本実施例の構造もこれに限定されず、消去ゲイト構造を有するＥＥＰＲＯＭ全てに対して本願発明を適用することは可能である。
【０１０６】
〔実施例４〕
実施例１〜３に示した不揮発性メモリはデータの書き込みにホットエレクトロン注入を利用し、データの消去にファウラノルドハイム電流を用いる。その様な動作モードはスタック型によく用いられている。
【０１０７】
しかし、本願発明はデータの書き込みにファウラノルドハイム電流を用いる不揮発性メモリに対しても適用できる。その様な動作モードはＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型などによく用いられている。
【０１０８】
特に、２５６Ｍビット以上の大容量を有するメモリを形成する際、信頼性を高める（劣化を抑えて寿命を延ばす）ためにはファウラノルドハイム電流を用いてデータの書き込みを行う方が好ましい。
【０１０９】
〔実施例５〕
実施例１に示した２層多結晶シリコン型の構造では、データの消去を電気的に行うＥＥＰＲＯＭを例にとって説明したが、フローティングゲイトに注入された電子を紫外光照射や熱によって励起し、ソースや基板に引き抜く方法を利用した不揮発性メモリをＥＰＲＯＭと呼ぶ。本願発明はこの様なＥＰＲＯＭに対しても適用することができる。
【０１１０】
また、ＥＰＲＯＭの中にはフローティングゲイトを用いず、コントロールゲイトとシリコン基板との間に２層構造のゲイト絶縁膜を設けて、その界面準位にホットエレクトロンを捕獲するタイプの不揮発性メモリもある。例えば、酸化珪素膜と窒化珪素膜との界面にホットキャリアを捕獲するタイプをＮＭＯＳ型不揮発メモリと呼ぶ。
【０１１１】
さらに、絶縁膜界面に金属クラスタ、シリコンクラスタ等を意図的に形成してそこにホットキャリアを捕獲するタイプの不揮発性メモリもある。
【０１１２】
本願発明は上述の様なあらゆるタイプのＥＰＲＯＭに対しても適用することが可能である。
【０１１３】
〔実施例６〕
実施例１では単結晶シリコン中に埋め込み酸化膜を設け、その上に単結晶シリコン薄膜を得た場合（代表的にはＳＩＭＯＸ基板）を例にとって説明した。しかしながら、スマートカット法と呼ばれる技術を利用することで結晶化ガラス、石英、セラミックス上に単結晶シリコン薄膜を得ることもできる。
【０１１４】
なお、結晶化ガラスを使用するにあたって全面（表面、裏面及び側面）を絶縁性シリコン膜で覆うことは有効である。こうすることで高温加熱処理を施した際にもガラス成分物質による汚染を防ぐことが可能となる。
【０１１５】
さらに、結晶化ガラスは熱膨張係数がシリコン膜と同程度のものを用いることができるのでシリコン薄膜に発生する応力を最小限に抑えることができる。この事は信頼性の高い装置を作製する上で非常に重要である。
【０１１６】
また、例えば単結晶シリコン薄膜を用いたＴＦＴと不揮発性メモリとで構成されるＬＣＤ（液晶ディスプレイ）を作製する様な場合、素子側基板として結晶化ガラスを用いると、対向基板として安価なガラス基板を用いても応力による反りなどが発生しない（素子側基板が石英であるとやはり熱膨張係数の違いから反りが生じる可能性があり、対向側に高価な石英基板を用いる必要が生じる）。
【０１１７】
この様に、サブストレートとして結晶化ガラスを用い、それを覆う絶縁膜上に形成された単結晶シリコン薄膜で不揮発性メモリを構成することは低価格な製品を製造する上で非常に有効である。この様な場合においても、本願発明は容易に適用することが可能である。
【０１１８】
〔実施例７〕
実施例１〜６では、半導体層として単結晶シリコン薄膜を用いたＳＯＩ構造を例にとって説明したが、これらの実施例で示した単結晶シリコン薄膜は全て多結晶シリコン膜に置き換えても構わない。
【０１１９】
本実施例の不揮発性メモリについて図１２を用いて説明する。図１２（Ａ）は本実施例の上面図であり、それをＡ−Ａ’で切断した断面が図１２（Ｂ）、Ｂ−Ｂ’で切断した断面が図１２（Ｃ）である。
【０１２０】
図１２において、３０は結晶化ガラス（ガラスセラミックス）である。本実施例で用いる多結晶シリコン膜を形成するには 700℃以上の加熱処理が必要であるため、耐熱性の高い材料を基板として用いる。
【０１２１】
耐熱性の高い材料として石英を用いることもできるが、本実施例では高価な石英基板の代わりに安価な結晶化ガラスを用いる。また、結晶化ガラス３０は絶縁性シリコン膜（酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜等）でなる保護膜３１で覆われ、ガラス成分の流出を防止している。
【０１２２】
保護膜３１の上には特異な結晶構造を有する多結晶シリコン薄膜でなる活性層が形成され、不純物を添加することによりソース領域３２、ドレイン領域３３、ピニング領域３４、チャネル形成領域３５が形成されている。この多結晶シリコン薄膜の形成方法については後述する。
【０１２３】
そして、多結晶シリコン薄膜でなる活性層の表面にゲイト絶縁膜３６を形成したら、次に消去ゲイト３７、トンネル酸化膜３８を設け、次いでフローティングゲイト３９が形成されている。
【０１２４】
さらに、フローティングゲイト３９を覆って第１の層間膜４０、コントロールゲイト４１、第２の層間膜４２、グランド線４３、ビット線４４が順次形成されてスタック型の不揮発性メモリ（ＥＥＰＲＯＭ）を構成している。
【０１２５】
ところで、上述の様に本実施例では活性層（ソース領域、チャネル形成領域及びドレイン領域を構成する）として本出願人らが開発した特異な結晶構造を有する多結晶シリコン薄膜を利用する。
【０１２６】
勿論、公知の手段で得られる他の多結晶シリコンを用いても良いが、メモリ自体の動作速度の向上及び書き込み電圧の低電圧化を図るならば、上述の特異な結晶構造を有する多結晶シリコン薄膜を用いることが望ましい。
【０１２７】
ここでこの特異な結晶構造を有する多結晶シリコン薄膜を形成するための技術について図１３を用いて説明する。
【０１２８】
図１３（Ａ）において、５０は結晶化ガラス、５１は結晶化ガラスからの成分物質の流出を防ぐ保護膜である。そして、その上に非晶質シリコン膜５２を減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法により形成する。
【０１２９】
ただし、減圧熱ＣＶＤ法で成膜した場合には裏面及び側面に成膜された膜を後の結晶化工程を行う前に除去しておくことが好ましい。本発明者らの経験では、裏面や側面に非晶質シリコン膜を残したまま結晶化工程を行うと結晶状態が悪化する様である（原因は不明）。
【０１３０】
なお、非晶質シリコン膜５２以外にもSi_x Ge_1-x （0<X<1)で示されるシリコンとゲルマニウムの化合物を利用するなど、他の半導体薄膜を用いることも可能である。また、非晶質シリコン膜５３の膜厚は25〜100nm （好ましくは30〜60nm）とすれば良い。
【０１３１】
次に、非晶質シリコン膜５２の結晶化工程を行う。結晶化の手段としては本発明者らによる特開平7-130652号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本願発明では実施例２に記載した技術内容（特開平8-78329 号公報に詳しい）を利用するのが好ましい。
【０１３２】
特開平8-78329 号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜５３を形成する。そして、非晶質シリコン膜５２の結晶化を助長する触媒元素を含有した溶液をスピンコート法により塗布し、触媒元素含有層５４を形成する。（図１３（Ａ））
【０１３３】
なお、触媒元素としてはニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）から選ばれた一種または複数種の元素を用いることができる。望ましくはシリコンとの格子の整合性の良いニッケルを用いる。
【０１３４】
また、上記触媒元素の添加工程はスピンコート法に限らず、マスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【０１３５】
次に、触媒元素の添加工程が終了したら、500 ℃２時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において 500〜700 ℃（代表的には 550〜650 ℃、好ましくは570 ℃）の温度で 4〜24時間の加熱処理を加えて非晶質シリコン膜５２の結晶化を行う。（図１３（Ｂ））
【０１３６】
この時、非晶質シリコン膜５２の結晶化は触媒元素を添加した領域で発生した核から優先的に進行し、結晶化ガラス５０の基板面に対してほぼ平行に成長した結晶領域５５が形成される。本発明者らはこの結晶領域５５を横成長領域と呼んでいる。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。
【０１３７】
結晶化のための加熱処理が終了したら、マスク絶縁膜５３を除去した後、触媒元素を除去するための加熱処理（触媒元素のゲッタリング工程）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【０１３８】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700 ℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。そのため加熱処理温度を好ましくは800 〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜 6hr、代表的には 0.5〜 1hrとする。
【０１３９】
代表的には酸素雰囲気に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（好ましくは３体積％）の濃度で含有させ、950 ℃、30分の加熱処理を行えば良い。ＨＣｌ濃度を上記濃度以上とすると、シリコン表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【０１４０】
また、ハロゲン元素を含む化合物してはＨＣｌガス以外にもＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲン元素を含む化合物から選ばれた一種または複数種のものを用いることが出来る。
【０１４１】
この工程においては横成長領域５５中の触媒元素が塩素の作用によりゲッタリングされ、揮発性の塩化物となって大気中へ離脱して除去される。そして、この工程後の横成長領域５６中における触媒元素の濃度は 5×10¹⁷atoms/cm³ 以下（代表的には 2×10¹⁷atoms/cm³ 以下）にまで低減される。
【０１４２】
なお、本実施例ではハロゲン元素のゲッタリング能力によって触媒元素をゲッタリングしているが、リン元素のゲッタリング能力を利用することも可能である。リンでゲッタリングする場合には、横成長領域に接する場所に高濃度にリンを含む層を設け、加熱処理によってリンを含む層に触媒元素をゲッタリングさせれば良い。
【０１４３】
こうして得られた横成長領域５６は棒状または偏平棒状結晶の集合体からなる特異な結晶構造を示す。本実施例の不揮発性メモリでは横成長領域５６のみで構成される多結晶シリコン薄膜を活性層として用いるのである。
【０１４４】
また、特異な結晶構造とは、具体的には互いに概略平行に並んだ棒状結晶が巨視的に特定の方向を持った構造であり、さらに、その個々の棒状結晶のなす結晶粒界では極めて連続性の高い結合が実現されている。
【０１４５】
この様子を詳細に観察した結果は、本出願人による特願平9-55633 、同9-165216、同9-212428で説明している。
【０１４６】
以上の様な工程で形成された多結晶シリコン薄膜は結晶粒界が極めて連続性の高い（整合性の高い）結合でなるため、殆どキャリアの移動を妨げない。即ち、実質的に結晶粒界が存在しないシリコン薄膜となり、実質的に単結晶と見なすことが可能である（実際に電子線回折パターンは単結晶の回折パターンと酷似している）。
【０１４７】
さらに、意図的に不純物を添加しない限り上述の多結晶シリコン薄膜は真性または実質的に真性である。ここでいう真性とはシリコン以外の不純物が極力排除されて殆ど極性を無視しうる状態を意味する。
【０１４８】
この様に、本願発明は実質的に単結晶と見なせる半導体薄膜（本実施例で示した様な結晶構造を有する多結晶半導体薄膜）を利用した全ての不揮発性メモリに対して適用することが可能である。
【０１４９】
〔実施例８〕
本実施例では、１〜６に示した不揮発性メモリにおいて半導体層の下地となる絶縁層（埋め込み酸化膜等）に、ピニング領域と同一導電型の不純物元素を添加する構成について説明する。
【０１５０】
なお、本実施例ではピニング領域に添加する不純物としてボロンを用いる場合について説明する。まず、本実施例の不揮発性メモリのチャネル形成領域に注目した断面図を図１４（Ａ）、（Ｂ）に示す。図１４（Ａ）、（Ｂ）はチャネル形成領域をチャネル幅方向に沿って切断した断面に相当する。
【０１５１】
図１４（Ａ）において、６１は単結晶シリコン基板、６２は埋め込み酸化膜、６３はチャネル形成領域、６４、６５はピニング領域である。この時、本実施例では埋め込み酸化膜６２の表面近傍にボロンが添加された領域６７が形成されている点に特徴がある。
【０１５２】
また、図１４（Ｂ）に示す構造は、基本的には図１４（Ａ）と同一構造であるが、埋め込み酸化膜６２の全体にボロンが添加されている。
【０１５３】
ここで図１４（Ａ）の構成としたチャネル形成領域のエネルギー状態を模式的に表すと図１４（Ｃ）の様になる。図１４（Ｃ）において、６８はエネルギー障壁の低い領域であり、チャネル形成領域として機能する領域である。
【０１５４】
また、図１４（Ａ）におけるピニング領域６４、６５および意図的にボロンを添加した埋め込み酸化膜６２の近傍には不純物元素の染みだしに起因するエネルギー障壁の高い領域６９が形成される。
【０１５５】
さらに、チャネル形成領域のエネルギー分布を図１４（Ｄ）、（Ｅ）に示す。図１４（Ｄ）は、図１４（Ｃ）の点線Ｘに沿ったエネルギー分布図であり、横軸にチャネル幅方向の距離、縦軸に相対的エネルギーをとっている。また、図１４（Ｅ）は、図１４（Ｃ）の点線Ｙに沿ったエネルギー分布図であり、横軸に相対的エネルギー、縦軸に深さ方向の距離をとっている。
【０１５６】
なお、図１４（Ｄ）、（Ｅ）のエネルギー分布図は図１４（Ｃ）のエネルギー状態図と互いに対応する様に記載してある。
【０１５７】
図１４（Ｄ）に示す様に、ピニング領域およびその近傍ではｂに相当する大きな相対的エネルギーとなっている。しかし、キャリアが移動する領域６８の内部（特にピニング領域から最も遠い部分）では、相対的エネルギーは最も小さくなる（ａに相当する）。
【０１５８】
また、図１４（Ｅ）に示す様に、点線Ｙに沿ったエネルギー分布を見るとゲイト絶縁膜（図示せず）近傍ではある程度高い相対的エネルギーを示し、キャリアが移動する領域６８内部で最も小さいａに相当する相対的エネルギーとなる。そして、埋め込み酸化膜６２との界面に近づくと除々に相対的エネルギーは増加し、ｂ’に相当する大きさとなる。
【０１５９】
なお、ピニング領域に添加された不純物濃度と埋め込み酸化膜に添加された不純物濃度が同一であればｂ＝ｂ’である。当然、異なる添加濃度であればｂとｂ’も異なるものとなる。本願発明ではどちらであっても良い。
【０１６０】
本願発明の場合、相対的エネルギー（ａ）に対して相対的エネルギー（ｂまたはｂ’）を３倍以上（好ましくは１０倍以上）とすることが好ましい。こうすることで、キャリア（電子または正孔）がエネルギー状態の低い領域６８を優先的に移動する様な構成を得ることができる。
【０１６１】
また、チャネル形成領域６３と埋め込み酸化膜６２との界面付近では高いエネルギー障壁が形成されてキャリアが近づけないので、下地（埋め込み酸化膜）表面近傍で生じるキャリア散乱を防ぐことができる。
【０１６２】
以上の様な構成とすることで空乏層の広がりをより効果的に抑止することが可能となり、さらに短チャネル効果に対する耐性を高めることができる。また、下地膜表面におけるキャリア散乱を低減することでホットエレクトロン注入のさらなる効率化を図ることができる。
【０１６３】
〔実施例９〕
実施例１〜７に示した不揮発性メモリは不揮発性メモリを用いた公知の全ての回路構成に対して適用できる。そこで本実施例では、本願発明をＮＡＮＤ型及びＮＯＲ型アーキテクチャで設計されたフラッシュメモリに適用した場合について説明する。
【０１６４】
まず、図７（Ａ）、（Ｂ）に示したＮＡＮＤ型メモリ回路の構成について説明する。なお、図７では８つのメモリトランジスタと２つの選択トランジスタからなる回路を２つ記載しているが、説明はその片方のみを行う。
【０１６５】
図７（Ａ）において、７０１、７０２は選択トランジスタであり、それぞれ７０３、７０４で示される選択線Ｓ１、Ｓ２をゲイト電極とする。また、選択トランジスタ７０１はＢ１（またはＢ２）で示されるビット線７０５と、８つのメモリトランジスタ７０６〜７１３とを接続している。
【０１６６】
なお、本実施例では８つのメモリトランジスタを直列に接続する例を示すが、この数に限定されるものではない。
【０１６７】
また、最終段のメモリトランジスタ７１３には選択トランジスタ７０２が接続され、選択トランジスタ７０２の一方の端子は接地されている。勿論、接地ではなく電源線と接続させても動作させることはできる。
【０１６８】
メモリトランジスタ７０６〜７１３は各々ワード線７１４〜７２１（Ｗ１〜Ｗ８で表される）をコントロールゲイトとして利用する。
【０１６９】
また、図７（Ａ）のＮＡＮＤ型メモリ回路を回路パターンとして模式的に表すと図７（Ｂ）の様になる。なお、各メモリトランジスタにおいて、斜線で示される領域はコントロールゲイト７１４〜７２１の下に設けられたフローティングゲイトを示している。
【０１７０】
次に、図８（Ａ）、（Ｂ）に示したＮＯＲ型メモリ回路の構成について説明する。なお、図８では４つのメモリトランジスタからなる回路を２つ記載しているが、説明はその片方のみを行う。
【０１７１】
図８（Ａ）において、Ｂ１で示されるビット線８０１には個々に４つのメモリトランジスタ８０２〜８０５が接続されている。そして、メモリトランジスタ８０２〜８０５においてビット線８０１と接続しない側の端子（ソース領域）は接地線８０６と接続されている。
【０１７２】
また、メモリトランジスタ８０２〜８０５の各々はＷ１〜Ｗ４で示されるワード線８０７〜８１０をコントロールゲイトとして利用する。
【０１７３】
また、図８（Ａ）のＮＯＲ型メモリ回路を回路パターンとして模式的に表すと図８（Ｂ）の様になる。なお、各メモリトランジスタにおいて、斜線で示される領域はコントロールゲイト８０７〜８１０の下に設けられたフローティングゲイトを示している。
【０１７４】
図７に示した様なＮＡＮＤ型回路は書き込み順序が決まっていたり、読み出しのアクセス時間が遅いなどの不利はあるが、集積度を大幅に向上させることができるという利点を有する。
【０１７５】
また、図８に示した様なＮＯＲ型回路は、フローティングゲイトへの電子の精密な注入及び精密な電荷量の読み出しを行う上で有効な構成である。これがソース／ドレインのバスラインに個々のメモリトランジスタを直接接続するというＮＯＲ型アーキテクチャの特徴である。
【０１７６】
なお、本実施例は２層構造の電極（多結晶ポリシリコン等）を利用した不揮発性メモリについて説明したが、実施例３に示した様な３層構造の電極（消去ゲイトを備えた構造）の不揮発性メモリでも実施可能である。
【０１７７】
〔実施例１０〕
本実施例では本願発明の不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合の例について説明する。
【０１７８】
図９に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア１１、フラッシュメモリ１２（ＲＡＭでも良い）、クロックコントローラ１３、キャッシュメモリ１４、キャッシュコントローラ１５、シリアルインターフェース１６、Ｉ／Ｏポート１７等から構成される。
【０１７９】
勿論、図９に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１８０】
図９に示すマイクロプロセッサではＣＰＵコア１１、クロックコントローラ１３、キャッシュコントローラ１５、シリアルインターフェース１６、Ｉ／Ｏポート１７をＣＭＯＳ回路１８で構成している。そして、ＣＭＯＳ回路１８には本願発明で開示したピニング領域１９が設けられている。
【０１８１】
この様に、本願発明は不揮発性メモリだけでなくＳＯＩＦＥＴに適用することも可能である。この詳細については、特願平８−２３９２１５号で既に出願済である。
【０１８２】
また、フラッシュメモリ１４には本願発明の不揮発性メモリが利用され、メモリ回路２０が構成されている。そして、メモリ回路２０を構成する全てのメモリセルにはピニング領域２１が設けられている。なお、キャッシュメモリ１２に本願発明の不揮発性メモリを利用することも可能である。
【０１８３】
以上に示した様に、図９はメモリ部と他のロジック部の全てに本願発明で開示するピニング技術を利用した場合に例である。
【０１８４】
さらに、場合によっては図１０に示す様な構成も採用しうる。図１０はメモリ部以外のロジック部を通常のＣＭＯＳ回路２２で構成する場合の例である。この場合はロジック部だけピニング領域を設けない構成とすれば良い。
【０１８５】
この様に、ピニング領域は回路設計の段階で必要箇所に設けることが可能であり、回路全体に利用するか、その一部に利用するかは実施者が適宜決定すれば良い。様々な性能が複合化されたハイブリッドＩＣに本願発明を適用する場合においては、この様な回路設計の自由度が非常に有効である。
【０１８６】
〔実施例１１〕
本願発明の不揮発性メモリで構成された半導体回路（メモリ回路）はデータの記憶・読み出しを行う記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器の一例を図１１に示す。
【０１８７】
本願発明の不揮発性メモリを利用しうる電子機器としてはビデオカメラ、電子スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、ＰＨＳ等）などが挙げられる。
【０１８８】
図１１（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は内蔵のＬＳＩ基板に組み込まれ、電話番号を記録するアドレス機能などを付加するために利用される。
【０１８９】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は内蔵のＬＳＩ基板に組み込まれ、画像データの記憶などの機能に利用される。
【０１９０】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は内蔵のＬＳＩ基板に組み込まれ、処理データや画像データの記憶に利用される。
【０１９１】
図１１（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本願発明は画像信号の補正回路として表示装置２３０２に接続される。
【０１９２】
図１１（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本願発明はγ補正回路に与えるデータを格納しておく記憶回路として利用することができる。
【０１９３】
図１１（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本願発明はγ補正回路に与えるデータを格納しておく記憶回路として利用することができる。
【０１９４】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。これ以外にも各種制御回路や情報処理回路に不可欠な記憶媒体として活用することが可能である。
【０１９５】
【発明の効果】
本願発明を利用することで、短チャネル効果などに代表される微細効果の影響を最小限に抑え、不揮発性メモリのさらなる微細化を進めることができる。
【０１９６】
そして、小さい面積で大容量を実現する不揮発性メモリを高い信頼性を確保したまま実現することが可能である。
【図面の簡単な説明】
【図１】 本願発明の不揮発性メモリの構成を示す図。
【図２】 エネルギーバンドの変化を説明するための図。
【図３】 チャネル長及びチャネル幅の定義を説明するための図。
【図４】 活性領域のエネルギー状態を示す図。
【図５】 活性領域のエネルギー状態を示す図。
【図６】 本願発明の不揮発性メモリの構成を示す図。
【図７】 本願発明の不揮発性メモリを用いた回路を示す図。
【図８】 本願発明の不揮発性メモリを用いた回路を示す図。
【図９】 本願発明の不揮発性メモリを用いた半導体回路を示す図。
【図１０】 本願発明の不揮発性メモリを用いた半導体回路を示す図。
【図１１】 本願発明の不揮発性メモリを用いた電子機器を示す図。
【図１２】 本願発明の不揮発性メモリの構成を示す図。
【図１３】 多結晶シリコン薄膜の作製工程を示す図。
【図１４】 チャネル形成領域近傍のエネルギー分布を示す図。[0001]
[Technical field to which the invention belongs]
The present invention relates to a non-volatile memory having an SOI structure formed using a semiconductor thin film that can be regarded as a single crystal or substantially a single crystal. In particular, the present invention is effective for a nonvolatile memory having a channel length of 2 μm or less, and further 0.5 μm or less.
[0002]
[Prior art]
The IC memory that stores and holds data in the computer is roughly divided into a RAM and a ROM. Examples of RAM (Random Access Memory) include DRAM (dynamic RAM) and SRAM (static RAM), but data is lost when the power is turned off.
[0003]
On the other hand, mask ROMs and PROMs (programmable ROMs) are known as ROMs, and have the advantage that data is not lost even when the power is turned off. In addition, PROM is an EPROM (Erasable-PROM) that erases data with ultraviolet light, an EEPROM (Electrically-EPROM) that electrically erases data, and a flash memory (flash-EEPROM) that electrically erases data collectively. Can be classified.
[0004]
Research and development of non-volatile memory has been proceeding at a remarkable speed in order to take advantage of the excellent advantage of permanent data retention, and recently, the possibility of magnetic memory as an alternative memory is being discussed.
[0005]
In such an IC memory, it is necessary to increase the storage capacity simultaneously with the pursuit of reliability and performance. In other words, as with other ICs, miniaturization technology is always adopted, and development is progressing according to the scaling rule.
[0006]
However, the nonvolatile memory basically stores data using the same operation principle as a field effect transistor (hereinafter referred to as FET). Therefore, the short channel effect that is known to cause a serious adverse effect on the FET operation with the miniaturization also causes a serious adverse effect in the operation of the nonvolatile memory.
[0007]
In particular, a phenomenon called punch-through makes it difficult to control the current by the gate electrode by lowering the source-drain breakdown voltage. Therefore, there is a conventional example in which a device for improving the punch-through resistance, for example, a device called a “bocket structure” is provided.
[0008]
[Problems to be solved by the invention]
The above-described pocket structure is a structure in which an impurity region having the same conductivity type as that of the substrate is provided at the channel / drain junction. By doing so, the spread of the drain depletion layer can be suppressed and the occurrence of punch-through can be suppressed.
[0009]
However, in the nonvolatile memory, impact ionization is positively generated at the channel / drain junction to generate electron-hole pairs, so that a large amount of holes flow on the substrate side simultaneously with the injection of electrons into the floating gate. .
[0010]
On the other hand, in the above-described pocket structure, a large amount of generated holes are accumulated under the channel formation region, and as a result, a phenomenon called a substrate floating effect occurs. In this state, there arises a problem that the amount of charge moving through the channel formation region cannot be controlled by the control gate.
[0011]
The present invention has been made in view of the above problems, and it is an object of the present invention to effectively prevent or suppress the short channel effect generated with the miniaturization of the nonvolatile memory and realize a high-performance memory. To do.
[0012]
[Means for Solving the Problems]
The configuration of the invention disclosed in this specification is as follows.
On a substrate having an insulating surface,
A source region, a drain region, and an active region formed using a semiconductor thin film that can be regarded as a single crystal or substantially a single crystal;
A stripe-shaped impurity region provided in the active region; an intrinsic or substantially intrinsic channel formation region sandwiched between the impurity regions;
It is characterized by including.
[0013]
In addition, the configuration of other inventions is as follows:
On a substrate having an insulating surface,
A source region, a drain region, and an active region formed using a semiconductor thin film that can be regarded as a single crystal or substantially a single crystal;
A stripe-shaped impurity region provided in the active region; an intrinsic or substantially intrinsic channel formation region sandwiched between the impurity regions;
Including
The impurity region is made of an element selected from Group 13 or Group 15.
[0014]
In addition, the configuration of other inventions is as follows:
On a substrate having an insulating surface,
A source region, a drain region, and an active region formed using a semiconductor thin film that can be regarded as a single crystal or substantially a single crystal;
A stripe-shaped impurity region provided in the active region; an intrinsic or substantially intrinsic channel formation region sandwiched between the impurity regions;
Including
The impurity region is made of an element selected from Group 13 or Group 15, and a depletion layer extending from the drain region toward the source region is suppressed by the impurity region.
[0015]
In the above structure, the impurity region is preferably provided in a stripe shape from the source region to the drain region.
[0016]
In the above structure, the concentration of the element contained in the impurity region is 1 × 10 ¹⁷ ~
5 × 10 ²⁰ atoms / cm ^Three It is preferable that
[0017]
In addition, it is effective to form a recording circuit using the nonvolatile memory having the above configuration as a recording medium and to incorporate the recording circuit in an electronic device.
[0018]
The gist of the present invention is to form an impurity region locally with respect to the active region and suppress a depletion layer extending from the drain region toward the source region by the impurity region. Note that in this specification, a region surrounded by a source region, a drain region, and a field oxide film is referred to as an active region, and the active region is further distinguished into a locally provided impurity region and a channel formation region.
[0019]
In addition, the present inventors define the term “pinning” in the sense of “suppression” because the effect of suppressing the depletion layer can be understood as if the depletion layer is pinned.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described in detail with the following examples.
[0021]
【Example】
[Example 1]
This embodiment will be described with reference to FIG. FIG. 1 is a cross-sectional view and a top view of a nonvolatile memory to which the present invention is applied. In the present embodiment, a basic stack structure EEPROM will be described as an example.
[0022]
In FIG. 1, 100 is single crystal silicon (P-type silicon), 101 is a buried oxide film, 102 is a field oxide film formed by the LOCOS method, 103 is a source region formed by adding arsenic (or phosphorus), and 104 is This is the drain region.
[0023]
In this embodiment, an example of the structure of an N-type EEPROM is shown, but a P-type can also be used. In the case of making it P type, boron may be added to N type silicon to form source / drain regions.
[0024]
In addition, as a single crystal silicon substrate having a buried oxide film, a SIMOX substrate, a UNIBOND substrate (a substrate using a smart cut method), or the like can be used. Of course, other known SOI substrates may be used.
[0025]
At this time, the thickness of the single crystal silicon thin film formed on the buried oxide film is preferably 10 to 100 nm (typically 30 to 50 nm). As the film thickness is thinner, hot electron injection is more likely to occur, so that the write voltage can be reduced.
[0026]
Reference numeral 105 denotes the most important impurity region (hereinafter referred to as a pinning region) in the present invention. The pinning region 105 is formed by adding an impurity having the same conductivity type as that of the silicon substrate 101 (an impurity having a conductivity type opposite to that of the source / drain region).
[0027]
In this embodiment, P-type silicon is used (the single crystal silicon thin film on the buried oxide film is also P-type), so that an element selected from the group 13 (typically boron) is added. Of course, when N-type silicon is used (when a P-type EEPROM is manufactured), an element selected from Group 15 (phosphorus, arsenic, etc.) may be added to form a pinning region.
[0028]
Note that an element selected from Group 13 or Group 15 described above forms an energy barrier for carriers (electrons or holes) by shifting the energy band of single crystal silicon. In this sense, the pinning region can also be called a region formed by shifting the energy band, and any element exhibiting such an effect can be used even if it is not a group 13 or group 15 element.
[0029]
Here, the elements that shift the energy band will be described with reference to a conceptual diagram as shown in FIG. FIG. 2A shows an energy band state of single crystal silicon. When an impurity element (an element selected from group 13) that shifts the energy band in a direction that hinders the movement of electrons is added thereto, the energy state changes as shown in FIG.
[0030]
At this time, although there is no change in the energy band gap in the added region, the Fermi level (Ef) moves to the valence band (Ev) side. As a result, the energy state apparently shifts upward. Therefore, a higher energy barrier is formed (for electrons) by ΔE than the undoped region.
[0031]
In addition, when an impurity element (an element selected from Group 15) that shifts the energy band is added to the state of FIG. 2A in a direction that hinders the movement of holes, the energy state changes as shown in FIG. To do.
[0032]
In this case, the Fermi level in the added region moves to the conduction band (Ec) side, and the energy state apparently shifts downward. Therefore, a higher energy barrier is formed by ΔE (for holes) than in the undoped region.
[0033]
As described above, an energy difference corresponding to ΔE is generated between the undoped (undoped) region and the pinning region. The height of the energetically (potential) barrier varies depending on the impurity element concentration. In the present invention, the concentration of this impurity element is 1 × 10 ¹⁷ ~ 5 × 10 ²⁰ atoms / cm ^Three (Preferably 1 × 10 ¹⁸ ~ 5 × 10 ¹⁹ atoms / cm ^Three ) Adjust within the range.
[0034]
Note that since the pinning region 105 can be formed by using a microfabrication technique, it is necessary to use an addition means suitable for microfabrication, such as an ion implantation method or FIB (Focus Ion Beam). If an addition method using a mask is used, it is desirable to use fine processing such as forming a mask pattern using an electronic drawing method.
[0035]
In the pinning region 105, most typically, as shown in FIG. 1A, the pinning regions 105 and the channel formation regions 106 are arranged substantially parallel to each other and alternately arranged. That is, a configuration in which a plurality of pinning regions are provided in a stripe shape in a region (active region) surrounded by the source region 103, the drain region 104, and the field oxide film 102 is preferable.
[0036]
It is effective to provide a pinning region at the side end of the active region (the end where the active region and the field oxide film are in contact). If a pinning region is formed at the side end portion, it is possible to reduce a leakage current transmitted through the side end portion.
[0037]
Further, the pinning region 105 may be formed so as to cover at least the junction (drain junction) between the active region and the drain region 104. Since the depletion layer, which is a problem with punch-through, spreads from the drain junction, the effect can be obtained by suppressing this. That is, if the pinning region is provided in a dot shape or an elliptical shape with respect to the active region and a part of the pinning region exists at the drain junction, the spread of the depletion layer can be suppressed.
[0038]
Needless to say, the pinning effect can be more effectively obtained by forming from the source region 103 to the drain region 104 as shown in FIG.
[0039]
Further, it is preferable that the implantation depth of the pinning region 105 reaches the base film 101 or is formed so as to bite into the base film 101. In this embodiment, since the thickness of the single crystal silicon thin film is 10 to 100 nm (typically 30 to 50 nm), the implantation depth of the pinning region 105 is 10 to 150 nm (typically 30 to 100 nm). Adjust within the range.
[0040]
Here, the channel length and the channel width are defined with reference to FIG. In FIG. 3, a distance between the source region 301 and the drain region 302 (corresponding to the length of the active region 303) is defined as a channel length (L). The present invention is effective when this length is 2 μm or less, typically 0.05 to 0.5 μm, preferably 0.1 to 0.3 μm. A direction along the channel length is referred to as a channel length direction.
[0041]
In addition, the pinning width (v _j ). The pinning width may be 1 μm or less, typically 0.01 to 0.2 μm, preferably 0.05 to 0.1 μm. When the total sum of the widths of all the pinning regions existing in the active region 303 is an effective pinning width (V), the following equation is defined.
[0042]
[Expression 1]

[0043]
In order to obtain a pinning effect, it is necessary to provide at least one pinning region with respect to the active region 303. That is, j = 1 or more is necessary as a condition. In addition, in the case where a pinning region is provided at a side end portion (a portion in contact with the field oxide film) of the active region 303, at least j = 2 or more is a necessary condition.
[0044]
Further, the width of the channel formation region 305 is set to the channel width (w _i ). The channel width can correspond to any case, but since the memory does not need to pass a large current, it is 3 μm or less, typically 0.1 to 2 μm, preferably 0.1 to 0.5 μm.
[0045]
In addition, the channel width (w _i ) As the effective channel width (W), the following equation is defined.
[0046]
[Expression 2]

[0047]
If the channel width is extremely narrow such as 0.3 μm or less, the number of pinning regions that can be arranged in the active region is limited. In such a case, a configuration in which the active region 303 is provided only at the side end portion may be used.
[0048]
In such a case, the channel width w _i I = 1. Of course, in order to effectively obtain a pinning effect, it is preferable to provide a pinning region other than the side end portion of the active region 303. In that case, i = 2 or more.
[0049]
Further, the total sum of the above-mentioned total pinning regions (effective pinning width) and the total channel formation region (effective channel width) is added to the total channel width (W _total ) And defined by the following formula.
[0050]
[Equation 3]

[0051]
This total channel width (W _total ) Corresponds to the width of the active region 303 (the length of the active region in the direction perpendicular to the channel length direction). A direction along the total channel width is referred to as a channel width direction.
[0052]
As described above, since the present invention is intended to be applied to a nonvolatile memory having a very small channel length, the pinning region and the channel formation region must be formed with extremely fine dimensions.
[0053]
In FIG. 1, the impurity element added to the pinning region 105 is preferably activated by furnace annealing, laser annealing, lamp annealing, or the like. This activation process may be performed simultaneously with an annealing process in a later process such as formation of a gate insulating film, or may be performed independently.
[0054]
A feature of the present invention is that a pinning region is provided locally (preferably in a stripe shape) in a region functioning as a channel formation region in a conventional nonvolatile memory. Therefore, other structures can follow the conventional nonvolatile memory structure as it is.
[0055]
That is, the tunnel oxide film 107 is provided on the single crystal silicon thin film in which the source region 103, the drain region 104, and the pinning region 105 are provided. The tunnel oxide film is formed by a thermal oxidation process because high quality film quality is desired. In this embodiment, the thickness of the tunnel oxide film 107 is 11 nm. Of course, it goes without saying that the thickness of the tunnel oxide film is not limited to this value.
[0056]
In this embodiment, the above-described pinning region 105 may be formed after the tunnel oxide film 107 is formed.
[0057]
A floating gate 108 made of a first polycrystalline silicon layer is provided on the tunnel oxide film 107. As shown in FIG. 1C, it is important that the end portion of the floating gate 108 overlaps with the junction between the pinning region 105 and the drain region 104.
[0058]
Since a large amount of hot electrons are generated due to the electric field concentration at the junction, hot electrons can be injected with high efficiency if the floating gate is overlapped with this portion.
[0059]
When the floating gate 108 is thus provided, a first interlayer film 109, a control gate 110 made of a second polycrystalline silicon layer, a second interlayer film 111, and a bit line 112 are provided.
[0060]
Of course, it is also possible to use a conductive layer such as a metal film instead of the polycrystalline silicon layer. In addition, as an interlayer film, SiO ₂ / SiN / SiO ₂ It is also effective to use a laminated film (generally called an ONO film) represented by
[0061]
The two-layer polycrystalline silicon type EEPROM of this embodiment is represented by a circuit diagram as shown in FIG. In FIG. 1D, Vd is the drain voltage, Vs is the source voltage, CG is the control gate voltage, and FG is the potential of the floating gate.
[0062]
In the EEPROM of this embodiment, the following voltages are applied when data is written and erased.
[0063]
[Table 1]

[0064]
Of course, the operating voltage need not be limited to Table 1. Further, the structure of this embodiment is not limited to this, and the present invention can be applied to all EEPROMs that electrically erase data.
[0065]
(Operational effect of this embodiment)
First, the first effect of the present embodiment will be described. In FIG. 1, the pinning region 105 locally formed in the active region functions as a stopper for the depletion layer spreading from the drain side, and effectively suppresses the spread of the depletion layer. Therefore, the punch-through phenomenon due to the spread of the depletion layer is prevented. In addition, since the increase in depletion layer charge due to the spread of the depletion layer is suppressed, a decrease in threshold voltage can be avoided.
[0066]
Next, the second effect will be described. In this embodiment, the narrow channel effect can be intentionally enhanced by the pinning region. The narrow channel effect is a phenomenon observed when the channel width is extremely narrow, and causes an increase in threshold voltage (see Submicron Device I; Mitsumasa Koyanagi et al., Pp 88-138, Maruzen Co., 1987). .
[0067]
FIG. 4 shows the energy state (potential state) of the active region when the pinning TFT of this embodiment operates. In FIG. 4, regions 401 and 402 correspond to the energy state of the pinning region 105, and a region 403 corresponds to the energy state of the channel formation region 106.
[0068]
As is clear from FIG. 4, the pinning region 105 forms a high energy barrier, and the channel formation region 106 forms a low energy barrier region. Therefore, carriers move preferentially in the channel formation region 106 having a low energy state.
[0069]
In this way, a high energy barrier is formed in the pinning region 105, and the threshold voltage of that portion increases. As a result, the threshold voltage observed as a whole also increases. This narrow channel effect becomes more prominent as the effective channel width becomes narrower.
[0070]
As described above, in the present invention, it is possible to control the strength of the narrow channel effect and adjust the threshold voltage by freely designing the impurity concentration and effective channel width added to the pinning region 105. . That is, by controlling the pinning effect, it is possible to balance the decrease in the threshold voltage due to the short channel effect and the increase in the threshold voltage due to the narrow channel effect, and to adjust to a desired value.
[0071]
Further, since the group 13 element is added to the pinning region in the case of the N type and the group 15 element is added in the case of the P type, the threshold voltage increases in that portion (positive in the case of the N channel type, Shift in the negative direction in the case of the P-channel type. That is, since the threshold voltage increases locally, the overall threshold voltage also increases accordingly. Therefore, in order to adjust to a desired threshold voltage, it is important to set the impurity concentration added to the pinning region to an appropriate value.
[0072]
By the way, in the nonvolatile memory, the threshold voltage is changed by injecting electrons into the floating gate, and “0” and “1” are detected by detecting whether a current flows through the bit line when a predetermined voltage is applied. ". Therefore, if the threshold voltage becomes extremely small due to the short channel effect, the distinction between “0” and “1” must be identified by applying a very small voltage. That is, it is susceptible to noise and the risk of malfunction increases.
[0073]
However, in the present invention, it is possible to control the threshold voltage to a desired threshold voltage while suppressing a decrease in the threshold voltage, so that the discrimination ability of “0” and “1” is increased. That is, it is possible to realize a highly reliable nonvolatile memory.
[0074]
Next, the third effect will be described. The nonvolatile memory of this embodiment has an advantage that the channel formation region 106 is formed of a substantially intrinsic region, and majority carriers (electrons in the case of N type and holes in the case of P type) move in the region. .
[0075]
Here, the substantially intrinsic region basically refers to an undoped single crystal semiconductor region. In addition, a region in which the conductivity type is intentionally offset by adding an impurity element of a reverse conductivity type and a region having one conductivity type in a range in which the threshold voltage can be controlled are included.
[0076]
For example, the dopant concentration is 5 × 10 ¹⁶ atoms / cm ^Three Below (preferably 5 × 10 ¹⁵ atoms / cm ^Three The concentration of carbon, nitrogen and oxygen contained is 2 × 10 ¹⁸ atoms / cm ^Three Below (preferably 5 × 10 ¹⁷ atoms / cm ^Three It can be said that the single crystal silicon which is the following is substantially intrinsic. In this sense, a silicon wafer generally used in an IC is substantially intrinsic unless impurities are intentionally added during the process.
[0077]
When the region where carriers move is substantially intrinsic, the decrease in mobility due to impurity scattering is extremely small, and high carrier mobility can be obtained. In other words, the influence of lattice scattering is dominant on the carrier mobility, and it is very close to the ideal state.
[0078]
In addition, as illustrated in FIG. 1A, when a linear pinning region is provided from the source region to the drain region, an effect that a moving path of majority carriers is defined by the pinning region can be obtained.
[0079]
As described above, the energy state of the channel formation region sandwiched between the pinning regions is as shown in FIG. In the configuration shown in FIG. 1A, it is considered that a plurality of slits in an energy state as shown in FIG. 4 are arranged.
[0080]
FIG. 5 schematically shows this state. In FIG. 5, reference numeral 501 denotes a pinning region and 502 denotes a channel formation region. Reference numeral 503 denotes majority carriers (electrons or holes). As shown in FIG. 5, the carrier 503 cannot move over the pinning region 501, and therefore moves preferentially in the channel formation region 502. That is, the movement path of majority carriers is defined by the pinning region.
[0081]
By defining the movement path of majority carriers, scattering due to self-collision between carriers is reduced. This greatly contributes to improvement of carrier mobility. In addition, since there are very few impurity elements in the substantially intrinsic channel formation region, the velocity overshoot effect (K. Ohuchi et al., Jpn. J. Appl. Phys. 35, pp. 960, 1996) occurs, and the carrier mobility is extremely large.
[0082]
As described above, the high carrier mobility is effective in reducing the charge writing time and the reading time, and the performance of the memory function is improved. In addition, since the carrier mobility is high, the charge writing efficiency by channel hot electron injection (CHE injection) is greatly improved because of its high energy.
[0083]
Next, the fourth effect will be described. In the case of the configuration of this embodiment, the junction between the pinning region and the drain region (typically p ⁺ / n ⁺⁺ Junction or n ⁺ / p ⁺⁺ The electric field concentration at the time of () is greatly increased. Therefore, a large amount of electrons that are accelerated and have high energy and electrons generated by impact ionization (these are collectively called hot electrons) are generated.
[0084]
That is, the charge is injected into the floating gate very efficiently, and the data write time is shortened. Specifically, it can be shortened to about 1/10 to 1/100 of the conventional one. Therefore, the data write time of a 256 Mbit stack type flash memory realized in the future by using the present invention can achieve 10 ns / byte or less, preferably 0.01 to 1 ns / byte.
[0085]
As a result, it is possible to achieve a higher speed than the data write operation of the magnetic memory, so that it is possible to replace all current hard disks composed of the magnetic memory with the flash memory. That is, it is expected that the miniaturization and the cost reduction of the device will be promoted because the very small chip performs the same function as the conventional magnetic memory.
[0086]
Furthermore, the configuration of this embodiment is also effective in reducing the voltage (write voltage) required for data writing. That is, since hot electron injection is promoted by electric field concentration at the pinning / drain junction, the write voltage required to inject the same amount of charge as before is only 1/2 to 1/10.
[0087]
Therefore, at present, the write voltage of the stack type flash memory is required to be about 10 V. However, if the configuration of this embodiment is used, a write voltage of 5 V or less, preferably about 1 to 3 V can be realized.
[0088]
Thus, the efficiency of hot electron injection at the drain junction can be increased by providing the pinning region. This effect is effective in reducing power consumption and increasing the degree of freedom in circuit design.
[0089]
Next, the fifth effect will be described. As described above, the pinning region of the present invention has functions such as prevention of the short channel effect and control of the threshold voltage, but it is very important for preventing the floating effect of the substrate due to impact ionization (impact ionization). Have a role.
[0090]
Conventionally, of the electron-hole pairs generated by impact ionization, electrons are injected into the floating gate, and holes are accumulated below the channel region. Then, the diffusion potential on the source side decreases due to the influence of the accumulated holes, and a drain current independent of the control gate is observed (referred to as substrate floating effect).
[0091]
However, in the present invention, holes generated by impact ionization immediately move into the pinning region, and are extracted to the source region through the inside. Therefore, there is no accumulation under the channel region, and the substrate floating effect can be prevented.
[0092]
It goes without saying that such an effect is particularly prominent when the pinning region is formed from the source region to the drain region. Further, if the pinning region is in contact with the extraction electrode in the source region, holes can be extracted more effectively.
[0093]
[Example 2]
The two-layer polycrystalline silicon type EEPROM shown in the first embodiment can be distinguished into a byte erasing type (for erasing data for each unit memory element) and a flash type (for erasing collective data in a group of memory elements).
[0094]
The flash type EEPROM is also called a flash memory, but the present invention can be applied to either type of EEPROM.
[0095]
There are various data erasing methods, such as a source erasing type and a source / gate erasing type, and the present invention can be applied in any case.
[0096]
Example 3
In the first embodiment and the second embodiment, an example of a two-layer polycrystalline silicon type EEPROM is shown. In this embodiment, an example in which the present invention is applied to an example of a three-layer polycrystalline silicon type EEPROM is described with reference to FIG. explain.
[0097]
Since the basic structure is the same as that of the two-layer polycrystalline silicon type EEPROM described in the first embodiment, the reference numerals used in the description of FIG. 1 are used. That is, in FIG. 6, the description with reference to FIG. In the present embodiment, a description will be given by attaching new reference numerals only to different portions.
[0098]
6A is different from FIG. 1A in that an erase gate 601 is provided. That is, the erase gate 601 is constituted by the first polycrystalline silicon layer, and then the floating gate 108 and the control gate 110 are constituted by the second and third polycrystalline silicon layers, respectively.
[0099]
In the EEPROM having the structure of the first embodiment, data is erased by extracting electrons injected into the floating gate 108 into the source region. In the structure of the present embodiment, electrons injected into the floating gate 108 are extracted to the erase gate 601. Erase data.
[0100]
Therefore, figure 6 In (B), the insulating film 602 that insulates and separates the erase gate 601 and the floating gate 108 is as thin as possible (preferably 8 to 12 nm) and durable so that a tunnel current (Fowler-Nordheim current) can flow. It must be a high-quality film so that its properties are high.
[0101]
In the case of this embodiment, it can be manufactured basically by the same process as the structure shown in Embodiment 1 to the extent that the formation process of the erase gate 601 and the erase gate insulating film 602 is increased after providing the pinning region.
[0102]
An EEPROM having an erase gate as in this embodiment is represented by a circuit diagram as shown in FIG. In FIG. 6D, Vd is the drain voltage, Vs is the source voltage, EG is the erase gate voltage, CG is the control gate voltage, and FG is the potential of the floating gate.
[0103]
In the EEPROM of this embodiment, the following voltages are applied when data is written and erased.
[0104]
[Table 2]

[0105]
Of course, the operating voltage need not be limited to Table 2. Further, the structure of this embodiment is not limited to this, and the present invention can be applied to all EEPROMs having an erase gate structure.
[0106]
Example 4
In the nonvolatile memories shown in the first to third embodiments, hot electron injection is used for writing data, and Fowler-Nordheim current is used for erasing data. Such an operation mode is often used for the stack type.
[0107]
However, the present invention can also be applied to a nonvolatile memory that uses Fowler-Nordheim current for data writing. Such an operation mode is often used for NAND type, AND type, DINOR type, and the like.
[0108]
In particular, when a memory having a large capacity of 256 Mbits or more is formed, it is preferable to write data using a Fowler-Nordheim current in order to increase reliability (suppress deterioration and extend life).
[0109]
Example 5
In the structure of the two-layer polycrystalline silicon type shown in the first embodiment, an explanation has been given of an EEPROM that electrically erases data as an example. However, the electrons injected into the floating gate are excited by ultraviolet light irradiation or heat, and the source A non-volatile memory using a method of drawing on a substrate is called an EPROM. The present invention can also be applied to such an EPROM.
[0110]
There is also a type of non-volatile memory that does not use a floating gate in the EPROM, but provides a two-layer gate insulating film between the control gate and the silicon substrate and captures hot electrons at the interface state. . For example, a type that captures hot carriers at the interface between a silicon oxide film and a silicon nitride film is called an NMOS nonvolatile memory.
[0111]
Further, there is a type of nonvolatile memory in which metal clusters, silicon clusters, and the like are intentionally formed at the insulating film interface and hot carriers are captured therein.
[0112]
The present invention can be applied to all types of EPROM as described above.
[0113]
Example 6
In the first embodiment, a case where a buried oxide film is provided in single crystal silicon and a single crystal silicon thin film is obtained thereon (typically a SIMOX substrate) has been described as an example. However, a single crystal silicon thin film can be obtained on crystallized glass, quartz, and ceramics by utilizing a technique called smart cut method.
[0114]
When using crystallized glass, it is effective to cover the entire surface (front surface, back surface and side surfaces) with an insulating silicon film. By doing so, it is possible to prevent contamination by the glass component substance even when high-temperature heat treatment is performed.
[0115]
Furthermore, since crystallized glass having a thermal expansion coefficient comparable to that of a silicon film can be used, stress generated in the silicon thin film can be minimized. This is very important in manufacturing a highly reliable device.
[0116]
For example, in the case of producing an LCD (liquid crystal display) composed of a TFT using a single crystal silicon thin film and a nonvolatile memory, if a crystallized glass is used as the element side substrate, an inexpensive glass substrate is used as the counter substrate No warpage due to stress occurs even when using (If the element side substrate is quartz, warpage may occur due to a difference in thermal expansion coefficient, and an expensive quartz substrate needs to be used on the opposite side).
[0117]
In this way, using crystallized glass as a substrate and forming a non-volatile memory with a single crystal silicon thin film formed on an insulating film covering it is very effective in manufacturing a low-priced product. . Even in such a case, the present invention can be easily applied.
[0118]
Example 7
In the first to sixth embodiments, the SOI structure using a single crystal silicon thin film as a semiconductor layer has been described as an example. However, all of the single crystal silicon thin films shown in these embodiments may be replaced with a polycrystalline silicon film.
[0119]
The nonvolatile memory of this embodiment will be described with reference to FIG. FIG. 12A is a top view of the present embodiment, and FIG. 12B shows a cross section cut along AA ′ and FIG. 12C shows a cross section cut along BB ′.
[0120]
In FIG. 12, 30 is crystallized glass (glass ceramics). In order to form the polycrystalline silicon film used in this embodiment, heat treatment at 700 ° C. or higher is required, so a material having high heat resistance is used as the substrate.
[0121]
Quartz can be used as a material having high heat resistance, but in this embodiment, inexpensive crystallized glass is used instead of an expensive quartz substrate. The crystallized glass 30 is covered with a protective film 31 made of an insulating silicon film (a silicon oxide film, a silicon nitride film, a silicon oxynitride film, etc.) to prevent the glass component from flowing out.
[0122]
An active layer made of a polycrystalline silicon thin film having a peculiar crystal structure is formed on the protective film 31, and a source region 32, a drain region 33, a pinning region 34, and a channel formation region 35 are formed by adding impurities. ing. A method for forming this polycrystalline silicon thin film will be described later.
[0123]
After the gate insulating film 36 is formed on the surface of the active layer made of the polycrystalline silicon thin film, an erasing gate 37 and a tunnel oxide film 38 are provided next, and then a floating gate 39 is formed.
[0124]
Further, a first interlayer film 40, a control gate 41, a second interlayer film 42, a ground line 43, and a bit line 44 are sequentially formed so as to cover the floating gate 39 to constitute a stack type nonvolatile memory (EEPROM). ing.
[0125]
As described above, in this embodiment, a polycrystalline silicon thin film having a unique crystal structure developed by the present applicants is used as an active layer (which constitutes a source region, a channel formation region, and a drain region).
[0126]
Of course, other polycrystalline silicon obtained by known means may be used. However, if the operation speed of the memory itself is improved and the write voltage is lowered, the polycrystalline silicon having the above-described unique crystal structure is used. It is desirable to use a thin film.
[0127]
Here, a technique for forming a polycrystalline silicon thin film having this unique crystal structure will be described with reference to FIG.
[0128]
In FIG. 13A, 50 is crystallized glass, and 51 is a protective film that prevents the outflow of component substances from the crystallized glass. Then, an amorphous silicon film 52 is formed thereon by a low pressure thermal CVD method, a plasma CVD method or a sputtering method.
[0129]
However, when the film is formed by the low pressure thermal CVD method, it is preferable to remove the film formed on the back surface and the side surface before performing the subsequent crystallization process. According to the experience of the present inventors, when the crystallization process is performed with the amorphous silicon film remaining on the back surface and side surfaces, the crystal state deteriorates (the cause is unknown).
[0130]
In addition to the amorphous silicon film 52, Si _x Ge _1-x (0 <X It is also possible to use other semiconductor thin films, such as using a compound of silicon and germanium represented by <1). The film thickness of the amorphous silicon film 53 may be 25 to 100 nm (preferably 30 to 60 nm).
[0131]
Next, a crystallization process of the amorphous silicon film 52 is performed. As a means for crystallization, the technique described in Japanese Patent Application Laid-Open No. 7-130652 by the present inventors is used. Either means of Example 1 and Example 2 of the publication can be used, but it is preferable to use the technical contents described in Example 2 (detailed in JP-A-8-78329) in the present invention.
[0132]
According to the technique described in Japanese Patent Laid-Open No. 8-78329, first, a mask insulating film 53 for selecting a catalytic element addition region is formed. Then, a solution containing a catalytic element that promotes crystallization of the amorphous silicon film 52 is applied by a spin coating method to form the catalytic element-containing layer 54. (FIG. 13 (A))
[0133]
The catalyst elements are nickel (Ni), cobalt (Co), iron (Fe), palladium (Pd), platinum (Pt), copper (Cu), gold (Au), germanium (Ge), lead (Pb). One or more elements selected from can be used. Preferably, nickel having good lattice matching with silicon is used.
[0134]
The catalyst element addition step is not limited to the spin coating method, and an ion implantation method using a mask or a plasma doping method can also be used. In this case, since the occupied area of the added region can be reduced and the growth distance of the lateral growth region can be easily controlled, this is an effective technique for configuring a miniaturized circuit.
[0135]
Next, after the catalyst element addition process is completed, after hydrogen removal at 500 ° C. for about 2 hours, 500 to 700 ° C. (typically 550 to 650 ° C., preferably in an inert atmosphere, hydrogen atmosphere or oxygen atmosphere, preferably The amorphous silicon film 52 is crystallized by applying heat treatment at a temperature of 570 ° C. for 4 to 24 hours. (Fig. 13B)
[0136]
At this time, the crystallization of the amorphous silicon film 52 proceeds preferentially from the nucleus generated in the region to which the catalytic element is added, and a crystal region 55 is formed that grows substantially parallel to the substrate surface of the crystallized glass 50. Is done. The inventors refer to this crystal region 55 as a lateral growth region. Since the lateral growth regions are relatively aligned and individual crystals are gathered, there is an advantage that the overall crystallinity is excellent.
[0137]
When the heat treatment for crystallization is completed, the mask insulating film 53 is removed, and then heat treatment for removing the catalyst element (catalyst element gettering step) is performed. In this heat treatment, a halogen element is included in the treatment atmosphere, and the gettering effect of the metal element by the halogen element is used.
[0138]
Note that the heat treatment is preferably performed at a temperature exceeding 700 ° C. in order to sufficiently obtain the gettering effect by the halogen element. Below this temperature, decomposition of the halogen compound in the processing atmosphere becomes difficult, and the gettering effect may not be obtained. Therefore, the heat treatment temperature is preferably 800 to 1000 ° C. (typically 950 ° C.), and the treatment time is 0.1 to 6 hr, typically 0.5 to 1 hr.
[0139]
Typically, hydrogen chloride (HCl) may be contained in an oxygen atmosphere at a concentration of 0.5 to 10% by volume (preferably 3% by volume), and heat treatment may be performed at 950 ° C. for 30 minutes. It is not preferable that the HCl concentration be equal to or higher than the above concentration because irregularities of about the film thickness occur on the silicon surface.
[0140]
In addition, as a compound containing a halogen element, HF, NF other than HCl gas _Three , HBr, Cl ₂ , ClF _Three , BCl _Three , F ₂ , Br ₂ One or a plurality of compounds selected from compounds containing a halogen element such as the above can be used.
[0141]
In this step, the catalytic element in the lateral growth region 55 is gettered by the action of chlorine, and becomes a volatile chloride that is separated into the atmosphere and removed. The concentration of the catalytic element in the lateral growth region 56 after this step is 5 × 10 ¹⁷ atoms / cm ^Three The following (typically 2 × 10 ¹⁷ atoms / cm ^Three Or less).
[0142]
In this embodiment, the catalytic element is gettered by the gettering ability of the halogen element, but it is also possible to use the gettering ability of the phosphorus element. In the case of gettering with phosphorus, a layer containing phosphorus at a high concentration may be provided at a position in contact with the lateral growth region, and the catalytic element may be gettered to the layer containing phosphorus by heat treatment.
[0143]
The lateral growth region 56 thus obtained has a unique crystal structure composed of an aggregate of rod-like or flat rod-like crystals. In the nonvolatile memory of this embodiment, a polycrystalline silicon thin film composed only of the lateral growth region 56 is used as an active layer.
[0144]
In addition, the specific crystal structure is specifically a structure in which rod-shaped crystals arranged substantially parallel to each other have a specific direction macroscopically, and are extremely continuous at the grain boundaries formed by the individual rod-shaped crystals. Highly binding is realized.
[0145]
The results of detailed observation of this situation are described in Japanese Patent Application Nos. 9-55633, 9-165216, and 9-212428 by the present applicant.
[0146]
The polycrystalline silicon thin film formed by the above-described process has a crystal grain boundary formed by bonds with extremely high continuity (high consistency), and therefore hardly interferes with carrier movement. That is, it becomes a silicon thin film substantially free of crystal grain boundaries and can be regarded as a single crystal (in fact, an electron beam diffraction pattern is very similar to a single crystal diffraction pattern).
[0147]
Furthermore, the polycrystalline silicon thin film described above is intrinsic or substantially intrinsic unless an impurity is intentionally added. Intrinsic here means a state in which impurities other than silicon are eliminated as much as possible and the polarity can be almost ignored.
[0148]
Thus, the present invention can be applied to all nonvolatile memories using a semiconductor thin film (a polycrystalline semiconductor thin film having a crystal structure as shown in this embodiment) that can be regarded as a single crystal. It is.
[0149]
〔Example 8 ]
In this embodiment, a structure in which an impurity element having the same conductivity type as that of the pinning region is added to an insulating layer (a buried oxide film or the like) serving as a base of a semiconductor layer in the nonvolatile memory shown in FIGS.
[0150]
In this embodiment, a case where boron is used as an impurity added to the pinning region will be described. First, cross-sectional views focusing on the channel formation region of the nonvolatile memory of this embodiment are shown in FIGS. 14A and 14B correspond to cross sections obtained by cutting the channel formation region along the channel width direction.
[0151]
In FIG. 14A, 61 is a single crystal silicon substrate, 62 is a buried oxide film, 63 is a channel formation region, and 64 and 65 are pinning regions. At this time, this embodiment is characterized in that a region 67 to which boron is added is formed in the vicinity of the surface of the buried oxide film 62.
[0152]
The structure shown in FIG. 14B is basically the same as that shown in FIG. 14A, but boron is added to the entire buried oxide film 62.
[0153]
Here, the energy state of the channel formation region configured as shown in FIG. 14A is schematically shown in FIG. In FIG. 14C, reference numeral 68 denotes a region with a low energy barrier, which functions as a channel formation region.
[0154]
Further, in the vicinity of the pinning regions 64 and 65 and the buried oxide film 62 to which boron is intentionally added in FIG. 14A, a region 69 having a high energy barrier due to the seepage of the impurity element is formed.
[0155]
Further, the energy distribution in the channel formation region is shown in FIGS. FIG. 14D is an energy distribution diagram along the dotted line X in FIG. 14C, in which the horizontal axis represents the distance in the channel width direction and the vertical axis represents the relative energy. FIG. 14E is an energy distribution diagram along the dotted line Y in FIG. 14C, in which the horizontal axis represents relative energy and the vertical axis represents distance in the depth direction.
[0156]
14D and 14E are described so as to correspond to the energy state diagram of FIG. 14C.
[0157]
As shown in FIG. 14D, the relative energy corresponding to b is large in the pinning region and the vicinity thereof. However, the relative energy is the smallest (corresponding to a) in the region 68 where the carrier moves (particularly, the portion farthest from the pinning region).
[0158]
Further, as shown in FIG. 14E, when the energy distribution along the dotted line Y is seen, it shows a relatively high relative energy in the vicinity of the gate insulating film (not shown), and is the smallest in the region 68 where carriers move. Relative energy corresponding to a. Then, when approaching the interface with the buried oxide film 62, the relative energy gradually increases and becomes a magnitude corresponding to b ′.
[0159]
If the impurity concentration added to the pinning region is the same as the impurity concentration added to the buried oxide film, b = b ′. Of course, b and b ′ will be different for different addition concentrations. Either may be used in the present invention.
[0160]
In the case of the present invention, it is preferable that the relative energy (b or b ′) is 3 times or more (preferably 10 times or more) relative to the relative energy (a). By doing so, it is possible to obtain a configuration in which carriers (electrons or holes) move preferentially in the region 68 having a low energy state.
[0161]
Further, since a high energy barrier is formed in the vicinity of the interface between the channel formation region 63 and the buried oxide film 62 and carriers are not brought close to each other, carrier scattering that occurs near the surface of the base (buried oxide film) can be prevented.
[0162]
With the configuration as described above, it is possible to more effectively suppress the spread of the depletion layer, and it is possible to further increase the resistance to the short channel effect. Further, the efficiency of hot electron injection can be further improved by reducing carrier scattering on the surface of the base film.
[0163]
〔Example 9 ]
The nonvolatile memories shown in Embodiments 1 to 7 can be applied to all known circuit configurations using the nonvolatile memory. Therefore, in the present embodiment, a case where the present invention is applied to a flash memory designed with a NAND type and a NOR type architecture will be described.
[0164]
First, the structure of the NAND memory circuit shown in FIGS. 7A and 7B will be described. In FIG. 7, two circuits each including eight memory transistors and two selection transistors are illustrated, but only one of them will be described.
[0165]
In FIG. 7A, reference numerals 701 and 702 denote selection transistors, and selection lines S1 and S2 indicated by 703 and 704 are gate electrodes, respectively. The selection transistor 701 connects a bit line 705 indicated by B1 (or B2) and eight memory transistors 706 to 713.
[0166]
In this embodiment, an example is shown in which eight memory transistors are connected in series, but the number is not limited to this.
[0167]
A selection transistor 702 is connected to the memory transistor 713 at the final stage, and one terminal of the selection transistor 702 is grounded. Of course, it can be operated by connecting to a power supply line instead of grounding.
[0168]
Memory transistors 706-713 use word lines 714-721 (represented by W1-W8) as control gates, respectively.
[0169]
FIG. 7B schematically shows the NAND memory circuit of FIG. 7A as a circuit pattern. In each memory transistor, the hatched area indicates a floating gate provided under the control gates 714 to 721.
[0170]
Next, the structure of the NOR type memory circuit shown in FIGS. 8A and 8B will be described. Although FIG. 8 shows two circuits each consisting of four memory transistors, only one of them will be described.
[0171]
In FIG. 8A, four memory transistors 802 to 805 are individually connected to the bit line 801 indicated by B1. A terminal (source region) on the side not connected to the bit line 801 in the memory transistors 802 to 805 is connected to the ground line 806.
[0172]
Each of the memory transistors 802 to 805 uses word lines 807 to 810 indicated by W1 to W4 as control gates.
[0173]
Further, the NOR type memory circuit of FIG. 8A is schematically represented as a circuit pattern as shown in FIG. In each memory transistor, the hatched area indicates a floating gate provided under the control gates 807 to 810.
[0174]
The NAND circuit as shown in FIG. 7 has an advantage that the degree of integration can be greatly improved, although there are disadvantages such as a predetermined writing order and a slow access time for reading.
[0175]
Further, the NOR type circuit as shown in FIG. 8 has a configuration effective in performing precise injection of electrons into the floating gate and precise readout of the charge amount. This is a feature of the NOR type architecture in which individual memory transistors are directly connected to the source / drain bus lines.
[0176]
In this embodiment, a non-volatile memory using a two-layer electrode (polycrystalline polysilicon or the like) has been described. However, a three-layer electrode (structure having an erase gate) as shown in the third embodiment. This can also be implemented with non-volatile memories.
[0177]
〔Example 10 ]
In this embodiment, the nonvolatile memory of the present invention is applied to a microprocessor such as a RISC processor or an ASIC processor integrated on one chip. of An example will be described.
[0178]
FIG. 9 shows an example of a microprocessor. The microprocessor typically includes a CPU core 11, a flash memory 12 (or RAM), a clock controller 13, a cache memory 14, a cache controller 15, a serial interface 16, an I / O port 17, and the like.
[0179]
Of course, the microprocessor shown in FIG. 9 is a simplified example, and various circuit designs are performed on an actual microprocessor depending on its application.
[0180]
In the microprocessor shown in FIG. 9, the CPU core 11, the clock controller 13, the cache controller 15, the serial interface 16, and the I / O port 17 are configured by a CMOS circuit 18. The CMOS circuit 18 is provided with the pinning region 19 disclosed in the present invention.
[0181]
As described above, the present invention can be applied not only to a nonvolatile memory but also to an SOIFET. The details have already been filed in Japanese Patent Application No. 8-239215.
[0182]
Further, the nonvolatile memory of the present invention is used as the flash memory 14, and the memory circuit 20 is configured. A pinning region 21 is provided in all the memory cells constituting the memory circuit 20. It is also possible to use the nonvolatile memory of the present invention for the cache memory 12.
[0183]
As described above, FIG. 9 is an example when the pinning technique disclosed in the present invention is used for all of the memory portion and other logic portions.
[0184]
Further, in some cases, a configuration as shown in FIG. 10 may be employed. FIG. 10 shows an example in which a logic unit other than the memory unit is configured by a normal CMOS circuit 22. In this case, a configuration in which only the logic portion is not provided with a pinning region may be employed.
[0185]
In this manner, the pinning region can be provided at a necessary place at the stage of circuit design, and the practitioner may appropriately determine whether to use the pinning region for the entire circuit or a part thereof. When the present invention is applied to a hybrid IC in which various performances are combined, such a degree of freedom in circuit design is very effective.
[0186]
〔Example 11 ]
A semiconductor circuit (memory circuit) including a nonvolatile memory according to the present invention can be incorporated into electronic devices of various fields as a recording medium for storing and reading data. In this embodiment, an example of such an electronic device is shown in FIG.
[0187]
Electronic devices that can use the nonvolatile memory of the present invention include video cameras, electronic still cameras, projectors, head mounted displays, car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones, PHS, etc.) and the like. .
[0188]
FIG. 11A illustrates a mobile phone, which includes a main body 2001, an audio output unit 2002, an audio input unit 2003, a display device 2004, an operation switch 2005, and an antenna 2006. The present invention is incorporated in a built-in LSI substrate and used to add an address function for recording a telephone number.
[0189]
FIG. 11B illustrates a video camera, which includes a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 2106. The present invention is incorporated in a built-in LSI substrate and used for functions such as image data storage.
[0190]
FIG. 11C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an image receiving unit 2203, operation switches 2204, and a display device 2205. The present invention is incorporated in a built-in LSI substrate and used for storing processing data and image data.
[0191]
FIG. 11D illustrates a head mounted display which includes a main body 2301, a display device 2302, and a band portion 2303. The present invention is connected to the display device 2302 as an image signal correction circuit.
[0192]
FIG. 11E illustrates a rear projector, which includes a main body 2401, a light source 2402, a display device 2403, a polarizing beam splitter 2404, reflectors 2405 and 2406, and a screen 2407. The present invention can be used as a storage circuit for storing data to be supplied to the γ correction circuit.
[0193]
FIG. 11F illustrates a front projector, which includes a main body 2501, a light source 2502, a display device 2503, an optical system 2504, and a screen 2505. The present invention can be used as a storage circuit for storing data to be supplied to the γ correction circuit.
[0194]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Besides this, it can be utilized as a storage medium indispensable for various control circuits and information processing circuits.
[0195]
【The invention's effect】
By utilizing the present invention, the influence of a fine effect typified by a short channel effect or the like can be minimized, and further miniaturization of the nonvolatile memory can be promoted.
[0196]
In addition, it is possible to realize a nonvolatile memory that achieves a large capacity with a small area while ensuring high reliability.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a nonvolatile memory according to the present invention.
FIG. 2 is a diagram for explaining a change in an energy band.
FIG. 3 is a view for explaining the definition of channel length and channel width.
FIG. 4 is a diagram showing an energy state of an active region.
FIG. 5 is a diagram showing an energy state of an active region.
FIG. 6 is a diagram showing a configuration of a nonvolatile memory according to the present invention.
FIG. 7 is a diagram showing a circuit using a nonvolatile memory of the present invention.
FIG. 8 is a diagram showing a circuit using a nonvolatile memory of the present invention.
FIG. 9 is a diagram showing a semiconductor circuit using a nonvolatile memory of the present invention.
FIG. 10 is a diagram showing a semiconductor circuit using a nonvolatile memory of the present invention.
FIG. 11 is a diagram showing an electronic device using a nonvolatile memory of the present invention.
FIG. 12 is a diagram showing a configuration of a nonvolatile memory according to the present invention.
FIG. 13 is a view showing a manufacturing process of a polycrystalline silicon thin film.
FIG. 14 is a diagram showing an energy distribution in the vicinity of a channel formation region.

Claims (12)

An oxide film on the substrate;
A source region, a drain region, and an active region formed using a single-crystal or polycrystalline semiconductor thin film on the oxide film;
An impurity region locally provided in the active region so as to cover at least a junction between the active region and the drain region;
An intrinsic or substantially intrinsic channel formation region sandwiched between the impurity regions;
A floating gate formed on the semiconductor thin film via a tunnel oxide film;
A control gate formed on the floating gate via an interlayer film;
Including
The impurity region includes an impurity element having a conductivity type different from that of the source region and the drain region, and is formed to reach the oxide film,
A nonvolatile memory, wherein an impurity element having the same conductivity type as that of the impurity region is added to a surface of the oxide film. An oxide film on the substrate;
A source region, a drain region, and an active region formed using a single-crystal or polycrystalline semiconductor thin film on the oxide film;
An impurity region locally provided in the active region from the source region to the drain region;
An intrinsic or substantially intrinsic channel formation region sandwiched between the impurity regions;
A floating gate formed on the semiconductor thin film via a tunnel oxide film;
A control gate formed on the floating gate via an interlayer film;
Including
The impurity region includes an impurity element having a conductivity type different from that of the source region and the drain region, and is formed to reach the oxide film,
A nonvolatile memory, wherein an impurity element having the same conductivity type as that of the impurity region is added to a surface of the oxide film. In claim 1 or claim 2,
A non-volatile memory according to claim 1, wherein a depletion layer extending from the drain region toward the source region is suppressed by the impurity region. In any one of Claim 1 thru | or Claim 3 ,
The nonvolatile memory is characterized in that the impurity regions are provided in a stripe shape. In any one of Claim 1 thru | or Claim 3 ,
The nonvolatile memory according to claim 1, wherein the impurity region is provided in a dot shape. In any one of Claims 1 to 5 ,
The non-volatile memory according to claim 1, wherein the concentration of the impurity element contained in the impurity region is 1 × 10 ^{17 to} 5 × 10 ²⁰ atoms / cm ³ . In any one of Claims 1 thru | or 6 ,
The nonvolatile memory according to claim 1, wherein a distance between the source region and the drain region is 0.05 to 0.5 μm. In any one of Claims 1 thru | or 7 ,
The active region is surrounded by the source region, the drain region, and a field oxide film, and the impurity region is provided at a side end of the active region in contact with the field oxide film. Sex memory. In any one of Claims 1 thru | or 8 ,
The substrate is a non-volatile memory, which is a crystallized glass. In any one of Claims 1 thru | or 9 ,
The non-volatile memory, wherein the semiconductor thin film is made of silicon or a compound of silicon and germanium. An electronic apparatus characterized by using a non-volatile memory according as the recording medium in any one of claims 1 to 10. The electronic device according to claim 11 is a microprocessor, a video camera, an electronic still camera, a projector, a head mounted display, a car navigation, a personal computer, or a portable information terminal.

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