JP4228890B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、複数の電流出力端子とこれら電流出力端子ごとに設けられた複数の定電流出力回路とを備えた半導体集積回路装置に関する。

定電流出力回路の一つとして、抵抗を用いて出力電流を電圧として検出し、それをトランジスタのベース・エミッタ間電圧の変化としてフィードバックする回路がある。この回路ではバイアス電流として定電流が用いられており、その定電流は基準電圧発生回路により生成された基準電圧に基づいて生成されている。

基準電圧発生回路のトリミング方法には、例えば特許文献１、２に示されるものがある。特許文献１の基準電圧発生回路は、レーザートリミング処理により抵抗素子の抵抗値の微調整を行うことにより、電源電位から微少電圧だけ小さい高精度の基準出力電圧を作り出すものである。特許文献２のトリミング方法は、ＩＣの樹脂封止後に抵抗のトリミング調整を可能とし、基準電圧の温度特性を最適化するものである。
特開２０００−１１２５４８号公報 特開２００２−０９１５８９号公報

図７は、複数の定電流出力回路を備えたＩＣの電気的構成図である。定電流出力回路２は、それぞれ電源線３、４からバッテリ電圧ＶMAINの供給を受けて動作し、その電圧ＶMAINの変動にかかわらずＩＣ１の端子５から負荷ＲＬに対し一定の電流を出力するようになっている。定電流出力回路２は、この図７に示すように、トランジスタＱ１〜Ｑ５、抵抗Ｒ１〜Ｒ５および定電流回路６、７から構成されている。ここで、抵抗Ｒ１は電流検出抵抗、トランジスタＱ３は出力トランジスタである。

負荷ＲＬに流れる電流が設定した目標値から増加すると、抵抗Ｒ１の両端電圧が増加してトランジスタＱ２のコレクタ電流が増加し、トランジスタＱ３のゲート・ソース間電圧が低下する。その結果、トランジスタＱ３のドレイン電流が減少し、負荷ＲＬに流れる電流を上記目標値に引き戻すように作用する。

この定電流出力回路２において、抵抗Ｒ１としてＡｌシャント抵抗を用い、トランジスタＱ３としてＬＤＭＯＳを用いると、両者の温度係数の大きさはほぼ等しいため、温度変化に対する電流値の変動はある程度補償される。しかしながら、より高精度の定電流出力特性を得るためには、電流の合わせ込みが必要となる。そこで、これまでは定電流出力回路２ごとに抵抗Ｒ４をレーザートリミングしたり、トランジスタＱ１とＱ２のエミッタ面積比をトリミングするなどの調整作業を行ってきた。

しかし、ＩＣ１に内蔵される定電流出力回路２が１チャンネルの場合はともかく、チャンネル数が増大すると、トリミングのための回路規模が大きくなり、トリミングに要する時間も増大し、その結果製造コストが高くなるという問題が生じていた。
本発明は上記事情に鑑みてなされたもので、その目的は、回路規模の増大を極力抑えつつ、複数の定電流出力回路についての電流調整を容易に行うことができる半導体集積回路装置を提供することにある。

請求項１に記載した手段によれば、各定電流出力回路について、出力トランジスタである第３のトランジスタに流れる電流は、第３のトランジスタと直列接続された電流検出抵抗により電圧に変換される。例えば、電流出力端子から出力される電流が設定された目標電流よりも増大すると、第２のトランジスタのベース・エミッタ間電圧ひいては第２のトランジスタのコレクタ電流が増大し、帰還制御回路は第３のトランジスタのゲート・ソース間電圧を減少させる。その結果、出力電流は目標電流に引き戻されて定電流に制御される。

そして、出力電流調整回路は、定電流出力回路のそれぞれに対応して第２のトランジスタに流れる電流（帰還制御電流）の一部を分流させる第４のトランジスタを備え、これら各定電流出力回路の第４のトランジスタに流れる電流を個別的ではなく共通して（すなわち一括して）変化させるので、複数の定電流出力回路についての電流合わせ込みが容易となり、電流調整時間を短縮することができる。また、定電流出力回路ごとにトリミング抵抗等を備える必要がないため、従来構成よりも回路規模（レイアウトサイズ）を縮小することができる。

なお、第１ないし第４のトランジスタは、それぞれバイポーラトランジスタ、ＦＥＴの何れでもよく、バイポーラ回路、ＣＭＯＳ回路、ＢｉＣＭＯＳ回路などにより実現できる。また、第２のトランジスタに流れる電流の一部を分流させるとは、第２のトランジスタに流れ込む前の段階で分流させても、流れ出た後の段階で分流させてもよいことを意味している。

請求項２に記載した手段によれば、出力電流調整回路は、各定電流出力回路の第１のトランジスタに対し、ベースとエミッタがそれぞれ共通に接続された第５のトランジスタを備えており、この第５のトランジスタを介して第４のトランジスタに分流電流を流すようになっている。第５のトランジスタを介して電流を分流させることにより、定電流出力回路と出力電流調整回路との相互干渉を低減することができる。

請求項３に記載した手段によれば、各定電流出力回路の第４のトランジスタに対し第６のトランジスタを共通に設け、基準電流生成回路はこの第６のトランジスタに対して分流電流に対応した基準電流を流す。各定電流出力回路の第４のトランジスタは第６のトランジスタとともにカレントミラー回路を構成しているので、上記基準電流を調整することにより、各定電流出力回路の第２のトランジスタから分流させる電流を一括して調整することができる。

請求項４に記載した手段によれば、各定電流出力回路の第４のトランジスタのエミッタと第２の電源線との間には抵抗が接続されており、第４のトランジスタとカレントミラー接続された第６のトランジスタと前記第２の電源線との間にもトリミング可能な抵抗が接続されている。従って、第６のトランジスタに定電流を流した状態で、当該第６のトランジスタに接続された抵抗をトリミングすることにより、各定電流出力回路の第４のトランジスタに流れる分流電流を一括して調整することができる。

請求項５に記載した手段によれば、第６のトランジスタに流れる電流をトリミングすることにより、この第６のトランジスタとカレントミラー回路を構成している第４のトランジスタに流れる分流電流を一括して調整することができる。

請求項６に記載した手段によれば、帰還制御回路を構成する２つのカレントミラー回路のうちの一方は第２のトランジスタのコレクタ電流を入力とし、他方は定電流を入力とし、これら２つのカレントミラー回路に流れる電流の大小関係に応じて第３のトランジスタのゲート電位が変化する。すなわち、第２のトランジスタのコレクタ電流が増大すると、第３のトランジスタのゲート・ソース間電圧が低下し、第２のトランジスタのコレクタ電流が減少すると、第３のトランジスタのゲート・ソース間電圧が増加する。この帰還制御回路のゲインは高いため、出力電流を精度よく定電流制御することができる。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図５を参照しながら説明する。
図１は、複数（ｋチャンネル分）の電流出力端子とこれら電流出力端子ごとに設けられた複数の定電流出力回路とを備えた半導体集積回路装置（ＩＣ）の概略的な電気的構成を示しており、図２は、各定電流出力回路の具体的な電気的構成を示している。すなわち、ＩＣ１１は、ｋ個の電流出力端子１２と、その電流出力端子１２に接続された外部の負荷ＲＬに定電流（例えば１．３Ａ）を出力するｋ個の定電流出力回路１３を備えており、図１に示すその他の回路は、本願発明の特徴部分である出力電流調整回路１４（後述）となっている。

定電流出力回路１３を示す図２において、バッテリの電圧ＶMAIN（５．６Ｖ〜３５Ｖ）が与えられる電源線１５（第１の電源線に相当）には、抵抗Ｒ１１（電流検出抵抗に相当）と抵抗Ｒ２とを直列に介してＰＮＰ形トランジスタＱ１１（第１のトランジスタに相当）のエミッタが接続されており、また、電源線１５には抵抗Ｒ３を介してＰＮＰ形トランジスタＱ１２（第２のトランジスタに相当）のエミッタが接続されている。これらトランジスタＱ１１とＱ１２は、ベース同士が共通に接続されており、さらにトランジスタＱ１１のベースとコレクタが接続されて、全体としてカレントミラー回路と同様の回路構成となっている。ここで、抵抗Ｒ１、Ｒ２、Ｒ３は、Ａｌ（アルミニウム）シャント抵抗である。

抵抗Ｒ１１とＲ１２との共通接続点と上述の電流出力端子１２との間には、出力トランジスタとして機能するＮチャネル型ＬＤＭＯＳトランジスタＱ１３（第３のトランジスタに相当）のドレイン・ソース間が接続されている。その結果、電源線１５と電流出力端子１２との間に、電流検出用の抵抗Ｒ１１とトランジスタＱ１３とが直列に接続された回路形態となっている。

ＰＮＰ形トランジスタＱ１４（第５のトランジスタに相当）は、トランジスタＱ１２に流れる帰還制御電流の一部を分流して図中のノードＮａに流し出すもので、出力電流調整回路１４の一部となっている。トランジスタＱ１４とトランジスタＱ１２は、ベース同士およびエミッタ同士が共通に接続されており、所定のエミッタ面積比を有している。

グランド線１６にはカレントミラー回路１８を構成するＮＰＮ形トランジスタＱ１５、Ｑ１６の各エミッタが接続されており、チャージポンプ回路により昇圧された電圧Ｖcc2（１５Ｖ〜３０Ｖ）が与えられる電源線１７には、カレントミラー回路１９を構成するＰＮＰ形トランジスタＱ１７、Ｑ１８の各エミッタが接続されている。これらカレントミラー回路１８、１９は、帰還制御回路２０を構成している。カレントミラー回路１８、１９の各出力側ノードであるトランジスタＱ１６、Ｑ１８のコレクタは、ともにトランジスタＱ１３のゲートに接続されている。

カレントミラー回路１８の入力側ノードであるトランジスタＱ１５のコレクタ（ベース）は、トランジスタＱ１２のコレクタに接続されている。一方、カレントミラー回路１９の入力側ノードであるトランジスタＱ１７のコレクタ（ベース）とグランド線１６との間、トランジスタＱ１１のコレクタ（ベース）とグランド線１６との間には、それぞれＮＰＮ形トランジスタＱ１９、Ｑ２０が接続されている。これらトランジスタＱ１９、Ｑ２０は、トランジスタＱ２１とともにカレントミラー回路を構成している。

電圧Ｖcc（５Ｖ）が与えられる電源線２１にはカレントミラー回路を構成するトランジスタＱ２２とＱ２３の各エミッタが接続されている。トランジスタＱ２２のコレクタ（ベース）とグランド線１６との間には定電流回路２２が接続されており、トランジスタＱ２３のコレクタは上記トランジスタＱ２１のコレクタ（ベース）に接続されている。この構成により、トランジスタＱ１７〜Ｑ２０には定電流回路２２の出力電流Ｉ１に等しいコレクタ電流が流れる。なお、定電流回路２２とトランジスタＱ２１〜Ｑ２３とからなる回路は、全ての定電流出力回路１３に対して共通に一つ設ける構成としてもよい。

図１に遡って、分流電流Ｉａが出力されるノードＮａには、ＮＰＮ形のトランジスタＱ２４（第４のトランジスタに相当）のコレクタが接続されており、そのトランジスタＱ２４のエミッタは、抵抗Ｒ１４を介してグランド線１６（第２の電源線に相当）に接続されている。これら各定電流出力回路１３に対して設けられたトランジスタＱ２４とトランジスタＱ２５（第６のトランジスタに相当）は、ベース同士が共通に接続されたカレントミラー回路を構成している。トランジスタＱ２５のコレクタと電源線２１との間には定電流回路２３が接続されており、トランジスタＱ２５のエミッタはトリミング可能な抵抗Ｒ１５を介してグランド線１６に接続されている。

これらの構成要素のうち定電流回路２３と抵抗Ｒ１４、Ｒ１５により、分流電流Ｉａに対応した基準電流を流す基準電流生成回路２４が構成され、この基準電流生成回路２４とトランジスタＱ１４、Ｑ２４、Ｑ２５とにより出力電流調整回路１４が構成されている。なお、定電流回路２３は、バンドギャップ基準電圧回路の出力電圧を抵抗分圧した電圧に基づいて定電流を生成するようになっている。

次に、本実施形態の作用について図３ないし図５も参照しながら説明する。
まず、定電流出力回路１３の基本動作について説明する。上述したように、トランジスタＱ１８、Ｑ２０には一定のバイアス電流Ｉ１が流れ、これに伴ってトランジスタＱ１１にも電流Ｉ１が流れる。電源線１５はバッテリに接続されており、この電源線１５から抵抗Ｒ１１、トランジスタＱ１３を通して、ＩＣ１１の電流出力端子１２から負荷ＲＬに電流Ｉｏが出力される。

いま、出力電流Ｉｏが一定の目標値から増加した場合を考えると、抵抗Ｒ１１の両端電圧が増加するためトランジスタＱ１２のベース・エミッタ間電圧ひいてはトランジスタＱ１２のコレクタ電流が増加する。このトランジスタＱ１２のコレクタ電流は、トランジスタＱ１５、Ｑ１６からなるカレントミラー回路１８に流れる。一方、トランジスタＱ１７、Ｑ１８からなるカレントミラー回路１９には一定の電流Ｉ１が流れるため、トランジスタＱ１２のコレクタ電流の増加は、トランジスタＱ１３のゲート・ソース間電圧を減少させる。この負帰還制御により、トランジスタＱ１３のドレイン電流つまり出力電流Ｉｏが目標値に引き戻される。

この作用をより具体的に考察する。トランジスタＱ１１のコレクタ電流をＩc(Q11)とすれば、抵抗Ｒ１１、Ｒ１２の両端電圧Ｖ(R11)、Ｖ(R12)はそれぞれ次の（１）式、（２）式のようになる。
Ｖ(R11)＝（Ｉc(Q11)＋Ｉｏ）×Ｒ１１ …（１）
Ｖ(R12)＝Ｉc(Q11)×Ｒ１２ …（２）

また、トランジスタＱ１４を介して流れる分流電流Ｉａが０（つまりトランジスタＱ１４のない従来構成と同じ構成）と仮定した場合、トランジスタＱ１２のコレクタ電流をＩc(Q12)とすれば、抵抗Ｒ１３の両端電圧Ｖ(R13)は次の（３）式のようになる。
Ｖ(R13)＝Ｉc(Q12)×Ｒ１３ …（３）

トランジスタＱ１１、Ｑ１２のベース・エミッタ間電圧をそれぞれＶBE(Q11)、ＶBE(Q12)とすれば、トランジスタＱ１１とＱ１２との間には次の(４)式で示す関係が成立する。
Ｖ(R11)＋Ｖ(R12)＋ＶBE(Q11)＝Ｖ(R13)＋ＶBE(Q12) …（４）
この（４）式に上記（１）式〜（３）式を代入すると次の（５）式が得られる。
（Ｉc(Q11)＋Ｉｏ）×Ｒ１１＋Ｉc(Q11)×Ｒ１２＋ＶBE(Q11)
＝Ｉc(Q12)×Ｒ１３＋Ｖ(R13) …（５）

トランジスタＱ１１とＱ１２のエミッタ面積比をｍ：１とすれば、出力電流Ｉｏは次の（６）式となる。
Ｉｏ＝ＶＴ／Ｒ１１×ｌｎ（Ｉc(Q12)／Ｉc(Q11)）×ｍ）
＋（Ｉc(Q12)×Ｒ１３−Ｉc(Q11)×（Ｒ１１＋Ｒ１２））／Ｒ１１ …（６）
ただし、
ＶＴ＝ｋＴ／ｑ（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電荷素量）

プロセスばらつきなどにより目標とする出力電流Ｉｏが得られない場合には、調整工程等において電流の合わせ込み作業が必要となる。（６）式において、抵抗Ｒ１１、Ｒ１２、Ｒ１３はＡｌ配線抵抗であるためトリミング不可能である。そうすると、トリミング可能なものとしては、エミッタ面積比ｍまたはＩc(Q12)／Ｉc(Q11)となる。このうちエミッタ面積比ｍを全チャンネル分トリミングするのは、「発明が解決しようとする課題」において既に説明したように極めて面倒な作業となる。

そこで、本願発明では、トランジスタＱ１２に流れる電流Ｉc(Q12)の一部の電流ＩａをトランジスタＱ１４に分流させて引き抜くことにより上記Ｉc(Q12)／Ｉc(Q11)を可変調整し、この分流電流Ｉａを全チャンネル分まとめてトリミングする。この分流電流Ｉａは、出力電流調整回路１４によって決められる。すなわち、各チャンネルの定電流出力回路１３からの分流電流Ｉａが流れるトランジスタＱ２４とトランジスタＱ２５とはカレントミラー回路を構成しており、トランジスタＱ２５のエミッタに接続された抵抗１箇所をトリミングすると、全チャンネルのトランジスタＱ２４に流れる分流電流Ｉａを一括して変化させることができる。

図３ないし図５は、出力電流Ｉｏについてのシミュレーション結果を示している。シミュレーション条件は、電圧Ｖcc＝５Ｖ、昇圧電圧Ｖcc2＝２８Ｖ、バッテリの電圧ＶMAIN＝１８Ｖ、目標出力電流＝１．３Ａであって、ジャンクション温度−４０℃（図中破線で示す）、２５℃（図中一点鎖線で示す）、１５０℃（図中実線で示す）の３つの温度について計算している。

図３は、プロセスばらつきを想定して定電流出力回路１３の全ての抵抗の値を所定値から＋１０％増やした状態でのトリミング前の出力電流Ｉｏを示している。これに対し、図４は、この状態から出力電流調整回路１４の抵抗Ｒ１５のみをトリミングした後の出力電流Ｉｏを示しており、図５は、従来から行われているように、上記トリミング前の状態から全チャンネルについてエミッタ面積比ｍをトリミングした後の出力電流Ｉｏを示している。

抵抗値を所定値から＋１０％増やすと、図３に示すように出力電流Ｉｏは目標とする１．３Ａに対して１．２Ａにまで低下するが、抵抗Ｒ１５の１箇所をトリミングするだけで、図４に示すようにジャンクション温度の高低にかかわらず全チャンネルの出力電流Ｉｏがほぼ１．３Ａに調整されることが分かる。これは、従来回路において、全チャンネルについてエミッタ面積比ｍをトリミングした場合（図５）と同等以上の高精度なトリミングが可能であることを意味している。

このように本実施形態は、複数チャンネルの定電流出力回路１３を備えたＩＣ１１内にさらに出力電流調整回路１４を付加した構成に特徴を有している。そして、その出力電流調整回路１４は、定電流出力回路１３のそれぞれに対応してトランジスタＱ１２に流れる電流の一部を分流させるトランジスタＱ２４を備え、このトランジスタＱ２４に流れる分流電流Ｉａひいては出力電流Ｉｏを一括して変化させる構成としたので、複数の定電流出力回路１３についての電流合わせ込みが容易となり、電流調整時間を短縮することができる。また、定電流出力回路１３ごとに抵抗値調整のための抵抗やエミッタ面積調整のためのトランジスタを備える必要がないため、従来構成よりも回路規模（レイアウトサイズ）を縮小することができ、一層のコスト低減を図ることができる。

この場合、トランジスタＱ１２に対し、ベースとエミッタがそれぞれ共通に接続されたトランジスタＱ１４を備えており、このトランジスタＱ１４を介してトランジスタＱ２４に分流電流Ｉａを流すようになっているので、定電流出力回路１３と出力電流調整回路１４との相互干渉を抑制することができる。

また、トランジスタＱ１２のコレクタ電流を入力とするカレントミラー回路１８の出力ノードと定電流を入力とするカレントミラー回路１９の出力ノードとをトランジスタＱ１３のゲートに接続することにより高ゲインの帰還制御回路２０を構成したので、電源電圧の変動や負荷の変動にかかわらず、出力電流Ｉｏを精度よく目標値に追従制御することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について図６を参照しながら説明する。
図６は、複数の定電流出力回路を備えたＩＣの概略的な電気的構成を示している。構成中、図１と同一部分には同一符号を付している。このＩＣ２５は、上述のＩＣ１１と同様に、ｋ個の電流出力端子１２と、その電流出力端子１２に接続された外部の負荷ＲＬに定電流を出力するｋ個の定電流出力回路１３と、出力電流調整回路２６とを備えている。

出力電流調整回路２６は、トランジスタＱ１４（図１参照）、Ｑ２４、Ｑ２５と、基準電流生成回路２７とから構成されている。トランジスタＱ２４とトランジスタＱ２５はカレントミラー回路を構成しており、トランジスタＱ２５のエミッタは、固定の抵抗Ｒ１６を介してグランド線１６に接続されている。ここで、トランジスタＱ２４とＱ２５のエミッタ面積比は等しく、抵抗Ｒ１４とＲ１６の抵抗値も全て等しくなるように構成されている。

基準電流生成回路２７は、電流トリミング可能な定電流回路であって、ＰＮＰ形トランジスタＱ２６、Ｑ２７からなるカレントミラー回路、トランジスタＱ２６のエミッタと電源線２１との間に接続された抵抗Ｒ１７、トランジスタＱ２７のエミッタと電源線２１との間に接続されたトリミング可能な抵抗Ｒ１８、およびトランジスタＱ２６のコレクタとグランド線１６との間に接続された定電流回路２８から構成されている。基準電流生成回路２７の出力ノードであるトランジスタＱ２７のコレクタは、トランジスタＱ２５のコレクタと接続されている。

この構成において、抵抗Ｒ１８をレーザートリミングすると、トランジスタＱ２５に流れる電流が変化し、それに伴って各定電流出力回路１３ごとに設けられたトランジスタＱ２４に流れる分流電流Ｉａが一斉に同じ電流値だけ変化する。従って、本実施形態によっても第１の実施形態と同様の作用、効果を得ることができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態において、トランジスタＱ１４を除き、トランジスタＱ１５のコレクタ（ベース）をトランジスタＱ２４のコレクタに直接接続してもよい。
抵抗Ｒ１２、Ｒ１３は省略してもよい。
第１の実施形態において、抵抗Ｒ１５を固定抵抗とし、トランジスタＱ２５のエミッタ面積をトリミング可能な構成としてもよい。

第２の実施形態において、トランジスタＱ２４相互間またはトランジスタＱ２４とトランジスタＱ２５との間のエミッタ面積比を１：１とは異なる比にしてもよく、抵抗Ｒ１４相互間または抵抗Ｒ１４と抵抗Ｒ１６の抵抗値をそれぞれ異なる値に設定してもよい。これら場合には、抵抗Ｒ１８をトリミングすると、各チャンネルの分流電流Ｉａは、上記エミッタ面積比または抵抗値で定まる比に従って一斉に変化する。また、抵抗Ｒ１４、Ｒ１６は省略してもよい。

トリミング方法としては、ツェナーザップトリミングやメタル溶断トリミングを用いてもよい。
各トランジスタは、それぞれバイポーラトランジスタ、ＦＥＴの何れでもよく、ＩＣ１１、２５は、バイポーラ回路、ＣＭＯＳ回路、ＢｉＣＭＯＳ回路などにより構成することができる。

本発明の第１の実施形態を示す半導体集積回路装置の概略的な電気的構成図 定電流出力回路の具体的な電気的構成図 抵抗に＋１０％のずれが生じたときの出力電流Ｉｏのシミュレーション結果を示す図 抵抗Ｒ１５のみをトリミングした後の出力電流Ｉｏのシミュレーション結果を示す図 エミッタ面積比をトリミングした後の出力電流Ｉｏのシミュレーション結果を示す図 本発明の第２の実施形態を示す図１相当図 従来技術を示す図１相当図

符号の説明

１１、２５はＩＣ（半導体集積回路装置）、１２は電流出力端子、１３は定電流出力回路、１４、２６は出力電流調整回路、１５は電源線（第１の電源線）、１６はグランド線（第２の電源線）、１８、１９はカレントミラー回路、２０は帰還制御回路、２３は定電流回路、２４、２７は基準電流生成回路、Ｑ１１はトランジスタ（第１のトランジスタ）、Ｑ１２はトランジスタ（第２のトランジスタ）、Ｑ１３はトランジスタ（第３のトランジスタ）、Ｑ１４はトランジスタ（第５のトランジスタ）、Ｑ２４はトランジスタ（第４のトランジスタ）、Ｑ２５はトランジスタ（第６のトランジスタ）、Ｒ１１は抵抗（電流検出抵抗）、Ｒ１４は抵抗、Ｒ１５は抵抗（トリミング可能な抵抗）である。

Claims (6)

1. 複数の電流出力端子とこれら電流出力端子ごとに設けられた複数の定電流出力回路とを備えた半導体集積回路装置において、
   前記各定電流出力回路は、
   ベース・コレクタ間が接続された第１のトランジスタと、
   第１の電源線と前記第１のトランジスタのエミッタとの間に接続された電流検出抵抗と、
   前記第１のトランジスタとベース同士が共通に接続され、エミッタが前記第１の電源線に接続された第２のトランジスタと、
   前記第１の電源線と前記電流出力端子との間に前記電流検出抵抗と直列となるように接続された第３のトランジスタと、
   前記第２のトランジスタに流れる電流の増加に応じて前記第３のトランジスタのゲート・ソース間電圧を減少させるように制御する帰還制御回路とから構成されており、
   前記定電流出力回路のそれぞれに対応して前記第２のトランジスタに流れる電流の一部を分流させる第４のトランジスタを備え、これら各定電流出力回路の第４のトランジスタに流れる電流を共通して変化させる出力電流調整回路を備えたことを特徴とする半導体集積回路装置。
2. 前記出力電流調整回路は、前記各定電流出力回路の第２のトランジスタに対しベースとエミッタがそれぞれ共通に接続された第５のトランジスタを備え、当該第５のトランジスタを介して前記第４のトランジスタに分流電流を流すように構成されていることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記出力電流調整回路は、前記各定電流出力回路の第４のトランジスタに対し共通に設けられた第６のトランジスタと、この第６のトランジスタに対して前記分流電流に対応した調整可能な基準電流を流す基準電流生成回路とを備え、前記各定電流出力回路の第４のトランジスタは前記第６のトランジスタに対してカレントミラー接続されていることを特徴とする請求項１または２記載の半導体集積回路装置。
4. 前記基準電流生成回路は、
   前記各定電流出力回路の第４のトランジスタのエミッタと第２の電源線との間に接続された抵抗と、
   前記第６のトランジスタのコレクタに接続された定電流回路と、
   前記第６のトランジスタのエミッタと前記第２の電源線との間に接続されたトリミング可能な抵抗とから構成されていることを特徴とする請求項３記載の半導体集積回路装置。
5. 前記基準電流生成回路は、前記第６のトランジスタのコレクタに接続された電流トリミング可能な定電流回路から構成されていることを特徴とする請求項３記載の半導体集積回路装置。
6. 前記帰還制御回路は、各出力ノード側のトランジスタが前記第３のトランジスタのゲートを挟んで直列に接続された２つのカレントミラー回路から構成されており、
   その一方のカレントミラー回路は前記第２のトランジスタのコレクタ電流を入力とし、
   その他方のカレントミラー回路は所定の定電流を入力とするように構成されていることを特徴とする請求項１ないし５の何れかに記載の半導体集積回路装置。
   
   

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