JP4279751B2 - デバイスの試験装置及び試験方法 - Google Patents

Description

本発明は、デバイスの試験装置及び試験方法に関する。特に、本発明は、デバイスの試験に用いる試験プログラムを圧縮して記憶する試験装置及び試験方法に関する。

試験装置は、試験対象となる被試験デバイス（DUT: Device Under Test）の試験を、試験プログラムに基づいて行う。試験プログラムは、各命令サイクル毎に、試験装置が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターン又は被試験デバイスの各端子から出力された出力パターンと比較する期待値パターンとを含む。

従来、試験プログラムのデータ量を低減するため、繰返し命令を用いて試験プログラムを圧縮する試験装置が用いられている。図８は、従来の試験プログラムの圧縮形式を示す。図８の試験プログラムにおいては、第１命令サイクルにおいてＮＯＰ命令（ノーオペレーション命令）が実行され、｛端子１，端子２，端子３，端子４｝のそれぞれに対して試験パターン｛０，１，１，０｝のそれぞれが出力される。

同様に、第２命令サイクルにおいてはＮＯＰ命令が実行され、｛端子１，端子２，端子３，端子４｝のそれぞれに対して試験パターン｛１，０，１，０｝のそれぞれが出力される。そして、第３命令サイクルにおいて繰返し命令であるＩＤＸＩ命令が実行され、１００サイクルの間｛端子１，端子２，端子３，端子４｝に対して試験パターン｛１，１，１，０｝が出力され続ける。このように、従来の試験装置においては、全端子について複数命令サイクルの間同じパターンを用い続ける場合に、繰返し命令を用いて試験プログラムのサイズを小さくしている。

現時点で、本願発明に関連する文献公知発明の存在を把握していないので、その記載を省略する。

これに対し、近年の電子デバイスの高速化に伴って、電子デバイスから入出力される信号の伝送速度が飛躍的に高くなってきている。このような電子デバイスは、１サイクルの間に複数ビットのデータを入出力する。

一方、近年の電子デバイスは、試験を効率化するために、電子デバイスのテスト機能を予め搭載するように設計される。このような設計は、DFT(Design for Testability)と呼ばれ、近年の高度な電子デバイスには欠かせないものとなってきている。例えば、ある電子デバイスは、当該電子デバイス内のレジスタに試験の初期状態を設定する回路を有している。

このような電子デバイスの試験は、初期設定を行うテストモードと、その初期設定の後に電子デバイスにパターン列を入力する通常モードとを有する。即ち、試験装置は、まず、初期設定用のパターン列を電子デバイス内のレジスタに保持させ、その後、電子デバイスの入力端子に試験用のパターン列を入力する。このような試験において、通常モードにおいては１命令サイクルの間に多くのパターンを入力する必要がある一方、テストモードにおいては、１命令サイクルの間に１つのパターンを入力すれば充分である。

従って、全ての命令の各々に対応付けて、通常モードにおいて用いられる複数ビットを格納した場合には、メモリの使用効率が悪い。一方、単位時間当たりに出力するビット列の長さを変更すべく、動作モードに応じて試験装置の動作周波数を変更してしまうと、試験装置の設計が複雑化する。本発明は、試験装置の設計を複雑化させること無く、パターン列を格納するメモリの容量を低減することを課題とする。

そこで本発明は、上記の課題を解決することのできるデバイスの試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、命令サイクル毎に、被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を格納する試験パターンメモリと、一の命令を実行する場合において、一の命令に対応付けて試験パターンメモリに格納されたパターン長識別情報に対応する長さの試験パターン列を、試験パターンメモリから読み出す試験パターンメモリ読出部と、一の命令を実行する命令サイクル期間中に、一の命令に対応して試験パターンメモリ読出部が読み出した試験パターン列を、被試験デバイスの端子に対して出力する試験パターン出力部とを備える試験装置を提供する。

また、当該試験装置は、一の命令を実行する場合において出力するパターン列がより短い低速モード、及び、低速モードと比較してパターン列がより長い高速モードの何れかにより、被試験デバイスを試験し、試験パターンメモリは、各命令に対応付けて、当該命令を実行するサイクル期間中に当該試験装置を低速モード及び高速モードの何れの動作モードで動作させるかを示す動作モード指示情報を、パターン長識別情報として格納し、試験パターン出力部は、試験パターンメモリ読出部が読み出した試験パターン列の各パターンを、動作モード指示情報に対応する速度により、被試験デバイスの端子に対して順次出力してもよい。

また、低速モードの各々の試験パターン列に対応付けて、当該試験パターン列と同一のパターン波形を出力させる高速モードの試験パターン列を記憶する低速モードフォーマット制御部を更に備え、試験パターン出力部は、一の命令に対応して低速モードの試験パターン列が読み出された場合に、低速モードフォーマット制御部により当該試験パターン列に対応付けて記憶された高速モードの試験パターン列を、被試験デバイスの端子に対して出力してもよい。

また、低速モードにおいて試験パターン列を出力する場合において、当該試験パターン列を出力する直前のサイクルにおける最後の論理値を保持する保持期間を示すホールドポイントを設定するホールドポイントレジスタを更に備え、低速モードフォーマット制御部は、保持期間の間、直前のサイクルにおける最後の論理値を出力し、保持期間の経過後、試験パターンメモリ読出部が読み出した当該試験パターン列の出力を開始してもよい。

また、低速モードフォーマット制御部は、低速モードの各々の試験パターン列に対応付けて、高速モードにおける、論理値１を所定の期間出力した後に論理値０を出力するデータ０パターン列、論理値０を所定の期間出力した後に論理値1を出力するデータ１パターン列、論理値１を所定の期間出力した後に論理値０を所定の期間出力し再度論理値１を出力するネガティブパルス、及び、論理値０を所定の期間出力した後に論理値１を所定の期間出力し再度論理値０を出力するポジティブパルスの何れかを記憶してもよい。

また、試験パターンメモリは、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する、低速モードの試験パターン列、又は、高速モードの試験パターン列を格納し、低速モードフォーマット制御部は、試験パターンメモリ読出部により読み出された低速モードの試験パターン列を、当該低速モードの試験パターン列により指定されるパターン波形を出力する高速モードの試験パターン列に変換し、試験パターンメモリ読出部により読み出された試験パターン列、又は、低速モードフォーマット制御部により変換された試験パターン列を、読み出された試験パターン列に対応するパターン長識別情報に基づいて選択する試験パターン列選択部を更に備え、試験パターン出力部は、試験パターン列選択部により選択された試験パターン列をシリアライズして被試験デバイスの端子に対して出力してもよい。

また、試験パターン出力部は、被試験デバイスの試験に先立って、被試験デバイスのスキャン入力端子に対し、低速モードにおいて試験パターン列を出力することにより、当該試験における被試験デバイスの初期設定を行い、高速モードにおいて試験パターン列を出力することにより、被試験デバイスを試験してもよい。

本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、命令サイクル毎に、被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列、及び、当該期待値パターン列のパターン長を識別するパターン長識別情報を格納する期待値パターンメモリと、一の命令を実行する場合において、一の命令に対応付けて期待値パターンメモリに格納されたパターン長識別情報に対応する長さの期待値パターン列を、期待値パターンメモリから読み出す期待値パターンメモリ読出部と、一の命令を実行する命令サイクル期間中に、一の命令に対応して期待値パターンメモリ読出部が読み出した期待値パターン列と、被試験デバイスの端子から出力される複数の出力パターンからなる出力パターン列とを比較する期待値比較部とを備える試験装置を提供する。

本発明の第３の形態においては、被試験デバイスを試験する試験方法であって、命令サイクル毎に、被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を試験パターンメモリに格納する段階と、一の命令を実行する場合において、一の命令に対応付けて試験パターンメモリに格納されたパターン長識別情報に対応する長さの試験パターン列を、試験パターンメモリから読み出す試験パターンメモリ読出段階と、一の命令を実行する命令サイクル期間中に、一の命令に対応して試験パターンメモリ読出段階において読み出された試験パターン列を、被試験デバイスの端子に対して出力する試験パターン出力段階とを備える試験方法を提供する。

本発明の第４の形態においては、被試験デバイスを試験する試験方法であって、命令サイクル毎に、被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列、及び、当該期待値パターン列のパターン長を識別するパターン長識別情報を期待値パターンメモリに格納する段階と、一の命令を実行する場合において、一の命令に対応付けて期待値パターンメモリに格納されたパターン長識別情報に対応する長さの期待値パターン列を、期待値パターンメモリから読み出す期待値パターンメモリ読出段階と、一の命令を実行する命令サイクル期間中に、一の命令に対応して期待値パターンメモリ読出段階において読み出された期待値パターン列と、被試験デバイスの端子から出力される複数の出力パターンからなる出力パターン列とを比較する期待値比較段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、テストパターンを格納するメモリ領域を有効に活用できる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１０の構成を示す。試験装置１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。

メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。

命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。

ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置１０が１命令サイクル当たり３２ビットの信号をＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンからなる試験パターン列を格納する。

なお、試験装置１０は、テストモード及び通常モードの２つの動作モードを有する。テストモードは、本発明に係る低速モードの一例であり、テストモードにおいて一の命令を実行する場合において出力するパターン列は、通常モードと比較して短い。また、通常モードは、本発明に係る高速モードの一例であり、通常モードにおけるパターン列はテストモードと比較してより長い。

即ち、試験パターンメモリ１０６が、ある命令に対応付けて、他の命令とは異なるパターン長の試験パターン列を格納する場合がある。このため、試験パターンメモリ１０６は、各命令に対応付けて、その命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報を、その試験パターン列に対応付けて更に格納している。

複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を、その期待値パターン列のパターン長を識別するパターン長識別情報に対応付けて格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。

以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。

セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。

パターンリストメモリ１１４は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は本発明に係る命令実行部の一例であり、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。

セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。

複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。

チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、既定パターンメモリ１５４と、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。

既定パターンメモリ１５４は、テストモードの各々の試験パターン列及び／又は期待値パターン列（以下「パターン列」と総称する。）に対応付けて、そのパターン列と同一のパターン波形を出力させる通常モードのパターン列を格納する。

シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、ドライバ１７０と共に本発明に係る試験パターン出力部として機能し、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。

シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。ハント・コンペア部１４８は、本発明に係る期待値比較部の一例であり、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターンが出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。

フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。

タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、フォーマット制御部１４４と共に本発明に係る試験パターン出力部として機能し、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。この結果、ドライバ１７０は、試験パターン列の各パターンを、テストモード又は通常モードに応じて定まる速度により、ＤＵＴ１００の端子に対して順次出力する。

コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。

なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。

図２は、本発明の実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。シーケンシャルパターン生成部１４２は、本発明に係る試験パターンメモリ読出部の一例であるパターンメモリ読出部２００と、低速モードフォーマット制御部２１０と、パターン列選択部２２０と、ホールドポイントレジスタ２３０とを有する。パターンメモリ読出部２００は、一の命令を実行する場合において、その一の命令に対応付けて試験パターンメモリ１０６に格納された試験パターン列を、試験パターンメモリ１０６から読み出す。また、パターンメモリ読出部２００は、その試験パターン列のパターン長を識別するパターン長識別情報を試験パターンメモリ１０６から読み出す。

低速モードフォーマット制御部２１０は、テストモードの各々のパターン列（例えば、２ビットのパターン列）に対応付けて、そのパターン列と同一のパターン波形を出力させる通常モードのパターン列（例えば、３２ビットのパターン列）を、既定パターンメモリ１５４に記憶している。そして、低速モードフォーマット制御部２１０は、既定パターンメモリ１５４を用いて、パターンメモリ読出部２００により読み出されたテストモードのパターン列を、そのパターン列により指定されるパターン波形を出力する通常モードのパターン列に変換する。

パターン列選択部２２０は、パターンメモリ読出部２００により読み出されたパターン列、又は、低速モードフォーマット制御部２１０により変換されたパターン列を、読み出されたそのパターン列に対応するパターン長識別情報に基づいて選択し、フォーマット制御部１４４に出力する。これを受けて、ドライバ１７０は、フォーマット制御部１４４と共に動作し、パターン列選択部２２０により選択されたパターン列を被試験デバイス１００に入力する。

ホールドポイントレジスタ２３０は、テストモードにおいてパターン列を出力する場合において、そのパターン列を出力する直前のサイクルにおける最後の論理値を保持する保持期間を示すホールドポイントを設定する。即ち、低速モードフォーマット制御部２１０は、その保持期間が経過するまでの間、直前のサイクルにおける最後の論理値を出力し、その保持期間の経過後、パターンメモリ読出部２００が読み出したパターン列の出力を開始する。

このように、パターンメモリ読出部２００は、各命令について、その命令に対応付けて試験パターンメモリ１０６に格納されたパターン長識別情報に対応する長さの試験パターン列を、試験パターンメモリ１０６から読み出す。そして、ドライバ１７０は、各命令を実行する命令サイクル期間中に、その命令に対応してパターンメモリ読出部２００が読み出した試験パターン列を、被試験デバイス１００の端子に対して出力する。これにより、試験パターンメモリ１０６は、試験装置１０の動作モードに応じて適切なサイズのパターン列のみを格納すればよいので、メインメモリ１０２を有効に活用できる。

シーケンシャルパターン生成部１４６は、シーケンシャルパターン生成部１４２と同様の構成を採るため、以下相違点を除き説明を省略する。シーケンシャルパターン生成部１４６内のパターンメモリ読出部２００は、本発明に係る期待値パターンメモリ読出部の一例であり、試験装置１０が一の命令を実行する場合において、当該一の命令に対応付けて期待値パターンメモリ１０８に格納されたパターン長識別情報に対応する長さの期待値パターン列を読み出す。低速モードフォーマット制御部２１０は、シーケンシャルパターン生成部１４２内の低速モードフォーマット制御部２１０と同様にして、パターンメモリ読出部２００がテストモードのパターン列を読み出した場合に、当該テストモードのパターン列を、当該テストモードのパターン列に対応する通常モードのパターン列に変換する。

パターン列選択部２２０は、シーケンシャルパターン生成部１４２内のパターン列選択部２２０と同様にして、当該一の命令を実行する命令サイクル期間中に、当該一の命令に対応してパターンメモリ読出部２００が期待値パターンメモリ１０８から読み出した期待値パターン列、又は、低速モードフォーマット制御部２１０により変換された期待値パターン列を選択し、フォーマット制御部１４４へ出力する。これを受けて、本発明に係る期待値比較部の一例であるハント・コンペア部１４８は、パターン列選択部２２０により選択された期待値パターン列と、ＤＵＴ１００の端子から出力される複数の出力パターンからなる出力パターン列とを比較する。

図３は、本発明の実施形態に係る試験パターンメモリ１０６及び期待値パターンメモリ１０８に格納される、試験パターン列の一例を示す。図３を用いて、パターン長識別情報の一例を説明する。本図の説明において、試験パターンメモリ１０６及び期待値パターンメモリ１０８を「パターンメモリ」と総称する。パターンメモリは、パターン列のパターン長を識別するパターン長識別情報３００、及び、パターン列を格納する。

例えば、パターンメモリは、テストモードのパターン列３１０に対応付けて、当該パターン列のパターン長が２ビットである旨を示すパターン長識別情報３００ａを格納する。一方、パターンメモリは、通常モードのパターン列３２０に対応付けて、当該パターン列のパターン長が３２ビットである旨を示すパターン長識別情報３００ｂを格納する。

パターンメモリ読出部２００が、パターン長識別情報３００ａを読み出した場合に、ドライバ１７０は、対応する命令を実行するサイクル期間中に、２ビットのパターンを出力する。即ちこの場合、試験装置１０は、テストモードで動作する。一方、パターンメモリ読出部２００が、パターン長識別情報３００ｂを読み出した場合に、ドライバ１７０は、対応する命令を実行するサイクル期間中に、３２ビットのパターンを出力する。即ちこの場合、試験装置１０は、通常モードで動作する。このように、パターン長識別情報は、各命令に対応付けて、その命令を実行するサイクル期間中に試験装置１０をテストモード及び通常モードの何れの動作モードで動作させるかを示す動作モード指示情報としての役割も果たす。

図４は、本発明の実施形態に係る被試験デバイス１００の構成を示す。被試験デバイス１００は、組み合わせ回路４００と、レジスタ４１０−１〜Ｎと、組み合わせ回路４２０と、セレクタ４３０とを有する。組み合わせ回路４００は、通常の入力端子によりドライバ１７０から試験パターンを順次入力し、レジスタ４１０−１〜Ｎが保持する値を変化させる。レジスタ４１０−１〜Ｎは、組み合わせ回路４００からの入力に応じて値を変化させる。組み合わせ回路４２０は、レジスタ４１０−１〜Ｎに保持された値に基づく信号をセレクタ４３０に送る。

ここで、組み合わせ回路４００は、比較的複雑な論理回路である。このため、組み合わせ回路４００によりレジスタ４１０−１〜Ｎに所望の値を設定させるためには、比較的深い論理深度が必要な場合が多い。このため、試験の初期状態を設定するまでに多くの期間を要する場合がある。そこで、被試験デバイス１００は、レジスタ４１０−１〜Ｎに値を設定するためのスキャン入力端子を有する。これにより、レジスタ４１０−１〜Ｎは、ドライバ１７０から任意の試験パターンを順次入力して保持することができる。

同様に、組み合わせ回路４２０が、比較的複雑な論理回路であるので、レジスタ４１０−１〜Ｎに保持された値を被試験デバイス１００により出力させるためには、多くの時間を要する場合がある。そこで、セレクタ４３０は、レジスタ４１０−１〜Ｎの値、又は、組み合わせ回路４２０の出力を選択して外部に出力する。これにより、例えば試験の結果レジスタ４１０−１〜Ｎに保持された値を容易に出力させることができる。

図５は、本発明の実施形態に係る既定パターンメモリ１５４のデータ構造を示す。低速モードフォーマット制御部２１０は、テストモードのパターン列の各々に対応付けて、そのパターン列と同一のパターン波形を出力させる通常モードの試験パターン列を、既定パターンメモリ１５４に記憶している。例えば、低速モードフォーマット制御部２１０は、論理値１を示すテストモードのパターン列（ＣＯＤＥ Ｌ０）に対応付けて、通常モードにおいて、論理値０を所定の期間出力した後に論理値１を出力するデータ１パターン列を格納する。

また、低速モードフォーマット制御部２１０は、論理値０を示すテストモードのパターン列（ＣＯＤＥ Ｌ１）に対応付けて、通常モードにおいて、論理値１を所定の期間出力した後に論理値０を出力するデータ０パターン列を格納する。更に、低速モードフォーマット制御部２１０は、ポジティブパルスを示すテストモードのパターン列（ＣＯＤＥ Ｌ２）に対応付けて、通常モードにおいて、論理値０を所定の期間出力した後に論理値１を所定の期間出力し再度論理値０を出力するポジティブパルスのパターン列を格納する。

また、低速モードフォーマット制御部２１０は、ネガティブパルスを示すテストモードのパターン列（ＣＯＤＥ Ｌ３）に対応付けて、通常モードにおいて、論理値１を所定の期間出力した後に論理値０を所定の期間出力し再度論理値１を出力するネガティブパルスのパターン列を格納する。なお、低速モードのパターン列は例えば２ビットであり、ＣＯＤＥ Ｌ０、Ｌ１、Ｌ２、及びＬ３の各々は、｛０，１｝、｛１，０｝、｛１，１｝、及び｛０，０｝を示す。

図６は、本発明の実施形態に係る試験プログラムの一例を示す。図６に例示した試験プログラムは、順次実行されるべき複数の命令と、各命令及び各端子（ＣＨ１からＣＨ４）に対応付けて当該命令を実行する命令サイクル期間中にＤＵＴ１００へ出力される試験パターン列とを含む。命令メモリ１０４は、図６に示した各命令を格納する。また、複数の試験パターンメモリ１０６の各々は、各命令に対応付けて、その命令を実行する命令サイクル期間中に出力する、テストモードにおける試験パターン列、又は、通常モードにおける試験パターン列を格納する。

例えば、第1行目の命令“ＩＤＸＩ ３１”に対応付けて、端子ＣＨ１の試験パターンメモリ１０６はテストモードの試験パターン列（ＣＯＤＥ Ｌ１）を格納する。一方、第６行目の命令“ＮＯＰ”に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は通常モードの試験パターン列として{001…110}を格納する。より具体的には、試験パターンメモリ１０６は、これらの試験パターン列を、その試験パターン列がテストモード及び通常モードの何れの動作モードの試験パターン列であるかを示す動作モード指示情報に対応付けて格納してもよい。
なお、命令“ＩＤＸＩ ３１”は、当該命令を繰り返して実行する旨を示す命令である。このため、第１行目の命令は３１回繰り返し実行され、この結果、テストモードの試験パターン列は３１回繰り返し出力される。

以上に示した試験プログラムの格納形式によれば、同一の端子に対応して、通常モードの試験パターン列を格納するか、又は、テストモードの試験パターン列を格納するかを、命令毎に独立に定めることができるので、試験プログラムのデータ量をより効率よく低減できる。

より具体的には、ＤＵＴ１００の第１端子に対応する第１の試験パターンメモリ１０６が１行目の命令に対応付けてテストモードの試験パターン列を格納し、ＤＵＴ１００の第１端子に対応する第１の試験パターンメモリ１０６が６行目の命令に対応付けて通常モードの試験パターン列を格納してもよい。この場合、１行目の命令を実行するサイクル期間中に、第１端子に対応する第１のパターンメモリ読出部２００は、その命令に対応付けて第１の試験パターンメモリ１０６に格納されたパターン長識別情報及び試験パターン列を読み出す。このパターン長識別情報は、テストモードのパターン長を示す。

このため、低速モードフォーマット制御部２１０は、テストモードの試験パターン列を、その試験パターン列により指定されるパターン波形を出力する通常モードの試験パターン列に変換する。パターン列選択部２２０は、パターン長識別情報に基づいて、低速モードフォーマット制御部２１０により変換された試験パターン列を選択する。これを受けて、ドライバ１７０は、選択されたその試験パターン列をシリアライズして被試験デバイス１００に出力する。

一方、９行目の命令を実行するサイクル期間中に、第１端子に対応する第１のパターンメモリ読出部２００は、その命令に対応付けて第１の試験パターンメモリ１０６に格納されたパターン長識別情報及び試験パターン列を読み出す。このパターン長識別情報は、通常モードのパターン長を示す。このため、パターン列選択部２２０は、パターン長識別情報に基づいて、パターンメモリ読出部２００により読み出された試験パターン列を選択する。これを受けて、ドライバ１７０は、その試験パターン列をシリアライズして被試験デバイス１００に出力する。

以上に示した試験装置１０によれば、同一の端子に対応して、試験パターンメモリ１０６に対してテストモードの試験パターン列又は通常モードの試験パターン列を命令毎に独立に格納することができる。この結果、例えば、ドライバ１７０は、被試験デバイス１００の試験に先立って、被試験デバイス１００のスキャン入力端子に対し、テストモードにおいて試験パターン列を出力することにより、その試験における被試験デバイス１００の初期設定を行うことができる。一方、ドライバ１７０は、通常モードにおいて被試験デバイス１００を出力することにより、被試験デバイス１００の性能に応じた高速な動作周波数で被試験デバイス１００を試験できる。これにより、試験パターンメモリ１０６に対して、被試験デバイス１００の動作モードに適した形式のパターン列を格納できるので、試験に要求される動作周波数を保持しつつ、試験プログラムを効果的に圧縮できる。

なお、図６においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。

図７は、試験プログラムの他の例を示す。本例においても図６と同様、試験プログラムは、順次実行されるべき複数の命令と、各命令及び各端子（ＣＨ１からＣＨ４）に対応付けて当該命令を実行する命令サイクル期間中にＤＵＴ１００へ出力される試験パターン列とを含む。命令メモリ１０４は、図７に示した各命令を格納する。しかしながら、図６と異なり、複数の試験パターンメモリ１０６の各々は、各命令に対応付けて、その命令を実行する命令サイクル期間中に出力する、３２ビットの試験パターン列のみを格納する。

例えば、第1行目の命令“ＮＯＰ”に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は低速モードの試験パターン列として{000…001}を格納する。また、第６行目の命令“ＮＯＰ”に対応付けて、端子１の試験パターンメモリ１０６は通常モードの試験パターン列として{001…110}を格納する。

以上に示した試験プログラムの格納形式によれば、ＤＵＴ１００の動作モードに関わらず、試験パターンメモリ１０６は、１命令当り３２ビットのパターン列を格納する。即ち、ＤＵＴ１００がテストモードで動作しテストモードのパターン列が入力されれば充分な場合であっても、試験パターンメモリ１０６は、テストモードのパターン列を通常モードのパターン列として格納する。この結果、試験パターンメモリ１０６に要する記憶容量が大きくなってしまう。

これに対して、本実施例における試験装置１０によれば、試験パターンメモリ１０６に対して、同一の端子に対応してテストモードの試験パターン列又は通常モードの試験パターン列を命令毎に独立に格納することができる。この結果、被試験デバイス１００の動作モードに適した形式のパターン列を格納できるので、試験に要求される動作周波数を保持しつつ、試験プログラムを効果的に圧縮できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図１は、本発明の実施形態に係る試験装置１０の構成を示す。 図２は、本発明の実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。 図３は、本発明の実施形態に係る試験パターンメモリ１０６及び期待値パターンメモリ１０８に格納される、試験パターン列の一例を示す。 図４は、本発明の実施形態に係る被試験デバイス１００の構成を示す。 図５は、本発明の実施形態に係る既定パターンメモリ１５４のデータ構造を示す。 図６は、本発明の実施形態に係る試験プログラムの一例を示す。 図７は、試験プログラムの他の例を示す。 図８は、従来の試験プログラムの圧縮形式を示す。

符号の説明

１０ 試験装置
１００ 被試験デバイス
１０２ メインメモリ
１０４ 命令メモリ
１０６ 試験パターンメモリ
１０８ 期待値パターンメモリ
１１０ デジタルキャプチャメモリ
１１２ セントラルパターン制御部
１１４ パターンリストメモリ
１１６ ベクタ生成制御部
１２０ セントラルキャプチャ制御部
１２２ パターンリザルトメモリ
１３０ チャネルブロック
１４０ チャネルパターン生成部
１４２ シーケンシャルパターン生成部
１４４ フォーマット制御部
１４６ シーケンシャルパターン生成部
１４８ ハント・コンペア部
１５０ フェイルキャプチャ制御部
１５２ フェイルキャプチャメモリ
１５４ 既定パターンメモリ
１６０ タイミング生成部
１７０ ドライバ
１８０ コンパレータ
２００ パターンメモリ読出部
２１０ 低速モードフォーマット制御部
２２０ パターン列選択部
２３０ ホールドポイントレジスタ
３００ パターン長識別情報
３１０ パターン列
３２０ パターン列
４００ 組み合わせ回路
４１０ レジスタ
４２０ 組み合わせ回路
４３０ セレクタ

Claims (10)

1. 被試験デバイスを試験する試験装置であって、
   命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、
   各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を格納する試験パターンメモリと、
   一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記パターン長識別情報に対応する長さの試験パターン列を、前記試験パターンメモリから読み出す試験パターンメモリ読出部と、
   前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出部が読み出した前記試験パターン列を、前記被試験デバイスの端子に対して出力する試験パターン出力部と
   を備える試験装置。
2. 当該試験装置は、一の命令を実行する場合において出力するパターン列がより短い低速モード、及び、前記低速モードと比較してパターン列がより長い高速モードの何れかにより、前記被試験デバイスを試験し、
   前記試験パターンメモリは、各命令に対応付けて、当該命令を実行するサイクル期間中に当該試験装置を前記低速モード及び前記高速モードの何れの動作モードで動作させるかを示す動作モード指示情報を、前記パターン長識別情報として格納し、
   前記試験パターン出力部は、前記試験パターンメモリ読出部が読み出した前記試験パターン列の各パターンを、前記動作モード指示情報に対応する速度により、前記被試験デバイスの端子に対して順次出力する
   請求項1記載の試験装置。
3. 前記低速モードの各々の試験パターン列に対応付けて、当該試験パターン列と同一のパターン波形を出力させる前記高速モードの試験パターン列を記憶する低速モードフォーマット制御部を更に備え、
   前記試験パターン出力部は、前記一の命令に対応して前記低速モードの試験パターン列が読み出された場合に、前記低速モードフォーマット制御部により当該試験パターン列に対応付けて記憶された前記高速モードの試験パターン列を、前記被試験デバイスの端子に対して出力する
   請求項２記載の試験装置。
4. 前記低速モードにおいて試験パターン列を出力する場合において、当該試験パターン列を出力する直前のサイクルにおける最後の論理値を保持する保持期間を示すホールドポイントを設定するホールドポイントレジスタを更に備え、
   前記低速モードフォーマット制御部は、前記保持期間の間、直前のサイクルにおける最後の論理値を出力し、前記保持期間の経過後、前記試験パターンメモリ読出部が読み出した当該試験パターン列の出力を開始する
   請求項３記載の試験装置。
5. 前記低速モードフォーマット制御部は、前記低速モードの各々の試験パターン列に対応付けて、前記高速モードにおける、論理値１を所定の期間出力した後に論理値０を出力するデータ０パターン列、論理値０を所定の期間出力した後に論理値1を出力するデータ１パターン列、論理値１を所定の期間出力した後に論理値０を所定の期間出力し再度論理値１を出力するネガティブパルス、及び、論理値０を所定の期間出力した後に論理値１を所定の期間出力し再度論理値０を出力するポジティブパルスの何れかを記憶する
   請求項３記載の試験装置。
6. 前記試験パターンメモリは、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する、前記低速モードの試験パターン列、又は、前記高速モードの試験パターン列を格納し、
   前記低速モードフォーマット制御部は、前記試験パターンメモリ読出部により読み出された低速モードの試験パターン列を、当該低速モードの試験パターン列により指定されるパターン波形を出力する高速モードの試験パターン列に変換し、
   前記試験パターンメモリ読出部により読み出された試験パターン列、又は、前記低速モードフォーマット制御部により変換された試験パターン列を、読み出された前記試験パターン列に対応するパターン長識別情報に基づいて選択する試験パターン列選択部を更に備え、
   前記試験パターン出力部は、前記試験パターン列選択部により選択された試験パターン列をシリアライズして前記被試験デバイスの端子に対して出力する
   請求項３記載の試験装置。
7. 前記試験パターン出力部は、前記被試験デバイスの試験に先立って、前記被試験デバイスのスキャン入力端子に対し、前記低速モードにおいて前記試験パターン列を出力することにより、当該試験における前記被試験デバイスの初期設定を行い、前記高速モードにおいて前記試験パターン列を出力することにより、前記被試験デバイスを試験する
   請求項２記載の試験装置。
8. 被試験デバイスを試験する試験装置であって、
   命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、
   各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列、及び、当該期待値パターン列のパターン長を識別するパターン長識別情報を格納する期待値パターンメモリと、
   一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリに格納された前記パターン長識別情報に対応する長さの期待値パターン列を、前記期待値パターンメモリから読み出す期待値パターンメモリ読出部と、
   前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出部が読み出した期待値パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とを比較する期待値比較部と
   を備える試験装置。
9. 被試験デバイスを試験する試験方法であって、
   命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、
   各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を試験パターンメモリに格納する段階と、
   一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記パターン長識別情報に対応する長さの試験パターン列を、前記試験パターンメモリから読み出す試験パターンメモリ読出段階と、
   前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出段階において読み出された前記試験パターン列を、前記被試験デバイスの端子に対して出力する試験パターン出力段階と
   を備える試験方法。
10. 被試験デバイスを試験する試験方法であって、
    命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、
    各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列、及び、当該期待値パターン列のパターン長を識別するパターン長識別情報を期待値パターンメモリに格納する段階と、
    一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリに格納された前記パターン長識別情報に対応する長さの期待値パターン列を、前記期待値パターンメモリから読み出す期待値パターンメモリ読出段階と、
    前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出段階において読み出された期待値パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とを比較する期待値比較段階と
    を備える試験方法。

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