JP4198770B2 - 半導体メモリ装置のデータ入力回路及びデータ入力方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のデータ入力回路及びデータ入力方法に係り、特に反響クロック発生器を具備してクロックサイクル周期を短縮する同期式半導体メモリ装置のデータ入力回路及びデータ入力方法に関する。
【従来の技術】
一般に、コンピュータシステムは与えられた作業に対する命令を行うための中央処理装置(ＣＰＵ)と、ＣＰＵが要求するデータ、プログラムを格納するための主メモリとを有している。したがって、コンピュータシステムの性能向上のためには、ＣＰＵの動作速度を向上させることと、ＣＰＵが待機時間無しに動作して主メモリへのアクセス時間をできるだけ縮めることが要求される。このような要求によりシステムクロックの制御を受けて動作し、主メモリへのアクセス時間が著しく縮められた同期式ＤＲＡＭ(ＳＤＲＡＭ)が出現するようになった。
【０００２】
通常、ＳＤＲＡＭはシステムクロックの遷移により発生するパルス信号に応答して動作が制御されることを特徴とする。ところが、クロックに同期して動作する同期式半導体メモリ装置において、クロックサイクルタイム(ｔＣＣ)は多様な要素により制限される。
【０００３】
すなわち、ｔＣＣ(CLOCK CYCLE TIME)の限界はメモリとデータ制御部に入力されるクロックの所要時間の差(以下、ｔＳＷという)、クロック同期からデータ出力までの所要時間(以下、ｔＡＣという)、データがメモリから制御部まで伝達される時間(以下、ｔＦＬという)、制御部でのデータセットアップ時間(以下、ｔＳＳという)等の和により決定される。
【０００４】
図１は従来の技術におけるデータ入出力回路のブロック図を示した図面であり、外部から入力されるデータは単に入力バッファ１０を経てメモリ装置に入力されることがわかる。
【０００５】
また図２は、従来の技術においてｔＣＣの限界を招く各種所要時間を示した図面である。ここで、ＣＬＫ_ＳＹＳはシステムクロックの波形を、ＣＬＫ_ＣＮＴＲは制御部に入力されるクロックの波形を、ＣＬＫ_ＤＲＡＭはＤＲＡＭに入力されるクロックの波形を、ＤＡＴＡ_ＤＲＡＭはＤＲＡＭから出力されるデータを、ＤＡＴＡ_ＣＮＴＲは制御部から発生するデータを各々示す。
【０００６】
【発明が解決しようとする課題】
上記従来のＳＤＲＡＭにおいては、図２を参照すると、システム上でｔＣＣは、ｔＳＷ、ｔＡＣ，ｔＦＬ及びｔＳＳの和よりも大きくなければならないという限界を有することが分かる。従って、従来のデータ入出力回路では例えば３００ＭＨｚ以上の周波数を有するＳＤＲＡＭを実現することは不可能であった。
本発明は前記の目的を達成するために案出されたものであり、クロックのサイクル時間を短縮可能な半導体メモリ装置のデータ入力回路及びデータ入力方法を提供することを目的とする。
【課題を解決するための手段】
前記目的を達成するために本発明の半導体メモリ装置のデータ入力回路は、半導体メモリ装置において、入力データと同一のタイミングで入力されるデータクロック信号に基づいて発生する反響クロック信号に同期して、前記入力データを前記半導体メモリ装置に入力することを特徴とする。
例えば、前記データクロック信号のパルス数をカウントして指定された数に到るまでパルスを発生する反響クロック発生器と、前記反響クロック発生器により発生されるパルスに同期して前記入力データを前記半導体メモリ装置に伝送する入力データ伝送手段と、を具備することを特徴とする。
【発明の実施の形態】
以下、本発明に係る一実施形態について、添付した図面に基づき詳細に説明する。尚、各図面において同一の参照符号は同一の構成要素を表す。
【０００７】
図３は、本実施形態の反響クロック発生器を有するデータ入力回路を示すブロック図である。同図によれば、本実施形態の半導体メモリ装置のデータ入出力回路は、データ入力バッファ３０１、反響クロック発生器３０３及び入力データ伝送部３０５から構成される。
【０００８】
データ入力バッファ３０１は外部から入力される入力データＤＩＮをバッファリングする。また、反響クロック発生器３０３は外部データクロックＤＣＬＫの数が指定された数に到るまで、外部データクロックＤＣＬＫの遷移に応答してパルスを発生する。また、入力データ伝送部３０５は反響クロック発生器３０３の出力信号ＸＣＯＮのパルスに応答してデータ入力バッファ３０１の出力信号ＤＩを伝送する。
【０００９】
図４は、図３に示す入力データ伝送部３０５の詳細構成を示した図である。同図によれば、入力データ伝送部３０５は第１反転バッファ４０１、伝送ゲート４０３及び第２反転バッファ４０５等から構成される。第１反転バッファ４０１はデータ入力バッファ３０１の出力信号をバッファリングして反転させる。そして、伝送ゲート４０３の一端には反響クロック発生器３０３の出力信号ＸＣＯＮが入力され、他端には第３反転バッファ４０７を経て反転されたＸＣＯＮが入力され、その入力パルスに応答して第１反転バッファ４０１の出力信号(Ｎ４０２)を伝送する。かつ、前記第２反転バッファ４０５は伝送ゲート４０３により伝送された第１反転バッファ４０１の出力信号(Ｎ４０２)をバッファリングして反転させる。
【００１０】
従って、外部データクロックＤＣＬＫの遷移が発生する度に、反響クロック発生器３０３の出力信号であるＸＣＯＮはパルスを発生するようになる。よって、入力データ伝送部３０５の伝送ゲート４０３が“ターンオン”されて、データ入力バッファ３０１の出力信号ＤＩをメモリチップの内部に伝送する。ところで、前記反響クロック発生器３０３は外部データクロックＤＣＬＫの数が外部システムにより決定された所定数に至ると、パルスの発生を中止する。よって、入力データＤＩＮは外部システムで決定した所定数のみが、チップの内部に入力される。
【００１１】
図５は、本実施形態のデータ入力回路における反響クロック発生器３０３の詳細構成を示した図である。同図によれば、反響クロック発生器３０３は反響クロックバッファ５０１、反響パルス発生部５０３、バスト長カウンタ５０５、ラッチ部５０７及びリセットパルス発生部５０９から構成される。
【００１２】
反響クロックバッファ５０１は外部データクロック信号ＤＣＬＫをバッファリングしてＸＰＵＬを出力する。そして、反響パルス発生部５０３は所定のパルスイネーブル信号ＰＵＬＥＮによりイネーブルされ、反響クロックバッファ５０１の出力信号ＸＰＵＬの遷移に応答して自身の出力信号ＸＣＯＮパルスを発生する。また、バスト長カウンタ５０５は所定のリセットパルスＲＥＳＥＴにより先充電され、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数が指定された数に一致する時に、自身の出力信号ＢＬＣＮＴが遷移される。
【００１３】
尚、ラッチ部５０７はリセットパルスＲＥＳＥＴにより先充電され、反響クロックバッファ５０１の出力信号ＸＰＵＬの最初の遷移によりラッチされ、バスト長カウンタ５０５の出力信号ＢＬＣＮＴの遷移によりラッチが解除されるパルスイネーブル信号ＰＵＬＥＮを発生する。以下、ラッチ部５０７の構成を更に具体的に説明する。
ラッチ部５０７は第１論理和反転部５１１及び第２論理和反転部５１３を具備する。前記第１論理和反転部５１１は、前記ＤＣＬＫに応答する信号ＸＰＵＬと第２論理和反転部５１３の出力ＶＰＲＥを入力信号とする。そして、第２論理和反転部５１３はバスト長カウンタ５０５の出力信号ＢＬＣＮＴと第１論理和反転部５１３の出力信号(Ｎ５１２)を入力信号とする。
以下、ラッチ部５０７の動作を説明する。ラッチ部５０７の動作初期においては、バスト長カウンタ５０５の出力信号ＢＬＣＮＴは“ロー”状態である。すると、反響クロックバッファ５０１の出力信号ＸＰＵＬが“ハイ”に遷移されると、第１論理和反転部５１１の出力(Ｎ５１２)は“ロー”状態になり、第２論理和反転部５１３の出力信号ＶＰＲＥは“ハイ”状態にラッチされる。従って、後に反響クロックバッファ５０１の出力信号ＸＰＵＬが引き続き遷移されても、ラッチ部５０７の出力信号ＰＵＬＥＮの論理状態は遷移されなくなる。
【００１４】
そして、反響パルス発生部５０３で指定された数のパルス、すなわちデータバスト長分のパルスが発生すると、バスト長カウンタ５０５の出力信号ＢＬＣＮＴが“ハイ”に遷移される。すると、反響クロックバッファ５０１の出力信号ＸＰＵＬが“ロー”になる時、ラッチ部５０７の出力信号ＰＵＬＥＮが“ロー”になり、反響パルス発生部５０３の出力信号ＸＣＯＮはパルスを発生しなくなる。
そして、リセットパルス発生部５０９はパルスイネーブル信号ＰＵＬＥＮの遷移に応答してリセットパルスＲＥＳＥＴを発生する。ここで、本実施形態のラッチ部５０７はラッチ解除部５１５を具備する。ラッチ解除部５１５はパワーアップ(ＰＯＷＥＲ−ＵＰ)やリセット(ＲＥＳＥＴ)パルスが発生する際に、第２論理和反転部５１３の出力信号ＶＰＲＥのラッチを解除する。
【００１５】
図６は、図５に示した反響クロックバッファ５０１の詳細構成例を示す図である。同図によれば、本実施形態の反響クロックバッファ５０１は、下位電流ミラー６０１、上位電流ミラー６０３及びラッチ部６０５から構成される。下位電流ミラー６０１は所定の下位基準電圧ＶＲＬを基準として、データクロックＤＣＬＫの電圧をバッファリングする。また、上位電流ミラー６０３は下位基準電圧ＶＲＬより高い所定の上位基準電圧ＶＲＨを基準として、データクロックＤＣＬＫの電圧をバッファリングする。また、ラッチ部６０５は下位電流ミラー６０１の出力信号(Ｎ６０２)を第１入力信号とし、上位電流ミラー６０３の出力信号(Ｎ６０４)を第２入力信号とする。尚、反響クロックバッファ５０１の出力信号であるＸＰＵＬは、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬ以下に下降する場合、及びデータクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨ以上に上昇する場合に、遷移される。
【００１６】
下位電流ミラー６０１は、プルアップトランジスタ６０７、第１ＰＭＯＳトランジスタ６０９、第２ＰＭＯＳトランジスタ６１１、第１ＮＭＯＳトランジスタ６１３及び第２ＮＭＯＳトランジスタ６１５から構成される。プルアップトランジスタ６０７はそのソースが電源電圧ＶＣＣに接続され、所定の反響クロックイネーブル信号ＸＥＮがアクティブ時にインバータ６２８を経てロー信号として入力され、ターンオンされる。そして、第１ＰＭＯＳトランジスタ６０９はそのソースがプルアップトランジスタ６０７のドレインに接続され、そのゲートに下位基準電圧ＶＲＬが印加される。また、第２ＰＭＯＳトランジスタ６１１はそのソースが前記プルアップトランジスタ６０７のドレインに接続され、そのゲートにデータクロック信号ＤＣＬＫが印加される。そして、第１ＮＭＯＳトランジスタ６１３はそのソースが接地電圧ＶＳＳに接続され、そのゲートとドレインが第１ＰＭＯＳトランジスタ６０９のドレインに共通接続される共通接続点(Ｎ６１０)を有する。また、第２ＮＭＯＳトランジスタ６１５はそのソースが接地電圧ＶＳＳに接続され、そのゲートは共通接続点(Ｎ６１０)に接続され、そのドレインは第２ＰＭＯＳトランジスタ６１１のドレインに共通接続されて、下位電流ミラーの出力信号(Ｎ６０２)を発生する。
【００１７】
従って、前記ＸＥＮが“ハイ”にイネーブルされると、下位電流ミラー６０１はデータクロック信号ＤＣＬＫに応答する。データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより高い場合には、第１ＰＭＯＳトランジスタ６０９のゲートとソースとの電圧Ｖｇｓが第２ＰＭＯＳトランジスタ６１１のＶｇｓより大きくなる。従って、端子Ｎ６１０の電圧が上昇して、第２ＮＭＯＳトランジスタ６１５の影響が第２ＰＭＯＳトランジスタ６１１の影響よりも大きくなる。よって、下位電流ミラー６０１の出力端子Ｎ６０２の電圧はＶＳＳ側に下降するようになる。
【００１８】
一方、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより低い場合には、第１ＰＭＯＳトランジスタ６０９のＶｇｓが第２ＰＭＯＳトランジスタ６１１のＶｇｓより小さくなる。従って、共通接続点(Ｎ６１０)の電圧が下降し、第２ＮＭＯＳトランジスタ６１５の影響が第２ＰＭＯＳトランジスタ６１１の影響より小さくなる。よって、下位電流ミラー６０１の出力端子Ｎ６０２の電圧はＶＣＣの方に上昇するようになる。
【００１９】
下位電流ミラー６０１は、そのソースが接地電圧ＶＳＳに接続され、そのドレインは下位電流ミラー６０１の出力(Ｎ６０２)に接続され、反響クロックイネーブル信号ＸＥＮがディスエーブルされる時に“ターンオン”される第３ＮＭＯＳトランジスタ６１７を更に具備する。従って、ＸＥＮが“ロー”にディスエーブルされると、第３ＮＭＯＳトランジスタ６１７は“ターンオン”されて下位電流ミラー６０１の出力端子(Ｎ６０２)のレベルはＶＳＳにセットされる。また、ＸＥＮが“ハイ”にイネーブルされると、第３ＮＭＯＳトランジスタ６１７は“ターンオフ”されて下位電流ミラー６０１の出力端子(Ｎ６０２)のセッティグが解除される。
【００２０】
上位電流ミラー６０３は、プルダウントランジスタ６１９、第４ＮＭＯＳトランジスタ６２１、第５ＮＭＯＳトランジスタ６２３、第３ＰＭＯＳトランジスタ６２５及び第４ＰＭＯＳトランジスタ６２７から構成される。プルダウントランジスタ６１９はそのソースが接地電圧ＶＳＳに接続され、所定の反響クロックイネーブル信号ＸＥＮがアクティブされる時にターンオンされる。そして、第４ＮＭＯＳトランジスタ６２１はそのソースが前記プルダウントランジスタ６１９のドレインに接続され、そのゲートに上位基準電圧ＶＲＨが印加される。また、第５ＮＭＯＳトランジスタ６２３はそのソースがプルダウントランジスタ６１９のドレインに接続され、そのゲートにデータクロック信号ＤＣＬＫが印加される。そして、第３ＰＭＯＳトランジスタ６２５はそのソースが電源電圧ＶＣＣに接続され、そのゲートとドレインが第４ＮＭＯＳトランジスタ６２１のドレインに共通接続される共通接続点(Ｎ６２２)を有する。また、第４ＰＭＯＳトランジスタ６２７はそのソースが電源電圧ＶＣＣに接続され、そのゲートが共通接続点(Ｎ６２２)に接続され、そのドレインが第５ＮＭＯＳトランジスタ６２３のドレインに共通接続されて上位電流ミラー６０３の出力信号(Ｎ６０４)を発生する。
【００２１】
従って、ＸＥＮが“ハイ”にイネーブルされると、上位電流ミラー６０３はデータクロック信号ＤＣＬＫに応答する。データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより低い場合には、第５ＮＭＯＳトランジスタ６２１のＶｇｓが第５ＮＭＯＳトランジスタ６２３のＶｇｓより大きくなる。よって、共通接続点(Ｎ６２２)の電圧が下降して、第３ＰＭＯＳトランジスタ６２７の影響が第５ＮＭＯＳトランジスタ６２３の影響より大きくなる。よって、上位電流ミラー６０３の出力端子Ｎ６０４の電圧はＶＣＣの方に上昇するようになる。
一方、データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより高い場合には、第４ＮＭＯＳトランジスタ６２１のＶｇｓが第５ＮＭＯＳトランジスタ６２３のＶｇｓより小さくなる。従って、共通接続点(Ｎ６２２)の電圧が上昇して、第３ＰＭＯＳトランジスタ６２７の影響が第５ＮＭＯＳトランジスタ６２３の影響より小さくなる。よって、上位電流ミラー６０３の出力端子Ｎ６０４の電圧はＶＳＳの方に下降するようになる。
【００２２】
上位電流ミラー６０３は、そのソースが電源電圧ＶＣＣに接続され、そのドレインが上位電流ミラー６０３の出力(Ｎ６０４)に接続され、反響クロックイネーブル信号ＸＥＮがディスエーブルされる時に“ターンオン”される第５ＰＭＯＳトランジスタ６２９を更に具備する。従って、ＸＥＮが“ロー”にディスエーブルされると、第５ＰＭＯＳトランジスタ６２９は“ターンオン”されて上位電流ミラー６０３の出力端子(Ｎ６０４)のレベルがＶＣＣにセットされる。また、ＸＥＮが“ハイ”にイネーブルされると、第５ＰＭＯＳトランジスタ６２９は“ターンオフ”されて上位電流ミラー６０３の出力端子(Ｎ６０４)のセッティンが解除される。
【００２３】
ラッチ部６０５は、反転部６３１、第１論理積反転部６３３、第２論理積反転部６３５及び反転バッファ６３７を具備する。反転部６３１は、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルを反転させる。そして第１論理積反転部６３３は、反転部６３１の出力信号(Ｎ６３２)を第１入力信号とする。また、第２論理積反転部６３５は上位電流ミラー６０３の出力信号(Ｎ６０４)と第１論理積反転部６３３の出力信号(Ｎ６３４)の論理積をとって反転させ、その出力信号(Ｎ６３６)を前記第１論理積反転部６３３の第２入力信号とする。そして、反転バッファ６３７は第１論理積反転部６３３の出力信号(Ｎ６３４)を反転かつバッファリングして、反響クロックバッファ５０１の出力信号ＸＰＵＬを発生する。
【００２４】
以上の構成により、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより低くなる場合には、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルが上昇する。かつ、反転部６３１の出力信号(Ｎ６３２)のレベルは“ロー”になり、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは“ロー”に下降するようになる。この際、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは“ハイ”になり、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ロー”になる。
【００２５】
また、データクロック信号ＤＣＬＫのレベルが“下位基準電圧ＶＲＬ以下”から“ＶＲＬとＶＲＨの間の電圧”に上昇する場合、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルは下降するようになる。従って、反転部６３１の出力信号(Ｎ６３２)のレベルは“ハイ”になる。ところが、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ロー”を保つので、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは変わらなくなる。
また、データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより高くなる場合には、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルは下降するようになる。そして、反転部６３１の出力信号(Ｎ６３２)のレベルは“ハイ”になる。この際、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは“ロー”になり、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ハイ”になる。よって、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは“ハイ”に上昇するようになる。
【００２６】
また、データクロック信号ＤＣＬＫのレベルが“前記上位基準電圧ＶＲＨ以上”から“ＶＲＬとＶＲＨの間の電圧”に下降する場合、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは上昇するようになる。ところが、第１論理積反転部６３３の出力信号(Ｎ６３４)の論理状態は“ロー”を保つので、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は引き続き“ハイ”状態を保つ。よって、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは変わらなくなる。
【００２７】
次に図７に、図５に示した反響パルス発生部５０３の詳細構成を示す。同図によれば、反響パルス発生部５０３は反転遅延部７０１、第１論理積部７０３、論理和反転部７０５、論理和部７０７及び第２論理積部７０９から構成される。反転遅延部７０１は、反響クロックバッファ５０１の出力信号ＸＰＵＬを反転して遅延させる。そして、第１論理積部７０３は反響クロックバッファ５０１の出力信号ＸＰＵＬと、反転遅延部７０１の出力信号(Ｎ７０２)の論理積をとる。そして論理和反転部７０５は、反響クロックバッファ５０１の出力信号ＸＰＵＬと反転遅延部７０１の出力信号(Ｎ７０２)との論理和をとって反転させる。そして、論理和部７０７は第１論理積部７０３の出力信号(Ｎ７０４)と論理和反転部７０５の出力信号(Ｎ７０６)を論理和をとる。また、第２論理積部７０９はパルスイネーブル信号ＰＵＬＥＮによりイネーブルされ、論理和部７０７の出力信号(Ｎ７０８)に応答して、ＸＣＯＮ信号を出力する。図８は、信号ＸＰＵＬの遷移に応じる図７の反響パルス発生部５０３の主要端子におけるタイミングチャートである。同図を参照して反響パルス発生部５０３の動作を説明すると、信号ＸＰＵＬの論理状態が“ハイからローに”又は“ローからハイに”遷移される度に、論理和部７０７の出力信号(Ｎ７０８)はパルスとして発生される。従って、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ハイ”である時には、反響パルス発生部５０３の出力信号ＸＣＯＮは論理和部７０７の出力信号(Ｎ７０８)の遷移に応答して同じくパルスとして発生される。ところが、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ロー”である時には、反響パルス発生部５０３はパルスを発生しない。図９は、図５のリセットパルス発生部５０９の詳細構成を示す図である。リセットパルス発生部５０９は、指定された数、すなわちデータバスト長だけのクロック信号が入力される時、リセットパルスを発生する。図９を参照して説明すると、リセットパルス発生部５０９は反転遅延部９０１、論理和反転部９０３及び論理和部９０５から構成される。反転遅延部９０１はパルスイネーブル信号ＰＵＬＥＮを反転遅延させる。そして、論理和反転部９０３はパルスイネーブル信号ＰＵＬＥＮと反転遅延部９０１の出力信号(Ｎ９０２)を入力信号とする。従って、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ハイ”から“ロー”に遷移する度に、論理和反転部９０３の出力信号（Ｎ９０４）は“ロー”から“ハイ”へのパルスが発生する。そして、論理和部９０５はパワーアップ時にパルスが発生するパワーアップ信号ＶＣＣＨＢと、論理和反転部９０３の出力信号(Ｎ９０４)を入力信号とする。従って、パワーアップ時やＰＵＬＥＮの論理状態が“ハイ”から“ロー”に遷移する時に、論理和部９０５の出力信号であるリセット信号ＲＥＳＥＴはパルスとして発生される。図１０は、図５のバスト長カウンタ５０５の詳細構成を示した図面である。同図によれば、バスト長カウンタ５０５はカウンティング信号発生部１００１及びバスト信号発生部１００３から構成される。カウンティング信号発生部１００１は、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数を測定してその出力信号であるカウンティング信号群ＣＮＴ０〜ＣＮＴ８を発生する。バスト信号発生部１００３は、該カウンティング信号群を受けてバスト長を表す信号ＢＬＣＮＴを発生する。図１１は、図１０のカウンティング信号発生部１００１の詳細構成を示した図面である。同図を参照すると、カウンティング信号発生部１００１はＡ型カウンタ１１０１及びＢ型カウンタ(１１０２,１１０３,…)から構成される。図１２は、図１１のＡ型カウンタ１１０１の詳細構成を示した図面である。同図によれば、Ａ型カウンタ１１０１は論理和反転部１２０１、第１及び第２反転部１２０３,１２１５、第１伝送ゲート１２０５、第１ラッチ部１２０７、第２伝送ゲート１２０９、第２ラッチ部１２１１及びＮＭＯＳトランジスタ１２１３から構成されている。論理和反転部１２０１は、リセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮとの論理和を反転させる。そして、第１反転部１２０３はＡ型カウンタ１１０１の出力信号であるＣＮＴ０の論理状態を反転させる。また、第１伝送ゲート１２０５はリセットパルスＲＥＳＥＴが“ロー”にディスエーブルされた状態で反響パルス発生部５０３の出力信号ＸＣＯＮが“ロー”にディスエーブルされる時、第１反転部１２０３の出力信号(Ｎ１２０４)を伝送する。そして、第１ラッチ部１２０７は第１伝送ゲート１２０５により伝送された信号をラッチさせる。また、第２伝送ゲート１２０９はリセットパルスＲＥＳＥＴが“ハイ”にイネーブルされるかＸＣＯＮが“ハイ”にイネーブルされる時、第１ラッチ部１２０７の出力信号(Ｎ１２０８)を伝送する。尚、第２ラッチ部１２１１は第２伝送ゲート１２０７により伝送された信号をラッチさせる。そして、ＮＭＯＳトランジスタ１２１３はそのソースが接地電圧ＶＳＳに接続され、リセットパルスＲＥＳＥＴによりゲートされて第１ラッチ部１２０７の入力端子(Ｎ１２０６)をＶＳＳに先充電させる。
【００２８】
以上の構成からなるＡ型カウンタ１１０１の動作について、以下に説明する。まず、リセットパルスＲＥＳＥＴが“ハイ”にアクティブされると、ＮＭＯＳトランジスタ１２１３が“ターンオン”される。よって、第１ラッチ部１２０７の入力端子(Ｎ１２０６)はＶＳＳに先充電される。そして、第２伝送ゲート１２０９は“ターンオン”され、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は“ロー”である。また、第１反転部１２０３の出力信号(Ｎ１２０４)は“ハイ”であり、第１伝送ゲート１２０５は“ターンオフ”される。そして、リセットパルスＲＥＳＥＴが“ロー”にディスエーブルされると、ＮＭＯＳトランジスタ１２１３が“ターンオフ”される。また、第１伝送ゲート１２０５は“ターンオン”され、第１ラッチ部１２０７の出力信号(Ｎ１２０８)の論理状態は“ロー”になる。この際、第２伝送ゲート１２０９は“ターンオフ”されている。そして、反響パルス発生部５０３の出力信号ＸＣＯＮが“ハイ”にアクティブされる時、第２伝送ゲート１２０９が“ターンオン”され、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は“ハイ”に遷移される。また、反響パルス発生部５０３の出力信号ＸＣＯＮが“ロー”にディスエーブルされる時、第１伝送ゲート１２０９が“ターンオン”されて第１ラッチ部１２０７の出力信号(Ｎ１２０８)の論理状態が遷移される。このように、反響パルス発生部５０３の出力信号ＸＣＯＮがパルスを形成する度に、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は遷移を繰り返すようになる。
図１３は、図１１のＢ型カウンタ(１１０２,１１０３,…)の詳細構成を示した図面である。同図を参照すると、図１２に示されたＡ型カウンタ１１０１とほとんど類似しているが、やや異なる点もある。即ち、Ａ型カウンタ１１０１の論理和反転部１２０１はリセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮを入力信号としたが、Ｂ型カウンタ(１１０２,１１０３,…)の論理和反転部１３０１はリセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮ、及び前段階のカウンタの出力信号の論理状態を表す信号ＣＡＲＲＹＢi-1を入力信号としている。前段階のカウンタの出力信号の論理状態がすべて“ハイ”である時のみに、信号ＣＡＲＲＹＢi-1の論理状態が“ロー”になる。また、信号ＣＡＲＲＹＢi-1の論理状態が“ロー”である時、Ｂ型カウンタはＡ型カウンタと同様に動作するようになる。
【００２９】
上述した図１２のＡ型カウンタと図１３のＢ型カウンタを参照して、図１１のカウンティング信号発生部１００１の動作を以下に説明する。まず、リセットパルスＲＥＳＥＴによりリセット動作が行われると、Ａ型カウンタ１１０１とＢ型カウンタ(１１０２,１１０３,…)の出力信号であるＣＮＴ０〜ＣＮＴ８がすべて“０”に先充電される。そして、信号ＸＣＯＮが一番目のパルスを発生すると、ＣＮＴ０の論理状態が“１”になる。かつ、信号ＸＣＯＮが二番目のパルスを発生すると、ＣＮＴ０の論理状態は“０”になり、ＣＮＴ１の論理状態が“１”になる。尚、信号ＸＣＯＮが三番目のパルスを発生すると、ＣＮＴ０の論理状態は再び“１”になる。そして、信号ＸＣＯＮが四番目のパルスを発生すると、ＣＮＴ０とＣＮＴ１の論理状態は“０”になり、ＣＮＴ２の論理状態が“１”になる。このように、信号ＸＣＯＮがパルスを発生する度に、カウンティング信号発生部１００１の出力信号であるＣＮＴ０〜ＣＮＴ８が順次変換され、信号ＸＣＯＮのパルスを測定するようになる。また、ＸＣＯＮが指定された数だけパルスを発生するようになると、リセット信号ＲＥＳＥＴがアクティブされて信号ＣＮＴ０〜ＣＮＴ８がすべて“０”に先充電される。
図１４は、図１０のバスト長カウンタ５０５のバスト信号発生部１００３を示した図面である。バスト信号発生部１００３は、カウンティング信号群ＣＮＴ０〜ＣＮＴ８に応答して、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数が指定入力パルス数に一致する時に遷移される出力信号ＢＬＣＮＴを発生する。
図１４に示すＳＺ２Ｂは、入力データのバスト長が２以上である場合に“ハイ”になる信号である。そして、ＳＺ４Ｂは入力データのバスト長が４以上である場合に“ハイ”になる信号であり、ＳＺ８Ｂは入力データのバスト長が８以上である場合に“ハイ”になる信号である。また、ＳＺＦＵＬＬは入力データのバスト長がＦＵＬＬである場合に“ハイ”になる信号である。
ここで、例えば入力データのバスト長が４である場合を仮定すると、この場合、ＳＺ２ＢとＳＺ４Ｂは“ハイ”であり、ＳＺ８ＢとＳＺＦＵＬＬは“ロー”である。この際、反響パルス発生部５０３から発生する出力信号ＸＣＯＮの四番目のパルスが発生すると、ＣＮＴ２が“ハイ”になり残りのカウンティング信号群ＣＮＴ０,ＣＮＴ１,ＣＮＴ３〜ＣＮＴ８は“ロー”になる。この際、出力信号ＢＬＣＮＴの論理状態は“ロー”から“ハイ”に遷移されるようになる。
【００３０】
以上説明したように本実施形態に示す反響クロック発生器を具備したデータ入力回路においては、データ入力時に反響クロック発生器３０３で指定された数、すなわちデータバスト長に応答してパルスを発生させる。そして、反響クロック発生器３０３のパルスを用いて、データ入力バッファ３０１を経て入力された外部データＤＩＮを半導体メモリチップの内部に伝送する。
【００３１】
従って、データの入力時、クロック同期からデータの出力までかかる時間(データアクセスタイム)ｔＡＣ及びデータがメモリから制御部まで伝送される時間ｔＦＬの影響を排除して、同期式半導体メモリ装置のデータアクセス動作速度を改善することができる。
【００３２】
尚、本発明は本実施形態に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により、多くの変形が可能であることは明らかである。
【発明の効果】
以上説明したように、本発明による反響クロック発生器を具備したデータ入力回路によれば、クロックサイクルタイムｔＣＣに対して、クロック同期からデータの出力までかかる時間ｔＡＣ及びデータがメモリから制御部まで伝送されるにかかる時間ｔＦＬの影響を排除することができるため、半導体メモリ装置のクロックのサイクル時間ｔＣＣを短縮することができ、データアクセス動作速度を改善することができる。
【００３３】
【図面の簡単な説明】
【図１】従来のデータ入出力回路構成を示すブロック図である。
【図２】従来のクロックサイクルタイムを決定するタイミングチャートである。
【図３】本発明に係る一実施形態における反響クロック発生器を有するデータ入力回路の構成を示すブロック図である。
【図４】本実施形態における入力データ伝送部の詳細構成を示すブロック図である
【図５】本実施形態における反響クロック発生器の詳細構成を示すブロック図である。
【図６】本実施形態における反響クロックバッファの詳細構成を示すブロック図である。
【図７】本実施形態における反響パルス発生部の詳細構成を示すブロック図である。
【図８】本実施形態における反響パルス発生部の主要端子のタイミングチャートである。
【図９】本実施形態におけるリセットパルス発生部の詳細構成を示すブロック図である。
【図１０】本実施形態におけるバスト長カウンタの詳細構成を示すブロック図である。
【図１１】本実施形態におけるカウンティング信号発生部の詳細構成を示すブロック図である。
【図１２】本実施形態におけるＡ型カウンタの詳細構成を示すブロック図である。
【図１３】本実施形態におけるＢ型カウンタの詳細構成を示すブロック図である。
【図１４】本実施形態におけるバスト信号発生部の詳細構成を示すブロック図である。
【符号の説明】
３０１ データ入力バッファ
３０３ 反響クロック発生器
３０５ データ伝送部
５０１ 反響クロックバッファ
５０３ 反響パルス発生部
５０５ バスト長カウンタ
５０９ リセットパルス発生部
【発明の属する技術分野】
本発明は半導体メモリ装置のデータ入力回路及びデータ入力方法に係り、特に反響クロック発生器を具備してクロックサイクル周期を短縮する同期式半導体メモリ装置のデータ入力回路及びデータ入力方法に関する。
【従来の技術】
一般に、コンピュータシステムは与えられた作業に対する命令を行うための中央処理装置(ＣＰＵ)と、ＣＰＵが要求するデータ、プログラムを格納するための主メモリとを有している。したがって、コンピュータシステムの性能向上のためには、ＣＰＵの動作速度を向上させることと、ＣＰＵが待機時間無しに動作して主メモリへのアクセス時間をできるだけ縮めることが要求される。このような要求によりシステムクロックの制御を受けて動作し、主メモリへのアクセス時間が著しく縮められた同期式ＤＲＡＭ(ＳＤＲＡＭ)が出現するようになった。
【０００２】
通常、ＳＤＲＡＭはシステムクロックの遷移により発生するパルス信号に応答して動作が制御されることを特徴とする。ところが、クロックに同期して動作する同期式半導体メモリ装置において、クロックサイクルタイム(ｔＣＣ)は多様な要素により制限される。
【０００３】
すなわち、ｔＣＣ(CLOCK CYCLE TIME)の限界はメモリとデータ制御部に入力されるクロックの所要時間の差(以下、ｔＳＷという)、クロック同期からデータ出力までの所要時間(以下、ｔＡＣという)、データがメモリから制御部まで伝達される時間(以下、ｔＦＬという)、制御部でのデータセットアップ時間(以下、ｔＳＳという)等の和により決定される。
【０００４】
図１は従来の技術におけるデータ入出力回路のブロック図を示した図面であり、外部から入力されるデータは単に入力バッファ１０を経てメモリ装置に入力されることがわかる。
【０００５】
また図２は、従来の技術においてｔＣＣの限界を招く各種所要時間を示した図面である。ここで、ＣＬＫ_ＳＹＳはシステムクロックの波形を、ＣＬＫ_ＣＮＴＲは制御部に入力されるクロックの波形を、ＣＬＫ_ＤＲＡＭはＤＲＡＭに入力されるクロックの波形を、ＤＡＴＡ_ＤＲＡＭはＤＲＡＭから出力されるデータを、ＤＡＴＡ_ＣＮＴＲは制御部から発生するデータを各々示す。
【０００６】
【発明が解決しようとする課題】
上記従来のＳＤＲＡＭにおいては、図２を参照すると、システム上でｔＣＣは、ｔＳＷ、ｔＡＣ，ｔＦＬ及びｔＳＳの和よりも大きくなければならないという限界を有することが分かる。従って、従来のデータ入出力回路では例えば３００ＭＨｚ以上の周波数を有するＳＤＲＡＭを実現することは不可能であった。
本発明は前記の目的を達成するために案出されたものであり、クロックのサイクル時間を短縮可能な半導体メモリ装置のデータ入力回路及びデータ入力方法を提供することを目的とする。
【課題を解決するための手段】
前記目的を達成するために本発明の半導体メモリ装置のデータ入力回路は、半導体メモリ装置において、入力データと同一のタイミングで入力されるデータクロック信号に基づいて発生する反響クロック信号に同期して、前記入力データを前記半導体メモリ装置に入力することを特徴とする。
例えば、前記データクロック信号のパルス数をカウントして指定された数に到るまでパルスを発生する反響クロック発生器と、前記反響クロック発生器により発生されるパルスに同期して前記入力データを前記半導体メモリ装置に伝送する入力データ伝送手段と、を具備することを特徴とする。
【発明の実施の形態】
以下、本発明に係る一実施形態について、添付した図面に基づき詳細に説明する。尚、各図面において同一の参照符号は同一の構成要素を表す。
【０００７】
図３は、本実施形態の反響クロック発生器を有するデータ入力回路を示すブロック図である。同図によれば、本実施形態の半導体メモリ装置のデータ入出力回路は、データ入力バッファ３０１、反響クロック発生器３０３及び入力データ伝送部３０５から構成される。
【０００８】
データ入力バッファ３０１は外部から入力される入力データＤＩＮをバッファリングする。また、反響クロック発生器３０３は外部データクロックＤＣＬＫの数が指定された数に到るまで、外部データクロックＤＣＬＫの遷移に応答してパルスを発生する。また、入力データ伝送部３０５は反響クロック発生器３０３の出力信号ＸＣＯＮのパルスに応答してデータ入力バッファ３０１の出力信号ＤＩを伝送する。
【０００９】
図４は、図３に示す入力データ伝送部３０５の詳細構成を示した図である。同図によれば、入力データ伝送部３０５は第１反転バッファ４０１、伝送ゲート４０３及び第２反転バッファ４０５等から構成される。第１反転バッファ４０１はデータ入力バッファ３０１の出力信号をバッファリングして反転させる。そして、伝送ゲート４０３の一端には反響クロック発生器３０３の出力信号ＸＣＯＮが入力され、他端には第３反転バッファ４０７を経て反転されたＸＣＯＮが入力され、その入力パルスに応答して第１反転バッファ４０１の出力信号(Ｎ４０２)を伝送する。かつ、前記第２反転バッファ４０５は伝送ゲート４０３により伝送された第１反転バッファ４０１の出力信号(Ｎ４０２)をバッファリングして反転させる。
【００１０】
従って、外部データクロックＤＣＬＫの遷移が発生する度に、反響クロック発生器３０３の出力信号であるＸＣＯＮはパルスを発生するようになる。よって、入力データ伝送部３０５の伝送ゲート４０３が“ターンオン”されて、データ入力バッファ３０１の出力信号ＤＩをメモリチップの内部に伝送する。ところで、前記反響クロック発生器３０３は外部データクロックＤＣＬＫの数が外部システムにより決定された所定数に至ると、パルスの発生を中止する。よって、入力データＤＩＮは外部システムで決定した所定数のみが、チップの内部に入力される。
【００１１】
図５は、本実施形態のデータ入力回路における反響クロック発生器３０３の詳細構成を示した図である。同図によれば、反響クロック発生器３０３は反響クロックバッファ５０１、反響パルス発生部５０３、バスト長カウンタ５０５、ラッチ部５０７及びリセットパルス発生部５０９から構成される。
【００１２】
反響クロックバッファ５０１は外部データクロック信号ＤＣＬＫをバッファリングしてＸＰＵＬを出力する。そして、反響パルス発生部５０３は所定のパルスイネーブル信号ＰＵＬＥＮによりイネーブルされ、反響クロックバッファ５０１の出力信号ＸＰＵＬの遷移に応答して自身の出力信号ＸＣＯＮパルスを発生する。また、バスト長カウンタ５０５は所定のリセットパルスＲＥＳＥＴにより先充電され、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数が指定された数に一致する時に、自身の出力信号ＢＬＣＮＴが遷移される。
【００１３】
尚、ラッチ部５０７はリセットパルスＲＥＳＥＴにより先充電され、反響クロックバッファ５０１の出力信号ＸＰＵＬの最初の遷移によりラッチされ、バスト長カウンタ５０５の出力信号ＢＬＣＮＴの遷移によりラッチが解除されるパルスイネーブル信号ＰＵＬＥＮを発生する。以下、ラッチ部５０７の構成を更に具体的に説明する。
ラッチ部５０７は第１論理和反転部５１１及び第２論理和反転部５１３を具備する。前記第１論理和反転部５１１は、前記ＤＣＬＫに応答する信号ＸＰＵＬと第２論理和反転部５１３の出力ＶＰＲＥを入力信号とする。そして、第２論理和反転部５１３はバスト長カウンタ５０５の出力信号ＢＬＣＮＴと第１論理和反転部５１３の出力信号(Ｎ５１２)を入力信号とする。
以下、ラッチ部５０７の動作を説明する。ラッチ部５０７の動作初期においては、バスト長カウンタ５０５の出力信号ＢＬＣＮＴは“ロー”状態である。すると、反響クロックバッファ５０１の出力信号ＸＰＵＬが“ハイ”に遷移されると、第１論理和反転部５１１の出力(Ｎ５１２)は“ロー”状態になり、第２論理和反転部５１３の出力信号ＶＰＲＥは“ハイ”状態にラッチされる。従って、後に反響クロックバッファ５０１の出力信号ＸＰＵＬが引き続き遷移されても、ラッチ部５０７の出力信号ＰＵＬＥＮの論理状態は遷移されなくなる。
【００１４】
そして、反響パルス発生部５０３で指定された数のパルス、すなわちデータバスト長分のパルスが発生すると、バスト長カウンタ５０５の出力信号ＢＬＣＮＴが“ハイ”に遷移される。すると、反響クロックバッファ５０１の出力信号ＸＰＵＬが“ロー”になる時、ラッチ部５０７の出力信号ＰＵＬＥＮが“ロー”になり、反響パルス発生部５０３の出力信号ＸＣＯＮはパルスを発生しなくなる。
そして、リセットパルス発生部５０９はパルスイネーブル信号ＰＵＬＥＮの遷移に応答してリセットパルスＲＥＳＥＴを発生する。ここで、本実施形態のラッチ部５０７はラッチ解除部５１５を具備する。ラッチ解除部５１５はパワーアップ(ＰＯＷＥＲ−ＵＰ)やリセット(ＲＥＳＥＴ)パルスが発生する際に、第２論理和反転部５１３の出力信号ＶＰＲＥのラッチを解除する。
【００１５】
図６は、図５に示した反響クロックバッファ５０１の詳細構成例を示す図である。同図によれば、本実施形態の反響クロックバッファ５０１は、下位電流ミラー６０１、上位電流ミラー６０３及びラッチ部６０５から構成される。下位電流ミラー６０１は所定の下位基準電圧ＶＲＬを基準として、データクロックＤＣＬＫの電圧をバッファリングする。また、上位電流ミラー６０３は下位基準電圧ＶＲＬより高い所定の上位基準電圧ＶＲＨを基準として、データクロックＤＣＬＫの電圧をバッファリングする。また、ラッチ部６０５は下位電流ミラー６０１の出力信号(Ｎ６０２)を第１入力信号とし、上位電流ミラー６０３の出力信号(Ｎ６０４)を第２入力信号とする。尚、反響クロックバッファ５０１の出力信号であるＸＰＵＬは、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬ以下に下降する場合、及びデータクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨ以上に上昇する場合に、遷移される。
【００１６】
下位電流ミラー６０１は、プルアップトランジスタ６０７、第１ＰＭＯＳトランジスタ６０９、第２ＰＭＯＳトランジスタ６１１、第１ＮＭＯＳトランジスタ６１３及び第２ＮＭＯＳトランジスタ６１５から構成される。プルアップトランジスタ６０７はそのソースが電源電圧ＶＣＣに接続され、所定の反響クロックイネーブル信号ＸＥＮがアクティブ時にインバータ６２８を経てロー信号として入力され、ターンオンされる。そして、第１ＰＭＯＳトランジスタ６０９はそのソースがプルアップトランジスタ６０７のドレインに接続され、そのゲートに下位基準電圧ＶＲＬが印加される。また、第２ＰＭＯＳトランジスタ６１１はそのソースが前記プルアップトランジスタ６０７のドレインに接続され、そのゲートにデータクロック信号ＤＣＬＫが印加される。そして、第１ＮＭＯＳトランジスタ６１３はそのソースが接地電圧ＶＳＳに接続され、そのゲートとドレインが第１ＰＭＯＳトランジスタ６０９のドレインに共通接続される共通接続点(Ｎ６１０)を有する。また、第２ＮＭＯＳトランジスタ６１５はそのソースが接地電圧ＶＳＳに接続され、そのゲートは共通接続点(Ｎ６１０)に接続され、そのドレインは第２ＰＭＯＳトランジスタ６１１のドレインに共通接続されて、下位電流ミラーの出力信号(Ｎ６０２)を発生する。
【００１７】
従って、前記ＸＥＮが“ハイ”にイネーブルされると、下位電流ミラー６０１はデータクロック信号ＤＣＬＫに応答する。データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより高い場合には、第１ＰＭＯＳトランジスタ６０９のゲートとソースとの電圧Ｖｇｓが第２ＰＭＯＳトランジスタ６１１のＶｇｓより大きくなる。従って、端子Ｎ６１０の電圧が上昇して、第２ＮＭＯＳトランジスタ６１５の影響が第２ＰＭＯＳトランジスタ６１１の影響よりも大きくなる。よって、下位電流ミラー６０１の出力端子Ｎ６０２の電圧はＶＳＳ側に下降するようになる。
【００１８】
一方、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより低い場合には、第１ＰＭＯＳトランジスタ６０９のＶｇｓが第２ＰＭＯＳトランジスタ６１１のＶｇｓより小さくなる。従って、共通接続点(Ｎ６１０)の電圧が下降し、第２ＮＭＯＳトランジスタ６１５の影響が第２ＰＭＯＳトランジスタ６１１の影響より小さくなる。よって、下位電流ミラー６０１の出力端子Ｎ６０２の電圧はＶＣＣの方に上昇するようになる。
【００１９】
下位電流ミラー６０１は、そのソースが接地電圧ＶＳＳに接続され、そのドレインは下位電流ミラー６０１の出力(Ｎ６０２)に接続され、反響クロックイネーブル信号ＸＥＮがディスエーブルされる時に“ターンオン”される第３ＮＭＯＳトランジスタ６１７を更に具備する。従って、ＸＥＮが“ロー”にディスエーブルされると、第３ＮＭＯＳトランジスタ６１７は“ターンオン”されて下位電流ミラー６０１の出力端子(Ｎ６０２)のレベルはＶＳＳにセットされる。また、ＸＥＮが“ハイ”にイネーブルされると、第３ＮＭＯＳトランジスタ６１７は“ターンオフ”されて下位電流ミラー６０１の出力端子(Ｎ６０２)のセッティグが解除される。
【００２０】
上位電流ミラー６０３は、プルダウントランジスタ６１９、第４ＮＭＯＳトランジスタ６２１、第５ＮＭＯＳトランジスタ６２３、第３ＰＭＯＳトランジスタ６２５及び第４ＰＭＯＳトランジスタ６２７から構成される。プルダウントランジスタ６１９はそのソースが接地電圧ＶＳＳに接続され、所定の反響クロックイネーブル信号ＸＥＮがアクティブされる時にターンオンされる。そして、第４ＮＭＯＳトランジスタ６２１はそのソースが前記プルダウントランジスタ６１９のドレインに接続され、そのゲートに上位基準電圧ＶＲＨが印加される。また、第５ＮＭＯＳトランジスタ６２３はそのソースがプルダウントランジスタ６１９のドレインに接続され、そのゲートにデータクロック信号ＤＣＬＫが印加される。そして、第３ＰＭＯＳトランジスタ６２５はそのソースが電源電圧ＶＣＣに接続され、そのゲートとドレインが第４ＮＭＯＳトランジスタ６２１のドレインに共通接続される共通接続点(Ｎ６２２)を有する。また、第４ＰＭＯＳトランジスタ６２７はそのソースが電源電圧ＶＣＣに接続され、そのゲートが共通接続点(Ｎ６２２)に接続され、そのドレインが第５ＮＭＯＳトランジスタ６２３のドレインに共通接続されて上位電流ミラー６０３の出力信号(Ｎ６０４)を発生する。
【００２１】
従って、ＸＥＮが“ハイ”にイネーブルされると、上位電流ミラー６０３はデータクロック信号ＤＣＬＫに応答する。データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより低い場合には、第５ＮＭＯＳトランジスタ６２１のＶｇｓが第５ＮＭＯＳトランジスタ６２３のＶｇｓより大きくなる。よって、共通接続点(Ｎ６２２)の電圧が下降して、第３ＰＭＯＳトランジスタ６２７の影響が第５ＮＭＯＳトランジスタ６２３の影響より大きくなる。よって、上位電流ミラー６０３の出力端子Ｎ６０４の電圧はＶＣＣの方に上昇するようになる。
一方、データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより高い場合には、第４ＮＭＯＳトランジスタ６２１のＶｇｓが第５ＮＭＯＳトランジスタ６２３のＶｇｓより小さくなる。従って、共通接続点(Ｎ６２２)の電圧が上昇して、第３ＰＭＯＳトランジスタ６２７の影響が第５ＮＭＯＳトランジスタ６２３の影響より小さくなる。よって、上位電流ミラー６０３の出力端子Ｎ６０４の電圧はＶＳＳの方に下降するようになる。
【００２２】
上位電流ミラー６０３は、そのソースが電源電圧ＶＣＣに接続され、そのドレインが上位電流ミラー６０３の出力(Ｎ６０４)に接続され、反響クロックイネーブル信号ＸＥＮがディスエーブルされる時に“ターンオン”される第５ＰＭＯＳトランジスタ６２９を更に具備する。従って、ＸＥＮが“ロー”にディスエーブルされると、第５ＰＭＯＳトランジスタ６２９は“ターンオン”されて上位電流ミラー６０３の出力端子(Ｎ６０４)のレベルがＶＣＣにセットされる。また、ＸＥＮが“ハイ”にイネーブルされると、第５ＰＭＯＳトランジスタ６２９は“ターンオフ”されて上位電流ミラー６０３の出力端子(Ｎ６０４)のセッティンが解除される。
【００２３】
ラッチ部６０５は、反転部６３１、第１論理積反転部６３３、第２論理積反転部６３５及び反転バッファ６３７を具備する。反転部６３１は、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルを反転させる。そして第１論理積反転部６３３は、反転部６３１の出力信号(Ｎ６３２)を第１入力信号とする。また、第２論理積反転部６３５は上位電流ミラー６０３の出力信号(Ｎ６０４)と第１論理積反転部６３３の出力信号(Ｎ６３４)の論理積をとって反転させ、その出力信号(Ｎ６３６)を前記第１論理積反転部６３３の第２入力信号とする。そして、反転バッファ６３７は第１論理積反転部６３３の出力信号(Ｎ６３４)を反転かつバッファリングして、反響クロックバッファ５０１の出力信号ＸＰＵＬを発生する。
【００２４】
以上の構成により、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより低くなる場合には、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルが上昇する。かつ、反転部６３１の出力信号(Ｎ６３２)のレベルは“ロー”になり、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは“ロー”に下降するようになる。この際、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは“ハイ”になり、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ロー”になる。
【００２５】
また、データクロック信号ＤＣＬＫのレベルが“下位基準電圧ＶＲＬ以下”から“ＶＲＬとＶＲＨの間の電圧”に上昇する場合、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルは下降するようになる。従って、反転部６３１の出力信号(Ｎ６３２)のレベルは“ハイ”になる。ところが、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ロー”を保つので、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは変わらなくなる。
また、データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより高くなる場合には、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルは下降するようになる。そして、反転部６３１の出力信号(Ｎ６３２)のレベルは“ハイ”になる。この際、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは“ロー”になり、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ハイ”になる。よって、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは“ハイ”に上昇するようになる。
【００２６】
また、データクロック信号ＤＣＬＫのレベルが“前記上位基準電圧ＶＲＨ以上”から“ＶＲＬとＶＲＨの間の電圧”に下降する場合、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは上昇するようになる。ところが、第１論理積反転部６３３の出力信号(Ｎ６３４)の論理状態は“ロー”を保つので、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は引き続き“ハイ”状態を保つ。よって、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは変わらなくなる。
【００２７】
次に図７に、図５に示した反響パルス発生部５０３の詳細構成を示す。同図によれば、反響パルス発生部５０３は反転遅延部７０１、第１論理積部７０３、論理和反転部７０５、論理和部７０７及び第２論理積部７０９から構成される。反転遅延部７０１は、反響クロックバッファ５０１の出力信号ＸＰＵＬを反転して遅延させる。そして、第１論理積部７０３は反響クロックバッファ５０１の出力信号ＸＰＵＬと、反転遅延部７０１の出力信号(Ｎ７０２)の論理積をとる。そして論理和反転部７０５は、反響クロックバッファ５０１の出力信号ＸＰＵＬと反転遅延部７０１の出力信号(Ｎ７０２)との論理和をとって反転させる。そして、論理和部７０７は第１論理積部７０３の出力信号(Ｎ７０４)と論理和反転部７０５の出力信号(Ｎ７０６)を論理和をとる。また、第２論理積部７０９はパルスイネーブル信号ＰＵＬＥＮによりイネーブルされ、論理和部７０７の出力信号(Ｎ７０８)に応答して、ＸＣＯＮ信号を出力する。図８は、信号ＸＰＵＬの遷移に応じる図７の反響パルス発生部５０３の主要端子におけるタイミングチャートである。同図を参照して反響パルス発生部５０３の動作を説明すると、信号ＸＰＵＬの論理状態が“ハイからローに”又は“ローからハイに”遷移される度に、論理和部７０７の出力信号(Ｎ７０８)はパルスとして発生される。従って、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ハイ”である時には、反響パルス発生部５０３の出力信号ＸＣＯＮは論理和部７０７の出力信号(Ｎ７０８)の遷移に応答して同じくパルスとして発生される。ところが、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ロー”である時には、反響パルス発生部５０３はパルスを発生しない。図９は、図５のリセットパルス発生部５０９の詳細構成を示す図である。リセットパルス発生部５０９は、指定された数、すなわちデータバスト長だけのクロック信号が入力される時、リセットパルスを発生する。図９を参照して説明すると、リセットパルス発生部５０９は反転遅延部９０１、論理和反転部９０３及び論理和部９０５から構成される。反転遅延部９０１はパルスイネーブル信号ＰＵＬＥＮを反転遅延させる。そして、論理和反転部９０３はパルスイネーブル信号ＰＵＬＥＮと反転遅延部９０１の出力信号(Ｎ９０２)を入力信号とする。従って、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ハイ”から“ロー”に遷移する度に、論理和反転部９０３の出力信号（Ｎ９０４）は“ロー”から“ハイ”へのパルスが発生する。そして、論理和部９０５はパワーアップ時にパルスが発生するパワーアップ信号ＶＣＣＨＢと、論理和反転部９０３の出力信号(Ｎ９０４)を入力信号とする。従って、パワーアップ時やＰＵＬＥＮの論理状態が“ハイ”から“ロー”に遷移する時に、論理和部９０５の出力信号であるリセット信号ＲＥＳＥＴはパルスとして発生される。図１０は、図５のバスト長カウンタ５０５の詳細構成を示した図面である。同図によれば、バスト長カウンタ５０５はカウンティング信号発生部１００１及びバスト信号発生部１００３から構成される。カウンティング信号発生部１００１は、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数を測定してその出力信号であるカウンティング信号群ＣＮＴ０〜ＣＮＴ８を発生する。バスト信号発生部１００３は、該カウンティング信号群を受けてバスト長を表す信号ＢＬＣＮＴを発生する。図１１は、図１０のカウンティング信号発生部１００１の詳細構成を示した図面である。同図を参照すると、カウンティング信号発生部１００１はＡ型カウンタ１１０１及びＢ型カウンタ(１１０２,１１０３,…)から構成される。図１２は、図１１のＡ型カウンタ１１０１の詳細構成を示した図面である。同図によれば、Ａ型カウンタ１１０１は論理和反転部１２０１、第１及び第２反転部１２０３,１２１５、第１伝送ゲート１２０５、第１ラッチ部１２０７、第２伝送ゲート１２０９、第２ラッチ部１２１１及びＮＭＯＳトランジスタ１２１３から構成されている。論理和反転部１２０１は、リセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮとの論理和を反転させる。そして、第１反転部１２０３はＡ型カウンタ１１０１の出力信号であるＣＮＴ０の論理状態を反転させる。また、第１伝送ゲート１２０５はリセットパルスＲＥＳＥＴが“ロー”にディスエーブルされた状態で反響パルス発生部５０３の出力信号ＸＣＯＮが“ロー”にディスエーブルされる時、第１反転部１２０３の出力信号(Ｎ１２０４)を伝送する。そして、第１ラッチ部１２０７は第１伝送ゲート１２０５により伝送された信号をラッチさせる。また、第２伝送ゲート１２０９はリセットパルスＲＥＳＥＴが“ハイ”にイネーブルされるかＸＣＯＮが“ハイ”にイネーブルされる時、第１ラッチ部１２０７の出力信号(Ｎ１２０８)を伝送する。尚、第２ラッチ部１２１１は第２伝送ゲート１２０７により伝送された信号をラッチさせる。そして、ＮＭＯＳトランジスタ１２１３はそのソースが接地電圧ＶＳＳに接続され、リセットパルスＲＥＳＥＴによりゲートされて第１ラッチ部１２０７の入力端子(Ｎ１２０６)をＶＳＳに先充電させる。
【００２８】
以上の構成からなるＡ型カウンタ１１０１の動作について、以下に説明する。まず、リセットパルスＲＥＳＥＴが“ハイ”にアクティブされると、ＮＭＯＳトランジスタ１２１３が“ターンオン”される。よって、第１ラッチ部１２０７の入力端子(Ｎ１２０６)はＶＳＳに先充電される。そして、第２伝送ゲート１２０９は“ターンオン”され、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は“ロー”である。また、第１反転部１２０３の出力信号(Ｎ１２０４)は“ハイ”であり、第１伝送ゲート１２０５は“ターンオフ”される。そして、リセットパルスＲＥＳＥＴが“ロー”にディスエーブルされると、ＮＭＯＳトランジスタ１２１３が“ターンオフ”される。また、第１伝送ゲート１２０５は“ターンオン”され、第１ラッチ部１２０７の出力信号(Ｎ１２０８)の論理状態は“ロー”になる。この際、第２伝送ゲート１２０９は“ターンオフ”されている。そして、反響パルス発生部５０３の出力信号ＸＣＯＮが“ハイ”にアクティブされる時、第２伝送ゲート１２０９が“ターンオン”され、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は“ハイ”に遷移される。また、反響パルス発生部５０３の出力信号ＸＣＯＮが“ロー”にディスエーブルされる時、第１伝送ゲート１２０９が“ターンオン”されて第１ラッチ部１２０７の出力信号(Ｎ１２０８)の論理状態が遷移される。このように、反響パルス発生部５０３の出力信号ＸＣＯＮがパルスを形成する度に、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は遷移を繰り返すようになる。
図１３は、図１１のＢ型カウンタ(１１０２,１１０３,…)の詳細構成を示した図面である。同図を参照すると、図１２に示されたＡ型カウンタ１１０１とほとんど類似しているが、やや異なる点もある。即ち、Ａ型カウンタ１１０１の論理和反転部１２０１はリセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮを入力信号としたが、Ｂ型カウンタ(１１０２,１１０３,…)の論理和反転部１３０１はリセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮ、及び前段階のカウンタの出力信号の論理状態を表す信号ＣＡＲＲＹＢi-1を入力信号としている。前段階のカウンタの出力信号の論理状態がすべて“ハイ”である時のみに、信号ＣＡＲＲＹＢi-1の論理状態が“ロー”になる。また、信号ＣＡＲＲＹＢi-1の論理状態が“ロー”である時、Ｂ型カウンタはＡ型カウンタと同様に動作するようになる。
【００２９】
上述した図１２のＡ型カウンタと図１３のＢ型カウンタを参照して、図１１のカウンティング信号発生部１００１の動作を以下に説明する。まず、リセットパルスＲＥＳＥＴによりリセット動作が行われると、Ａ型カウンタ１１０１とＢ型カウンタ(１１０２,１１０３,…)の出力信号であるＣＮＴ０〜ＣＮＴ８がすべて“０”に先充電される。そして、信号ＸＣＯＮが一番目のパルスを発生すると、ＣＮＴ０の論理状態が“１”になる。かつ、信号ＸＣＯＮが二番目のパルスを発生すると、ＣＮＴ０の論理状態は“０”になり、ＣＮＴ１の論理状態が“１”になる。尚、信号ＸＣＯＮが三番目のパルスを発生すると、ＣＮＴ０の論理状態は再び“１”になる。そして、信号ＸＣＯＮが四番目のパルスを発生すると、ＣＮＴ０とＣＮＴ１の論理状態は“０”になり、ＣＮＴ２の論理状態が“１”になる。このように、信号ＸＣＯＮがパルスを発生する度に、カウンティング信号発生部１００１の出力信号であるＣＮＴ０〜ＣＮＴ８が順次変換され、信号ＸＣＯＮのパルスを測定するようになる。また、ＸＣＯＮが指定された数だけパルスを発生するようになると、リセット信号ＲＥＳＥＴがアクティブされて信号ＣＮＴ０〜ＣＮＴ８がすべて“０”に先充電される。
図１４は、図１０のバスト長カウンタ５０５のバスト信号発生部１００３を示した図面である。バスト信号発生部１００３は、カウンティング信号群ＣＮＴ０〜ＣＮＴ８に応答して、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数が指定入力パルス数に一致する時に遷移される出力信号ＢＬＣＮＴを発生する。
図１４に示すＳＺ２Ｂは、入力データのバスト長が２以上である場合に“ハイ”になる信号である。そして、ＳＺ４Ｂは入力データのバスト長が４以上である場合に“ハイ”になる信号であり、ＳＺ８Ｂは入力データのバスト長が８以上である場合に“ハイ”になる信号である。また、ＳＺＦＵＬＬは入力データのバスト長がＦＵＬＬである場合に“ハイ”になる信号である。
ここで、例えば入力データのバスト長が４である場合を仮定すると、この場合、ＳＺ２ＢとＳＺ４Ｂは“ハイ”であり、ＳＺ８ＢとＳＺＦＵＬＬは“ロー”である。この際、反響パルス発生部５０３から発生する出力信号ＸＣＯＮの四番目のパルスが発生すると、ＣＮＴ２が“ハイ”になり残りのカウンティング信号群ＣＮＴ０,ＣＮＴ１,ＣＮＴ３〜ＣＮＴ８は“ロー”になる。この際、出力信号ＢＬＣＮＴの論理状態は“ロー”から“ハイ”に遷移されるようになる。
【００３０】
以上説明したように本実施形態に示す反響クロック発生器を具備したデータ入力回路においては、データ入力時に反響クロック発生器３０３で指定された数、すなわちデータバスト長に応答してパルスを発生させる。そして、反響クロック発生器３０３のパルスを用いて、データ入力バッファ３０１を経て入力された外部データＤＩＮを半導体メモリチップの内部に伝送する。
【００３１】
従って、データの入力時、クロック同期からデータの出力までかかる時間(データアクセスタイム)ｔＡＣ及びデータがメモリから制御部まで伝送される時間ｔＦＬの影響を排除して、同期式半導体メモリ装置のデータアクセス動作速度を改善することができる。
【００３２】
尚、本発明は本実施形態に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により、多くの変形が可能であることは明らかである。
【発明の効果】
以上説明したように、本発明による反響クロック発生器を具備したデータ入力回路によれば、クロックサイクルタイムｔＣＣに対して、クロック同期からデータの出力までかかる時間ｔＡＣ及びデータがメモリから制御部まで伝送されるにかかる時間ｔＦＬの影響を排除することができるため、半導体メモリ装置のクロックのサイクル時間ｔＣＣを短縮することができ、データアクセス動作速度を改善することができる。
【００３３】
【図面の簡単な説明】
【図１】従来のデータ入出力回路構成を示すブロック図である。
【図２】従来のクロックサイクルタイムを決定するタイミングチャートである。
【図３】本発明に係る一実施形態における反響クロック発生器を有するデータ入力回路の構成を示すブロック図である。
【図４】本実施形態における入力データ伝送部の詳細構成を示すブロック図である
【図５】本実施形態における反響クロック発生器の詳細構成を示すブロック図である。
【図６】本実施形態における反響クロックバッファの詳細構成を示すブロック図である。
【図７】本実施形態における反響パルス発生部の詳細構成を示すブロック図である。
【図８】本実施形態における反響パルス発生部の主要端子のタイミングチャートである。
【図９】本実施形態におけるリセットパルス発生部の詳細構成を示すブロック図である。
【図１０】本実施形態におけるバスト長カウンタの詳細構成を示すブロック図である。
【図１１】本実施形態におけるカウンティング信号発生部の詳細構成を示すブロック図である。
【図１２】本実施形態におけるＡ型カウンタの詳細構成を示すブロック図である。
【図１３】本実施形態におけるＢ型カウンタの詳細構成を示すブロック図である。
【図１４】本実施形態におけるバスト信号発生部の詳細構成を示すブロック図である。
【符号の説明】
３０１ データ入力バッファ
３０３ 反響クロック発生器
３０５ データ伝送部
５０１ 反響クロックバッファ
５０３ 反響パルス発生部
５０５ バスト長カウンタ
５０９ リセットパルス発生部
Claims (13)
- 半導体メモリ装置において、入力データと同一のタイミングで入力されるデータクロック信号に基づいて発生する反響クロック信号に同期して、前記入力データを前記半導体メモリ装置に入力するデータ入力回路であって、
前記反響クロック信号のパルス数をカウントして指定された数に到るまでパルスを発生する反響クロック発生器と、前記反響クロック発生器により発生されるパルスに同期して前記入力データを前記半導体メモリ装置に伝送する入力データ伝送手段と、を具備することを特徴とするデータ入力回路。 - 前記反響クロック発生器は、前記データクロック信号の遷移に応答してパルスを発生する反響パルス発生部と、前記反響パルス発生部で発生するパルス数が指定された数に一致する時に出力信号を遷移するバスト長カウンタと、を具備することを特徴とする請求項１に記載のデータ入力回路。
- 前記反響クロック発生器は、前記データクロック信号の最初の遷移によりラッチされ、前記バスト長カウンタの出力信号の遷移によりラッチが解除され、前記反響パルス発生部の動作開始と停止を調節するパルスイネーブル信号を発生するラッチ部を更に具備することを特徴とする請求項２に記載のデータ入力回路。
- 前記反響クロック発生器は、前記パルスイネーブル信号の遷移に応答してリセットパルスを発生するリセットパルス発生部を更に具備することを特徴とする請求項３に記載のデータ入力回路。
- 前記反響クロック発生器は、複数の基準電圧で前記データクロック信号をバッファリングする反響クロックバッファを更に具備することを特徴とする請求項１に記載のデータ入力回路。
- 更に、外部の入力データをバッファリングして前記入力データ伝送手段に供給するデータ入力バッファを具備することを特徴とする請求項１に記載のデータ入力回路。
- 前記反響パルス発生部は、入力信号を反転かつ遅延させるパルス反転遅延手段と、前記入力信号と前記パルス反転遅延手段の出力信号との論理積をとるパルス論理積手段と、前記入力信号と前記パルス反転遅延手段の出力信号との論理和を反転させるパルス論理和反転手段と、前記パルス論理積手段の出力信号と前記パルス論理和反転手段の出力信号との論理和をとるパルス論理和手段と、を具備することを特徴とする請求項２に記載のデータ入力回路。
- 前記バスト長カウンタは、前記反響パルス発生部から発生する出力信号のパルス数を測定して該出力信号のカウンティング信号群を発生するカウンティング信号発生部と、前記カウンティング信号群に応答して、前記反響パルス発生部から発生する出力信号のパルス数が指定されたパルス数に一致する時に遷移される出力信号を発生するバスト信号発生部と、を具備することを特徴とする請求項２に記載のデータ入力回路。
- 前記ラッチ部は、前記データクロック信号を用いて発生される信号を第１入力信号とする第１論理和反転手段と、前記バスト長カウンタの出力信号と前記第１論理和反転手段の出力信号を入力信号とする第２論理和反転手段と、を具備することを特徴とする請求項３に記載のデータ入力回路。
- 前記リセットパルス発生部は、前記パルスイネーブル信号を反転遅延させるパルスイネーブル反転遅延手段と、前記パルスイネーブル信号と前記パルスイネーブル反転遅延手段の出力信号を入力信号とするパルスイネーブル論理和反転手段と、を具備することを特徴とする請求項４に記載のデータ入力回路。
- 前記リセットパルス発生部は、パワーアップ時にパルスが発生するパワーアップ信号と前記パルスイネーブル論理和反転手段の出力を入力信号とするリセット論理和手段を更に具備することを特徴とする請求項１０に記載のデータ入力回路。
- 前記反響クロックバッファは、所定の下位基準電圧を基準として、前記データクロックの電圧をバッファリングする下位電流ミラーと、前記下位基準電圧より高い所定の上位基準電圧を基準として、前記データクロックの電圧をバッファリングする上位電流ミラーと、前記下位電流ミラーの出力信号を第１入力信号とし、前記上位電流ミラーの出力信号を第２入力信号とし、前記データクロック信号のレベルが前記下位基準電圧以下に下降する場合及び前記データクロック信号のレベルが前記上位基準電圧以上に上昇する場合に遷移される前記反響クロックバッファの出力信号を発生するラッチ手段と、を具備することを特徴とする請求項５に記載のデータ入力回路。
- 半導体メモリ装置において、入力データと同一のタイミングで入力されるデータクロック信号に基づいて発生する反響クロック信号に同期して、前記入力データを前記半導体メモリ装置に入力するデータ入力方法であって、
前記反響クロック信号のパルス数をカウントして指定された数に到るまでパルスを発生する反響クロック発生工程と、前記反響クロック発生工程において発生されたパルスに同期して前記入力データを前記半導体メモリ装置に伝送する入力データ伝送工程と、を備えることを特徴とするデータ入力方法。
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