JP4167761B2 - 熱電変換素子及び熱電変換モジュール - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、熱を電気に直接変換する熱電変換素子及び熱電変換モジュールに関する。
【０００２】
【従来の技術】
近年、電子機器の普及に伴い、その熱源が大量となり、熱量も相対的に膨大なものとなりつつある。そこで、放熱により排熱しているだけの実状を考えると、なんとか熱電変換効率を向上させ、熱を捨てるのではなく、有効利用することが要求されている。
【０００３】
熱電変換は、これまで放熱や冷却により捨てられていた熱を利用しようというもので、将来の技術として期待されている。
【０００４】
しかしながら、それにより電力として得られる効率は、熱起電力をＶ、ゼーベック係数をα、高温側と低温側の温度差をΔＴとすると、
Ｖ＝αΔＴ
で示されるように、温度差ΔＴを大きくするか、ゼーベック係数αの大きな素材で構成するかによる。現在のところ、その変換効率は温度差ΔＴ＝１０００Ｋで約３０％程度まで可能とされているが、実質では〜１０％程度である。
【０００５】
【発明が解決しようとする課題】
ところで、排熱として現在、また将来的にも問題とされるのは、ＰＤＵ、ＰＣＵ、ＭＰＵや家庭用クーラー等から発生する熱の処理で、この場合、温度差ΔＴは１００Ｋ程度ないしはそれ以下でしかなく、その熱電変換効率は〜数％にも満たないと考えられている。
【０００６】
また、そのようなＰＤＵ、ＰＣＵ、ＭＰＵの高速化、高集積化、高性能化は、発熱の増大を招き、それに伴い、冷却システムが大きくなる傾向にある。当然ながら、微細加工技術や制御技術の進展は、熱の発生も考慮しつつなされているが、それでも回路や素子から発生する熱をそのままにしておくと、ますます温度が上昇し、機能の低下が生じてしまう。
【０００７】
そのため、熱を効率よく有効利用しつつ排熱できる安価なシステムが望まれているが、数％の熱電変換効率さえ望めないのでは、実用化は困難である。
【０００８】
この熱電変換効率を飛躍的に向上させるためには、使用する材料や素子構成を改善し、ゼーベック係数を大きくすることが必要である。
【０００９】
本発明はこのような課題を考慮してなされたものであり、半導体部におけるキャリアの移動度を大きくして見かけ上の温度差を増大させることができ、もって熱電変換効率の向上を図ることができる熱電変換素子及び熱電変換モジュールを提供することを目的とする。
【００１０】
【課題を解決するための手段】
まず、熱起電力の原理は、棒状の半導体物質の一方を低温に、他方を高温にすると、高温側のフェルミ準位が変化して、半導体物質の多数キャリアは低温側に熱拡散で移動する。多数キャリアが電子の場合は高温側はプラスイオンになり、低温側はマイナスイオンとなる。一方、多数キャリアが正孔の場合はその逆の特性を示す。プラスイオンとマイナスイオン間に生じるクーロン力とキャリアの濃度差による拡散の駆動力が釣り合ったところでキャリアの移動は止まる。
【００１１】
２つの異なった半導体物質の両端を接続し、温度差ΔＴを設けると、物質の熱起電力が異なるため、閉回路に電流が流れる。従って、熱電変換に対する高能率材料とするためには、キャリア密度を高くし、かつ、キャリアの移動度を高くすればよい。
【００１２】
キャリア密度は、半導体材料への不純物の注入量、不純物種により変化することから、材料が決まれば、おおよそのキャリア密度の推定がなされるようになる。
【００１３】
移動度は生成した正孔や電子が移動するしやすさに焦点を当てているのだが、キャリアの移動が容易に起これば起こるほど新しいキャリアが生まれて輸送されることになるため、大きな電流が引き起こされ、その結果、熱電変換効率が向上する。キャリアの移動度は、１つは電気抵抗で表されるであろうから、電気抵抗が低いことが望まれる。
【００１４】
また、熱的には、温度差ΔＴが熱起電力の支配因子であり、更にフェルミ準位の温度による変化を考えると、その勾配が急峻であることが望ましいため、低熱伝導であることが必要である。これは実際に材料開発の指針とされてきたものである。
【００１５】
ここで、例えばキャリア密度として最大のものが得られたものと想定したとき、キャリアの移動度を考慮する段階において、視点を材料から移動度を加速するようなものが外部から与えられないか検討した。移動度の加減速には磁界、電界が考えられる。キャリアが電子の場合は磁界によって輸送経路を絞ることが可能で、引き出し電圧を与えれば加速されると考えられる。
【００１６】
しかしながら、半導体回路が漏洩磁界による誘導電流により誤動作をしたり、回路動作が印加電界により遅延するというようなことが考えられるため、大きな磁界や電界はかけられないとも考えられる。
【００１７】
また、磁界は電子の直線運動を一部回転運動に転化するため、この場合、抵抗として作用することになり、熱電変換効率は低下することが考えられる。そのため、電界により効率向上が図れないかどうか詳細に検討を行った。
【００１８】
電子の加速で電界利用の代表的なものは電子銃であり、ＥＢＷや電子顕微鏡に用いられているものは大電界を印加することによって利用している。
【００１９】
図１及び図２は、棒状の半導体物質に対する加熱前と加熱時（片側加熱）の金属フェルミ面の変化をｎ型半導体を介したときの状態として模式的に示したものである。図１及び図２において「●」は電子を示す。電子はこの図１及び図２では片側加熱により低温側に移動し、高温側は（＋）、低温側は（−）となり、電界が生じている。従って、これを閉回路とすれば電流が流れる。図３Ａ及び図３Ｂに示すように、上述のような温度の高低によって発生する電界の方向を矢印Ａ方向とし、外部からの印加電界の方向を矢印Ｂ方向としたとき、その合成ベクトルは、図示するようなベクトル和になる。
【００２０】
熱勾配により生成された電界は、温度差ΔＴの大きさや材種で変化するものと考えられ、このときの傾きを電界の大きさと想定すると、温度差ΔＴや材種が決められたとしても、外部から電界を印加することにより、このベクトルの方向も多少変化してしまうが、大きさを変えることも可能である。
【００２１】
即ち、ここで生じている勾配をあたかも温度差ΔＴが増大したように、あるいはあたかも電子密度が増加したようにすることが可能となり、熱起電力が向上すると考えられる。
【００２２】
ｐ型半導体では温度差ΔＴによりホール（正孔）が移動するが、このときもｎ型半導体ほどの効果はなくとも電界によりその速度を加速することができるものと考えられる。
【００２３】
その結果、熱起電力はｐ型半導体とｎ型半導体とでその差が増大し、熱起電力の向上、熱発電効率の向上が達成されるものと考えられる。
【００２４】
つまり、熱発電の原理を詳細に検討すると、高温で生成された電子や正孔の移動度によって熱電変換効率が左右される。熱電変換効率が現状で低いのは、キャリアの生成の頻度やキャリアの移動に対する障壁等の量子条件と関係する。
【００２５】
従って、生成された電子や正孔が再結合等によって消滅する前に移動させて見かけ上の生成頻度を向上させると共に、エネルギー障壁を超えられるように加速することによってキャリアの移動度も向上し、熱電変換効率が飛躍的に向上することになる。
【００２６】
［１］ このようなことから、本発明に係る熱電変換素子は、第１導体及び第２導体の間にそれぞれ並列に接続されたｐ型半導体素子及びｎ型半導体素子を有し、且つ、前記ｐ型半導体素子と前記ｎ型半導体素子の各一端が同一の前記第１導体に接続され、前記ｐ型半導体素子と前記ｎ型半導体素子の各他端が同一の前記第２導体に接続され、前記ｐ型半導体素子及び前記ｎ型半導体素子の少なくとも一方の半導体素子の側部から電界を印加する電界印加手段を備えることを特徴とする。印加された電界により、ｎ型半導体素子は、更に電子移動が盛んとなり、ｐ型半導体素子においてもホール移動度が増加する。これにより、それぞれの分極度が向上し、それに伴い、熱電性能も向上することとなる。その結果、キャリアの移動度を大きくして見かけ上の温度差を増大させることができ、もって熱電変換効率の向上を図ることができる。
【００２７】
具体的には、熱電変換効率が従来の数倍〜数１０倍となり、本発明に係る熱電変換素子を冷凍機に利用した場合に、これまで困難であったコンプレッサー型冷凍機の性能の向上を得ることができる。
【００２９】
［２］ ［１］において、前記電界印加手段は、前記ｐ型半導体素子及び前記ｎ型半導体素子の少なくとも一方の半導体素子の側部に絶縁膜を介して形成された電極膜を有するようにしてもよい。
【００３０】
［３］ ［１］において、前記ｐ型半導体素子は、その一部にｎ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｐ−ｎ−ｐの導電型構造を有し、前記電界印加手段は、前記ｐ型半導体素子に形成された前記ｎ型領域を有するようにしてもよい。
［４］ ［１］において、前記ｎ型半導体素子は、その一部にｐ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｎ−ｐ−ｎの導電型構造を有し、前記電界印加手段は、前記ｎ型半導体素子に形成された前記ｐ型領域を有するようにしてもよい。
［５］ ［１］において、前記ｐ型半導体素子は、その一部にｎ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｐ−ｎ−ｐの導電型構造を有し、前記ｎ型半導体素子は、その一部にｐ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｎ−ｐ−ｎの導電型構造を有し、前記電界印加手段は、前記ｐ型半導体素子に形成された前記ｎ型領域と前記ｎ型半導体素子に形成された前記ｐ型領域を有するようにしてもよい。
【００３１】
［６］ ［３］又は［５］において、前記ｐ型半導体素子は、前記第１導体側のｐ型領域の厚さｔ１が１μｍ以上３００μｍ以下であり、前記ｎ型領域の厚さｔ２が１μｍ以上５０μｍ以下であり、且つ、ｔ１＞ｔ２を満足するようにしてもよい。
［７］ この場合、前記第１導体側のｐ型領域と前記ｎ型領域との間に真性半導体層を設けるようにしてもよい。
【００３２】
［８］ ［４］又は［５］において、前記ｎ型半導体素子は、前記第１導体側のｎ型領域の厚さｔ３が１μｍ以上３００μｍ以下であり、前記ｐ型領域の厚さｔ４が１μｍ以上５０μｍ以下であり、且つ、ｔ３＞ｔ４を満足するようにしてもよい。
［９］ この場合、前記第１導体側のｎ型領域と前記ｐ型領域との間に真性半導体層を設けるようにしてもよい。
【００３３】
［１０］ ［７］又は［９］において、前記真性半導体層の厚さとしては１０ｎｍ以上３μｍ以下であることが好ましい。
［１１］ 更に好ましくは１０ｎｍ以上３０ｎｍ以下である。
【００３４】
［１２］ ［１］において、前記電界印加手段はバイアス回路を有するようにしてもよい。
［１３］ 前記バイアス回路としては、固定バイアス方式、自己バイアス方式、直流帰還バイアス方式及び組合せバイアス方式のうち、少なくとも１つの方式を採用することができ、前記電界を形成するための電圧としては０．０１Ｖ〜３Ｖが適当である。
【００３５】
［１４］ 次に、本発明に係る熱電変換モジュールは、高温側に位置する第１導体と、低温側に位置する第２導体と、前記第１導体及び前記第２導体の間に設置された半導体部とを有し、温度差に基づいて前記半導体部に発生する起電力を取り出す熱電変換モジュールにおいて、前記半導体部は、前記第１導体及び前記第２導体の間にそれぞれ並列に接続されたｐ型半導体素子及びｎ型半導体素子を有し、且つ、前記ｐ型半導体素子と前記ｎ型半導体素子の各一端が同一の前記第１導体に接続され、前記ｐ型半導体素子と前記ｎ型半導体素子の各他端が同一の前記第２導体に接続され、前記ｐ型半導体素子及び前記ｎ型半導体素子の少なくとも一方の半導体素子の側部から電界を印加する電界印加手段を備えることを特徴とする。印加された電界により、ｎ型半導体素子は、更に電子移動が盛んとなり、ｐ型半導体素子においてもホール移動度が増加する。これにより、それぞれの分極度が向上し、それに伴い、熱電性能も向上することとなる。その結果、キャリアの移動度を大きくして見かけ上の温度差を増大させることができ、もって熱電変換効率の向上を図ることができる。
【００３６】
【発明の実施の形態】
以下、本発明に係る熱電変換素子及び熱電変換モジュールの実施の形態例を図４〜図１７を参照しながら説明する。
【００３７】
まず、熱発電は発電というより、２つの異種金属を接合し、その接合部を高温にさらすことで生じる起電力を測定に用いる熱電対をイメージした方が理解しやすい。
【００３８】
熱電対から想定されるのは、通常、熱電対にて発生する起電力は小さく負荷を駆動できるとは考えにくい。しかし、この実施の形態は、起電力を負荷を駆動できるまで高め、これまで捨てられてきた熱を負荷を駆動できる電気に変換させ、熱を消費することにより、冷却しようとするのが狙いである。
【００３９】
熱電変換材料は、これまで大きくはヨッフェの指針に基づき、低格子熱伝導で高電気伝導性をもつ半導体材料で開発がなされてきた。金属では熱伝導率λ、電気伝導率σ、絶対温度Ｔの間に次式に示すウィーデマン・フランツ・ローレンツの関係
λ＝２．４３×１０^-8σＴ
があり、熱伝導率と電気伝導率は比例関係にある。従って、前記要求の材料は、金属では得にくく、金属とセラミックスの中間の性質を持つ半導体にあると考えられてきた。
【００４０】
また、熱発電能（ゼーベック効果）とは、２つの金属を接触させ、その接触部を加熱し、他端に負荷をつないで閉回路とすることで発電することとされているが、マグナスによれば、一様な導体ＡとＢに対し、熱起電力は２つの接合の温度だけに依存し、試料の形や試料に沿っての温度分布の詳細には依存しないとされ、支持されてきた。
【００４１】
つまり、熱起電力は導体ＡとＢの起電力の差によるものだけとなり、材料開発はこうして進められてきた。このことは、例えばｎ型のみ有望な材料が得られたとしても、ｐ型で有望なものが得られない限りｎ型のみの効果となってしまうことである。従って、熱発電能の高い材料の開発が、前記指針の曖昧さもあり、難しいのが現状である。
【００４２】
そのため、材料の開発以外の方法で熱発電能を向上できないかどうか検討した。詳細にその熱発電のメカニズムを見ていくと、電子や正孔の流れが関係し、そこで生じるフェルミ面変化、特にその勾配変化が大きく関与するものと判明した。
【００４３】
上述したように、図１では温度差ΔＴにより生じるフェルミ面変化に視点を当て、その勾配を急峻にする（温度差ΔＴを大きくする）には、外部から電界を印加することで達成できることがわかった。フェルミ面変化の勾配が急峻であれば生成したキャリア電子が流れやすくなるからである。
【００４４】
外部から電界（電場）をかければ、キャリアの移動により生成される電界との相互作用によって、電子の移動度や正孔の移動度はこれら電界のベクトル和となり、外部電界を印加しない場合よりも増大する。
【００４５】
次に、具体的な実施の形態に係る熱電変換モジュールのいくつかの例を図４〜図１３を参照しながら説明する。
【００４６】
まず、第１の実施の形態に係る熱電変換モジュール１０Ａは、図４に示すように、熱源１２に対して近接した位置に配された第１導体１４と、低温側に配された第２導体１６と、これら第１導体１４及び第２導体１６の間に設置された半導体部１８とを有する。通常は、第１導体１４と第２導体１６間に負荷を接続して閉回路を構成し、第１導体１４と第２導体１６での温度差に基づいて半導体部１８に発生する起電力を負荷を通じて取り出せるようになっている。なお、熱源１２と第１導体１４との間には絶縁物２０が介在されている。
【００４７】
半導体部１８は、第１導体１４及び第２導体１６間にそれぞれ並列に接続されたｐ型半導体素子２２とｎ型半導体素子２４を有して構成されている。
【００４８】
そして、この第１の実施の形態に係る熱電変換モジュール１０Ａは、ｐ型半導体素子２２とｎ型半導体素子２４にそれぞれ電極膜（第１及び第２の電極膜２６及び２８）が形成されて構成されている。更に、第１導体１４と第１の電極膜２６間には負方向に電源３０が接続されて第１の電極膜２６の電位が第１導体１４よりも低く設定され、第１導体１４と第２の電極膜２８間に正方向に電源３２が接続されて第２の電極膜２８の電位が第１導体１４よりも高く設定されている。
【００４９】
第１及び第２の電極膜２６及び２８の各構成例としては、例えば金属膜と該金属膜と半導体素子２２及び２４間に介在された絶縁膜で構成することができる。また、金属膜を半導体膜で形成する場合は、ｎ型半導体素子２４に対してはｐ型の半導体膜とし、ｐ型半導体素子２２に対してはｎ型の半導体膜にする。
【００５０】
このように、第１の実施の形態に係る熱電変換モジュール１０Ａにおいては、ｐ型半導体素子２２に設けられた第１の電極膜２６とｎ型半導体素子２４に設けられた第２の電極膜２８を通じてそれぞれｐ型半導体素子２２とｎ型半導体素子２４に外部から電界を印加するようにしたので、半導体部１８のｎ型半導体素子２４は、更に電子移動が盛んとなり、ｐ型半導体素子２２においても正孔の移動度が増加する。これにより、それぞれの分極度が向上し、それに伴い、熱電性能も向上することとなる。その結果、半導体部１８におけるキャリアの移動度を大きくして見かけ上の温度差を増大させることができ、熱電変換モジュール１０Ａにおける熱電変換効率の向上を図ることができる。
【００５１】
前記第１の実施の形態に係る熱電変換モジュール１０Ａにおいて、各電極膜２６及び２８を金属膜と絶縁膜との積層膜で構成した場合は、コンデンサを通じて電界を印加することと同様となるため、ｐ型半導体素子２２やｎ型半導体素子２４の大きさを考慮する必要性が生じる。
【００５２】
一方、電極膜２６及び２８を半導体膜と絶縁膜の積層膜で構成した場合は、ＭＯＳ型トランジスタ等と同様になり、ｐ型半導体素子２２及びｎ型半導体素子２４自体が多数キャリアを高速に輸送するチャンネル領域として作用することになる。つまり、高温接触部がソース、低温接触部がドレイン、電極膜がゲートになるわけである。従って、金属膜を半導体膜と絶縁膜の積層膜で構成した方が小型化と消費電力の削減化に有利となる。
【００５３】
この第１の実施の形態に係る熱電変換モジュール１０Ａの変形例としては、例えばｐ型半導体素子２２に第１の電極膜２６を形成するのみで、ｎ型半導体素子２４には第２の電極膜２８を形成しない構成や、その逆の構成が考えられる。これらの変形例においても、前記第１の実施の形態に係る熱電変換モジュール１０Ａと同様の効果を得ることができる。
【００５４】
次に、第２の実施の形態に係る熱電変換モジュール１０Ｂについて図５を参照しながら説明する。なお、図４と対応するものについては同符号を付してその重複説明を省略する。
【００５５】
この第２の実施の形態に係る熱電変換モジュール１０Ｂは、図５に示すように、第１の実施の形態に係る熱電変換モジュール１０Ａとほぼ同じ構成を有するが、電極膜４０がｎ型半導体素子２４のみに形成されている点で異なる。この電極膜４０と接地間には正方向に電源４２が接続されて電極膜４０の電位が接地電位よりも高く設定されている。
【００５６】
この場合、ｎ型半導体素子２４に設けられた電極膜４０を通じてｎ型半導体素子２４に外部電界が印加されるかたちになるため、半導体部１８のｎ型半導体素子２４は、更に電子移動が盛んとなり、そのため、ｎ型半導体素子２４での分極度が向上し、それに伴い、熱電性能も向上することとなる。その結果、半導体部１８におけるキャリアの移動度を大きくして見かけ上の温度差を増大させることができ、熱電変換モジュール１０Ｂにおける熱電変換効率の向上を図ることができる。
【００５７】
なお、この第２の実施の形態に係る熱電変換モジュール１０Ｂの変形例としては、例えばｐ型半導体素子２２に電極膜４０を形成するのみで、ｎ型半導体素子２４には電極膜４０を形成しない構成が考えられる。この場合、ｐ型半導体素子２２と接地間に負方向に電源が接続され、電極膜４０の電位が接地電位よりも低く設定される。この変形例においても、前記第２の実施の形態に係る熱電変換モジュール１０Ｂと同様の効果を得ることができる。
【００５８】
次に、第３の実施の形態に係る熱電変換モジュール１０Ｃについて図６〜図１０Ｂを参照しながら説明する。なお、図４と対応するものについては同符号を付してその重複説明を省略する。
【００５９】
上述のようにして、熱電変換モジュールを構成すると、例えばｎ型半導体素子２４は電界により、更に電子移動が盛んとなり、ｐ型半導体素子２２は正孔の移動度が増加する。言い換えれば、それぞれの分極度が向上し、熱電性能は２つの電極の分極度の差であるから、熱電性能が向上することになる。
【００６０】
第１及び第２の実施の形態に係る熱電変換モジュール１０Ａ及び１０Ｂは、キャリアの流れに対し、ほぼ垂直に外部電界をかける方式であるが、外部電界をキャリアの流れに対して平行にかけたらどうなるかを検討した。この場合は、図３Ｂに示すようになベクトル合成に相当する。
【００６１】
図１のエネルギーバンドモデルからフェルミ準位の温度依存性と片側加熱時の詳細なエネルギーバンドを詳細に示すと、図６及び図７のように示すことができ、温度差ΔＴの高温部にエネルギー障壁があることがわかる。
【００６２】
現実的にこのエネルギー障壁を超えないと、電子の移動は生じない。しかし、外部から電界をかけることによってエネルギー障壁を超えやすくすることが可能であることが考えられた。
【００６３】
この理論をもとに第３の実施の形態に係る熱電変換モジュール１０Ｃを作製した。この第３の実施の形態に係る熱電変換モジュール１０Ｃは、図８に示すように、ｐ型半導体素子２２の高温部に近い部分にｎ型領域５０を形成してｐ−ｎ−ｐのかたちにし、ｎ型半導体素子２４の高温部に近い部分にｐ型領域５２を形成してｎ−ｐ−ｎのかたちにしたものである。第２導体１６は接地とされている。つまり、高温部に近いｐ型領域５４及びｎ型領域５６、並びに間に挟まるｎ型領域５０及びｐ型領域５２が低温側のｐ型領域５８及びｎ型領域６０より薄くなるように構成されている。
【００６４】
そして、ｎ型半導体素子２４の間に狭まったｐ型領域５２と第２導体１６間に正方向に電源６２を接続してｐ型領域５２の電位を接地電位よりも高く設定し、ｐ型半導体素子２２の間に挟まったｎ型領域５０に接地電位が印加されるように配線接続することによって、これらｐ型領域５２及びｎ型領域５０に外部電界が印加されるようになっている。なお、ｐ型領域５２及びｎ型領域５０の中間にそれぞれ真性半導体層を設けておくと更に効率的であると推定される。
【００６５】
この第３の実施の形態に係る熱電変換モジュール１０Ｃの構成は、図９に示す等価回路のようにトランジスタ回路と同様の構成となる。図６の図示記号でコンデンサとして示したのは電源としてのエネルギー障壁を示し、また、抵抗は回路の内部抵抗等を示したつもりであるが、必要に応じ素子を挿入したりすることが必要である。ここでは、熱発電をすることが目的であるため、内部抵抗は低い方が効率的である。
【００６６】
通常のトランジスタはベース電流により、コレクタ、エミッタ間の電流を制御する。そのため、熱の発生が生じるが、電流の制御が目的ではなく、高温部で発生する電子等のキャリアをいかにスムーズに移動させるかというのが目的となり、この目的が速やかに達成されると吸熱となるはずである。そのため、見かけ上の温度差ΔＴも大きくなり、熱電変換モジュールにおける熱電変換効率の向上を図ることができる。
【００６７】
ここで、どのくらいの電界強さを印加すれば現実的な熱電変換効率が向上するのか、外部電界が印加されるｎ型領域５０及びｐ型領域５２としてどのくらいの厚みが必要であるのか、更にどのくらいの熱電変換効率の向上が見込めるのかを検討した。
【００６８】
外部電界の印加により、１つにはフェルミ準位のエネルギー変化並びにポテンシャルエネルギー変化が生じると考えられる。これは真性半導体に対して、異元素（不純物）をドープさせ、そのエネルギーを変化させるのと、結果的には同様なことになる。
【００６９】
また、見かけの電気抵抗率が減少し、導電性が向上する。これらは電子や正孔の移動しやすさの指標であるから、それらが移動しやすいということは、見かけ上、導電率が向上したことになる。
【００７０】
熱伝導率については、通常、その媒体を下の式に示すように、フォトンとフォノンに分けて考えることができる。
【００７１】
κ＝κ_ph＋κ_e
熱電変換材料の選択基準や合成基準として、電子伝導が主体である金属結合は、熱電変換材料としては不適である。従って、選ばれた材料は格子伝導を主体とするものであり、熱伝導への寄与は小さいものと考えられ、無視できるようなものとなる。
【００７２】
温度差ΔＴは電界印加により増大するものと考えられるから、熱発電効率そのものも向上することになる。これらのことを式化して示すと以下のようになる。
【００７３】

これらの式に電界効果は全て関わると考えられるが、熱収支における発電出力として、電界強さをＦ、キャリア数をｎ、距離をｘとし、そのポテンシャルエネルギー（−ｎｅＦｘ）として代表させた。
【００７４】
具体的には、高温部の温度により、キャリア生成がどのくらいか、その流れがどう変化するかが重要な鍵となるが、これらは材種により異なり、また、ドーピングする種や濃度により変化するため、それぞれ実験的に求めなければならない。発電出力の点だけ見れば、電界が大きいほど有利となると見受けられ、高い電圧がよいことになる。
【００７５】
しかしながら、熱電変換モジュールを図９のような等価回路としてみる場合に、起電力以上の電界を設けると、回路内での発熱の増大が懸念される。従って、最小印加電圧で最大電界を得ることを考えると、図８に示すように、電界印加部分の厚み、即ち、ｎ型領域５０及びｐ型領域５２の厚みは極小とする必要が生じる。
【００７６】
現在の配線技術は、数μｍであるからこの厚みは、現実的に数μｍから数１００μｍ、具体的には１μｍ〜３００μｍ程度、更に好ましくは２μｍ〜５０μｍである。図１０Ａ及び図１０Ｂの例は、ｐ型半導体素子２２における高温側のｐ型領域５４の厚みｔ１を３００μｍ以内に設定し、電界印加部を構成するｎ型領域５０の厚みｔ２を５０μｍ以内に設定し（図１０Ａ参照）、ｎ型半導体素子２４における高温側のｎ型領域５６の厚みｔ３を３００μｍ以内に設定し、電界印加部を構成するｐ型領域５２の厚みｔ４を５０μｍ以内に設定した例を示す（図１０Ｂ参照）。
【００７７】
次に、第４の実施の形態に係る熱電変換モジュール１０Ｄについて図１１〜図１３を参照しながら説明する。なお、図８と対応するものについては同符号を付してその重複説明を省略する。
【００７８】
この第４の実施の形態に係る熱電変換モジュール１０Ｄは、図１１に示すように、第３の実施の形態に係る熱電変換モジュール１０Ｃとほぼ同じ構成を有するが、外部電界が印加されるｎ型領域５０とｐ型領域５２に隣接してバッファ領域としての真性半導体領域７０及び７２が設けられている点で異なる。
【００７９】
前記真性半導体領域７０及び７２を設けることによって、キャリアの流れがスムーズとなり、熱電変換モジュール１０Ｄにおける熱電変換効率を更に向上させることができる。この場合、図１２Ａ及び図１２Ｂに示すように、ｐ型半導体素子２２における高温側のｐ型領域５４の厚みｔ１を３００μｍ以内に設定し、電界印加部を構成するｎ型領域５０の厚みｔ２を５０μｍ以内に設定し（図１２Ａ参照）、ｎ型半導体素子２４における高温側のｎ型領域５６の厚みｔ３を３００μｍ以内に設定し、電界印加部を構成するｐ型領域５２の厚みｔ４を５０μｍ以内に設定することが好ましい（図１２Ｂ参照）。
【００８０】
また、真性半導体領域７０及び７２の役割は、主としてキャリアの安定化のためであるため、各厚みｔ５及びｔ６は３μｍ以内、より好ましくは１０ｎｍ〜３０ｎｍ以内がよい。各真性半導体領域７０及び７２の厚みｔ５及びｔ６が大きすぎると、キャリアの消滅等が生じ、これ以下では効果がない。太陽電池等で用いられている真性半導体領域の膜厚に対し、その有効厚さが大きいのは電界形成のためと考えられる。
【００８１】
以上のことにより、第１〜第４の実施の形態に係る熱電変換モジュール１０Ａ〜１０Ｄによれば、熱電変換効率は飛躍的に向上し、数倍から数１０倍、最も条件のよいものでは１００倍近くにもなる。特に、熱電変換系で温度差ΔＴがさほど大きくない場合で、高温部がせいぜい５００Ｋにも満たないような系で効果が大きく、数１０倍から１００倍近くの効率向上が達成される。
【００８２】
本方式は、主として高温部の温度がそれほど高くなく、５００Ｋ以下の場合を想定して話を進めてきたが、それ以上の高温の素子についても適用可能である。
【００８３】
特に、第３及び第４の実施の形態に係る熱電変換モジュール１０Ｃ及び１０Ｄにおいては、図１３に示すように、ｐ型半導体素子２２及びｎ型半導体素子２４にバイアス回路８０を通じてバイアス電圧ないし逆バイアス電圧を印加した形態となる。
【００８４】
従って、ｐ型半導体素子２２及びｎ型半導体素子２４にバイアス電圧ないし逆バイアス電圧を印加する方式として、固定バイアス方式、自己バイアス方式、電流帰還バイアス方式、組合せバイアス方式のような構成や、その組合せを採用することができる。
【００８５】
固定バイアス方式は、構成が容易で簡略なものであるが、熱起電力の変動が大きくなりがちで、一定な起電力により負荷を駆動しようとすると、モジュールの他にコンデンサや二次電池が必要となる。自己バイアス方式は、構成が簡単で、電界形成用の電源もなくて済み、熱起電力が若干安定する。電流帰還バイアス方式とした場合は、構成が若干複雑になるが、起電力の安定は向上する。
【００８６】
組合せバイアス方式は、より複雑な構成となるが、起電力の安定性は最も良好となる。しかしながら、構成が複雑化すると電力を消費しがちとなるため、熱起電力は低下する。また、温度のかかる場に、このような構成をおいた場合の課題も生じがちとなるため、使用環境等に合わせ、これらの中から最適なものを選択したり、それらを組み合わせて構成するようにすればよい。
【００８７】
実際に印加するバイアス電圧ないし逆バイアス電圧は０．０１Ｖ〜３Ｖがよい。０．０１Ｖ未満の電圧では構成される電界が小さすぎ、電界印加の効果がなく、３Ｖを超える電圧を印加しても、効果は飽和していると共に、電界印加部分での発熱の懸念も生じ、意味がない。
【００８８】
電界は、（印加電圧）／（極間距離）であるから、中間層（ｎ型領域５０及びｐ型領域５２）の厚みを考慮し、そのピーク値をとるように印加電圧を設定した方が、単純に電圧を上げるより効果が大きく、構成も簡単になる。
【００８９】
これまで、半導体部１８に直接電源を接続して外部電界を印加する構成を主体に説明したが、もちろんコイルを通じて半導体部１８に電界を印加するようにしてもよい。この場合は、より大きな電界をかけることができる。
【００９０】
なお、この発明に係る熱電変換素子及び熱電変換モジュールは、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【００９１】
【実施例】
実施例１
熱電変換素子として、ｐ型半導体素子２２を（Ｂｉ，Ｓｂ）₂ Ｔｅ₃ 、ｎ型半導体素子２４をＢｉ₂ （Ｓｅ，Ｔｅ）₃ とし、厚さ０．６３５ｍｍの基板を２枚用い、これを４０×４０×４ｍｍの大きさの中に１２７組、組み込んで１つの熱電変換モジュール１００を作製した（図１５参照）。１個の半導体素子の大きさは、横１．０ｍｍ×縦２．７ｍｍであり、基板材質はアルミナである。これを標準品とする。それぞれの熱電変換素子の分析値を図１４に示す。
【００９２】
そして、図１５に示すような試験装置１０２、即ち、熱源（図示せず）を有する高温側部材１０４と冷却水管１０６内を流れる冷却水によって一定の温度に冷却された低温側部材１０８との間に前記熱電変換モジュール１００を挿入し、該熱電変換モジュール１００の第１導体１４と第２導体１６（例えば図８参照）との間に負荷１１０と電流計１１２を直列に接続して実験を行った。
【００９３】
この実験は、高温側部材１０４の温度を１２０℃、低温側部材１０８の温度を２０℃として熱起電力を求め、指標としてゼーベック係数を測定した。
【００９４】
この実験の試験体としては、ｐ型半導体素子２２とｎ型半導体素子２４をそれぞれ上述した組成（図１４参照）と同一にし、各半導体素子２２及び２４に電界印加部としてのｎ型領域５０、ｐ型領域５２を形成してｐ−ｎ−ｐ型の半導体素子２２、ｎ−ｐ−ｎ型の半導体素子２４を用意した（図８参照）。
【００９５】
そして、ｐ−ｎ−ｐ型の半導体素子２２における高温側のｐ型領域５４の厚さｔ１、及び電界印加部としてのｎ型領域５０の厚さｔ２、並びにｎ−ｐ−ｎ型の半導体素子２４における高温側のｎ型領域５６の厚さｔ３、及び電界印加部としてのｐ型領域５２の厚さｔ４を種々変化させ、その最適厚さと、熱電変換効率変化としてゼーベック係数を測定した。
【００９６】
試験体の構成（パラメータ）を図１６に示し、測定したゼーベック係数を図１７に示す。この結果から、ｐ型半導体素子２２として、高温側のｐ型領域５４の厚みｔ１を１０μｍ、電界印加部としてのｎ型領域５０の厚みｔ２を３μｍとし、ｎ型半導体素子２４として、高温側のｎ型領域５６の厚みｔ３を１０μｍ、電界印加部としてのｐ型領域５２の厚みｔ４を３μｍとしたものが最も効率がよいことがわかる。
【００９７】
【発明の効果】
以上説明したように、本発明に係る熱電変換素子及び熱電変換モジュールによれば、半導体部に電界を印加するための電界印加手段を設けるようにしている。このため、半導体部におけるキャリアの移動度を大きくして見かけ上の温度差を増大させることができ、もって熱電変換効率の向上を図ることができるという効果が達成される。
【図面の簡単な説明】
【図１】加熱前の金属フェルミ面の変化を示すエネルギーバンド模式図である。
【図２】片側加熱を行った場合の金属フェルミ面の変化を示すエネルギーバンド模式図である。
【図３】図３Ａはキャリアの流れに対して垂直方向に外部電界をかけた場合のベクトル合成を示す説明図であり、図３Ｂはキャリアの流れに対して平行に外部電界をかけた場合のベクトル合成を示す説明図である。
【図４】第１の実施の形態に係る熱電変換モジュールを示す構成図である。
【図５】第２の実施の形態に係る熱電変換モジュールを示す構成図である。
【図６】フェルミ準位の温度依存性を示す特性図である。
【図７】ｎ型半導体素子を片側加熱したときのエネルギーバンド模式図である。
【図８】第３の実施の形態に係る熱電変換モジュールを示す構成図である。
【図９】第３の実施の形態に係る熱電変換モジュールを示す等価回路図である。
【図１０】図１０Ａは第３の実施の形態に係る熱電変換モジュールにおけるｐ型半導体領域の厚み関係を示す説明図であり、図１０Ｂは同じくｎ型半導体領域の厚み関係を示す説明図である。
【図１１】第４の実施の形態に係る熱電変換モジュールを示す構成図である。
【図１２】図１２Ａは第４の実施の形態に係る熱電変換モジュールにおけるｐ型半導体領域の厚み関係を示す説明図であり、図１２Ｂは同じくｎ型半導体領域の厚み関係を示す説明図である。
【図１３】第４の実施の形態に係る熱電変換モジュールを示す等価回路図である。
【図１４】実験例で用いたｐ型半導体素子及びｎ型半導体素子の元素分析結果を示す表図である。
【図１５】実験例に用いた装置を示す構成図である。
【図１６】実験例に用いた試験体の構成（パラメータ）を示す表図である。
【図１７】各試験体に応じたゼーベック係数を示す特性図である。
【符号の説明】
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１００…熱電変換モジュール
１２…熱源 １４…第１導体
１６…第２導体 １８…半導体部
２０…絶縁物 ２２…ｐ型半導体素子
２４…ｎ型半導体素子 ２６…第１の電極膜
２８…第２の電極膜 ３０、３２、４２、６２…電源
４０…電極膜 ５０…ｎ型領域（電界印加部）
５２…ｐ型領域（電界印加部） ５４…ｐ型領域（高温側）
５６…ｎ型領域（高温側） ５８…ｐ型領域（低温側）
６０…ｎ型領域（低温側） ７０、７２…真性半導体領域
８０…バイアス回路

Claims (26)

1. 第１導体及び第２導体の間にそれぞれ並列に接続されたｐ型半導体素子及びｎ型半導体素子を有し、且つ、前記ｐ型半導体素子と前記ｎ型半導体素子の各一端が同一の前記第１導体に接続され、前記ｐ型半導体素子と前記ｎ型半導体素子の各他端が同一の前記第２導体に接続され、
   前記ｐ型半導体素子及び前記ｎ型半導体素子の少なくとも一方の半導体素子の側部から電界を印加する電界印加手段を備えることを特徴とする熱電変換素子。
2. 請求項１記載の熱電変換素子において、
   前記電界印加手段は、
   前記ｐ型半導体素子及び前記ｎ型半導体素子の少なくとも一方の半導体素子の側部に絶縁膜を介して形成された電極膜を有することを特徴とする熱電変換素子。
3. 請求項１記載の熱電変換素子において、
   前記ｐ型半導体素子は、その一部にｎ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｐ−ｎ−ｐの導電型構造を有し、
   前記電界印加手段は、前記ｐ型半導体素子に形成された前記ｎ型領域を有することを特徴とする熱電変換素子。
4. 請求項１記載の熱電変換素子において、
   前記ｎ型半導体素子は、その一部にｐ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｎ−ｐ−ｎの導電型構造を有し、
   前記電界印加手段は、前記ｎ型半導体素子に形成された前記ｐ型領域を有することを特徴とする熱電変換素子。
5. 請求項１記載の熱電変換素子において、
   前記ｐ型半導体素子は、その一部にｎ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｐ−ｎ−ｐの導電型構造を有し、
   前記ｎ型半導体素子は、その一部にｐ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｎ−ｐ−ｎの導電型構造を有し、
   前記電界印加手段は、前記ｐ型半導体素子に形成された前記ｎ型領域と前記ｎ型半導体素子に形成された前記ｐ型領域を有することを特徴とする熱電変換素子。
6. 請求項３又は５記載の熱電変換素子において、
   前記ｐ型半導体素子は、前記第１導体側のｐ型領域の厚さｔ１が１μｍ以上３００μｍ以下であり、前記ｎ型領域の厚さｔ２が１μｍ以上５０μｍ以下であり、且つ、ｔ１＞ｔ２を満足することを特徴とする熱電変換素子。
7. 請求項３、５又は６記載の熱電変換素子において、
   前記ｐ型半導体素子は、前記第１導体側のｐ型領域と前記ｎ型領域との間に真性半導体層を有することを特徴とする熱電変換素子。
8. 請求項４又は５記載の熱電変換素子において、
   前記ｎ型半導体素子は、前記第１導体側のｎ型領域の厚さｔ３が１μｍ以上３００μｍ以下であり、前記ｐ型領域の厚さｔ４が１μｍ以上５０μｍ以下であり、且つ、ｔ３＞ｔ４を満足することを特徴とする熱電変換素子。
9. 請求項４、５又は８記載の熱電変換素子において、
   前記ｎ型半導体素子は、前記第１導体側のｎ型領域と前記ｐ型領域との間に真性半導体層を有することを特徴とする熱電変換素子。
10. 請求項７又は９記載の熱電変換素子において、
    前記真性半導体層の厚さが１０ｎｍ以上３μｍ以下であることを特徴とする熱電変換素子。
11. 請求項１０記載の熱電変換素子において、
    前記真性半導体層の厚さが１０ｎｍ以上３０ｎｍ以下であることを特徴とする熱電変換素子。
12. 請求項１記載の熱電変換素子において、
    前記電界印加手段はバイアス回路を有することを特徴とする熱電変換素子。
13. 請求項１２記載の熱電変換素子において、
    前記バイアス回路は、固定バイアス方式、自己バイアス方式、直流帰還バイアス方式及び組合せバイアス方式のうち、少なくとも１つの方式であり、
    電界を形成するための電圧が０．０１Ｖ〜３Ｖであることを特徴とする熱電変換素子。
14. 高温側に位置する第１導体と、低温側に位置する第２導体と、前記第１導体及び前記第２導体の間に設置された半導体部とを有し、温度差に基づいて前記半導体部に発生する起電力を取り出す熱電変換モジュールにおいて、
    前記半導体部は、前記第１導体及び前記第２導体の間にそれぞれ並列に接続されたｐ型半導体素子及びｎ型半導体素子を有し、且つ、前記ｐ型半導体素子と前記ｎ型半導体素子の各一端が同一の前記第１導体に接続され、前記ｐ型半導体素子と前記ｎ型半導体素子の各他端が同一の前記第２導体に接続され、
    前記ｐ型半導体素子及び前記ｎ型半導体素子の少なくとも一方の半導体素子の側部から電界を印加する電界印加手段を備えることを特徴とする熱電変換モジュール。
15. 請求項１４記載の熱電変換モジュールにおいて、
    前記電界印加手段は、
    前記ｐ型半導体素子及び前記ｎ型半導体素子の少なくとも一方の半導体素子の側部に絶縁膜を介して形成された電極膜を有することを特徴とする熱電変換モジュール。
16. 請求項１４記載の熱電変換モジュールにおいて、
    前記ｐ型半導体素子は、その一部にｎ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｐ−ｎ−ｐの導電型構造を有し、
    前記電界印加手段は、前記ｐ型半導体素子に形成された前記ｎ型領域を有することを特徴とする熱電変換モジュール。
17. 請求項１４記載の熱電変換モジュールにおいて、
    前記ｎ型半導体素子は、その一部にｐ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｎ−ｐ−ｎの導電型構造を有し、
    前記電界印加手段は、前記ｎ型半導体素子に形成された前記ｐ型領域を有することを特徴とする熱電変換モジュール。
18. 請求項１４記載の熱電変換モジュールにおいて、
    前記ｐ型半導体素子は、その一部にｎ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｐ−ｎ−ｐの導電型構造を有し、
    前記ｎ型半導体素子は、その一部にｐ型領域が形成され、且つ、前記第１導体から前記第２導体に向かってｎ−ｐ−ｎの導電型構造を有し、
    前記電界印加手段は、前記ｐ型半導体素子に形成された前記ｎ型領域と前記ｎ型半導体素子に形成された前記ｐ型領域を有することを特徴とする熱電変換モジュール。
19. 請求項１６又は１８記載の熱電変換モジュールにおいて、
    前記ｐ型半導体素子は、前記第１導体側のｐ型領域の厚さｔ１が１μｍ以上３００μｍ以下であり、前記ｎ型領域の厚さｔ２が１μｍ以上５０μｍ以下であり、且つ、ｔ１＞ｔ２を満足することを特徴とする熱電変換モジュール。
20. 請求項１６、１８又は１９記載の熱電変換モジュールにおいて、
    前記ｐ型半導体素子は、前記第１導体側のｐ型領域と前記ｎ型領域との間に真性半導体層を有することを特徴とする熱電変換モジュール。
21. 請求項１７又は１８記載の熱電変換モジュールにおいて、
    前記ｎ型半導体素子は、前記第１導体側のｎ型領域の厚さｔ３が１μｍ以上３００μｍ以下であり、前記ｐ型領域の厚さｔ４が１μｍ以上５０μｍ以下であり、且つ、ｔ３＞ｔ４を満足することを特徴とする熱電変換モジュール。
22. 請求項１７、１８又は２１記載の熱電変換モジュールにおいて、
    前記ｎ型半導体素子は、前記第１導体側のｎ型領域と前記ｐ型領域との間に真性半導体層を有することを特徴とする熱電変換モジュール。
23. 請求項２０又は２２記載の熱電変換モジュールにおいて、
    前記真性半導体層の厚さが１０ｎｍ以上３μｍ以下であることを特徴とする熱電変換モジュール。
24. 請求項２３記載の熱電変換モジュールにおいて、
    前記真性半導体層の厚さが１０ｎｍ以上３０ｎｍ以下であることを特徴とする熱電変換モジュール。
25. 請求項１４記載の熱電変換モジュールにおいて、
    前記電界印加手段はバイアス回路を有することを特徴とする熱電変換モジュール。
26. 請求項２５記載の熱電変換モジュールにおいて、
    前記バイアス回路は、固定バイアス方式、自己バイアス方式、直流帰還バイアス方式及び組合せバイアス方式のうち、少なくとも１つの方式であり、
    電界を形成するための電圧が０．０１Ｖ〜３Ｖであることを特徴とする熱電変換モジュール。

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