JP4161511B2 - 表示装置およびその駆動方法並びに携帯端末 - Google Patents
表示装置およびその駆動方法並びに携帯端末 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置およびその駆動方法並びに携帯端末に関し、特に画素の表示素子として液晶セルやＥＬ（electroluminescence；エレクトロルミネセンス）素子を用いた表示装置およびその駆動方法、並びにこれら表示装置を搭載した携帯電話機などの携帯端末に関する。
【０００２】
【従来の技術】
携帯電話機に代表される携帯端末には、液晶表示装置（もしくは、ＥＬ表示装置）が、原理的に、駆動のための電力をあまり必要としない特性を有することから、低消費電力の表示デバイスとして広く用いられている。そして、例えば携帯電話機に搭載された液晶表示装置では、スタンバイモード等の表示機能として、その画面の一部のみに表示を行うことがある。以下、この表示モードを部分画面表示モードと呼称する。
【０００３】
このように、スタンバイモード等において、画面の一部のみに表示を行う部分画面表示モードを実現するためには、液晶表示装置（もしくは、ＥＬ表示装置）にあっては、画面上において目的の映像表示を行う領域だけでなく、非表示領域に対しても何らかの映像信号（例えば、白信号あるいは黒信号）を用いてリフレッシュ動作を行う必要がある。
【０００４】
【発明が解決しようとする課題】
上述したように、液晶表示装置（もしくは、ＥＬ表示装置）では、部分画面表示モードを実現する際には、非表示領域に対してもリフレッシュ動作を行う必要があることから、画素を駆動するドライバー回路をスタンバイモード等であっても常時フル動作させる必要があるため、その分だけ駆動に電力を要することになり、このことが更なる低消費電力化を図る上でネックとなっていた。
【０００５】
また、ノーマリホワイト表示の液晶表示装置において、部分画面表示モードでの非表示領域を黒表示する場合には、デバイス容量に対する充放電電流が大きくなるため低消費電力化の妨げとなる。ノーマリブラック表示の液晶表示装置において、非表示領域を白表示する場合にも同様のことが言える。さらに、ＥＬ表示装置においては、非表示領域を白表示すると、発光電流を常時流す必要があるため、同様に低消費電力化の妨げとなる。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、簡単な構成で部分表示モードを実現できるとともに、低消費電力化を可能とした表示装置およびその駆動方法、並びに当該表示装置を搭載した携帯端末を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明では、１ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域において、格納手段に格納された１ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行う表示装置において、格納手段に対して、正規の映像表示を行う表示期間では格納手段への１ライン分のデータの書き込み動作をラインごとに繰り返して実行し、特定の色表示を行う表示期間ではその表示期間の始めに１ライン分のデータを格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出すようにする。そして、格納手段の書き換え期間以外または第１表示期間および第２表示期間内の１ライン目の表示期間以外には、格納手段に与えられる制御信号をラッチするラッチ手段に、当該制御信号として格納手段の書き換え動作を停止させる値をラッチさせるようにする。
【０００８】
上記の構成において、正規の映像表示を行う表示期間では、入力される映像データを１ライン分ずつ格納手段に順に格納し、かつ、この１ライン分の格納データを格納手段から順に読み出して表示領域に対して各画素の表示データとして供給する。一方、特定の色表示を行う表示期間では、その表示期間の始めに先ず１ライン分の色データ（例えば、白データあるいは黒データ）を格納手段に書き込み、以降、この格納データを当該表示期間が終了するまで保持する。そして、その表示期間においては、格納手段の格納データを繰り返して読み出し、表示領域に対して各画素の表示データとして供給する。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。以下の説明では、画素の表示素子として液晶セルを用いた液晶表示装置（ＬＣＤ；liquid crystal display）に適用する場合を例に採って説明するが、ＥＬ素子を用いたＥＬ表示装置にも同様に適用することが可能である。
【００１０】
図１は、本発明の第１実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００１１】
図１において、画素が行列状に配置されてなるアクティブマトリクスの表示領域１１に対して、例えばその上下に第１，第２の水平駆動系１２，１３が配置され、また例えば図の左側に垂直駆動系１４が配置されている。なお、水平駆動系については、表示領域１１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００１２】
第１，第２の水平駆動系１２，１３および垂直駆動系１４の少なくとも一部の回路は、ＴＦＴ（thin film transistor；薄膜トランジスタ）を用いて表示領域１１と同一の第１の基板（例えば、ガラス基板）上に一体的に形成されている。この第１の基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００１３】
第１の水平駆動系１２は、映像データ供給部１５からパラレルデータとして供給される映像データを１水平ライン（以下、単に１ラインと記す）分ずつ格納する格納手段であるラッチ回路１２１と、その１ライン分の表示データをアナログ信号に変換して表示領域１１に列ごとに供給するＤＡ（デジタル-アナログ）変換回路（ＤＡＣ）１２２とを有する構成となっている。
【００１４】
第２の水平駆動系１３も第１の水平駆動系１２と同様に、映像データ供給部１６から供給される映像データを１ライン分ずつラッチするラッチ回路１３１と、このラッチ回路１３１にラッチされた１ライン分の表示データをアナログ信号に変換して表示領域１１に列ごとに供給するＤＡ変換回路（ＤＡＣ）１３２とを有する構成となっている。
【００１５】
これら第１，第２の水平駆動系１２，１３に対して、ラッチ回路１２１，１３１へのデータの書き込みおよび読み出しを制御する制御手段であるラッチコントロール回路１７が共通に設けられている。このラッチコントロール回路１７も、ＴＦＴを用いて表示領域１１と同一基板上に一体的に形成される。ラッチコントロール回路１７の具体的な動作については、後で詳細に説明する。
【００１６】
一方、垂直駆動系１４は垂直シフトレジスタ１４１によって構成されている。この垂直シフトレジスタ１４１には、垂直（Ｖ）スタートパルスおよび垂直クロックパルスが与えられる。これにより、垂直シフトレジスタ１４１は、Ｖスタートパルスに応答してＶクロックパルスの周期で垂直走査を行うことで、表示領域１１に対して行単位で順次行選択パルスを与える。
【００１７】
図２に、表示領域１１における各画素２０の構成の一例を示す。画素２０は、スイッチング素子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された補助容量２３とから構成されている。この画素構造において、各画素２０のＴＦＴ２１は、そのゲート電極が垂直選択線であるロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…に接続され、そのソース電極が信号線であるコラム（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接続されている。
【００１８】
また、液晶セル２２の対向電極は、コモン電圧ＶＣＯＭが与えられるコモン線２６に接続されている。ここで、液晶セル２２の駆動法として、例えば、コモン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転するいわゆるコモン反転駆動法が採られる。このコモン反転駆動法を用いることにより、コモン電圧ＶＣＯＭの極性が１Ｈごとに反転することから、第１，第２の水平駆動系１２，１３の低電圧化が図れ、装置全体の消費電力を低減できることになる。
【００１９】
次に、上記構成の第１実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、全画面に対して正規の映像表示を行う全画面表示モードと画面の一部のみに正規の映像表示を行う部分画面表示モードとの２つの表示モードを持つものとする。
【００２０】
これら２つの表示モードは、ラッチ回路１２１，１３１に対するラッチコントロール回路１７によるデータの書き込み／読み出し制御によって実現される。なお、本例では、ラッチ回１２１，１３１の各々を単一のラッチコントロール回路１７で制御する構成としたが、ラッチ回路１２１，１３１に対してラッチコントロール回路１７を別々に設ける構成とすることも可能である。
【００２１】
先ず、全画面表示モードでは、ラッチコントロール回路１７は、映像データ供給部１５，１６から供給される映像データを１ライン分ずつラッチ回路１２１，１３１に格納し、かつ、この１ライン分の格納データをラッチ回路１２１，１３１から読み出す動作を、１ライン単位で順に繰り返すようにラッチ回路１２１，１３１を制御する。
【００２２】
ラッチ回路１２１，１３１から読み出された１ライン分の映像データは、ＤＡ変換回路１２２，１３２でアナログ信号に変換され、表示領域１１の各コラム線に表示データとして出力される。そして、垂直シフトレジスタ１４１からの行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像データ供給部１５，１６から供給される映像データに対応した全画面表示が行われる。
【００２３】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【００２４】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、ラッチコントロール回路１７は、ラッチ回路１２１，１３１に対して映像データ供給部１５，１６から供給される映像データを１ライン分ずつ書き込みかつ読み出す動作を、１ライン単位で順に繰り返すように制御する。これにより、映像表示領域では、映像データ供給部１５，１６から供給される映像データに対応した通常の映像表示が行われる。
【００２５】
次に、映像非表示領域、即ち白表示領域において、ラッチコントロール回路１７は、その表示期間の始めに先ず、映像データ供給部１５，１６から供給される１ライン分の白データをラッチ回路１２１，１３１に格納し、これをＤＡ変換回路１２２，１３２を通して表示領域１１の各コラム線に出力する。このとき、垂直シフトレジスタ１４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【００２６】
ラッチ回路１２１，１３１に格納された１ライン分の白データは、映像非表示期間が終了するまでラッチ回路１２１，１３１に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路１７は、ラッチ回路１２１，１３１に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【００２７】
この読み出された１ライン分の白データは、ＤＡ変換回路１２２，１３２を通して表示領域１１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域１１において、一部の領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【００２８】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データをラッチ回路１２１，１３１に格納し、以降、この色データを当該表示期間が終了するまで１ライン周期で繰り返して読み出し、表示領域１１の各コラム線に出力することにより、映像非表示期間のほぼ全期間でラッチ回路１２１，１３１に対するデータの書き込み動作が行われないため、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【００２９】
なお、上記の例では、映像非表示領域に白表示を行うとしたが、これはノーマリホワイト表示の液晶表示装置の場合に有効となる。これは、ノーマリホワイト表示の液晶表示装置においては、黒表示よりも白表示を続けるときの方がデバイス容量に対する充放電電流が少なくて済み、低消費電力化に有利だからである。逆に、ノーマリブラック表示の液晶表示装置では、黒表示を続ける方がデバイス容量に対する充放電電流が少なくて済むため低消費電力化に有利である。
【００３０】
また、本発明は液晶表示装置に限らず、ＥＬ表示装置にも適用可能であるが、ＥＬ表示装置の場合は、白表示を行うには発光のための電流を流し続けることになるため、映像非表示領域では、白表示ではなく黒表示とする方が低消費電力化を図る上で有利となる。
【００３１】
図３は、本発明の第２実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００３２】
図３において、画素が行列状に配置されてなるアクティブマトリクスの表示領域３１に対して、例えばその上下に第１，第２の水平駆動系３２，３３が配置され、また例えば図の左側に垂直駆動系３４が配置されている。なお、水平駆動系については、表示領域３１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００３３】
第１，第２の水平駆動系３２，３３および垂直駆動系３４の少なくとも一部の回路は、ＴＦＴを用いて表示領域１１と同一の例えばガラス基板上に一体的に形成されている。このガラス基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００３４】
第１の水平駆動系３２は、水平シフトレジスタ３２１、サンプリング＆第１ラッチ回路３２２、第２ラッチ回路３２３およびＤＡ変換回路３２４を有する構成となっている。第２の水平駆動系３３も第１の水平駆動系３２と同様に、水平シフトレジスタ３３１、サンプリング＆第１ラッチ回路３３２、第２ラッチ回路３３３およびＤＡ変換回路３３４を有する構成となっている。
【００３５】
ここで、第１，第２の水平駆動系３２，３３の各部の動作について説明する。なお、以下の説明では、第１の水平駆動系３２の場合を例に採って説明するが、第２の水平駆動系３３についても全く同様のことが言える。
【００３６】
第１の水平駆動系３２において、水平シフトレジスタ３２１には、クロック発生回路３５から水平（Ｈ）スタートパルスおよび水平クロックパルスが与えられる。これにより、水平シフトレジスタ３２１は、Ｈスタートパルスに応答してＨクロックパルスの周期で順次サンプリングパルスを発生することによって水平走査を行う。
【００３７】
サンプリング＆第１ラッチ回路３２２には、外部の映像データ供給源（図示せず）から映像データ（表示データ）がシリアルデータとして入力される。サンプリング＆第１ラッチ回路３２２は、水平シフトレジスタ３２１から出力されるサンプリングパルスに同期して表示データを順次サンプリングし、さらにサンプリングした１ライン（１Ｈ）分のデータを表示領域３１の各コラム線に対応してラッチする。
【００３８】
第２ラッチ回路３２３は、サンプリング＆第１ラッチ回路３２２でラッチされた表示領域３１の各コラム線に対応する１Ｈ分のデータを、全画面表示モードの場合にはラッチコントロール回路３６から１Ｈ周期で与えられるラッチコントロールパルスに応答して１Ｈごとに再ラッチする。この第２ラッチ回路３２３における部分画面表示モードでの動作については、後で詳細に説明する。ＤＡ変換回路３２４は、第２ラッチ回路３２３にラッチされた１ライン分の表示データをアナログ信号に変換して表示領域３１の各コラム線に出力する。
【００３９】
第２の水平駆動系３３においても、水平シフトレジスタ３３１に対してパルス発生回路３７からＨスタートパルスおよびＨクロックパルスが与えられる。サンプリング＆第１ラッチ回路３３２に対しては、映像データ（表示データ）がシリアルデータとして外部の映像データ供給源から入力される。また、第２ラッチ回路３３３に対してラッチコントロール回路３８からラッチコントロールパルスが与えられる。
【００４０】
また、パルス発生回路３５，３７およびラッチコントロール回路３６，３８に対して、それらの動作状態を制御するパワーコントロール回路３９が設けられている。このパワーコントロール回路３９は、表示領域３１の表示モードに応じてパルス発生回路３５，３７およびラッチコントロール回路３６，３８の動作状態を制御する。その具体的な構成について後述する。
【００４１】
なお、パルス発生回路３５，３７、ラッチコントロール回路３６，３８およびパワーコントロール回路３９の少なくとも一部の回路についても、ＴＦＴを用いて表示領域３１と同一基板上に一体的に形成される。
【００４２】
一方、垂直駆動系３４は垂直シフトレジスタ３４１によって構成されている。この垂直シフトレジスタ１４１には、垂直（Ｖ）スタートパルスおよび垂直クロックパルスが与えられる。これにより、垂直シフトレジスタ３４１は、Ｖスタートパルスに応答してＶクロックパルスの周期で垂直走査を行うことで、表示領域３１に対して行単位で順次行選択パルスを与える。
【００４３】
図４は、パワーコントロール回路３９の構成の一例を示すブロック図である。図４において、Ｈカウンタ４１には、水平同期信号ＨＤおよびマスタークロックＭＣＫが入力される。Ｈカウンタ４１は、水平同期信号ＨＤに同期してマスタークロックＭＣＫをカウントする。
【００４４】
Ｖカウンタ４２には、垂直同期信号ＶＤおよびマスタークロックＭＣＫが入力される。Ｖカウンタ４２は、垂直同期信号ＶＤに同期してマスタークロックＭＣＫをカウントする。Ｖカウンタ４２では、マスタークロックＭＣＫに代えて水平同期信号ＨＤをカウントするようにしても良い。
【００４５】
Ｈカウンタ４１のカウント値は、デコーダ４３でデコードされて例えば２個のパルス生成回路４４，４５に供給される。Ｖカウンタ４２のカウント値は、デコーダ４６でデコードされてデコード値選択回路４７に供給される。デコード値選択回路４７には、部分画面表示モードのときに、映像非表示領域の第２行のライン数および終了ライン数が設定される。
【００４６】
このデコード値選択回路４７は、デコーダ４６のデコード値が設定されたライン数に達したときに、その旨を示す信号をパルス生成回路４４，４５に与える。これらパルス生成回路４４，４５は、デコーダ４３のデコード値を基に、デコード値選択回路４７から信号が与えられるタイミングでパワーコントロールパルスを生成する。
【００４７】
パルス生成回路４４で生成されたパワーコントロールパルスは、バッファ４８を介して図３のパルス発生回路３５，３７へ供給される。一方、パルス生成回路４５で生成されたパワーコントロールパルスは、バッファ４９を介して図３のラッチコントロール回路３６，３８へ供給される。これらパワーコントロールパルスは、パルス発生回路３５，３７およびラッチコントロール回路３６，３８に対して回路動作を停止させるように作用する。
【００４８】
なお、上記構成のパワーコントロール回路３９の変形例として、各ブロックのいずれかに信号レベルをシフトとするレベルシフト回路を伴う回路構成を採ることもある。
【００４９】
次に、上記構成の第２実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、第１実施形態に係る液晶表示装置と同様に、全画面表示モードと部分画面表示モードとの２つの表示モードを持つものとする。これらの表示モードは、ラッチコントロール回路３６，３８による第２ラッチ回路３２３，３３３の制御によって実現される。なお、第２ラッチ回路３２３，３３３の各々を単一のラッチコントロール回路で制御するようにしても良い。
【００５０】
先ず、全画面表示モードでは、先ず、サンプリング＆第１ラッチ回路３２２，３３２において、シリアルに入力される表示データ（映像データ）を、Ｈシフトレジスタ３２１，３３１からのサンプリングパルスにしたがって順次サンプリングし、１ライン分ラッチする。
【００５１】
次に、このラッチしたデータを１ライン分まとめて、ラッチコントロール回路３６，３８からのラッチコントロールパルスに同期して第２ラッチ回路３２３，３３３に格納し、かつ、この１ライン分の格納データを第２ラッチ回路３２３，３３３から読み出す動作を、１ライン単位で順に繰り返す。
【００５２】
ラッチ回路３２３，３３３から読み出された１ライン分の映像データは、ＤＡ変換回路３２４，３３４でアナログ信号に変換され、表示領域３１の各コラム線に表示データとして出力される。そして、垂直シフトレジスタ３４１から出力される行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、シリアルに入力された映像データに対応した全画面表示が行われる。
【００５３】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【００５４】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、シリアルに入力される映像データを、サンプリング＆第１ラッチ回路３２２，３３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路３２３，３３３に格納しかつ読み出す動作を、１ライン単位で順に繰り返す。これにより、映像表示領域では、シリアル入力の映像データに対応した通常の映像表示が行われる。
【００５５】
次に、映像非表示領域において、その表示期間の始めに先ず、シリアルに入力される白データを、サンプリング＆第１ラッチ回路３２２，３３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路３２３，３３３に格納し、これをＤＡ変換回路３２４，３３４を通して表示領域３１の各コラム線に出力する。このとき、垂直シフトレジスタ３４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【００５６】
第２ラッチ回路３２３，３３３に格納された１ライン分の白データは、映像非表示期間が終了するまで第２ラッチ回路３２３，３３３に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路３６，３８は、第２ラッチ回路３２３，３３３に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【００５７】
この読み出された１ライン分の白データは、ＤＡ変換回路３２４，３３４を通して表示領域３１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域３１において、一部で領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【００５８】
また、映像非表示期間における１ライン目の表示期間以降は、パワーコントロール回路３９は、パルス発生回路３５，３７でのパルスの発生を停止させるように制御することで、Ｈシフトレジスタ３２１，３３１およびサンプリング＆第１ラッチ回路３２２，３３２の動作を全て停止させる。さらに、ラッチコントロール回路３６に対しては、第２ラッチ回路３２３，３３３の書き込みのためのパルスの発生を停止させることで、第２ラッチ回路３２３，３３３の書き込み動作を停止させる。
【００５９】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データを第２ラッチ回路３２３，３３３に格納し、以降、この色データを当該表示期間が終了するまで１ライン周期で繰り返して読み出し、表示領域３１の各コラム線に出力することにより、映像非表示期間のほぼ全期間で第２ラッチ回路３２３，３３３に対するデータの書き込み動作が行われないため、第１実施形態の場合と同様に、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【００６０】
しかも、その同じ期間では、Ｈシフトレジスタ３２１，３３１およびサンプリング＆第１ラッチ回路３２２，３３２の動作が行われないため、その分だけさらに低消費電力化が図れる。
【００６１】
図５は、本発明の第３実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００６２】
図５において、画素が行列状に配置されてなるアクティブマトリクスの表示領域５１に対して、例えばその上下に第１，第２の水平駆動系５２，５３が配置され、また例えば図の左側に垂直駆動系５４が配置されている。なお、水平駆動系については、表示領域５１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００６３】
第１，第２の水平駆動系５２，５３および垂直駆動系５４の少なくとも一部の回路は、ＴＦＴを用いて表示領域５１と同一の例えばガラス基板上に一体的に形成されている。このガラス基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００６４】
第１の水平駆動系５２は、水平シフトレジスタ５２１、サンプリング＆第１ラッチ回路５２２、第２ラッチ回路５２３およびＤＡ変換回路５２４を有する構成となっている。第２の水平駆動系５３も第１の水平駆動系５２と同様に、水平シフトレジスタ５３１、サンプリング＆第１ラッチ回路５３２、第２ラッチ回路５３３およびＤＡ変換回路５３４を有する構成となっている。
【００６５】
一方、垂直駆動系５４は垂直シフトレジスタ５４１によって構成されている。第１，第２の水平駆動系５２，５３の各部の動作および垂直駆動系５４の動作については、第２実施形態の場合のそれと同じであるので、ここではその説明を省略する。
【００６６】
本実施形態に係る液晶表示装置においては、第１，第２の水平駆動系５２，５３に入力されるＨスタートパルス、Ｈクロックパルスおよび表示データ、並びに垂直駆動系５４に入力されるＶスタートパルスおよびＶクロックパルスは、ＬＣＤパネル外の周辺回路から与えられるようになっている。そして、これら周辺回路は、低電圧化を目的として低電圧振幅回路の構成となっている。
【００６７】
したがって、本実施形態に係る液晶表示装置では、外部の低電圧振幅回路とのインターフェースをとるために、低電圧振幅のパルスを高電圧振幅のパルスにレベルシフトするレベルシフト（Ｌ／Ｓ）回路および当該レベルシフト回路の出力値をラッチするラッチ回路を備えている。
【００６８】
具体的には、第１，第２の水平駆動系５２，５３には、ＨスタートパルスおよびＨクロックパルスに対してレベルシフト回路５２５，５３５およびラッチ回路５２６，５３６が設けられ、表示データに対してレベルシフト回路５２７，５３７およびラッチ回路５２８，５３８が設けられている。一方、垂直駆動系５４には、ＶスタートパルスおよびＶクロックパルスに対してレベルシフト回路５４２のみが設けられている。
【００６９】
また、第１，第２の水平駆動系５２，５３の第２ラッチ回路５２３，５３３へのデータの書き込みおよび読み出しを制御するラッチコントロール回路５５，５６に対しても、そのラッチコントロールパルスのレベルシフトを行うレベルシフト回路５５１，５６１およびその出力値をラッチするラッチ回路５５２，５６２が設けられている。
【００７０】
さらに、上記の各レベルシフト回路（垂直駆動系を除く）およびラッチ回路、並びにラッチコントロール回路５５，５６に対して、それらの動作状態を制御するパワーコントロール回路５７が設けられている。このパワーコントロール回路５７は、表示領域５１の表示モードに応じてレベルシフト回路、ラッチ回路およびラッチコントロール回路の動作状態を制御する。このパワーコントロール回路５７としては、基本的に、図４と同じ構成のものが用いられる。
【００７１】
次に、上記構成の第３実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、第１，第２実施形態に係る液晶表示装置と同様に、全画面表示モードと部分画面表示モードとの２つの表示モードを持つものとする。これらの表示モードは、ラッチコントロール回路５５，５６による第２ラッチ回路５２３，５３３の制御によって実現される。なお、第２ラッチ回路５２３，５３３の各々を単一のラッチコントロール回路で制御するようにしても良い。
【００７２】
先ず、全画面表示モードでは、先ず、サンプリング＆第１ラッチ回路５２２，５３２において、レベルシフト回路５２７，５３７でレベルシフトされ、ラッチ回路５２８，５３８を介してシリアルに入力される表示データを、レベルシフト回路５２５，５３５でレベルシフトされ、ラッチ回路５２６，５３６を介して入力されるＨスタートパルスおよびＨクロックパルスに基づいて動作するＨシフトレジスタ５２１，５３１からのサンプリングパルスにしたがって順次サンプリングし、１ライン分ラッチする。
【００７３】
次に、このラッチしたデータを１ライン分まとめて、ラッチコントロール回路５５，５６からレベルシフト回路５５１，５６１およびラッチ回路５５２，５６２を介して入力されるラッチコントロールパルスに同期して第２ラッチ回路５２３，５３３に格納し、かつ、この１ライン分の格納データを第２ラッチ回路５２３，５３３から読み出す動作を、１ライン単位で順に繰り返す。
【００７４】
ラッチ回路５２３，５３３から読み出された１ライン分の映像データは、ＤＡ変換回路５２４，５３４でアナログ信号に変換され、表示領域５１の各コラム線に表示データとして出力される。そして、レベルシフト回路５４２でレベルシフトされて入力されるＶスタートパルスおよびＶクロックパルスに基づいて垂直シフトレジスタ５４１から出力される行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、シリアル入力の映像データに対応した全画面表示が行われる。
【００７５】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【００７６】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、シリアルに入力される映像データを、サンプリング＆第１ラッチ回路５２２，５３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路５２３，５３３に格納しかつ読み出す動作を、１ライン単位で順に繰り返す。これにより、映像表示領域では、シリアル入力の映像データに対応した通常の映像表示が行われる。
【００７７】
次に、映像非表示領域において、その表示期間の始めに先ず、シリアルに入力される白データを、サンプリング＆第１ラッチ回路５２２，５３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路５２３，５３３に格納し、これをＤＡ変換回路５２４，５３４を通して表示領域５１の各コラム線に出力する。このとき、垂直シフトレジスタ５４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【００７８】
第２ラッチ回路５２３，５３３に格納された１ライン分の白データは、映像非表示期間が終了するまで第２ラッチ回路５２３，５３３に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路５５，５６は、第２ラッチ回路５２３，５３３に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【００７９】
この読み出された１ライン分の白データは、ＤＡ変換回路５２４，５３４を通して表示領域５１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域５１において、一部の領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【００８０】
また、映像非表示期間における１ライン目の表示期間以降は、レベルシフト回路５２５，５３５，５２７，５３７、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の各動作、並びに第２ラッチ回路５２３，５３３の書き込み動作を全て停止させる。この制御は、ラッチコントロール回路５５，５６とパワーコントロール回路５７、もしくはパワーコントロール回路５７のみで行う。
【００８１】
具体的には、パワーコントロール回路５７は、レベルシフト回路５２５，５３５およびレベルシフト回路５２７，５３７、並びにレベルシフト回路５５１，５６１を全て非アクティブ状態にするように制御する。この非アクティブ状態にするタイミングは、Ｈスタートパルスおよびラッチコントロールパルスが非アクティブで、表示データが白データの時とする。
【００８２】
これにより、レベルシフト回路５２５，５３５，５２７，５３７の後段に設けられたラッチ回路５２６，５３６，５２８，５３８には、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の各動作を停止させる状態でデータがラッチされる。したがって、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の全ての動作が停止することになる。
【００８３】
同様に、レベルシフト回路５５１，５６１の後段に設けられたラッチ回路５５２，５６２には、第２ラッチ回路５２３，５３３の書き込み動作を停止させる状態でデータがラッチされるため、第２ラッチ回路５２３，５３３の書き込み動作も停止する。
【００８４】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データを第２ラッチ回路５２３，５３３に格納し、以降、この色データを当該表示期間が終了するまで１Ｈ周期で繰り返して読み出し、表示領域５１の各コラム線に出力することにより、映像非表示期間のほぼ全期間で第２ラッチ回路５２３，５３３に対するデータの書き込み動作が行われないため、第１，第２実施形態の場合と同様に、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【００８５】
しかも、その同じ期間では、レベルシフト回路５２５，５３５，５２７，５３７、レベルシフト回路５５１，５６１、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の各動作が行われないため、その分だけさらに低消費電力化が図れる。
【００８６】
図６は、本発明の第４実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００８７】
図６において、画素が行列状に配置されてなるアクティブマトリクスの表示領域６１に対して、例えばその上下に第１，第２の水平駆動系６２，６３が配置され、また例えば図の左側に垂直駆動系６４が配置されている。なお、水平駆動系については、表示領域６１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００８８】
第１，第２の水平駆動系６２，６３および垂直駆動系６４の少なくとも一部の回路は、ＴＦＴを用いて表示領域６１と同一の例えばガラス基板上に一体的に形成されている。このガラス基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００８９】
第１の水平駆動系６２は、水平シフトレジスタ６２１、サンプリング＆第１ラッチ回路６２２、第２ラッチ回路６２３およびＤＡ変換回路６２４を有する構成となっている。第２の水平駆動系６３も第１の水平駆動系６２と同様に、水平シフトレジスタ６３１、サンプリング＆第１ラッチ回路６３２、第２ラッチ回路６３３およびＤＡ変換回路６３４を有する構成となっている。
【００９０】
一方、垂直駆動系６４は垂直シフトレジスタ６４１によって構成されている。第１，第２の水平駆動系６２，６３の各部の動作および垂直駆動系６４の動作については、第２実施形態の場合のそれと同じであるので、ここではその説明を省略する。
【００９１】
本実施形態に係る液晶表示装置においても、第３実施形態の場合と同様に、第１，第２の水平駆動系６２，６３に入力されるＨスタートパルス、Ｈクロックパルスおよび表示データ、並びに垂直駆動系６４に入力されるＶスタートパルスおよびＶクロックパルスは、ＬＣＤパネル外の周辺回路から与えられるようになっている。そして、これら周辺回路は、低電圧化を目的として低電圧振幅回路の構成となっている。
【００９２】
したがって、本実施形態に係る液晶表示装置においても、外部の低電圧振幅回路とのインターフェースをとるために、低電圧振幅のパルスを高電圧振幅のパルスにレベルシフトするレベルシフト（Ｌ／Ｓ）回路および当該レベルシフト回路の出力値をラッチするラッチ回路を備えている。
【００９３】
具体的には、第１，第２の水平駆動系６２，６３には、Ｈスタートパルスに対してレベルシフト回路６２５，６３５およびラッチ回路６２６，６３６が設けられ、Ｈクロックパルスに対してレベルシフト回路群６２７，６３７がＨシフトレジスタ６２１，６３１の各シフト段に対応して設けられ、表示データに対してレベルシフト回路群６２８，６３８がサンプリング＆第１ラッチ回路６２２，６３２の各ラッチ段に対応して設けられている。一方、垂直駆動系６４には、ＶスタートパルスおよびＶクロックパルスに対してレベルシフト回路６４２のみが設けられている。
【００９４】
また、第１，第２の水平駆動系６２，６３の第２ラッチ回路６２３，６３３へのデータの書き込みおよび読み出しを制御するラッチコントロール回路６５，６６に対しても、そのラッチコントロールパルスのレベルシフトを行うレベルシフト回路６５１，６６１およびその出力値をラッチするラッチ回路６５２，６６２が設けられている。
【００９５】
さらに、上記の各レベルシフト回路（垂直駆動系を除く）およびラッチ回路、並びにラッチコントロール回路６５，６６に対して、それらの動作状態を制御するパワーコントロール回路６７が設けられている。このパワーコントロール回路６７は、表示領域６１の表示モードに応じてレベルシフト回路、ラッチ回路およびラッチコントロール回路の動作状態を制御する。このパワーコントロール回路６７としては、基本的に、図４と同じ構成のものが用いられる。
【００９６】
次に、上記構成の第４実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、第１，第２，第３実施形態に係る液晶表示装置と同様に、全画面表示モードと部分画面表示モードとの２つの表示モードを持つものとする。これらの表示モードは、ラッチコントロール回路６５，６６による第２ラッチ回路６２３，６３３の制御によって実現される。なお、第２ラッチ回路６２３，６３３の各々を単一のラッチコントロール回路で制御するようにしても良い。
【００９７】
先ず、全画面表示モードでは、先ず、Ｈスタートパルスをレベルシフト回路６２５，６３５でレベルシフトさせ、ラッチ回路６２６，６３６を介してＨシフトレジスタ６２１，６３１に入力する。これにより、レベルシフト回路群６２７，６３７の第１段がアクティブとなり、Ｈシフトレジスタ６２１，６３１の動作がスタートする。
【００９８】
ここで、レベルシフト回路群６２７，６３７において、転送が終了した回路段は順次非アクティブ状態になる構成となっている。その具体的な回路構成については後述する。
【００９９】
続いて、サンプリング＆第１ラッチ回路６２２，６３２において、シリアルに入力される表示データを、Ｈシフトレジスタ６２１，６３１からのサンプリングパルスにしたがって順次サンプリングし、レベルシフト回路群６２８，６３８でレベルシフトしてラッチ部に１ライン分ラッチする。
【０１００】
次に、このラッチしたデータを１ライン分まとめて、ラッチコントロール回路６５，６６からレベルシフト回路６５１，６６１およびラッチ回路６５２，６６２を介して入力されるラッチコントロールパルスに同期して第２ラッチ回路６２３，６３３に格納し、かつ、この１ライン分の格納データを第２ラッチ回路６２３，６３３から読み出す動作を、１ライン単位で順に繰り返す。
【０１０１】
ラッチ回路６２３，６３３から読み出された１ライン分の映像データは、ＤＡ変換回路６２４，６３４でアナログ信号に変換され、表示領域６１の各コラム線に表示データとして出力される。そして、レベルシフト回路６４２でレベルシフトされて入力されるＶスタートパルスおよびＶクロックパルスに基づいて垂直シフトレジスタ６４１から出力される行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、シリアル入力の映像データに対応した全画面表示が行われる。
【０１０２】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【０１０３】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、シリアルに入力される映像データを、サンプリング＆第１ラッチ回路６２２，６３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路６２３，６３３に格納しかつ読み出す動作を、１ライン単位で順に繰り返す。これにより、映像表示領域では、シリアル入力の映像データに対応した通常の映像表示が行われる。
【０１０４】
次に、映像非表示領域において、その表示期間の始めに先ず、シリアルに入力される白データを、サンプリング＆第１ラッチ回路６２２，６３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路６２３，６３３に格納し、これをＤＡ変換回路６２４，６３４を通して表示領域６１の各コラム線に出力する。このとき、垂直シフトレジスタ６４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【０１０５】
第２ラッチ回路６２３，６３３に格納された１ライン分の白データは、映像非表示期間が終了するまで第２ラッチ回路６２３，６３３に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路６５，６６は、第２ラッチ回路６２３，６３３に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【０１０６】
この読み出された１ライン分の白データは、ＤＡ変換回路６２４，６３４を通して表示領域６１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域６１において、一部で領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【０１０７】
また、映像非表示期間における１ライン目の表示期間以降は、レベルシフト回路５２５，５３５、Ｈシフトレジスタ６２１，６３１、レベルシフト回路群６２７，６３７、サンプリング＆第１ラッチ回路６２２，６３２およびレベルシフト回路群６２８，６３８の各動作、並びに第２ラッチ回路６２３，６３３の書き込み動作を全て停止させる。
【０１０８】
この制御は、ラッチコントロール回路６５，６６とパワーコントロール回路６７、もしくはパワーコントロール回路６７のみで行う。具体的には、パワーコントロール回路６７は、レベルシフト回路６２５，６３５およびレベルシフト回路６５１，６６１を全て非アクティブ状態にするように制御する。この非アクティブ状態にするタイミングは、Ｈスタートパルスおよびラッチコントロールパルスが非アクティブで、表示データが白データの時とする。
【０１０９】
これにより、レベルシフト回路６２５，６３５の後段に設けられたラッチ回路６２６，６３６には、Ｈシフトレジスタ６２１，６３１を停止させる状態でデータがラッチされるため、Ｈシフトレジスタ６２１，６３１、レベルシフト回路群６２７，６３７、サンプリング＆第１ラッチ回路６２２，６３２およびレベルシフト回路群６２８，６３８の各動作が全て停止する。
【０１１０】
同様に、レベルシフト回路６５１，６６１の後段に設けられたラッチ回路６５２，６６２には、第２ラッチ回路６２３，６３３の書き込み動作を停止させる状態でデータがラッチされるため、第２ラッチ回路６２３，６３３の書き込み動作も停止する。
【０１１１】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データを第２ラッチ回路６２３，６３３に格納し、以降、この色データを当該表示期間が終了するまで１Ｈ周期で繰り返して読み出し、表示領域６１の各コラム線に出力することにより、映像非表示期間のほぼ全期間で第２ラッチ回路６２３，６３３に対するデータの書き込み動作が行われないため、第１，第２，第３実施形態の場合と同様に、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【０１１２】
しかも、その同じ期間では、レベルシフト回路６２５，６３５、レベルシフト回路６５１，６６１、Ｈシフトレジスタ６２１，６３１、レベルシフト回路群６２７，６３７、サンプリング＆第１ラッチ回路６２２，６３２およびレベルシフト回路群６２８，６３８の各動作が行われないため、その分だけさらに低消費電力化が図れる。
【０１１３】
図７は、第３，第４実施形態に係る液晶表示装置で用いられるレベルシフト回路およびラッチ回路（以下、レベルシフト＆ラッチ回路と称す）の構成の一例を示す回路図である。本例に係るレベルシフト＆ラッチ回路は、ＣＭＯＳラッチセル７１を基本構成としている。
【０１１４】
ＣＭＯＳラッチセル７１は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ７２と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ７３とが、電源ＶＤＤとグランドとの間に互いに並列に接続された構成となっている。
【０１１５】
このＣＭＯＳラッチセル７１において、ＣＭＯＳインバータ７２の入力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点）Ａと、ＣＭＯＳインバータ７３の出力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点）Ｄとが接続され、ＣＭＯＳインバータ７３の入力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接続点）Ｂと、ＣＭＯＳインバータ７２の出力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点）Ｃとが接続されている。
【０１１６】
また、ＣＭＯＳインバータ７２，７３の各入力端Ａ，Ｂと電源ＶＤＤとの間には、ＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４がそれぞれ接続されている。そして、ＣＭＯＳインバータ７２，７３の各入力端Ａ，Ｂには、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４を介して入力信号ｉｎ，Ｘ-ｉｎが入力される。また、ＣＭＯＳインバータ７２，７３の各出力端Ｃ，Ｄから導出されたデータはインバータ７４，７５を経て次段へ供給される。
【０１１７】
上記構成のレベルシフト＆ラッチ回路において、図５のパワーコントロール回路５７または図６のパワーコントロール回路６７から、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートにコントロールパルスＣＯＮＴが、ＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４の各ゲートにその反転パルスＸ-ＣＯＮＴがそれぞれ与えられることで、動作状態の制御が行われることになる。
【０１１８】
上述したことから明らかなように、本例に係るレベルシフト＆ラッチ回路は、同一の回路素子を用いて両回路が構成されているため、回路の小面積化、これに伴う装置の少スペース化を実現する上で、その効果は極めて大である。
【０１１９】
図８は、上記各実施形態に係る液晶表示装置で用いられる第２ラッチ回路の一構成例を示す回路図である。なお、ここでは、表示領域の各列に対応する単位回路の構成を示している。また、本例に係る第２ラッチ回路も、ＣＭＯＳラッチセルを基本構成としている。
【０１２０】
ＣＭＯＳラッチセル８１は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２１およびＰＭＯＳトランジスタＱｐ２１からなるＣＭＯＳインバータ８２と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２２およびＰＭＯＳトランジスタＱｐ２２からなるＣＭＯＳインバータ８３とが、電源ＶＤＤとグランドとの間に互いに並列に接続された構成となっている。
【０１２１】
このＣＭＯＳラッチセル８１において、ＣＭＯＳインバータ８２の入力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のゲート共通接続点）Ａと、ＣＭＯＳインバータ８３の出力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のドレイン共通接続点）Ｄとが接続され、ＣＭＯＳインバータ８３の入力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のゲート共通接続点）Ｂと、ＣＭＯＳインバータ８２の出力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のドレイン共通接続点）Ｃとが接続されている。
【０１２２】
そして、ＣＭＯＳインバータ８２，８３の各入力端Ａ，Ｂには、サンプリング＆第１ラッチ回路からスイッチＳＷ１，２を介してデータが入力される一方、ＣＭＯＳインバータ８２，８３の各出力端Ｃ，Ｄからラッチデータが導出され、ＤＡ変換回路に供給されることになる。なお、スイッチＳＷ１，２は、ラッチコントロール回路から与えられるラッチコントロールパルスによってＯＮ（閉）／ＯＦＦ（開）制御される。
【０１２３】
図９は、第２ラッチ回路の他の構成例を示す回路図であり、図中、図８と同等部分には同一符号を付して示してある。本例に係る第２ラッチ回路は、負電圧方向のレベルシフトを兼ねた回路構成となっている。
【０１２４】
すなわち、ＣＭＯＳインバータ８２，８３のＮＭＯＳトランジスタＱｎ２１，Ｑｎ２２の各ソースが共通に接続されるとともに、その共通接続点がスイッチＳＷ３を介してグランドに、さらにスイッチＳＷ４を介して負電源ＶＳＳにそれぞれ接続されている。そして、スイッチＳＷ３がスイッチＳＷ１，２と共にラッチコントロール回路から与えられるラッチコントロールパルス１によってＯＮ／ＯＦＦ制御され、スイッチＳＷ４がラッチコントロールパルス２によってＯＮ／ＯＦＦ制御される。
【０１２５】
図１０は、上記各実施形態に係る液晶表示装置の動作例を示すタイミングチャートである。ここでは、垂直有効画素数（ライン数）が１６０、映像表示領域が１行〜１６行、映像非表示（白表示）領域が１７行〜１６０行の場合を例に採って示している。
【０１２６】
本例では、映像非表示（白表示）領域において、Ｈスタートパルス、Ｈクロックパルス、表示データ信号、ラッチコントロールパルス用のレベルシフト回路、Ｈシフトレジスタおよびサンプリング＆第１ラッチ回路が停止し、かつ、第２ラッチ回路の書き込み動作が行われないように制御が行われる。
【０１２７】
図１１は、図１０のタイミングチャートにおける水平ブランクキング期間付近を詳細に示したタイミングチャートである。ここでは、水平有効画素数が２４０の場合を例に採って示している。
【０１２８】
上記各実施形態に係る液晶表示装置におけるパワーコントロール回路の動作として、上記各実施形態では、第２ラッチ回路の書き込み動作以前の回路動作を映像非表示期間（白表示期間）でのみ停止するとしたが、図１１のタイミングチャートに示すように、Ｈスタートパルスとラッチコントロールパルスが非アクティブ状態となる期間でも停止する構成とすることも可能である。
【０１２９】
これにより、Ｈスタートパルスとラッチコントロールパルスが非アクティブ状態となる期間においても、パワーコントロール回路の制御によって第２ラッチ回路の書き込み動作以前の回路動作を停止することにより、部分画面表示モードだけでなく、全画面表示モードにおける低消費電力化も可能となる。
【０１３０】
図１２は、本発明が適用される携帯端末、例えば携帯電話機の構成の概略を示す外観図である。
【０１３１】
本例に係る携帯電話機は、装置筐体９１の前面側に、スピーカ部９２、表示部９３、操作部９４およびマイク部９５を上部側から順に配置された構成となっている。かかる構成の携帯電話機において、表示部９３には例えば液晶表示装置が用いられ、この液晶表示装置として先述した各実施形態にかかる液晶液晶表示装置が用いられる。
【０１３２】
この種の携帯電話機における表示部９３では、スタンバイモード等の表示機能として、画面の一部のみに表示を行う部分画面表示モードがある。一例として、スタンバイモードでは、図１３に示すように、画面の最上部にバッテリ残量、感度あるいは時間などの情報が常に表示された状態にある。そして、残りの表示領域には例えば白表示が行われる。
【０１３３】
このように、部分画面表示機能を持つ表示部９３を搭載した携帯電話機において、その表示部９３として先述した各実施形態に係る液晶表示装置（もしくは、ＥＬ表示装置)を用いることにより、これら表示装置は低消費電力化が可能な構成となっているため、バッテリ電源による連続使用可能時間の長時間化が図れることになる。
【０１３４】
なお、ここでは、携帯電話機に適用した場合を例に採って説明したが、これに限られるものではなく、親子電話の子機やＰＤＡ(Personal Digital Assistants)など携帯端末全般に適用可能である。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、部分画面表示モードを備えた表示装置およびこれを搭載した端末装置において、部分画面表示モードでは、その表示期間の始めに先ず１ライン分の色データを格納手段に格納し、以降、この格納データを繰り返して読み出して表示領域に対して各画素の表示データとして供給するようにしたことにより、映像非表示期間のほぼ全期間で格納手段に対するデータの書き込み動作が行われないため、簡単な回路構成にて低消費電力化が図れることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図２】表示領域における各画素の構成の一例を示す等価回路図である。
【図３】本発明の第２実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図４】パワーコントロール回路３９の構成の一例を示すブロック図である。
【図５】本発明の第３実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図６】本発明の第４実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図７】第３，第４実施形態に係る液晶表示装置で用いられるレベルシフト＆ラッチ回路の構成の一例を示す回路図である。
【図８】各実施形態に係る液晶表示装置で用いられる第２ラッチ回路の一構成例を示す回路図である。
【図９】各実施形態に係る液晶表示装置で用いられる第２ラッチ回路の他の構成例を示す回路図である。
【図１０】各実施形態に係る液晶表示装置の動作例を示すタイミングチャートである。
【図１１】水平ブランクキング期間付近の動作例を詳細に示したタイミングチャートである。
【図１２】本発明が適用される携帯電話機の構成の概略を示す外観図である。
【図１３】部分画面表示モードでの画面表示の一例を示す図である。
【符号の説明】
１１，３１，５１，６１…表示領域、１２，３２，５２，６２…第１の水平駆動系、１３，３３，５３，６３…第２の水平駆動系、１４，３４，５４，６４…垂直駆動系、１７，３６，３７，５５，５６，６５，６６…ラッチコントロール回路、２０…画素、２１…薄膜トランジスタ、２２…液晶セル、３５，３７…パルス発生回路、１２１，１３１…ラッチ回路、３２３，３３３，５２３，５３３，６２３，６３３…第２ラッチ回路
【発明の属する技術分野】
本発明は、表示装置およびその駆動方法並びに携帯端末に関し、特に画素の表示素子として液晶セルやＥＬ（electroluminescence；エレクトロルミネセンス）素子を用いた表示装置およびその駆動方法、並びにこれら表示装置を搭載した携帯電話機などの携帯端末に関する。
【０００２】
【従来の技術】
携帯電話機に代表される携帯端末には、液晶表示装置（もしくは、ＥＬ表示装置）が、原理的に、駆動のための電力をあまり必要としない特性を有することから、低消費電力の表示デバイスとして広く用いられている。そして、例えば携帯電話機に搭載された液晶表示装置では、スタンバイモード等の表示機能として、その画面の一部のみに表示を行うことがある。以下、この表示モードを部分画面表示モードと呼称する。
【０００３】
このように、スタンバイモード等において、画面の一部のみに表示を行う部分画面表示モードを実現するためには、液晶表示装置（もしくは、ＥＬ表示装置）にあっては、画面上において目的の映像表示を行う領域だけでなく、非表示領域に対しても何らかの映像信号（例えば、白信号あるいは黒信号）を用いてリフレッシュ動作を行う必要がある。
【０００４】
【発明が解決しようとする課題】
上述したように、液晶表示装置（もしくは、ＥＬ表示装置）では、部分画面表示モードを実現する際には、非表示領域に対してもリフレッシュ動作を行う必要があることから、画素を駆動するドライバー回路をスタンバイモード等であっても常時フル動作させる必要があるため、その分だけ駆動に電力を要することになり、このことが更なる低消費電力化を図る上でネックとなっていた。
【０００５】
また、ノーマリホワイト表示の液晶表示装置において、部分画面表示モードでの非表示領域を黒表示する場合には、デバイス容量に対する充放電電流が大きくなるため低消費電力化の妨げとなる。ノーマリブラック表示の液晶表示装置において、非表示領域を白表示する場合にも同様のことが言える。さらに、ＥＬ表示装置においては、非表示領域を白表示すると、発光電流を常時流す必要があるため、同様に低消費電力化の妨げとなる。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、簡単な構成で部分表示モードを実現できるとともに、低消費電力化を可能とした表示装置およびその駆動方法、並びに当該表示装置を搭載した携帯端末を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明では、１ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域において、格納手段に格納された１ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行う表示装置において、格納手段に対して、正規の映像表示を行う表示期間では格納手段への１ライン分のデータの書き込み動作をラインごとに繰り返して実行し、特定の色表示を行う表示期間ではその表示期間の始めに１ライン分のデータを格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出すようにする。そして、格納手段の書き換え期間以外または第１表示期間および第２表示期間内の１ライン目の表示期間以外には、格納手段に与えられる制御信号をラッチするラッチ手段に、当該制御信号として格納手段の書き換え動作を停止させる値をラッチさせるようにする。
【０００８】
上記の構成において、正規の映像表示を行う表示期間では、入力される映像データを１ライン分ずつ格納手段に順に格納し、かつ、この１ライン分の格納データを格納手段から順に読み出して表示領域に対して各画素の表示データとして供給する。一方、特定の色表示を行う表示期間では、その表示期間の始めに先ず１ライン分の色データ（例えば、白データあるいは黒データ）を格納手段に書き込み、以降、この格納データを当該表示期間が終了するまで保持する。そして、その表示期間においては、格納手段の格納データを繰り返して読み出し、表示領域に対して各画素の表示データとして供給する。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。以下の説明では、画素の表示素子として液晶セルを用いた液晶表示装置（ＬＣＤ；liquid crystal display）に適用する場合を例に採って説明するが、ＥＬ素子を用いたＥＬ表示装置にも同様に適用することが可能である。
【００１０】
図１は、本発明の第１実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００１１】
図１において、画素が行列状に配置されてなるアクティブマトリクスの表示領域１１に対して、例えばその上下に第１，第２の水平駆動系１２，１３が配置され、また例えば図の左側に垂直駆動系１４が配置されている。なお、水平駆動系については、表示領域１１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００１２】
第１，第２の水平駆動系１２，１３および垂直駆動系１４の少なくとも一部の回路は、ＴＦＴ（thin film transistor；薄膜トランジスタ）を用いて表示領域１１と同一の第１の基板（例えば、ガラス基板）上に一体的に形成されている。この第１の基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００１３】
第１の水平駆動系１２は、映像データ供給部１５からパラレルデータとして供給される映像データを１水平ライン（以下、単に１ラインと記す）分ずつ格納する格納手段であるラッチ回路１２１と、その１ライン分の表示データをアナログ信号に変換して表示領域１１に列ごとに供給するＤＡ（デジタル-アナログ）変換回路（ＤＡＣ）１２２とを有する構成となっている。
【００１４】
第２の水平駆動系１３も第１の水平駆動系１２と同様に、映像データ供給部１６から供給される映像データを１ライン分ずつラッチするラッチ回路１３１と、このラッチ回路１３１にラッチされた１ライン分の表示データをアナログ信号に変換して表示領域１１に列ごとに供給するＤＡ変換回路（ＤＡＣ）１３２とを有する構成となっている。
【００１５】
これら第１，第２の水平駆動系１２，１３に対して、ラッチ回路１２１，１３１へのデータの書き込みおよび読み出しを制御する制御手段であるラッチコントロール回路１７が共通に設けられている。このラッチコントロール回路１７も、ＴＦＴを用いて表示領域１１と同一基板上に一体的に形成される。ラッチコントロール回路１７の具体的な動作については、後で詳細に説明する。
【００１６】
一方、垂直駆動系１４は垂直シフトレジスタ１４１によって構成されている。この垂直シフトレジスタ１４１には、垂直（Ｖ）スタートパルスおよび垂直クロックパルスが与えられる。これにより、垂直シフトレジスタ１４１は、Ｖスタートパルスに応答してＶクロックパルスの周期で垂直走査を行うことで、表示領域１１に対して行単位で順次行選択パルスを与える。
【００１７】
図２に、表示領域１１における各画素２０の構成の一例を示す。画素２０は、スイッチング素子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された補助容量２３とから構成されている。この画素構造において、各画素２０のＴＦＴ２１は、そのゲート電極が垂直選択線であるロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…に接続され、そのソース電極が信号線であるコラム（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接続されている。
【００１８】
また、液晶セル２２の対向電極は、コモン電圧ＶＣＯＭが与えられるコモン線２６に接続されている。ここで、液晶セル２２の駆動法として、例えば、コモン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転するいわゆるコモン反転駆動法が採られる。このコモン反転駆動法を用いることにより、コモン電圧ＶＣＯＭの極性が１Ｈごとに反転することから、第１，第２の水平駆動系１２，１３の低電圧化が図れ、装置全体の消費電力を低減できることになる。
【００１９】
次に、上記構成の第１実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、全画面に対して正規の映像表示を行う全画面表示モードと画面の一部のみに正規の映像表示を行う部分画面表示モードとの２つの表示モードを持つものとする。
【００２０】
これら２つの表示モードは、ラッチ回路１２１，１３１に対するラッチコントロール回路１７によるデータの書き込み／読み出し制御によって実現される。なお、本例では、ラッチ回１２１，１３１の各々を単一のラッチコントロール回路１７で制御する構成としたが、ラッチ回路１２１，１３１に対してラッチコントロール回路１７を別々に設ける構成とすることも可能である。
【００２１】
先ず、全画面表示モードでは、ラッチコントロール回路１７は、映像データ供給部１５，１６から供給される映像データを１ライン分ずつラッチ回路１２１，１３１に格納し、かつ、この１ライン分の格納データをラッチ回路１２１，１３１から読み出す動作を、１ライン単位で順に繰り返すようにラッチ回路１２１，１３１を制御する。
【００２２】
ラッチ回路１２１，１３１から読み出された１ライン分の映像データは、ＤＡ変換回路１２２，１３２でアナログ信号に変換され、表示領域１１の各コラム線に表示データとして出力される。そして、垂直シフトレジスタ１４１からの行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像データ供給部１５，１６から供給される映像データに対応した全画面表示が行われる。
【００２３】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【００２４】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、ラッチコントロール回路１７は、ラッチ回路１２１，１３１に対して映像データ供給部１５，１６から供給される映像データを１ライン分ずつ書き込みかつ読み出す動作を、１ライン単位で順に繰り返すように制御する。これにより、映像表示領域では、映像データ供給部１５，１６から供給される映像データに対応した通常の映像表示が行われる。
【００２５】
次に、映像非表示領域、即ち白表示領域において、ラッチコントロール回路１７は、その表示期間の始めに先ず、映像データ供給部１５，１６から供給される１ライン分の白データをラッチ回路１２１，１３１に格納し、これをＤＡ変換回路１２２，１３２を通して表示領域１１の各コラム線に出力する。このとき、垂直シフトレジスタ１４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【００２６】
ラッチ回路１２１，１３１に格納された１ライン分の白データは、映像非表示期間が終了するまでラッチ回路１２１，１３１に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路１７は、ラッチ回路１２１，１３１に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【００２７】
この読み出された１ライン分の白データは、ＤＡ変換回路１２２，１３２を通して表示領域１１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域１１において、一部の領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【００２８】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データをラッチ回路１２１，１３１に格納し、以降、この色データを当該表示期間が終了するまで１ライン周期で繰り返して読み出し、表示領域１１の各コラム線に出力することにより、映像非表示期間のほぼ全期間でラッチ回路１２１，１３１に対するデータの書き込み動作が行われないため、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【００２９】
なお、上記の例では、映像非表示領域に白表示を行うとしたが、これはノーマリホワイト表示の液晶表示装置の場合に有効となる。これは、ノーマリホワイト表示の液晶表示装置においては、黒表示よりも白表示を続けるときの方がデバイス容量に対する充放電電流が少なくて済み、低消費電力化に有利だからである。逆に、ノーマリブラック表示の液晶表示装置では、黒表示を続ける方がデバイス容量に対する充放電電流が少なくて済むため低消費電力化に有利である。
【００３０】
また、本発明は液晶表示装置に限らず、ＥＬ表示装置にも適用可能であるが、ＥＬ表示装置の場合は、白表示を行うには発光のための電流を流し続けることになるため、映像非表示領域では、白表示ではなく黒表示とする方が低消費電力化を図る上で有利となる。
【００３１】
図３は、本発明の第２実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００３２】
図３において、画素が行列状に配置されてなるアクティブマトリクスの表示領域３１に対して、例えばその上下に第１，第２の水平駆動系３２，３３が配置され、また例えば図の左側に垂直駆動系３４が配置されている。なお、水平駆動系については、表示領域３１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００３３】
第１，第２の水平駆動系３２，３３および垂直駆動系３４の少なくとも一部の回路は、ＴＦＴを用いて表示領域１１と同一の例えばガラス基板上に一体的に形成されている。このガラス基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００３４】
第１の水平駆動系３２は、水平シフトレジスタ３２１、サンプリング＆第１ラッチ回路３２２、第２ラッチ回路３２３およびＤＡ変換回路３２４を有する構成となっている。第２の水平駆動系３３も第１の水平駆動系３２と同様に、水平シフトレジスタ３３１、サンプリング＆第１ラッチ回路３３２、第２ラッチ回路３３３およびＤＡ変換回路３３４を有する構成となっている。
【００３５】
ここで、第１，第２の水平駆動系３２，３３の各部の動作について説明する。なお、以下の説明では、第１の水平駆動系３２の場合を例に採って説明するが、第２の水平駆動系３３についても全く同様のことが言える。
【００３６】
第１の水平駆動系３２において、水平シフトレジスタ３２１には、クロック発生回路３５から水平（Ｈ）スタートパルスおよび水平クロックパルスが与えられる。これにより、水平シフトレジスタ３２１は、Ｈスタートパルスに応答してＨクロックパルスの周期で順次サンプリングパルスを発生することによって水平走査を行う。
【００３７】
サンプリング＆第１ラッチ回路３２２には、外部の映像データ供給源（図示せず）から映像データ（表示データ）がシリアルデータとして入力される。サンプリング＆第１ラッチ回路３２２は、水平シフトレジスタ３２１から出力されるサンプリングパルスに同期して表示データを順次サンプリングし、さらにサンプリングした１ライン（１Ｈ）分のデータを表示領域３１の各コラム線に対応してラッチする。
【００３８】
第２ラッチ回路３２３は、サンプリング＆第１ラッチ回路３２２でラッチされた表示領域３１の各コラム線に対応する１Ｈ分のデータを、全画面表示モードの場合にはラッチコントロール回路３６から１Ｈ周期で与えられるラッチコントロールパルスに応答して１Ｈごとに再ラッチする。この第２ラッチ回路３２３における部分画面表示モードでの動作については、後で詳細に説明する。ＤＡ変換回路３２４は、第２ラッチ回路３２３にラッチされた１ライン分の表示データをアナログ信号に変換して表示領域３１の各コラム線に出力する。
【００３９】
第２の水平駆動系３３においても、水平シフトレジスタ３３１に対してパルス発生回路３７からＨスタートパルスおよびＨクロックパルスが与えられる。サンプリング＆第１ラッチ回路３３２に対しては、映像データ（表示データ）がシリアルデータとして外部の映像データ供給源から入力される。また、第２ラッチ回路３３３に対してラッチコントロール回路３８からラッチコントロールパルスが与えられる。
【００４０】
また、パルス発生回路３５，３７およびラッチコントロール回路３６，３８に対して、それらの動作状態を制御するパワーコントロール回路３９が設けられている。このパワーコントロール回路３９は、表示領域３１の表示モードに応じてパルス発生回路３５，３７およびラッチコントロール回路３６，３８の動作状態を制御する。その具体的な構成について後述する。
【００４１】
なお、パルス発生回路３５，３７、ラッチコントロール回路３６，３８およびパワーコントロール回路３９の少なくとも一部の回路についても、ＴＦＴを用いて表示領域３１と同一基板上に一体的に形成される。
【００４２】
一方、垂直駆動系３４は垂直シフトレジスタ３４１によって構成されている。この垂直シフトレジスタ１４１には、垂直（Ｖ）スタートパルスおよび垂直クロックパルスが与えられる。これにより、垂直シフトレジスタ３４１は、Ｖスタートパルスに応答してＶクロックパルスの周期で垂直走査を行うことで、表示領域３１に対して行単位で順次行選択パルスを与える。
【００４３】
図４は、パワーコントロール回路３９の構成の一例を示すブロック図である。図４において、Ｈカウンタ４１には、水平同期信号ＨＤおよびマスタークロックＭＣＫが入力される。Ｈカウンタ４１は、水平同期信号ＨＤに同期してマスタークロックＭＣＫをカウントする。
【００４４】
Ｖカウンタ４２には、垂直同期信号ＶＤおよびマスタークロックＭＣＫが入力される。Ｖカウンタ４２は、垂直同期信号ＶＤに同期してマスタークロックＭＣＫをカウントする。Ｖカウンタ４２では、マスタークロックＭＣＫに代えて水平同期信号ＨＤをカウントするようにしても良い。
【００４５】
Ｈカウンタ４１のカウント値は、デコーダ４３でデコードされて例えば２個のパルス生成回路４４，４５に供給される。Ｖカウンタ４２のカウント値は、デコーダ４６でデコードされてデコード値選択回路４７に供給される。デコード値選択回路４７には、部分画面表示モードのときに、映像非表示領域の第２行のライン数および終了ライン数が設定される。
【００４６】
このデコード値選択回路４７は、デコーダ４６のデコード値が設定されたライン数に達したときに、その旨を示す信号をパルス生成回路４４，４５に与える。これらパルス生成回路４４，４５は、デコーダ４３のデコード値を基に、デコード値選択回路４７から信号が与えられるタイミングでパワーコントロールパルスを生成する。
【００４７】
パルス生成回路４４で生成されたパワーコントロールパルスは、バッファ４８を介して図３のパルス発生回路３５，３７へ供給される。一方、パルス生成回路４５で生成されたパワーコントロールパルスは、バッファ４９を介して図３のラッチコントロール回路３６，３８へ供給される。これらパワーコントロールパルスは、パルス発生回路３５，３７およびラッチコントロール回路３６，３８に対して回路動作を停止させるように作用する。
【００４８】
なお、上記構成のパワーコントロール回路３９の変形例として、各ブロックのいずれかに信号レベルをシフトとするレベルシフト回路を伴う回路構成を採ることもある。
【００４９】
次に、上記構成の第２実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、第１実施形態に係る液晶表示装置と同様に、全画面表示モードと部分画面表示モードとの２つの表示モードを持つものとする。これらの表示モードは、ラッチコントロール回路３６，３８による第２ラッチ回路３２３，３３３の制御によって実現される。なお、第２ラッチ回路３２３，３３３の各々を単一のラッチコントロール回路で制御するようにしても良い。
【００５０】
先ず、全画面表示モードでは、先ず、サンプリング＆第１ラッチ回路３２２，３３２において、シリアルに入力される表示データ（映像データ）を、Ｈシフトレジスタ３２１，３３１からのサンプリングパルスにしたがって順次サンプリングし、１ライン分ラッチする。
【００５１】
次に、このラッチしたデータを１ライン分まとめて、ラッチコントロール回路３６，３８からのラッチコントロールパルスに同期して第２ラッチ回路３２３，３３３に格納し、かつ、この１ライン分の格納データを第２ラッチ回路３２３，３３３から読み出す動作を、１ライン単位で順に繰り返す。
【００５２】
ラッチ回路３２３，３３３から読み出された１ライン分の映像データは、ＤＡ変換回路３２４，３３４でアナログ信号に変換され、表示領域３１の各コラム線に表示データとして出力される。そして、垂直シフトレジスタ３４１から出力される行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、シリアルに入力された映像データに対応した全画面表示が行われる。
【００５３】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【００５４】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、シリアルに入力される映像データを、サンプリング＆第１ラッチ回路３２２，３３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路３２３，３３３に格納しかつ読み出す動作を、１ライン単位で順に繰り返す。これにより、映像表示領域では、シリアル入力の映像データに対応した通常の映像表示が行われる。
【００５５】
次に、映像非表示領域において、その表示期間の始めに先ず、シリアルに入力される白データを、サンプリング＆第１ラッチ回路３２２，３３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路３２３，３３３に格納し、これをＤＡ変換回路３２４，３３４を通して表示領域３１の各コラム線に出力する。このとき、垂直シフトレジスタ３４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【００５６】
第２ラッチ回路３２３，３３３に格納された１ライン分の白データは、映像非表示期間が終了するまで第２ラッチ回路３２３，３３３に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路３６，３８は、第２ラッチ回路３２３，３３３に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【００５７】
この読み出された１ライン分の白データは、ＤＡ変換回路３２４，３３４を通して表示領域３１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域３１において、一部で領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【００５８】
また、映像非表示期間における１ライン目の表示期間以降は、パワーコントロール回路３９は、パルス発生回路３５，３７でのパルスの発生を停止させるように制御することで、Ｈシフトレジスタ３２１，３３１およびサンプリング＆第１ラッチ回路３２２，３３２の動作を全て停止させる。さらに、ラッチコントロール回路３６に対しては、第２ラッチ回路３２３，３３３の書き込みのためのパルスの発生を停止させることで、第２ラッチ回路３２３，３３３の書き込み動作を停止させる。
【００５９】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データを第２ラッチ回路３２３，３３３に格納し、以降、この色データを当該表示期間が終了するまで１ライン周期で繰り返して読み出し、表示領域３１の各コラム線に出力することにより、映像非表示期間のほぼ全期間で第２ラッチ回路３２３，３３３に対するデータの書き込み動作が行われないため、第１実施形態の場合と同様に、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【００６０】
しかも、その同じ期間では、Ｈシフトレジスタ３２１，３３１およびサンプリング＆第１ラッチ回路３２２，３３２の動作が行われないため、その分だけさらに低消費電力化が図れる。
【００６１】
図５は、本発明の第３実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００６２】
図５において、画素が行列状に配置されてなるアクティブマトリクスの表示領域５１に対して、例えばその上下に第１，第２の水平駆動系５２，５３が配置され、また例えば図の左側に垂直駆動系５４が配置されている。なお、水平駆動系については、表示領域５１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００６３】
第１，第２の水平駆動系５２，５３および垂直駆動系５４の少なくとも一部の回路は、ＴＦＴを用いて表示領域５１と同一の例えばガラス基板上に一体的に形成されている。このガラス基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００６４】
第１の水平駆動系５２は、水平シフトレジスタ５２１、サンプリング＆第１ラッチ回路５２２、第２ラッチ回路５２３およびＤＡ変換回路５２４を有する構成となっている。第２の水平駆動系５３も第１の水平駆動系５２と同様に、水平シフトレジスタ５３１、サンプリング＆第１ラッチ回路５３２、第２ラッチ回路５３３およびＤＡ変換回路５３４を有する構成となっている。
【００６５】
一方、垂直駆動系５４は垂直シフトレジスタ５４１によって構成されている。第１，第２の水平駆動系５２，５３の各部の動作および垂直駆動系５４の動作については、第２実施形態の場合のそれと同じであるので、ここではその説明を省略する。
【００６６】
本実施形態に係る液晶表示装置においては、第１，第２の水平駆動系５２，５３に入力されるＨスタートパルス、Ｈクロックパルスおよび表示データ、並びに垂直駆動系５４に入力されるＶスタートパルスおよびＶクロックパルスは、ＬＣＤパネル外の周辺回路から与えられるようになっている。そして、これら周辺回路は、低電圧化を目的として低電圧振幅回路の構成となっている。
【００６７】
したがって、本実施形態に係る液晶表示装置では、外部の低電圧振幅回路とのインターフェースをとるために、低電圧振幅のパルスを高電圧振幅のパルスにレベルシフトするレベルシフト（Ｌ／Ｓ）回路および当該レベルシフト回路の出力値をラッチするラッチ回路を備えている。
【００６８】
具体的には、第１，第２の水平駆動系５２，５３には、ＨスタートパルスおよびＨクロックパルスに対してレベルシフト回路５２５，５３５およびラッチ回路５２６，５３６が設けられ、表示データに対してレベルシフト回路５２７，５３７およびラッチ回路５２８，５３８が設けられている。一方、垂直駆動系５４には、ＶスタートパルスおよびＶクロックパルスに対してレベルシフト回路５４２のみが設けられている。
【００６９】
また、第１，第２の水平駆動系５２，５３の第２ラッチ回路５２３，５３３へのデータの書き込みおよび読み出しを制御するラッチコントロール回路５５，５６に対しても、そのラッチコントロールパルスのレベルシフトを行うレベルシフト回路５５１，５６１およびその出力値をラッチするラッチ回路５５２，５６２が設けられている。
【００７０】
さらに、上記の各レベルシフト回路（垂直駆動系を除く）およびラッチ回路、並びにラッチコントロール回路５５，５６に対して、それらの動作状態を制御するパワーコントロール回路５７が設けられている。このパワーコントロール回路５７は、表示領域５１の表示モードに応じてレベルシフト回路、ラッチ回路およびラッチコントロール回路の動作状態を制御する。このパワーコントロール回路５７としては、基本的に、図４と同じ構成のものが用いられる。
【００７１】
次に、上記構成の第３実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、第１，第２実施形態に係る液晶表示装置と同様に、全画面表示モードと部分画面表示モードとの２つの表示モードを持つものとする。これらの表示モードは、ラッチコントロール回路５５，５６による第２ラッチ回路５２３，５３３の制御によって実現される。なお、第２ラッチ回路５２３，５３３の各々を単一のラッチコントロール回路で制御するようにしても良い。
【００７２】
先ず、全画面表示モードでは、先ず、サンプリング＆第１ラッチ回路５２２，５３２において、レベルシフト回路５２７，５３７でレベルシフトされ、ラッチ回路５２８，５３８を介してシリアルに入力される表示データを、レベルシフト回路５２５，５３５でレベルシフトされ、ラッチ回路５２６，５３６を介して入力されるＨスタートパルスおよびＨクロックパルスに基づいて動作するＨシフトレジスタ５２１，５３１からのサンプリングパルスにしたがって順次サンプリングし、１ライン分ラッチする。
【００７３】
次に、このラッチしたデータを１ライン分まとめて、ラッチコントロール回路５５，５６からレベルシフト回路５５１，５６１およびラッチ回路５５２，５６２を介して入力されるラッチコントロールパルスに同期して第２ラッチ回路５２３，５３３に格納し、かつ、この１ライン分の格納データを第２ラッチ回路５２３，５３３から読み出す動作を、１ライン単位で順に繰り返す。
【００７４】
ラッチ回路５２３，５３３から読み出された１ライン分の映像データは、ＤＡ変換回路５２４，５３４でアナログ信号に変換され、表示領域５１の各コラム線に表示データとして出力される。そして、レベルシフト回路５４２でレベルシフトされて入力されるＶスタートパルスおよびＶクロックパルスに基づいて垂直シフトレジスタ５４１から出力される行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、シリアル入力の映像データに対応した全画面表示が行われる。
【００７５】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【００７６】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、シリアルに入力される映像データを、サンプリング＆第１ラッチ回路５２２，５３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路５２３，５３３に格納しかつ読み出す動作を、１ライン単位で順に繰り返す。これにより、映像表示領域では、シリアル入力の映像データに対応した通常の映像表示が行われる。
【００７７】
次に、映像非表示領域において、その表示期間の始めに先ず、シリアルに入力される白データを、サンプリング＆第１ラッチ回路５２２，５３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路５２３，５３３に格納し、これをＤＡ変換回路５２４，５３４を通して表示領域５１の各コラム線に出力する。このとき、垂直シフトレジスタ５４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【００７８】
第２ラッチ回路５２３，５３３に格納された１ライン分の白データは、映像非表示期間が終了するまで第２ラッチ回路５２３，５３３に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路５５，５６は、第２ラッチ回路５２３，５３３に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【００７９】
この読み出された１ライン分の白データは、ＤＡ変換回路５２４，５３４を通して表示領域５１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域５１において、一部の領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【００８０】
また、映像非表示期間における１ライン目の表示期間以降は、レベルシフト回路５２５，５３５，５２７，５３７、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の各動作、並びに第２ラッチ回路５２３，５３３の書き込み動作を全て停止させる。この制御は、ラッチコントロール回路５５，５６とパワーコントロール回路５７、もしくはパワーコントロール回路５７のみで行う。
【００８１】
具体的には、パワーコントロール回路５７は、レベルシフト回路５２５，５３５およびレベルシフト回路５２７，５３７、並びにレベルシフト回路５５１，５６１を全て非アクティブ状態にするように制御する。この非アクティブ状態にするタイミングは、Ｈスタートパルスおよびラッチコントロールパルスが非アクティブで、表示データが白データの時とする。
【００８２】
これにより、レベルシフト回路５２５，５３５，５２７，５３７の後段に設けられたラッチ回路５２６，５３６，５２８，５３８には、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の各動作を停止させる状態でデータがラッチされる。したがって、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の全ての動作が停止することになる。
【００８３】
同様に、レベルシフト回路５５１，５６１の後段に設けられたラッチ回路５５２，５６２には、第２ラッチ回路５２３，５３３の書き込み動作を停止させる状態でデータがラッチされるため、第２ラッチ回路５２３，５３３の書き込み動作も停止する。
【００８４】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データを第２ラッチ回路５２３，５３３に格納し、以降、この色データを当該表示期間が終了するまで１Ｈ周期で繰り返して読み出し、表示領域５１の各コラム線に出力することにより、映像非表示期間のほぼ全期間で第２ラッチ回路５２３，５３３に対するデータの書き込み動作が行われないため、第１，第２実施形態の場合と同様に、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【００８５】
しかも、その同じ期間では、レベルシフト回路５２５，５３５，５２７，５３７、レベルシフト回路５５１，５６１、Ｈシフトレジスタ５２１，５３１およびサンプリング＆第１ラッチ回路５２２，５３２の各動作が行われないため、その分だけさらに低消費電力化が図れる。
【００８６】
図６は、本発明の第４実施形態に係る液晶表示装置の構成例を示すブロック図である。
【００８７】
図６において、画素が行列状に配置されてなるアクティブマトリクスの表示領域６１に対して、例えばその上下に第１，第２の水平駆動系６２，６３が配置され、また例えば図の左側に垂直駆動系６４が配置されている。なお、水平駆動系については、表示領域６１の上下の配置が必須ではなく、上下の一方側だけの配置であっても良い。垂直駆動系については、図の右側の配置であっても良く、また左右両側の配置であっても良い。
【００８８】
第１，第２の水平駆動系６２，６３および垂直駆動系６４の少なくとも一部の回路は、ＴＦＴを用いて表示領域６１と同一の例えばガラス基板上に一体的に形成されている。このガラス基板に対して、第２の基板（対向基板）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。以上により、ＬＣＤパネルが構成されている。
【００８９】
第１の水平駆動系６２は、水平シフトレジスタ６２１、サンプリング＆第１ラッチ回路６２２、第２ラッチ回路６２３およびＤＡ変換回路６２４を有する構成となっている。第２の水平駆動系６３も第１の水平駆動系６２と同様に、水平シフトレジスタ６３１、サンプリング＆第１ラッチ回路６３２、第２ラッチ回路６３３およびＤＡ変換回路６３４を有する構成となっている。
【００９０】
一方、垂直駆動系６４は垂直シフトレジスタ６４１によって構成されている。第１，第２の水平駆動系６２，６３の各部の動作および垂直駆動系６４の動作については、第２実施形態の場合のそれと同じであるので、ここではその説明を省略する。
【００９１】
本実施形態に係る液晶表示装置においても、第３実施形態の場合と同様に、第１，第２の水平駆動系６２，６３に入力されるＨスタートパルス、Ｈクロックパルスおよび表示データ、並びに垂直駆動系６４に入力されるＶスタートパルスおよびＶクロックパルスは、ＬＣＤパネル外の周辺回路から与えられるようになっている。そして、これら周辺回路は、低電圧化を目的として低電圧振幅回路の構成となっている。
【００９２】
したがって、本実施形態に係る液晶表示装置においても、外部の低電圧振幅回路とのインターフェースをとるために、低電圧振幅のパルスを高電圧振幅のパルスにレベルシフトするレベルシフト（Ｌ／Ｓ）回路および当該レベルシフト回路の出力値をラッチするラッチ回路を備えている。
【００９３】
具体的には、第１，第２の水平駆動系６２，６３には、Ｈスタートパルスに対してレベルシフト回路６２５，６３５およびラッチ回路６２６，６３６が設けられ、Ｈクロックパルスに対してレベルシフト回路群６２７，６３７がＨシフトレジスタ６２１，６３１の各シフト段に対応して設けられ、表示データに対してレベルシフト回路群６２８，６３８がサンプリング＆第１ラッチ回路６２２，６３２の各ラッチ段に対応して設けられている。一方、垂直駆動系６４には、ＶスタートパルスおよびＶクロックパルスに対してレベルシフト回路６４２のみが設けられている。
【００９４】
また、第１，第２の水平駆動系６２，６３の第２ラッチ回路６２３，６３３へのデータの書き込みおよび読み出しを制御するラッチコントロール回路６５，６６に対しても、そのラッチコントロールパルスのレベルシフトを行うレベルシフト回路６５１，６６１およびその出力値をラッチするラッチ回路６５２，６６２が設けられている。
【００９５】
さらに、上記の各レベルシフト回路（垂直駆動系を除く）およびラッチ回路、並びにラッチコントロール回路６５，６６に対して、それらの動作状態を制御するパワーコントロール回路６７が設けられている。このパワーコントロール回路６７は、表示領域６１の表示モードに応じてレベルシフト回路、ラッチ回路およびラッチコントロール回路の動作状態を制御する。このパワーコントロール回路６７としては、基本的に、図４と同じ構成のものが用いられる。
【００９６】
次に、上記構成の第４実施形態に係る液晶表示装置の動作について説明する。本液晶表示装置は、第１，第２，第３実施形態に係る液晶表示装置と同様に、全画面表示モードと部分画面表示モードとの２つの表示モードを持つものとする。これらの表示モードは、ラッチコントロール回路６５，６６による第２ラッチ回路６２３，６３３の制御によって実現される。なお、第２ラッチ回路６２３，６３３の各々を単一のラッチコントロール回路で制御するようにしても良い。
【００９７】
先ず、全画面表示モードでは、先ず、Ｈスタートパルスをレベルシフト回路６２５，６３５でレベルシフトさせ、ラッチ回路６２６，６３６を介してＨシフトレジスタ６２１，６３１に入力する。これにより、レベルシフト回路群６２７，６３７の第１段がアクティブとなり、Ｈシフトレジスタ６２１，６３１の動作がスタートする。
【００９８】
ここで、レベルシフト回路群６２７，６３７において、転送が終了した回路段は順次非アクティブ状態になる構成となっている。その具体的な回路構成については後述する。
【００９９】
続いて、サンプリング＆第１ラッチ回路６２２，６３２において、シリアルに入力される表示データを、Ｈシフトレジスタ６２１，６３１からのサンプリングパルスにしたがって順次サンプリングし、レベルシフト回路群６２８，６３８でレベルシフトしてラッチ部に１ライン分ラッチする。
【０１００】
次に、このラッチしたデータを１ライン分まとめて、ラッチコントロール回路６５，６６からレベルシフト回路６５１，６６１およびラッチ回路６５２，６６２を介して入力されるラッチコントロールパルスに同期して第２ラッチ回路６２３，６３３に格納し、かつ、この１ライン分の格納データを第２ラッチ回路６２３，６３３から読み出す動作を、１ライン単位で順に繰り返す。
【０１０１】
ラッチ回路６２３，６３３から読み出された１ライン分の映像データは、ＤＡ変換回路６２４，６３４でアナログ信号に変換され、表示領域６１の各コラム線に表示データとして出力される。そして、レベルシフト回路６４２でレベルシフトされて入力されるＶスタートパルスおよびＶクロックパルスに基づいて垂直シフトレジスタ６４１から出力される行選択パルスによって行の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、シリアル入力の映像データに対応した全画面表示が行われる。
【０１０２】
一方、部分画面表示モードでは、規定の映像表示を行う映像表示領域と、特定の色（本例では、白もしくは黒）表示を行う映像非表示領域とに画面が分けられる。ここでは、一例として、画面の上から複数ライン（行）分の映像表示領域に規定の映像表示を行い、映像非表示領域には白表示を行う場合を例に採って説明するものとする。
【０１０３】
先ず、映像表示領域では、全画面表示モードの場合と同様の動作を行わせる。すなわち、シリアルに入力される映像データを、サンプリング＆第１ラッチ回路６２２，６３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路６２３，６３３に格納しかつ読み出す動作を、１ライン単位で順に繰り返す。これにより、映像表示領域では、シリアル入力の映像データに対応した通常の映像表示が行われる。
【０１０４】
次に、映像非表示領域において、その表示期間の始めに先ず、シリアルに入力される白データを、サンプリング＆第１ラッチ回路６２２，６３２で順次サンプリングして１ライン分ラッチし、このラッチデータを１ライン分まとめて第２ラッチ回路６２３，６３３に格納し、これをＤＡ変換回路６２４，６３４を通して表示領域６１の各コラム線に出力する。このとき、垂直シフトレジスタ６４１からの行選択パルスによって次の行（映像非表示領域の第１行）の選択が行われ、行単位で順次画素電極に書き込まれる。これにより、映像非表示領域の第１行では白表示が行われる。
【０１０５】
第２ラッチ回路６２３，６３３に格納された１ライン分の白データは、映像非表示期間が終了するまで第２ラッチ回路６２３，６３３に保持される。そして、映像非表示領域の第２行以降、映像非表示期間が終了するまでの間、ラッチコントロール回路６５，６６は、第２ラッチ回路６２３，６３３に保持された１ライン分の白データを、１ライン周期で繰り返して読み出す。
【０１０６】
この読み出された１ライン分の白データは、ＤＡ変換回路６２４，６３４を通して表示領域６１の各コラム線に順次出力される。この動作の繰り返しにより、映像非表示領域内の各行では全て白表示が行われる。結局、表示領域６１において、一部で領域でのみ通常の映像表示が行われ、残りの領域では入力されるデータによらず全て白表示が行われる。
【０１０７】
また、映像非表示期間における１ライン目の表示期間以降は、レベルシフト回路５２５，５３５、Ｈシフトレジスタ６２１，６３１、レベルシフト回路群６２７，６３７、サンプリング＆第１ラッチ回路６２２，６３２およびレベルシフト回路群６２８，６３８の各動作、並びに第２ラッチ回路６２３，６３３の書き込み動作を全て停止させる。
【０１０８】
この制御は、ラッチコントロール回路６５，６６とパワーコントロール回路６７、もしくはパワーコントロール回路６７のみで行う。具体的には、パワーコントロール回路６７は、レベルシフト回路６２５，６３５およびレベルシフト回路６５１，６６１を全て非アクティブ状態にするように制御する。この非アクティブ状態にするタイミングは、Ｈスタートパルスおよびラッチコントロールパルスが非アクティブで、表示データが白データの時とする。
【０１０９】
これにより、レベルシフト回路６２５，６３５の後段に設けられたラッチ回路６２６，６３６には、Ｈシフトレジスタ６２１，６３１を停止させる状態でデータがラッチされるため、Ｈシフトレジスタ６２１，６３１、レベルシフト回路群６２７，６３７、サンプリング＆第１ラッチ回路６２２，６３２およびレベルシフト回路群６２８，６３８の各動作が全て停止する。
【０１１０】
同様に、レベルシフト回路６５１，６６１の後段に設けられたラッチ回路６５２，６６２には、第２ラッチ回路６２３，６３３の書き込み動作を停止させる状態でデータがラッチされるため、第２ラッチ回路６２３，６３３の書き込み動作も停止する。
【０１１１】
上述したように、部分画面表示モードを持つ液晶表示装置において、映像非表示期間の始めに先ず、１ライン分の色データを第２ラッチ回路６２３，６３３に格納し、以降、この色データを当該表示期間が終了するまで１Ｈ周期で繰り返して読み出し、表示領域６１の各コラム線に出力することにより、映像非表示期間のほぼ全期間で第２ラッチ回路６２３，６３３に対するデータの書き込み動作が行われないため、第１，第２，第３実施形態の場合と同様に、その書き込み動作に必要な電力分だけ低消費電力化が図れる。
【０１１２】
しかも、その同じ期間では、レベルシフト回路６２５，６３５、レベルシフト回路６５１，６６１、Ｈシフトレジスタ６２１，６３１、レベルシフト回路群６２７，６３７、サンプリング＆第１ラッチ回路６２２，６３２およびレベルシフト回路群６２８，６３８の各動作が行われないため、その分だけさらに低消費電力化が図れる。
【０１１３】
図７は、第３，第４実施形態に係る液晶表示装置で用いられるレベルシフト回路およびラッチ回路（以下、レベルシフト＆ラッチ回路と称す）の構成の一例を示す回路図である。本例に係るレベルシフト＆ラッチ回路は、ＣＭＯＳラッチセル７１を基本構成としている。
【０１１４】
ＣＭＯＳラッチセル７１は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ７２と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ７３とが、電源ＶＤＤとグランドとの間に互いに並列に接続された構成となっている。
【０１１５】
このＣＭＯＳラッチセル７１において、ＣＭＯＳインバータ７２の入力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点）Ａと、ＣＭＯＳインバータ７３の出力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点）Ｄとが接続され、ＣＭＯＳインバータ７３の入力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接続点）Ｂと、ＣＭＯＳインバータ７２の出力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点）Ｃとが接続されている。
【０１１６】
また、ＣＭＯＳインバータ７２，７３の各入力端Ａ，Ｂと電源ＶＤＤとの間には、ＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４がそれぞれ接続されている。そして、ＣＭＯＳインバータ７２，７３の各入力端Ａ，Ｂには、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４を介して入力信号ｉｎ，Ｘ-ｉｎが入力される。また、ＣＭＯＳインバータ７２，７３の各出力端Ｃ，Ｄから導出されたデータはインバータ７４，７５を経て次段へ供給される。
【０１１７】
上記構成のレベルシフト＆ラッチ回路において、図５のパワーコントロール回路５７または図６のパワーコントロール回路６７から、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートにコントロールパルスＣＯＮＴが、ＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４の各ゲートにその反転パルスＸ-ＣＯＮＴがそれぞれ与えられることで、動作状態の制御が行われることになる。
【０１１８】
上述したことから明らかなように、本例に係るレベルシフト＆ラッチ回路は、同一の回路素子を用いて両回路が構成されているため、回路の小面積化、これに伴う装置の少スペース化を実現する上で、その効果は極めて大である。
【０１１９】
図８は、上記各実施形態に係る液晶表示装置で用いられる第２ラッチ回路の一構成例を示す回路図である。なお、ここでは、表示領域の各列に対応する単位回路の構成を示している。また、本例に係る第２ラッチ回路も、ＣＭＯＳラッチセルを基本構成としている。
【０１２０】
ＣＭＯＳラッチセル８１は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２１およびＰＭＯＳトランジスタＱｐ２１からなるＣＭＯＳインバータ８２と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２２およびＰＭＯＳトランジスタＱｐ２２からなるＣＭＯＳインバータ８３とが、電源ＶＤＤとグランドとの間に互いに並列に接続された構成となっている。
【０１２１】
このＣＭＯＳラッチセル８１において、ＣＭＯＳインバータ８２の入力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のゲート共通接続点）Ａと、ＣＭＯＳインバータ８３の出力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のドレイン共通接続点）Ｄとが接続され、ＣＭＯＳインバータ８３の入力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のゲート共通接続点）Ｂと、ＣＭＯＳインバータ８２の出力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のドレイン共通接続点）Ｃとが接続されている。
【０１２２】
そして、ＣＭＯＳインバータ８２，８３の各入力端Ａ，Ｂには、サンプリング＆第１ラッチ回路からスイッチＳＷ１，２を介してデータが入力される一方、ＣＭＯＳインバータ８２，８３の各出力端Ｃ，Ｄからラッチデータが導出され、ＤＡ変換回路に供給されることになる。なお、スイッチＳＷ１，２は、ラッチコントロール回路から与えられるラッチコントロールパルスによってＯＮ（閉）／ＯＦＦ（開）制御される。
【０１２３】
図９は、第２ラッチ回路の他の構成例を示す回路図であり、図中、図８と同等部分には同一符号を付して示してある。本例に係る第２ラッチ回路は、負電圧方向のレベルシフトを兼ねた回路構成となっている。
【０１２４】
すなわち、ＣＭＯＳインバータ８２，８３のＮＭＯＳトランジスタＱｎ２１，Ｑｎ２２の各ソースが共通に接続されるとともに、その共通接続点がスイッチＳＷ３を介してグランドに、さらにスイッチＳＷ４を介して負電源ＶＳＳにそれぞれ接続されている。そして、スイッチＳＷ３がスイッチＳＷ１，２と共にラッチコントロール回路から与えられるラッチコントロールパルス１によってＯＮ／ＯＦＦ制御され、スイッチＳＷ４がラッチコントロールパルス２によってＯＮ／ＯＦＦ制御される。
【０１２５】
図１０は、上記各実施形態に係る液晶表示装置の動作例を示すタイミングチャートである。ここでは、垂直有効画素数（ライン数）が１６０、映像表示領域が１行〜１６行、映像非表示（白表示）領域が１７行〜１６０行の場合を例に採って示している。
【０１２６】
本例では、映像非表示（白表示）領域において、Ｈスタートパルス、Ｈクロックパルス、表示データ信号、ラッチコントロールパルス用のレベルシフト回路、Ｈシフトレジスタおよびサンプリング＆第１ラッチ回路が停止し、かつ、第２ラッチ回路の書き込み動作が行われないように制御が行われる。
【０１２７】
図１１は、図１０のタイミングチャートにおける水平ブランクキング期間付近を詳細に示したタイミングチャートである。ここでは、水平有効画素数が２４０の場合を例に採って示している。
【０１２８】
上記各実施形態に係る液晶表示装置におけるパワーコントロール回路の動作として、上記各実施形態では、第２ラッチ回路の書き込み動作以前の回路動作を映像非表示期間（白表示期間）でのみ停止するとしたが、図１１のタイミングチャートに示すように、Ｈスタートパルスとラッチコントロールパルスが非アクティブ状態となる期間でも停止する構成とすることも可能である。
【０１２９】
これにより、Ｈスタートパルスとラッチコントロールパルスが非アクティブ状態となる期間においても、パワーコントロール回路の制御によって第２ラッチ回路の書き込み動作以前の回路動作を停止することにより、部分画面表示モードだけでなく、全画面表示モードにおける低消費電力化も可能となる。
【０１３０】
図１２は、本発明が適用される携帯端末、例えば携帯電話機の構成の概略を示す外観図である。
【０１３１】
本例に係る携帯電話機は、装置筐体９１の前面側に、スピーカ部９２、表示部９３、操作部９４およびマイク部９５を上部側から順に配置された構成となっている。かかる構成の携帯電話機において、表示部９３には例えば液晶表示装置が用いられ、この液晶表示装置として先述した各実施形態にかかる液晶液晶表示装置が用いられる。
【０１３２】
この種の携帯電話機における表示部９３では、スタンバイモード等の表示機能として、画面の一部のみに表示を行う部分画面表示モードがある。一例として、スタンバイモードでは、図１３に示すように、画面の最上部にバッテリ残量、感度あるいは時間などの情報が常に表示された状態にある。そして、残りの表示領域には例えば白表示が行われる。
【０１３３】
このように、部分画面表示機能を持つ表示部９３を搭載した携帯電話機において、その表示部９３として先述した各実施形態に係る液晶表示装置（もしくは、ＥＬ表示装置)を用いることにより、これら表示装置は低消費電力化が可能な構成となっているため、バッテリ電源による連続使用可能時間の長時間化が図れることになる。
【０１３４】
なお、ここでは、携帯電話機に適用した場合を例に採って説明したが、これに限られるものではなく、親子電話の子機やＰＤＡ(Personal Digital Assistants)など携帯端末全般に適用可能である。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、部分画面表示モードを備えた表示装置およびこれを搭載した端末装置において、部分画面表示モードでは、その表示期間の始めに先ず１ライン分の色データを格納手段に格納し、以降、この格納データを繰り返して読み出して表示領域に対して各画素の表示データとして供給するようにしたことにより、映像非表示期間のほぼ全期間で格納手段に対するデータの書き込み動作が行われないため、簡単な回路構成にて低消費電力化が図れることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図２】表示領域における各画素の構成の一例を示す等価回路図である。
【図３】本発明の第２実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図４】パワーコントロール回路３９の構成の一例を示すブロック図である。
【図５】本発明の第３実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図６】本発明の第４実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図７】第３，第４実施形態に係る液晶表示装置で用いられるレベルシフト＆ラッチ回路の構成の一例を示す回路図である。
【図８】各実施形態に係る液晶表示装置で用いられる第２ラッチ回路の一構成例を示す回路図である。
【図９】各実施形態に係る液晶表示装置で用いられる第２ラッチ回路の他の構成例を示す回路図である。
【図１０】各実施形態に係る液晶表示装置の動作例を示すタイミングチャートである。
【図１１】水平ブランクキング期間付近の動作例を詳細に示したタイミングチャートである。
【図１２】本発明が適用される携帯電話機の構成の概略を示す外観図である。
【図１３】部分画面表示モードでの画面表示の一例を示す図である。
【符号の説明】
１１，３１，５１，６１…表示領域、１２，３２，５２，６２…第１の水平駆動系、１３，３３，５３，６３…第２の水平駆動系、１４，３４，５４，６４…垂直駆動系、１７，３６，３７，５５，５６，６５，６６…ラッチコントロール回路、２０…画素、２１…薄膜トランジスタ、２２…液晶セル、３５，３７…パルス発生回路、１２１，１３１…ラッチ回路、３２３，３３３，５２３，５３３，６２３，６３３…第２ラッチ回路
Claims (15)
- 画素が行列状に配置されてなる表示領域の各画素での表示データとして１水平ライン分のデータを格納する格納手段と、
前記表示領域の行方向における一部の領域で正規の映像表示を行う第１表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、前記一部の領域を除く残りの領域で特定の色表示を行う第２表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出すべく前記格納手段を制御する格納制御手段と、
前記格納制御手段から前記格納手段に与えられる制御信号をラッチするラッチ手段と、
前記格納手段の書き換え期間以外には前記ラッチ手段に前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせるべく制御する制御手段と
を備えた表示装置。 - 前記ラッチ手段でラッチされる前の前記制御信号のレベルを変換するレベル変換手段を有し、
前記制御手段は、前記格納手段の書き換え期間以外には前記レベル変換手段の動作を停止させるべく制御する
請求項１記載の表示装置。 - 画素が行列状に配置されてなる表示領域の各画素での表示データとして１水平ライン分のデータを格納する格納手段と、
前記表示領域の行方向における一部の領域で正規の映像表示を行う第１表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、前記一部の領域を除く残りの領域で特定の色表示を行う第２表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出すべく前記格納手段を制御する格納制御手段と、
前記格納制御手段から前記格納手段に与えられる制御信号をラッチするラッチ手段と、
前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記ラッチ手段に前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせるべく制御する制御手段と
を備えた表示装置。 - 前記ラッチ手段でラッチされる前の前記制御信号のレベルを変換するレベル変換手段を有し、
前記制御手段は、前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記レベル変換手段の動作を停止させるべく制御する
請求項３記載の表示装置。 - 画素が行列状に配置されてなる表示領域の各画素での表示データとして１水平ライン分のデータを格納する格納手段と、
前記表示領域の行方向における一部の領域で正規の映像表示を行う第１表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、前記一部の領域を除く残りの領域で特定の色表示を行う第２表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出すべく前記格納手段を制御する格納制御手段と、
前記表示領域の列方向の画素に対するサンプリングパルスを順次発生する走査手段と、
前記走査手段から順次出力されるサンプリングパルスに同期して１水平ライン分のデータを順次サンプリングし、その１ライン分のデータを前記格納手段に供給するサンプリングラッチ手段と、
前記格納制御手段から前記格納手段に与えられる制御信号をラッチするラッチ手段と、
前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記ラッ チ手段に前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせるべく制御する制御手段と
を備えた表示装置。 - 前記制御手段は、前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記走査手段および前記サンプリングラッチ手段の動作を停止させるべく制御する
請求項５記載の表示装置。 - 前記ラッチ手段でラッチされる前の前記制御信号のレベルを変換するレベル変換手段を有し、
前記制御手段は、前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記レベル変換手段の動作を停止させるべく制御する
請求項５記載の表示装置。 - 前記表示領域の各画素の表示素子が液晶セルからなる
請求項１，３または５記載の表示装置。 - 前記表示領域の各画素の表示素子がエレクトロルミネセンス素子からなる
請求項１，３または５記載の表示装置。 - １水平ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域において、前記格納手段に格納された１水平ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行う表示装置の駆動に当たって、
前記格納手段に対して、前記正規の映像表示を行う表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、
前記特定の色表示を行う表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出す一方、
前記格納手段の制御の際に前記格納手段に与えられる制御信号をラッチするラッチ手段に、前記格納手段の書き換え期間以外には前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせる
表示装置の駆動方法。 - １水平ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域において、前記格納手段に格納された１水平ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行う表示装置の駆動に当たって、
前記格納手段に対して、前記正規の映像表示を行う表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、
前記特定の色表示を行う表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出す一方、
前記格納手段の制御の際に前記格納手段に与えられる制御信号をラッチするラッチ手段に、前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせる
表示装置の駆動方法。 - １水平ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域の列方向の画素に対するサンプリングパルスを順次発生し、当該サンプリングパルスに同期して１水平ライン分のデータを順次サンプリングし、その１ライン分のデータを前記格納手段に格納し、当該格納手段に格納された１水平ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行う表示装置の駆動に当たって、
前記格納手段に対して、前記正規の映像表示を行う表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、
前記特定の色表示を行う表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出す一方、
前記格納手段の制御の際に前記格納手段に与えられる制御信号をラッチするラッチ手段に、前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記ラッチ手段に前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせる
表示装置の駆動方法。 - １水平ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域において、前記格納手段に格納された１水平ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行うに当たり、
前記格納手段に対して、前記正規の映像表示を行う表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、前記特定の色表示を行う表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出す一方、
前記格納手段の制御の際に前記格納手段に与えられる制御信号をラッチするラッチ手段に、前記格納手段の書き換え期間以外には前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせる
表示装置を表示部として用いた携帯端末。 - １水平ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域において、前記格納手段に格納された１水平ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行うに当たり、
前記格納手段に対して、前記正規の映像表示を行う表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、
前記特定の色表示を行う表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出す一方、
前記格納手段の制御の際に前記格納手段に与えられる制御信号をラッチするラッチ手段に、前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせる
表示装置を表示部として用いた携帯端末。 - １水平ライン分のデータを格納する格納手段を有し、画素が行列状に配置されてなる表示領域の列方向の画素に対するサンプリングパルスを順次発生し、当該サンプリングパルスに同期して１水平ライン分のデータを順次サンプリングし、その１ライン分のデータを前記格納手段に格納し、当該格納手段に格納された１水平ライン分のデータに基づいて行方向における一部の領域では正規の映像表示を行い、残りの領域では特定の色表示を行うに当たり、
前記格納手段に対して、前記正規の映像表示を行う表示期間では前記格納手段への１水平ライン分のデータの書き込み動作をラインごとに繰り返して実行し、
前記特定の色表示を行う表示期間ではその表示期間の始めに１水平ライン分のデータを前記格納手段に書き込み、この格納手段に書き込まれたデータをその表示期間中に繰り返して読み出す一方、
前記格納手段の制御の際に前記格納手段に与えられる制御信号をラッチするラッチ手段に、前記第１表示期間および前記第２表示期間内の１ライン目の表示期間以外には前記ラッチ手段に前記制御信号として前記格納手段の書き換え動作を停止させる値をラッチさせる
表示装置を表示部として用いた携帯端末。
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