JP4033331B2 - サーミスタおよびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、温度測定、温度制御および／または温度補償用のサーミスタと、このサーミスタの製造方法を対象とする。特に、本発明は、複数の電極金属層を有するサーミスタに向けられている。
【０００２】
【従来の技術】
サーミスタ（感熱性の抵抗器）は、温度変化に対応して電気抵抗の大きな変化を示すセラミック半導体である。その感度、精度、および安定性のために、サーミスタは一般に、温度測定、温度補償、および温度制御を含む多くの用途における最も有利なセンサであると受け入れられている。サーミスタは、市販の民生用電子機器、自動車、製造業、および医療電子の用途、食品取り扱いおよび加工、通信および計測、コンピュータ、軍用および航空宇宙、ならびに研究開発に対して広く用いられている。サーミスタの実際の用途としては、液面測定、写真撮影、温度計、静脈カテーテル、血液分析、心筋ニードルプローブ、自動車の空調、燃料レベル／温度、家電品（エアコン、コーヒーメーカなど）用の温度センサ、データ記録装置の用途（空気、土壌など）、液温プローブが挙げられる。携帯電話、イヤホン、水晶発信器、およびトランシーバでのサーミスタの使用は、拡大し続けている。
【０００３】
最も重要なサーミスタの特性は、極めて大きな抵抗温度係数と、正確な抵抗対温度特性である。温度変化に対する感度が高い結果、サーミスタは、動作温度範囲において１０００万対１の抵抗変化をする。従来技術のチップサーミスタは、サイズが小さく、四角形状であり、被覆または未被覆で販売され、リード線付きまたはリード線なしの態様で、動作温度範囲が−８０℃から３００℃で、抵抗値が０．５Ωから４０ＭΩである。
【０００４】
正の温度係数（ＰＴＣ）のサーミスタの電気抵抗は、温度の増加とともに増加する。ＰＴＣサーミスタは、低抵抗状態から高抵抗状態へと、特定の温度において切り換わる。ＰＴＣサーミスタは、−８０℃から３００℃、０．５Ωから４０ＭΩの電流リミッタとして広く用いられている。反対に、負の温度係数（ＮＴＣ）のサーミスタの電気抵抗は、温度の増加とともに減少する。ＮＴＣサーミスタは、−８０℃から３００℃の温度を検知するために用いられ、公称の抵抗値は２５℃において０．５Ωから４０ＭΩである。従って、ＮＴＣサーミスタは、抵抗温度係数が大きく抵抗値の幅が広い。またＮＴＣサーミスタは、幅広いサイズ（直径３ｍｍから直径２２ｍｍ）で、幅広い力学的環境に適合する形状およびサイズで使用できる。ＮＴＣサーミスタの典型的な用途には、ファンコントロール、温度センシング、回路保護、および温度制御などがある。ＮＴＣサーミスタが選ばれるのは、リモートセンシングが必要とされ、小さいサイズが必要とされる場合であるか、小さい温度変化を測定することが必要とされる場合である。
【０００５】
温度測定および温度補償で使用されるＮＴＣサーミスタは通常、セラミック半導体材料を構成する様々な組成物（マンガン、ニッケル、コバルト、銅、鉄、およびその他の金属の酸化物など）から作製される。サーミスタは、様々な形状（ビード、ディスク、ロッド、チップ、またはフレーク形状）に形成することができる。フレークスタイルのサーミスタとは、単にチップサーミスタの非常に小さいサイズバージョンのことである。ウェハ状サーミスタが、薄いシートの材料（マンガン、ニッケルの酸化物、およびその他の酸化物をバインダと混合した粉を含む）を形成することによって製造される。材料を高温で焼結して、導電性金属の組成物で被覆した後、さいの目に切断して適切な大きさにする。リード線をはんだによって取り付ける。ユニットを最終的にエポキシまたはその他の電気絶縁材料で被覆して、最終的な保護および安定化を行なう。従来技術の典型的なサーミスタ素子は、図１に示すように、金属酸化物の焼結粉（１）と、その上に堆積された電極（２）および（３）とからなるチップタイプのサーミスタである。
【０００６】
具体的には、Ａｇ、ＰｄＡｇ、またはＡｕからなる厚膜電極が設けられた従来技術のサーミスタを、基板に取り付けるか（表面実装構成、図１）、またはリードに取り付ける（ディスクリート構成、図２）ことを、高温はんだによって、２００℃から３８０℃でドエル時間５秒から３分で動作するプロセスを用いて行なうと、その電気抵抗が、仕様の抵抗許容誤差（典型的に２〜５％）の外側へシフトする。この結果、サーミスタを組み入れて作製した最終製品またはサブアセンブリが、欠陥品または不完全品となる。
【０００７】
この従来技術のサーミスタの抵抗シフトは、現在では、はんだプロセスの間に起こる浸出と呼ばれる現象が原因であることが分かっている。浸出が起こる理由は、電極金属の溶融はんだに対する親和力が、その金属と電極のガラスフリットまたはフリットレスバインダとの結合よりも高いためである。サーミスタ電極がはんだ付けされているとき、金属が、電極のガラスフリットまたはフリットレスバインダとの結合から放出されて、溶融はんだに吸収される。その結果、サーミスタの電気抵抗は、はんだプロセス前の元の値から増加する。言い換えれば、外部電極を形成する金属元素は、はんだ浸出によって損なわれる。
【０００８】
サーミスタの厚膜電極の浸出速度は、電極材料のタイプと、サーミスタがさらされるはんだプロセスの温度および時間とに依存する。典型的には、従来技術のサーミスタを溶融はんだに、２００℃を上回る温度で長時間（５秒を上回る）さらすことは、厚膜電極の製造業者からは推奨されない。その理由は、この温度を上回り、この時間を超えると、電極の劣化の増加が速くなるからである。浸出によって、電気抵抗のシフトだけでなく、はんだと電極との結合、および電極と半導体との結合が劣化する。結合が弱くなると、サーミスタの安定性および信頼性が大きく低下する可能性がある。
【０００９】
厚膜Ｐｔ電極が、他の電極材料と比べて、浸出に対して耐性があることが分かっている。しかし厚膜Ｐｔ電極はコスト高であるため、従来技術のサーミスタにおいては、製造に対する費用対効果が高くない。また、Ａｕワイヤを厚膜Ｐｔ電極に、サーモソニックまたは同等のワイヤボールボンディングプロセスを用いて接合することはより難しい。
【００１０】
加えて、厚膜ＡｇまたはＰｄＡｇ電極が設けられた従来技術のサーミスタは、ハイブリッド超小型電子回路の用途（０．００１インチ（約０．２５４ｍｍ）ＯＤ（外径）の金ワイヤ（または等価物）を、サーモソニックまたは同等のワイヤボールボンディングプロセスを用いて接合する必要がある）では、普通は用いられない。その理由は、これらの電極に対するワイヤボンドは、長期間に渡る信頼性がない可能性があるからである。
【００１１】
２層の薄膜電極を用いたサーミスタ素子が、従来技術（米国特許第４、７１２、０８５号）に記載されている。その他の従来技術（米国特許第６、００８、７１７号）では、１組の電極を有するサーミスタが記載され、ここでは短い内部電極と長い内部電極とが互いに対向していて、ギャップによって分離されている。しかし、この従来技術では、前述した浸出問題は解決されない。
【００１２】
【発明が解決しようとする課題】
上述したことに基づいて、本発明の目的は、電極が、はんだ侵食に対する高い耐性を有するとともに、動作温度が典型的に２００℃から３８０℃でドエル時間が典型的に５秒から３分のはんだプロセスに耐えられる、費用対効果の高いサーミスタを提供することである。
【００１３】
本発明の他の目的は、耐浸出性電極を有して、高温はんだまたは低温焼成（ｌｏｗ−ｆｉｒｅ）導電性組成物を用いてリード線を取り付けることを可能にすることによって、最大動作温度の性能を従来技術で達成されるものよりも高くするサーミスタの製造を提供することである。
【００１４】
【課題を解決するための手段】
これらおよびその他の目的は、半導体本体と半導体本体の対向面の外側に堆積された第１の電極層とを有するサーミスタに向けられた本発明によって達成される。第１の電極層は、厚みが約５μｍ以上であり、これを形成する電極材料は、好適な導電性金属であれば何でも良い。第２の層が、第１の層の外側に堆積されており、その厚みは約５μｍ以下である。第２の層を形成する電極材料は、「活性金属」（reactive metal）であれば何でも良い。第３の電極層が、前記第２の層の外側に堆積され、その厚みは好ましくは約５μｍ以下である。第３の電極層を形成する電極材料は、「バリア」メタルであれば何でも良い。第４の層は任意であり、この層に接合される電気接点に依存する。第４の層を形成する電極材料は、電気接点および／またはこの層への接合手段と適合性がある。第４の層は、第３の層の外側に形成され、厚みは約５μｍ以下であることが好ましい。各層は、他の層および半導体本体と電気的に接触している。
【００１５】
本開示において、金属は、何らかの金属、金属の組合せ、または金属合金であるとみなされる。「活性金属」は、隣接する金属とある程度反応して接合を改善する何らかの金属（組合せまたは合金も含む）であるとみなされる。「バリア」メタルは、浸出（すなわち高温条件下でのはんだ中への金属のマイグレーション）に耐え、高温はんだプロセスに適しているため、その下方にある層の劣化を防ぐ何らかの金属（組合せまたは合金も含む）であるとみなされる。
【００１６】
本発明は、当該技術分野において周知のどんな好適なプロセスから得られるどんなタイプの半導体とともに用いても良い。半導体としては、たとえば（これらに限定されないが）、ディスク、ロッド、チップ、およびフレーク半導体である。本発明は、ＰＴＣまたはＮＴＣ半導体に適用される。
【００１７】
本発明のサーミスタの製造方法には、第１の層を半導体本体へ、何らかの周知の方法によって設けることが含まれる。次に複数の層を第１の層の外側に堆積して、活性層を第１の層の外側に配置し、バリア層を活性層の外側に配置する。電気接点をバリア層へ接合することができるならば、それ以上の層は全く意図されない。しかし、接点がバリアメタルと適合性がないならば、任意選択の第４の層をバリアメタル上へ設ける。金属の選択は、サーミスタの取り付けに用いるダイおよび／またはワイヤボンディング材料のタイプに依存する。
【００１８】
本発明によって付与される耐浸出特性の結果、サーミスタを基板へ取り付けるために用いるはんだプロセスの間および後の両方において、前記サーミスタは、従来技術によって得られるものよりも非常に高い安定性および信頼性を示す。たとえば、本発明のサーミスタ素子を電気接点へはんだ付けすることを、従来技術に対して前述したものと同じ条件下ならびに同じダイおよび／またはワイヤボンディング技術およびプロセスを用いて行なったところ、抵抗シフトが１％未満であったが、これと比較して、厚膜Ａｕ電極を用いた従来技術のサーミスタでは、６％から２０％であった。
【００１９】
図面において、同じ参照符号は同様の部材を示す。図面は、本発明の１つまたは複数の好ましい実施形態を示すためだけのものであり、本発明を何ら限定するものではない。
【００２０】
【発明の実施の形態】
図面、特に図３ａ〜ｃに示したように、本発明の好ましい実施形態は、セラミック半導体本体（１１）から構成され、この本体は、対向面（４２および４３）を備え、１つまたは複数の金属酸化物を含んでいる。導電性金属を含む第１の金属電極材料層（１２ａおよび１３ａ）（厚みは５μｍ以上）が、前記対向面の各面（４２および４３）に堆積されている。第１の層（１２ａおよび１３ａ）上に、第２の金属電極材料層（１２ｂおよび１３ｂ）が堆積されている。続いて、第３の金属電極材料層（１２ｃおよび１３ｃ）が第２の層（１２ｂおよび１３ｂ）上に堆積されている。任意選択で、第４の金属電極材料層（１２ｄおよび１３ｄ）が、第３の層（１２および１３ｃ）上に堆積されている。
【００２１】
電気接点を、半導体本体の外側の電極層に取り付けることによって、本発明のサーミスタが用いられる。電気接点とサーミスタの外側の電極層への接合手段とによって、第４の層（１２ｄおよび１３ｄ）を使用するかどうか、および第４の層の組成が決まる。
【００２２】
本発明のサーミスタ（１００）は、好適であればどんな半導体本体から形成しても良いが、好ましくはセラミック半導体である。
【００２３】
サーミスタ用の半導体本体を製造するための多くの様々な方法が存在する。適切なセラミック加工技術を用いるのであれば、本発明は、当該技術分野で周知のどんな方法（たとえば、テープキャスティング、プレシング、押し出し、射出成形、またはその他の好適な方法）によって作製された半導体本体にも適用することができる。半導体本体（１１）は、フレーク、ディスク、ロッド、チップ、または好適であればどんな種類もしくは形状であっても良い。
【００２４】
第１の金属電極材料層（１２ａ）（１３ａ）は、好適であればどんな導電性金属または合金であっても良い。好ましくは、Ａｇ、Ｐｔ、Ｐｄ、Ａｕ、またはこれらの何らかの組合せを、ガラスフリットまたはフリットレスバインダと混合したものを、第１の層の材料として用いる。第１の層（１２ａおよび１３ａ）は好ましくは、スプレイングによってウェハ（１１）に塗布する。しかし、スクリーニング、ペインティング、ブラッシング、スピンコーティング、ディッピング、またはその他の周知もしくはこれから開発される方法で、塗布しても良い。第１の層の厚みは、約５μｍ以上（１μｍ＝１０^−６ｍ）であり、好ましくは約１０から４０μｍであり、最も好ましくは２５μｍである。従って、第１の層は、「厚膜」層であるとみなされる。
【００２５】
第２の電極層（１２ｂおよび１３ｂ）は、最も好ましくは、第１の厚い層（１２ａおよび１３ａ）に、好適な何らかの技術（たとえば電気メッキまたは蒸着）によって堆積する。物理蒸着法（ＰＶＤ）が最も好ましい。第２の電極材料は、厚膜ベースの電極との間で脆い金属間界面を形成しないどんな「活性」金属（たとえばＴｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、またはＴｃ）でも良い。第２の層（１２ｂおよび１３ｂ）とともに、第３の層（１２ｃおよび１３ｃ）および任意選択の第４の層（１２ｄおよび１３ｄ）も、０．０１μｍを上回り、５μｍを下回っている。従って、好ましい追加層は、「薄膜」層であるとみなされる。
【００２６】
本発明においては、第２の層の好ましい金属はＴｉである。Ｔｉを厚膜Ａｇ層の上に堆積する（１２ａおよび１２ｂ）。これは、Ｔｉの費用対効果および「活性」特性（すなわち、厚膜Ａｇおよび他の様々な金属への接合に対する好適性）のためである。この第２の層（１２ａおよび１３ａ）の好ましい厚みは、約０．０５μｍから約１μｍである。
【００２７】
第３の層（１２ｃおよび１３ｃ）を第２の層（１２ｂおよび１３ｂ）の上へ、ＰＶＤによって堆積する。第３の層は、何らかのバリアメタル、たとえばＰｔ、Ｐｄ、Ｒｅ、Ｗ、Ｎｉ、またはＭｏである。本発明においては、ＰＴが好ましい第３の層である。その理由は、Ｐｔは高温条件下でも酸化しないからである。そのため、Ｐｔは高温はんだプロセスに適している。第３の層（１２ｃおよび１３ｃ）は、その下方にある電極層の浸出を防ぐ重要な「バリア」メタルである。この第３の層（１２ｃおよび１３ｃ）の好ましい厚みは、約０．１から約１．５μｍである。
【００２８】
任意選択の第４の電極層（１２ｄおよび１３ｄ）を、第３の層（１２ｃおよび１３ｃ）の上へ、ＰＶＤによって堆積する。第４の電極層を構成する第４の電極材料は、この層へ接合される電気接点の金属と適合性があればどんな金属でも良い。この金属の選択は、サーミスタ素子の取り付けに使用するダイボンディング（図５ａ〜ｅに示す）および／またはワイヤボンディング（図４ａ〜ｃに示す）の方法で用いる材料のタイプに依存する。本発明の最も好ましい実施形態においては、Ａｕが好ましい第４の薄膜層材料である。Ａｕが好ましい理由は、このサーミスタ素子がデザインされた用途では、非酸化性のＡｕ表面（はんだおよび金ワイヤを信頼性高く接合できる）が必要とされるからである。この第４の層（１２ｄおよび１３ｄ）の好ましい厚みは、約０．５から約２．５μｍである。
【００２９】
図４ａ〜ｃおよび図５ａ〜ｃには、図３ａ〜ｃに示したのと同じサーミスタ素子（１００）に、ディスクリート部品ならびに表面実装ワイヤボンド／ダイボンド部材の構成をそれぞれ設けたものが含まれている。図４ａ〜ｃを参照して、電気接点は、ワイヤリードの形態（２４および２５）をなし、これはサーミスタが使用される用途によって規定される最大温度動作に適した材料から形成される。例えば、このようなリード材料は、ＡｇメッキされたＣｕ、ＡｇメッキされたＮｉ，ＡｇメッキされたＣｕ／Ｎｉ合金、またはＡｕメッキされたジュメット（Ｆｅ−Ｎｉコアに銅を被覆したもの）などである。はんだ（２６）によってワイヤリードが覆われており、はんだは例えばＳＮ１０、ＳＮ９５、またはＳＮ９６などである。より高温の用途に対しては、他のボンディング材料たとえば低温焼成（一般に５００℃）の導電性組成物を用いることができる。
【００３０】
絶縁被覆材料（２７）（高温エポキシまたは低温焼成（一般に５００℃）ガラスであっても良く、ボンディング材料およびリードの選択に依存する）を用いて、サーミスタの表面を被覆しても良い。例えば、本発明で用いる組合せは、ＡｇメッキＣｕリードをＳＮ９６はんだで接合し、高温エポキシで被覆したものであった。他の組合せとして、ＡｇメッキＮｉリードをＳＮ１０はんだで接合し、高温エポキシで被覆したものでも良い。同様に、他の組合せとして、Ａｕメッキジュメットリードを低温焼成の導電性組成物で接合し、低温焼成ガラスで被覆したものでも良い。このような全ての組合せだけでなく、周知またはこれから開発されるその他のどんな組合せも、本発明に含まれることが意図されている。
【００３１】
図５ａ〜ｅに、ハイブリッド超小型電子回路基板に実装するための構成を示す。サーミスタ（１００）を基板コンタクトまたはパッド（３１）上に、前述したはんだプロセスおよびはんだ（３２）を用いて実装する。０．００１インチ（約０．２５４ｍｍ）外径の金ワイヤ（３３）を、サーミスタ（１００）の最上部電極である外側層（１２ｄ）と、別の基板パッド（３４）とに、サーモソニック圧縮または同等のワイヤボールボンディング法によって接合する。
【００３２】
本発明のサーミスタ（１００）の製造は、所望する用途に適した半導体を用意することから始まる。どんな半導体本体（通常、当該技術分野において好適であると知られている焼結セラミックのサーミスタ材料からなるウェハまたはウェハ群から製造される）も、本発明において使用できる。これらのウェハは好ましくは、円板状（典型的に、３０ｍｍから５０ｍｍの外径で、０．０８から０．４ｍｍの厚み）または、四角形状（典型的に、５０ｍｍ角×０．０８〜０．４ｍｍ厚み）である。ウェハは、表面がもっと大きくても小さくても良く、および／または厚みがもっと大きくても良い。これは、電極の取り付けに用いるプロセスに依存する。もっと薄いウェハを用いることもできるが、残りのプロセスの間中、取り扱いが難しくなる。
【００３３】
本発明に適していると判明したウェハは、Ｍｎ、Ｎｉ、およびＦｅの酸化物からなり、約５０ｍｍ角のものである。３種類の厚みを選択した。約０．０８ｍｍ、０．２ｍｍ、および０．３ｍｍであり、これらは、３種類の異なるサイズおよび／または抵抗値のサーミスタ素子を製造するためである。ＮＴＣまたはＰＴＣ半導体を、本発明とともに使用することができる。
【００３４】
殆どのテストデータに対するウェハのタイプは、０．０８ｍｍ厚みのウェハである。このウェハを用いて、比較的小さなサーミスタ素子（約０．４０から０．４４ｍｍ角）で公称の電気抵抗が１０、０００Ω（２５℃）のものを製造した。このウェハは、ハイブリッド超小型回路の用途に対する要求に合うようにデザインされている。これらのハイブリッド超小型回路に対する要求は、ＭＩＬ仕様（たとえばＭＩＬ−ＳＴＤ−８８３およびＭＩＬ−Ｇ−４５２０４）から、簡単な市販仕様（超小型回路製造業者および／または包装業者ならびにその間のどこかで規定される）に及ぶ。
【００３５】
現在、実際的な物理的限界が、０．０８ｍｍを下回るウェハおよび０．４４ｍｍ角よりもはるかに小さいチップの取り扱いに対して存在する。しかし、技術が改良されて、より薄いウェハから得られるより小さいサイズに適応するようになれば、本発明は依然として適用される。また、サーミスタ素子を、半導体材料を中央に配置して電極を対向面に形成して作製する限り、最終的なサーミスタ素子の形状または構成（たとえば、四角形、長方形、または円板）は、本発明に影響しない。
【００３６】
半導体本体（１１）の作製に用いるウェハを用意したらすぐに、当該技術分野において半導体材料への接合に適していると知られているガラスフリットまたはフリットレスバインダを含む厚膜Ａｇ導電性組成物を、スプレイングによってウェハの両面に塗布した後、乾燥させる。当然ながら、厚膜Ａｇ層のその他の塗布方法（当該技術分野において好適であると知られているまたは今後開発される方法）を用いても良い。たとえば（これらに限定されないが）、スクリーン印刷、ブラッシング、スピンコーティング、ディッピング、またはその他の同等な方法が挙げられる。
【００３７】
次に、第１の金属層（１２ａおよび１２ｂ）が設けられたウェハを炉内で加熱して、厚膜Ａｇ材料（図３ｂ、図４ｂ、および図５−（１２ａ）および（１３ａ））を半導体ウェハに接合する。両面の加熱された厚膜Ａｇ層（１２ａおよび１２ｂ）は好ましくは、約２５μｍ厚である。しかし厚みは１０μｍから４０μｍであれば許容される。
【００３８】
炉から取り出したらすぐに、第１の電極層を表面に有するウェハをアルミホイルで注意深く包んで、乾燥器に入れる。乾燥器では、約２０インチ（約５０．８ｃｍ）Ｈｇの真空まで引いて、硫酸塩、その他の空中汚染物質（たとえば厚膜Ａｇ層の表面上の塵埃）の形成を防ぐ。このような表面汚染物質が厚膜Ａｇ電極（１２ａおよび１３ａ）上にあると、その後に堆積される薄膜層における密着力の低下および表面欠陥の原因となる。従って、加熱接合された厚膜Ａｇ電極を有するウェハを、次のプロセスステップ（物理蒸着法（ＰＶＤ）と言われる）を開始するまで、乾燥器で保管する。
【００３９】
表面に第１の層を有するウェハを、乾燥器から取り出してＰＶＤ装置内に入れ、金属薄膜を両面に堆積する。どんなＰＶＤプロセスまたは当該技術分野において薄膜形成に適していると知られているその他のプロセスも、用いることができる。この例として、以下の金属およびそれぞれの厚みを、以下の順番でＰＶＤによって連続形成した。Ｔｉ−０．１５μｍ、Ｐｔ−０．５μｍ、Ａｕ−１．５０μｍ。ＰＶＤ装置は、堆積する各層に対して、公称の厚みの±１０％の許容誤差を保つことができる。
【００４０】
以下に示すのは、一般に許容され得るその他の金属および対応するおおよその厚みのリストであり、これらはＰＶＤによってウェハ上に以下の順番で堆積することができる。第２の（「活性」）金属層（１２ｂおよび１３ｂ）−Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｔｃ、または組合せおよび合金−０．０５から１．０、好ましくは０．１から０．３μｍ（金属による）。第３の（「バリア」）メタル層（１２ｃおよび１３ｃ）−Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｎｉ、Ｍｏ、または組合せおよび合金−０．０５から２．０、好ましくは０．３から０．７μｍ（金属による）。第４の任意選択の金属層（１２ｄおよび１３ｄ）−適切な接合金属−０．３から０．５、好ましくは１．０から３．０μｍ（金属および電気接点による）。
【００４１】
焼結後の厚みが０．０８ｍｍのウェハに、厚膜Ａｇ層（１２ａおよび１３ａ）、薄膜Ｔｉ層（１２ｂおよび１３ｂ）、Ｐｔ層（１２ｃおよび１３ｃ）、およびＡｕ層（１２ｄおよび１３ｄ）を設けたものを、４インチ（約１０．１６ｃｍ）×４インチのセラミックタイル上にシート状に配置した。これは、加工すべきセラミック材料を保持するようにデザインされた無負荷マウント用セメント（ｎｏ−ｌｏａｄ ｍｏｕｎｔｉｎｇ ｃｅｍｅｎｔ）を用いて行った。
【００４２】
本発明に係る配置されたサーミスタシートを、ダイアモンド刃を有するのこぎりを用いて、さいの目に切断した。これは、サーミスタウェハをさいの目に切断して、複数のチップ（図３に示す）（約０．４４ｍｍ角）にし、抵抗値（Ｒ値）が１０、０００Ω（２５℃）のサーミスタ素子（１００）を製造するように設計されている。ダイシングソーテーブルの送り速度は、約４０インチ（約１０１．６ｃｍ）／分であった。送り速度をもっと遅くしても良い。しかし、速くしすぎないようにして、サーミスタ素子（１００）のエッジのバリを最小限にしなければならない。
【００４３】
上述した電極を有するウェハをさいの目に切断してサーミスタ素子（１００）にするその他の方法が、当該技術分野において好適であると知られている。たとえば（これらに限定されないが）、レーザーダイシングおよびスタンピングを（超音波ミリング技術とともに）用いることができる。サーミスタ素子（１００）を他の形状（たとえば矩形または円板）に作製しても良い。サーミスタ素子（１００）を、他のサイズにしても良い。たとえば、円板に対して外径が０．４ｍｍから２ｍｍまたはそれ以上、四角形または矩形に対して０．４ｍｍから２ｍｍまたはそれ以上である。これは、所望の最終製品（これに対してサーミスタ素子が設計される）に依存する。
【００４４】
当然ながら、本発明に対する変更、変形、および修正は、上述のことを考慮すれば、当業者にとって明らかであり得る。例えば、追加の導電層を、ウェハと第１の電極層との間、第１の電極層と第２の電極層との間などで用いることは、電気導電性が各層を通して保たれる限り可能である。しかしこのような変形は全て、添付の特許請求の範囲によってのみ限定される本発明の趣旨および範囲内にあることを意図している。
【図面の簡単な説明】
【図１ａ】従来技術のサーミスタ素子の平面図。
【図１ｂ】図１ａのサーミスタ素子の立面断面図。
【図２ａ】従来技術の第２の構成のサーミスタ素子の平面断面図。
【図２ｂ】図２ａのサーミスタ素子の立面断面図。
【図３ａ】本発明の好ましい実施形態のサーミスタ素子の平面図。
【図３ｂ】図３ａのサーミスタ素子の立面断面図。
【図３ｃ】図３ｂのサーミスタ素子の部分拡大断面図
【図４ａ】図３ａ〜ｃの好ましいサーミスタ素子を用いるサーミスタの平面断面図。
【図４ｂ】図４ａのサーミスタの立面断面図。
【図４ｃ】図４ｂのサーミスタ素子の部分拡大断面図。
【図５ａ】本発明の別のサーミスタの斜視図であり、サーミスタ素子の底部電極と電気回路基板のコンタクトパッドとの間のはんだ接合を示す。
【図５ｂ】図５ａのサーミスタの上部かどの部分拡大断面図。
【図５ｃ】図５ｂのサーミスタ素子の部分拡大断面図。
【図５ｄ】図５ａのサーミスタの右側面斜視図。
【図５ｅ】図５ｄのサーミスタ素子の部分拡大断面図。
【符号の説明】
１ 金属酸化物
２、３ 電極
１１ 半導体本体
１２ａ、１３ａ 第１の金属材料層
１２ｂ、１３ｂ 第２の金属材料層
１２ｃ、１３ｃ 第３の金属材料層
１２ｄ、１３ｄ 第４の金属材料層
２４、２５ ワイヤリード
２６ はんだ
２７ 絶縁被覆材料
３１、３４ 基板パッド
３２ はんだ
３３ 金ワイヤ
１００ サーミスタ素子

Claims (12)

1. （ａ）２つの対向面を備える半導体本体と、
   （ｂ）半導体本体の前記２つの対向面の少なくとも一部に堆積され、Ａｕ、Ａｇ、Ｐｔ、Ｐｄおよびこれらの組み合わせおよび合金からなる群から選ばれた導電性金属を含む第１の電極材料から形成され厚みが５μｍを超える第１の電極層と、
   （ｃ）前記第１の電極層の外側に堆積された、Ｔｉを含む第２の電極材料から形成され、厚みが５μｍ以下の第２の電極層と、
   （ｄ）前記第２の電極層の外側に堆積された、Ｐｔを含む第３の電極材料から形成され、厚みが５μｍ以下の第３の電極層と、
   （ｅ）任意選択で、前記第３の電極層の外側に堆積された、第４の電極材料から形成され、導電性金属を含み厚みが５μｍ以下の第４の電極層とを備えるサーミスタ。
2. 半導体本体が、１つまたは複数の金属酸化物を含むセラミック材料から形成される請求項１に記載のサーミスタ。
3. 第１の電極層は、厚みが１０から４０μｍである請求項１に記載のサーミスタ。
4. 第１の電極材料は、Ａｇとともにガラスフリットまたはフリットレスのバインダを含む請求項１に記載のサーミスタ。
5. 第２の電極層は厚みが０．０５から１．０μｍである請求項１に記載のサーミスタ。
6. 第３の電極層は厚みが０．１から１．０μｍである請求項１に記載のサーミスタ。
7. 任意選択の第４の電極層は厚みが１．０から３．０μｍであり、該第４の電極層の電極材料は、使用されるとき、それに接合される電気接点の金属と適合性を有する金属を含む請求項１に記載のサーミスタ。
8. （ａ）対向面を有する半導体本体を形成するステップと、
   （ｂ）前記半導体本体の前記各対向面の少なくとも一部に、Ａｕ、Ａｇ、Ｐｔ、Ｐｄおよびこれらの組み合わせおよび合金からなる群から選ばれた導電性金属を含み厚みが１０から４０μｍの第１の電極層を堆積するステップと、
   （ｃ）前記第１の電極層に、Ｔｉを含み厚みが０．０５から１．０μｍの第２の電極層を堆積するステップと、
   （ｄ）前記第２の電極層に、Ｐｔを含み厚みが０．０５から２．０μｍの第３の電極層を堆積するステップと、
   （ｅ）任意選択で、前記第３の電極層に、導電性金属を含み、厚みが０．３から５．０μｍの第４の電極層を堆積するステップとを含むサーミスタの製造方法。
9. 第１の電極層を半導体本体に、スプレイング、スクリーン印刷、ブラッシング、またはスピンコーティングからなる群から選択される方法によって堆積し、および / または第２、第３および任意選択の第４の電極層を蒸着または電気メッキによって堆積する請求項８に記載の方法。
10. 前記各対向面の外側の電極層に、電気接点を取り付けるステップをさらに含む請求項８に記載の方法。
11. 電気接点を外側の層に、はんだ、溶接、導電性粘着剤、またはワイヤボンディングによって取り付ける請求項１０に記載の方法。
12. 外側の電極層を、この層に取り付ける電気接点の組成に基づいて選択するステップをさらに含む請求項１０に記載の方法。

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