JP4000215B2 - 充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路 - Google Patents
充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、充電電流および放電電流を発生するための充放電電流発生回路に係り、特に、ＰＬＬ（Phase Locked Loop、位相ロックループ）回路に用いられる充放電電流発生回路であるチャージポンプ回路、ＰＬＬ回路、およびこのＰＬＬ回路を利用したパルス幅変調（ＰＷＭ）回路に関するものである。
【０００２】
【従来の技術】
従来、ＰＬＬ回路に用いられるチャージポンプ回路として図２１に示すものが知られている。
図２１において、２００は基準クロック信号と比較クロック信号との位相差に基づいてアップ（Ｕｐ）信号およびダウン（Ｄｏｗｎ）信号を出力する位相差比較回路、１００はこの位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を、ローパスフィルタに出力するチャージポンプ回路である。
【０００３】
このチャージポンプ回路１００は、インバータ回路Ｉｎと、ＰタイプのＭＯＳトランジスタＴｐと、ＮタイプのＭＯＳトランジスタＴｎとによって構成されている。インバータ回路Ｉｎは位相差比較回路２００からのアップ信号を反転する。トランジスタＴｐは電源電位（Ｖcc）が印加される電源電位ノードと充電電流および放電電流を出力する出力ノードとの間に接続され、ゲート電極にインバータ回路にて反転されたアップ信号を受ける。トランジスタＴｎは接地電位が印加される接地電位ノードと出力ノードとの間に接続され、ゲート電極に位相差比較回路２００からのダウン信号を受ける。
【０００４】
このように構成されたものにおいて、位相差比較回路２００は、基準クロック信号に対する比較クロック信号の位相差に基づきアップ信号およびダウン信号を出力する。
位相差比較回路２００からのアップ信号が“Ｈ”レベルのパルスを出力すると、インバータＩｎに反転された“Ｌ”レベルのパルスがトランジスタＴｐに印加される。この“Ｌ”レベルのパルスを受けたトランジスタＴｐは導通状態になり、充電電流ｉ１を出力ノードに流す。
一方、位相差比較回路２００からのダウン信号が“Ｈ”レベルのパルスを出力すると、この“Ｈ”レベルのパルスがトランジスタＴｎに印加される。この“Ｈ”レベルのパルスを受けたトランジスタＴｎは導通状態になり、放電電流ｉ２を出力ノードから流す。
このようにして充電電流ｉ１および放電電流ｉ２が出力ノードから出力される。
【０００５】
【発明が解決しようとする課題】
ところで、このように構成されたものにおいて、デッドハント（不感帯）を抑制するために、基準クロック信号と比較クロック信号との間に位相差がない時にも、基準クロック信号の１周期における短い期間、位相差比較回路２００はアップ信号およびダウン信号が共に“Ｈ”レベルのパルスとなるように出力する。この短い期間の“Ｈ”レベルのパルスからなるアップ信号およびダウン信号を受けたチャージポンプ回路１００において、トランジスタＴｐおよびＴｎは共に導通状態となり、充電電流ｉ１および放電電流ｉ２が流れる。
【０００６】
この時の充電電流ｉ１と放電電流ｉ２の値を同じになるように設計すれば、出力ノードからローパスフィルタヘの充電電流およびローパスフィルタから出力ノードへの放電電流は０、つまり出力電流は０になる。すなわち、図２２に直線Ａにて示すように、基準クロック信号と比較クロック信号との位相差が０の時、出力電流が０になるように、トランジスタＴｐおよびＴｎを設計すればよい。
【０００７】
なお、図２２において、横軸は基準クロック信号と比較クロック信号との位相差を、縦軸は基準クロック信号の１周期に出力ノードから流れ出すもしくは流れ込む平均電流からなる出力電流を示す。位相差は正の値が基準クロック信号に対して比較クロック信号が進んでいる場合、負の値が遅れている場合を示す。また、出力電流は正の値が出力ノードからローパスフィルタに充電電流が流れ出す場合、負の値がローパスフィルタから出力ノードに放電電流が流れ込む場合を示す。
【０００８】
しかるに、基準クロック信号と比較クロック信号との位相差が０の時、出力電流が０になるように、トランジスタＴｐおよびＴｎを設計したとしても、製造プロセス上のばらつきにより、トランジスタＴｐおよびＴｎが設計値に対してばらつくことがある。
例えば、トランジスタＴｐおよびＴｎのチャネル長が設計値より短くなると、トランジスタＴｐおよびＴｎが導通状態の時に流れる電流値が、設計値の時に流れる電流値より大きくなる。そして、トランジスタＴｐの電流値がトランジスタＴｎより大きくなる比率が高い。つまり、導通状態の時に流れるトランジスタＴｐの電流値が導通状態の時に流れるトランジスタＴｎの電流値より高くなる。結果として、図２２に直線Ｂにて示すように、基準クロック信号と比較クロック信号の位相差が０の時、出力電流（充電電流）が流れ、出力電流が０の時は、基準クロック信号に対して比較クロック信号がオフセット幅Ｗ１だけ遅れた状態になる。
【０００９】
一方、トランジスタＴｐおよびＴｎのチャネル長が設計値より長くなると、トランジスタＴｐおよびＴｎが導通状態の時に流れる電流値が、設計値の時に流れる電流値より小さくなる。そして、トランジスタＴｐの電流値がトランジスタＴｎより小さくなる比率が高い。つまり、導通状態の時に流れるトランジスタＴｐの電流値が導通状態の時に流れるトランジスタＴｎの電流値より低くなる。結果として、図２２に直線Ｃにて示すように、基準クロック信号と比較クロック信号の位相差が０の時、出力電流（放電電流）が流れ、出力電流が０の時は、基準クロック信号に対して比較クロック信号がオフセット幅Ｗ２だけ進んだ状態になる。
【００１０】
また、電源電位ノードに印加される電源電位（Ｖcc）に対してある範囲の電源に対して補償する必要がある。電源電位が規定値より高い場合または低い場合に使用されると、図２２の直線Ａにて示す特性が直線Ｂまたは直線Ｃ側に移動し、やはりオフセットが生じることになる。
使用環境における温度に対しても、例えば、０〜７０゜Ｃに対して補償する必要があり、使用環境の温度によっては、図２２の直線Ａにて示す特性が直線Ｂまたは直線Ｃ側に移動し、やはりオフセットが生じることになる。
【００１１】
このように、製造プロセスによるトランジスタＴｐおよびＴｎの製造ばらつき、電源電位ノードに印加される電源電位（Ｖcc）のばらつき、使用環境の温度のばらつき等により出力電流０に対する位相差のオフセットが生じる。
上記したチャージポンプ回路１００をＰＬＬ回路に用いた場合、上記オフセットは、ＰＬＬ回路がロックしている定常状態において、常に発生している位相差を意味している。このことはＰＬＬ回路からの出力信号のタイミングのずれを意味し、タイミング設計の余裕を削るものであった。
ＰＬＬ回路として低速で動作するもの、言い換えれば、基準クロック信号および比較クロック信号の周波数が低いものに対しては、それ程問題にならなかったが、高速で動作させるようにした場合、言い換えれば、基準クロック信号および比較クロック信号の周波数が高いものに対しては、タイミング設計に余裕がなくなること非常に重要な問題になってきた。
【００１２】
この発明は上記した点に鑑みてなされたものであり、製造プロセスによる素子のばらつき、電源電位ノードに印加される電源電位（Ｖcc）のばらつき、使用環境の温度のばらつき等により出力電流０に対する位相差のオフセットを極力抑制できる充放電電流発生回路およびチャージポンプ回路を得ることを目的とする。
第２の目的は、タイミング設計に余裕のあるＰＬＬ回路を得ることである。
第３の目的は、制度の高いパルス幅変調を行えるパルス幅変調回路を得ることである。
【００１３】
【課題を解決するための手段】
第１の発明に係る充放電電流発生回路は充電電流発生回路と放電電流発生回路とを備え、充電電流発生回路は、第１の入力ノードにゲート電極が接続され、電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、およびゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有し、放電電流発生回路は、第２の入力ノードにゲート電極が接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路とを具備するカレントミラー回路とを有するものである。
【００１４】
第２の発明に係るチャージポンプ回路は、電源電位ノードと接地電位ノードとの間に接続され、第１の電位出力ノードに第１の所定電位を出力する第１の電圧発生回路と、充電電流発生回路と、放電電流発生回路とを備え、充電電流発生回路は、ゲート電極が第１の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有し、放電電流発生回路は、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を具備するカレントミラー回路とを有するものである。
【００１５】
第３の発明に係るチャージポンプ回路は、第１の所定電位を第１の電位出力ノードに出力する電位を第１の電圧発生回路と、第２の所定電位を第２の電位出力ノードに出力する電位を第２の電圧発生回路と、充電電流発生回路と、放電電流発生回路とを備え、充電電流発生回路は、ゲート電極が第１の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、第１の入力トランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有し、放電電流発生回路は、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、ゲート電極が第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が第４のＭＯＳトランジスタのドレイン電極に接続される第２導電型の第５のＭＯＳトランジスタと、ゲート電極が第５のＭＯＳトランジスタのドレイン電極に接続され、第５のＭＯＳトランジスタのソース電極と接地電位ノードとの間に接続される第２導電型の第６のＭＯＳトランジスタと、ゲート電極が第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が出力ノードに接続される第２導電型の第７のＭＯＳトランジスタと、ゲート電極が第６のＭＯＳトランジスタのゲート電極に接続され、第７のＭＯＳトランジスタのソース電極と接地電位ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタとを有し、第１の電圧発生回路は、電源電位ノードと第１の電位出力ノードとの間に接続され、ゲート電極が第１の電位出力ノードに接続される第１導電型の第９のＭＯＳトランジスタと、第１の電位出力ノードと接地電位ノードとの間に接続される第５の抵抗性素子と、電源電位ノードと第１の電位出力ノードとの間に接続される第３の容量性素子とを有し、第２の電圧発生回路は、電源電位ノードと第２の電位出力ノードとの間に接続される第５の抵抗性素子と、第２の電位出力ノードと接地電位ノードとの間に接続され、ゲート電極が第２の電位出力ノードに接続される第２導電型の第１０のＭＯＳトランジスタと、第２の電位出力ノードと電源電位ノードとの間に接続される第４の容量性素子とを有するものである。
【００１６】
第４の発明に係るＰＬＬ回路は、基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、このローパスフィルタからの制御電圧に制御されたクロック信号を位相差比較回路への比較クロック信号として出力する電圧制御発振回路とを備え、チャージポンプ回路は、ゲート電極が第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を具備するカレントミラー回路とを有するものである。
【００１７】
第５の発明に係るパルス幅変調回路は、入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号を出力する波形生成回路と、選択信号と波形生成回路からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路とを備え、波形生成回路は、入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する前段ＰＬＬ回路と、入力クロック信号を分周して分周クロック信号を出力する分周回路と、この分周回路からの分周クロック信号を受け、遅延時間設定電圧信号を出力する後段ＰＬＬ回路と、前段ＰＬＬ回路からの複数の位相ずれクロック信号に対応して設けられ、それぞれが、後段ＰＬＬ回路からの遅延時間設定電圧信号に基づいて、対応の位相ずれクロック信号を所定時間づつ遅延した複数の選択用クロック信号を波形選択回路に出力する選択用クロック信号発生回路とを備え、前段ＰＬＬ回路は、基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、このローパスフィルタからの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、複数の位相ずれクロック信号を出力する電圧制御発振回路とを備え、チャージポンプ回路は、ゲート電極が上記第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を有するカレントミラー回路とを備え、電圧制御発振回路は、ローパスフィルタからの制御電圧を受けて遅延時間設定電圧信号を出力する電圧制御回路と、この電圧制御回路からの遅延時間設定電圧信号を受けて制御され、縦続接続される複数段の遅延手段とを有し、初段の遅延手段に入力クロック信号が入力され、複数段の遅延手段からの出力を複数の位相ずれクロック信号として出力し、複数段の遅延手段のうちの１周期ずれた位相ずれクロック信号を出力する２つの遅延手段からの位相ずれクロック信号を位相差比較回路への基準クロック信号および比較クロック信号として出力するものである。
【００１８】
第６の発明に係るパルス幅変調回路は、入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号を出力する波形生成回路と、選択信号と波形生成回路からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路とを備え、波形生成回路は、入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する前段ＰＬＬ回路と、入力クロック信号を分周して分周クロック信号を出力する分周回路と、この分周回路からの分周クロック信号を受け、遅延時間設定電圧信号を出力する後段ＰＬＬ回路と、前段ＰＬＬ回路からの複数の位相ずれクロック信号に対応して設けられ、それぞれが、後段ＰＬＬ回路からの遅延時間設定電圧信号に基づいて、対応の位相ずれクロック信号を所定時間ずつ遅延した複数の選択用クロック信号を波形選択回路に出力する選択用クロック信号発生回路とを備え、後段ＰＬＬ回路は、基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、このローパスフィルタからの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御発振回路とを備え、チャージポンプ回路は、ゲート電極が第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を有するカレントミラー回路とを備え、電圧制御発振回路は、ローパスフィルタからの制御電圧を受けて複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御回路と、この電圧制御回路からの遅延時間設定電圧信号を受けて制御され、縦続接続される複数段の遅延手段とを有し、初段の遅延手段に分周回路からの分周クロック信号が入力され、複数段の遅延手段のうちの１周期ずれたクロック信号を出力する２つの遅延手段からのクロック信号を位相差比較回路への基準クロック信号および比較クロック信号として出力するものである。
【００１９】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１である充放電電流発生回路からなるチャージポンプ回路を示し、図において、１はアップ（Ｕｐ）信号である第１の入力信号を受ける第１の入力ノード、２はダウン（Ｄｏｗｎ）信号である第２の入力信号を受ける第２の入力ノード、３は充電電流または放電電流となる出力電流Ｉが流れる出力ノードである。
【００２０】
４は出力ノード３に充電電流を流すための充電電流発生回路で、Ｐタイプの第１のＭＯＳトランジスタ４１と、Ｐタイプの第２のＭＯＳトランジスタ４２と、第１の抵抗性素子４３と、第１の容量性素子４４とによって構成される。
第１のＭＯＳトランジスタ４１は、ゲート電極が第１の入力ノード１に接続され、ソース電極が電源電位ノード１０に接続される。電源電位ノード１０に印加される電源電位（Ｖcc）は、この実施の形態１では３．３Ｖである。第１のＭＯＳトランジスタ４１は、この実施の形態１では、そのチャネル長を最小寸法より若干長く、電流能力を高くして入力信号に対する感度をよくしてある。なお、最小寸法とは、このチャージポンプ回路が集積化される半導体集積回路装置においてのデザインルールによって決まる最小線幅を意味し、０．５μｍデザインルールであれば、０．５μｍである。また、第１のＭＯＳトランジスタ４１は、この実施の形態１では、そのスレッショルド電圧を０．７Ｖにしている。
【００２１】
第２のＭＯＳトランジスタ４２は、ソース電極が第１のＭＯＳトランジスタ４１のドレイン電極に接続され、ゲート電極に第１の所定電位が印加される。第１の所定電位は、この実施の形態１では、２．２Ｖに設定される。第２のＭＯＳトランジスタ４２は、第１のＭＯＳトランジスタ４１が導通状態の時に第１のＭＯＳトランジスタ４１に流れる電流を規定（一定に）するためのものである。第２のＭＯＳトランジスタ４２は、この実施の形態１では、そのチャネル長を第１のＭＯＳトランジスタ４１のチャネル長より若干長くしてある。このようにチャネル長を長くすることにより、第２のＭＯＳトランジスタ４２のアーリー効果を小さくできる。つまり、第２のＭＯＳトランジスタ４２のソース−ドレイン間電圧（ＶDS）の変動によるソース−ドレイン間電流（ＩDS＝Ｉ１）の変動が小さく設定できるため、例えば電源電位ノード１０に印加される電源電位Ｖccが規定値より補償値範囲内にて多少ずれても、第１のＭＯＳトランジスタ４１の導通状態の時に、第１および第２のＭＯＳトランジスタ４１、４２に流れる電流Ｉ１は規定値の時と略一致する。また、第２のＭＯＳトランジスタ４２は、この実施の形態１では、そのスレッショルド電圧を０．７Ｖにしている。
【００２２】
第１の抵抗性素子４３は、第２のＭＯＳトランジスタ４２のドレイン電極と出力ノード３との間に接続される。第１の容量性素子４４は電源電位ノード１０と第１のＭＯＳトランジスタ４１のドレイン電極との間に接続される。第１の容量性素子４４は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第１の容量性素子４４は、この実施の形態１では、ＰタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は２ｐＦである。
【００２３】
５は出力ノード３から放電電流を引き抜くための放電電流発生回路で、Ｐタイプの第３のＭＯＳトランジスタ５１と、Ｐタイプの第４のＭＯＳトランジスタ５２と、第２の抵抗性素子５３と、ウィルソン型のカレントミラー回路と同様の特性を有するカレントミラー回路５４と、第２の容量性素子５５とによって構成される。
第３のＭＯＳトランジスタ５１は、ゲート電極が第２の入力ノード２に接続され、ソース電極が電源電位ノード１０に接続される。第３のＭＯＳトランジスタ５１は第１のＭＯＳトランジスタ４１と同じトランジスタサイズ、つまり、同じチャネル長および同じチャネル幅をもつトランジスタ特性が同じトランジスタとして形成される。
【００２４】
第４のＭＯＳトランジスタ５２は、ソース電極が第３のＭＯＳトランジスタ５１のドレイン電極に接続され、ゲート電極に第１の所定電位が印加される。第４のＭＯＳトランジスタ５２は、第３のＭＯＳトランジスタ５１が導通状態の時に第３のＭＯＳトランジスタ５１に流れる電流を規定（一定に）するためのものである。第４のＭＯＳトランジスタ５２は、この実施の形態１では、そのチャネル長を第３のＭＯＳトランジスタ５１のチャネル長より若干長くしてある。このようにチャネル長を長くすることにより、第４のＭＯＳトランジスタ５２のアーリー効果を小さくできる。つまり、第４のＭＯＳトランジスタ５２のソース−ドレイン間電圧（ＶDS）の変動によるソース−ドレイン間電流（ＩDS＝Ｉ２）の変動が小さく設定できるため、例えば電源電位ノード１０に印加される電源電位Ｖccが規定値より補償値範囲内にて多少ずれても、第３のＭＯＳトランジスタ５１の導通状態の時に、第１および第２のＭＯＳトランジスタ４１、４２に流れる電流Ｉ２は規定値の時と略一致する。また、第４のＭＯＳトランジスタ５２は、この実施の形態１では、そのスレッショルド電圧を０．７Ｖにしている。
【００２５】
第４のＭＯＳトランジスタ５２のゲート電極には第２のＭＯＳトランジスタ４２のゲート電極に印加される第１の所定電位が印加されるため、第４のＭＯＳトランジスタ５２に流れる電流Ｉ２と第２のＭＯＳトランジスタ４２に流れる電流Ｉ１とは同じ値にされる。従って、第２及び第４のＭＯＳトランジスタ４２、５２は第１及び第３のＭＯＳトランジスタ４１、５１に流れる電流値を同じ値にするように機能する。
【００２６】
第２の抵抗性素子５３は、一方端が第４のＭＯＳトランジスタ５２のドレイン電極に接続される。第２の容量性素子５５は電源電位ノード１０と第３のＭＯＳトランジスタ５１のドレイン電極との間に接続される。カレントミラー回路５４は、第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路と、出力ノード３に接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路とを有する。
【００２７】
カレントミラー回路５４の入力系回路は、Ｎタイプの第５のＭＯＳトランジスタ５４１と、第３の抵抗性素子５４２と、Ｎタイプの第６のＭＯＳトランジスタ５４３とによって構成される。第５のＭＯＳトランジスタ５４１は、ドレイン電極が第２の抵抗性素子５３の他方端に接続され、第２の抵抗性素子５３を介して第４のＭＯＳトランジスタ５２のドレイン電極に接続される。また、第５のＭＯＳトランジスタ５４１は、ゲート電極に第２の所定電位が印加される。第２の所定電位は、この実施の形態１では、１．１Ｖに設定される。第３のＭＯＳトランジスタ５１が導通状態の時に、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ３は、第４のＭＯＳトランジスタ５３に流れる電流値Ｉ２と同じになる。
【００２８】
第３の抵抗性素子５４２は、一方端が第５のＭＯＳトランジスタ５４１のソース電極に接続される。第６のＭＯＳトランジスタ５４３は、ドレイン電極が第３の抵抗性素子５４２の他方端に接続され、第３の抵抗性素子５４２を介して第５のＭＯＳトランジスタ５４１のソース電極に接続される。第６のＭＯＳトランジスタ５４３は、ソース電極が接地電位（ＧＮＤ）が印加される接地電位ノード２０に接続される。接地電位（ＧＮＤ）は、この実施の形態１では、０Ｖである。第６のＭＯＳトランジスタ５４３は、ゲート電極が第５のＭＯＳトランジスタ５４１のドレイン電極に接続される。第６のＭＯＳトランジスタ５４３に流れる電流値Ｉ４は、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ３と同じになる。
【００２９】
カレントミラー回路５４の出力系回路は、Ｎタイプの第７のＭＯＳトランジスタ５４４と、第４の抵抗性素子５４５と、Ｎタイプの第６のＭＯＳトランジスタ５４６とによって構成される。第７のＭＯＳトランジスタ５４４は、ドレイン電極が出力ノード３に接続され、ゲート電極に第２の所定電位が印加される。
【００３０】
第４の抵抗性素子５４５は、一方端が第７のＭＯＳトランジスタ５４４のソース電極に接続される。第８のＭＯＳトランジスタ５４６は、ドレイン電極が第４の抵抗性素子５４５の他方端に接続され、第４の抵抗性素子５４５を介して第７のＭＯＳトランジスタ５４４のソース電極に接続される。第８のＭＯＳトランジスタ５４６は、ソース電極が接地電位ノード２０に接続され、ゲート電極が第６のＭＯＳトランジスタ５４３のゲート電極に接続される。第８のＭＯＳトランジスタ５４６は第６のＭＯＳトランジスタ５４３とカレントミラー構成になるため、第８のＭＯＳトランジスタ５４６に流れる電流値Ｉ５は、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ４と同じになる。また、第８のＭＯＳトランジスタ５４６に流れる電流値Ｉ５は、第７のＭＯＳトランジスタ５４４に流れる電流値Ｉ４と同じになる。
【００３１】
なお、第５ないし第８のＭＯＳトランジスタ５４１、５４３、５４４、５４６は、この実施の形態１では、すべて同じトランジスタサイズにて形成されており、チャネル長は最小寸法にされている。また、第５ないし第８のＭＯＳトランジスタ５４１、５４３、５４４、５４６のスレッショルド電圧は、この実施の形態１では、０．７Ｖである。
【００３２】
第３のＭＯＳトランジスタ５１が導通状態の時、第３のＭＯＳトランジスタ５１に流れる電流値は、第４のＭＯＳトランジスタ５２に流れる電流値Ｉ２に規定され、第４のＭＯＳトランジスタ５２に流れる電流値Ｉ２、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ３、第６のＭＯＳトランジスタ５４３に流れる電流値Ｉ４、第８のＭＯＳトランジスタ５４６に流れる電流値Ｉ５、及び第７のＭＯＳトランジスタ５４４に流れる電流値Ｉ６と同じになる。そして、第１のＭＯＳトランジスタ４１が導通状態の時、第１のＭＯＳトランジスタ４１に流れる電流値は、第２のＭＯＳトランジスタ４２に流れる電流値Ｉ１に規定され、第２のＭＯＳトランジスタ４２に流れる電流値Ｉ１と同じになる。従って、第１及び第３のＭＯＳトランジスタ４１、５１が導通状態の時、第１及び第３のＭＯＳトランジスタ４１、５１に流れる電流値は同じになる。
【００３３】
第２の容量性素子５５は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第１の容量性素子４は、この実施の形態１では、ＰタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は２ｐＦである。
【００３４】
６は電源電位ノード１０と接地電位ノード２０との間に接続され、第１の所定電位を第２及び第３のＭＯＳトランジスタ４２、５２のゲート電極に出力する第１の電圧発生回路である。第１の電圧発生回路６の第１の電位出力ノード６４は第２及び第３のＭＯＳトランジスタ４２、５２のゲート電極に接続される。第１の電圧発生回路６は、Ｐタイプの第９のＭＯＳトランジスタ６１と、第５の抵抗性素子６２と、第３の容量性素子６３とによって構成される。第９のＭＯＳトランジスタ６１は電源電位ノード２０と第１の電位出力ノード６４との間に接続され、ゲート電極が第１の電位出力ノード６４に接続される。第９のＭＯＳトランジスタ６１は、この実施の形態１では、チャネル長は最小寸法にされており、スレッショルド電圧は、０．７Ｖである。
【００３５】
第５の抵抗性素子６２は第１の電位出力ノード６４と接地電位ノード２０との間に接続される。第９のＭＯＳトランジスタ６１と第５の抵抗性素子６２とは、電源電位ノード１０と接地電位ノード２０との間に直列接続され、これらの接続点となる第１の電位出力ノード６４に第１の所定電位、この実施の形態１ては２．２Ｖを出力する。第３の容量性素子６３は電源電位ノード１０と第１の電位出力ノード６４との間に接続される。第３の容量性素子６３は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第３の容量性素子６３は、この実施の形態１では、ＰタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は５０ｐＦである。
【００３６】
７は電源電位ノード１０と接地電位ノード２０との間に接続され、第２の所定電位を第５及び第７のＭＯＳトランジスタ５４１、５４４のゲート電極に出力する第２の電圧発生回路である。第２の電圧発生回路７の第２の電位出力ノード７４は第５及び第７のＭＯＳトランジスタ５４１、５４４のゲート電極に接続される。第２の電圧発生回路７は、Ｎタイプの第１０のＭＯＳトランジスタ７１と、第６の抵抗性素子７２と、第４の容量性素子７３とによって構成される。第１０のＭＯＳトランジスタ７１は第２の電位出力ノード７４と接地電位ノード２０との間に接続され、ゲート電極が第２の電位出力ノード７４に接続される。第１０のＭＯＳトランジスタ７１は、この実施の形態１では、チャネル長は最小寸法にされており、スレッショルド電圧は、０．７Ｖである。
【００３７】
第６の抵抗性素子７２は電源電位ノード１０と第２の電位出力ノード７４との間に接続される。第１０のＭＯＳトランジスタ７１と第６の抵抗性素子７２とは、電源電位ノード１０と接地電位ノード２０との間に直列接続され、これらの接続点となる第２の電位出力ノード７４に第２の所定電位、この実施の形態１ては１．１Ｖを出力する。第４の容量性素子７３は第２の電位出力ノード７４と接地電位ノード２０との間に接続される。第４の容量性素子７３は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第４の容量性素子７３は、この実施の形態１では、ＮタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は５０ｐＦである。
【００３８】
次に、このように構成されたチャージポンプ回路の動作について説明する。
まず、図２に示すように、基準クロック信号に対して比較クロック信号の位相ずれがない場合、つまり同期がとられている場合について説明する。この時、第１の入力ノード１に入力される第１の入力信号は図２の（ｃ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。また、第２の入力ノード２に入力される第２の入力信号も図２の（ｅ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。この実施の形態１においては基準クロック信号の１周期Ｔは１４ｎｓであり、第１及び第２の入力信号における“Ｌ”レベルとなる所定期間は２ｎｓとしている。
【００３９】
第１の入力信号が“Ｌ”レベルになると、第１のＭＯＳトランジスタ４１は導通状態になり、第２のＭＯＳトランジスタ４２に規定される電流値Ｉ１の電流が電源電位ノード１０から第１及び第２のＭＯＳトランジスタ４１、４２及び第１の抵抗性素子４３を介して出力ノード３に流れる。つまり、図２の（ｄ）に示す充電電流Ｉ１が出力ノード３に向かって流れる。
【００４０】
一方、第２の入力信号が“Ｌ”レベルになると、第３のＭＯＳトランジスタ５１は導通状態になり、第４のＭＯＳトランジスタ４２に規定される電流値Ｉ２の電流が電源電位ノード１０から第３及び第４のＭＯＳトランジスタ５１、５２及び第２の抵抗性素子３３を介してカレントミラー回路５４に流れる。
【００４１】
カレントミラー回路５４では、第５のＭＯＳトランジスタ５４１に電流値Ｉ２と同じ値になるよう制御された電流値Ｉ３の電流が流れ、第６のＭＯＳトランジスタ５４３に電流値Ｉ３と同じ値の電流値Ｉ４の電流が流れる。電源電位ノード１０から第３及び第４のＭＯＳトランジスタ５１、５２、第２の抵抗性素子５３、第５のＭＯＳトランジスタ５４１、第３の抵抗性素子５４２、及び第６のＭＯＳトランジスタ５４３を介して接地電位ノード２０に電流値Ｉ２（＝Ｉ３＝Ｉ４）の電流が流れる。第８のＭＯＳトランジスタ５４６は、第６のＭＯＳトランジスタ５４３とカレントミラー構成をしているため、電流値Ｉ４と同じ値の電流値Ｉ５が流れる。第７のＭＯＳトランジスタ５４４に電流値Ｉ５と同じ値の電流値Ｉ６が流れる。出力ノード３から第７のＭＯＳトランジスタ５４４、第４の抵抗性素子５４５、及び第８のＭＯＳトランジスタ５４６を介して接地電位ノード２０に電流値Ｉ６（＝Ｉ５＝Ｉ４＝Ｉ２）の電流が流れる。つまり、図２の（ｆ）に示す放電電流Ｉ２が出力ノード３から引き込まれる。
【００４２】
この時、第１及び第３のＭＯＳトランジスタ４１、５１は同じトランジスタサイズにて形成され、第２及び第４のＭＯＳトランジスタ４２、５２のゲート電極には、第１の所定電位が印加されているので、第２及び第４のＭＯＳトランジスタ４２、５２に流れる電流値Ｉ１、Ｉ２は同じ値になる。従って、充電電流発生回路４による充電電流Ｉ１と放電電流発生回路５による放電電流Ｉ６（＝Ｉ２）は同じになり、出力ノード３から流れ出す充電電流及び出力ノード３に流れ込む放電電流は０となり、図２の（ｇ）に示すように出力電流は０である。
【００４３】
なお、この状態の各部における電位は、この実施の形態１では次のようになっていた。電源電位ノード１０に印加される電源電位は３．３Ｖ、第２のＭＯＳトランジスタ４２のソース電極における電位は２．９Ｖ、第２のＭＯＳトランジスタ４２のゲート電極における電位、つまり、第１の所定電位は２．２Ｖ、出力ノードの電位は１．７Ｖ、第４のＭＯＳトランジスタ５２のソース電極における電位は２．９Ｖ、第４のＭＯＳトランジスタ５２のゲート電極における電位は２．２Ｖ、第５のＭＯＳトランジスタ５４１のドレイン電極と第６及び第８のＭＯＳトランジスタ５４３、５４６のゲート電極における電位は０．７Ｖ、第７のＭＯＳトランジスタ５４３のソース電極における電位は０．３Ｖであった。
第２及び第４のＭＯＳトランジスタ４２、５２のゲート−ソース間電圧は０．７（＝２．９−２．２）Ｖとこれらトランジスタ４２、５２のスレッショルド電圧と同じであり、これらトランジスタ４２、５２に流れる電流値Ｉ１、Ｉ２は微小な値である。従って、この期間に消費される電力は非常に小さい値となる。
【００４４】
一方、第１の入力信号が“Ｈ”レベルであると、第１のＭＯＳトランジスタ４１は非導通状態になるので、電源電位ノード１０から出力ノード３へ電流が流れない。つまり、図２の（ｄ）に示すように充電電流発生回路４からの充電電流Ｉ１は０である。
また、第２の入力信号が“Ｈ”レベルであると、第３のＭＯＳトランジスタ５１は非導通状態になるので、第４ないし第５のＭＯＳトランジスタ５２、５４１、５４３に電流が流れない。その結果、第８および第７のＭＯＳトランジスタ５４６、５４４にも電流が流れない。つまり、図２の（ｆ）に示すように放電電流発生回路５からの放電電流Ｉ６は０である。
このように、第１および第２の入力信号がともに“Ｈ”レベルであると、充電電流発生回路４からの充電電流Ｉ１および放電電流発生回路５からの放電電流Ｉ６はともに０であり、出力電流Ｉは図２の（ｇ）に示すように０になる。
【００４５】
次に、基準クロック信号に対して比較クロック信号の位相が遅れている場合について説明する。この時、第１の入力ノード１に入力される第１の入力信号は図３の（ｃ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなり、比較クロック信号の立上りに応じて“Ｈ”レベルとなる。また、第２の入力ノード２に入力される第２の入力信号は、位相ずれがない場合と同様に図３の（ｅ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。
【００４６】
第１および第２の入力信号がともに“Ｌ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４から充電電流Ｉ１（図３の（ｄ）参照）が出力ノード３に流れ、放電電流発生回路５により放電電流Ｉ６（図３の（ｅ）参照）が出力ノードから引き込まれる。従って、出力電流Ｉは図３の（ｇ）に示すように０になる。
また、第１の入力信号が“Ｌ”レベル、第２の入力信号が“Ｈ”レベルであると、充電電流発生回路４から充電電流Ｉ１（図３の（ｄ）参照）が出力ノード３に流れ、放電電流発生回路５による放電電流Ｉ６（図３の（ｅ）参照）が０である。従って、出力電流Ｉは図３の（ｇ）に示すように充電電流Ｉ１となって、出力ノード３から流れ出すことになる。
【００４７】
そして、第１および第２の入力信号がともに“Ｈ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４からの充電電流Ｉ１（図３の（ｄ）参照）が０、放電電流発生回路５による放電電流Ｉ６（図３の（ｅ）参照）が０である。従って、出力電流Ｉは図３の（ｇ）に示すように０になる。
このように、基準クロック信号に対して比較クロック信号の位相が遅れている場合、基準クロック信号と比較クロック信号の位相差に応じた期間、充電電流が出力ノード３から流れる。
【００４８】
次に、基準クロック信号に対して比較クロック信号の位相が進んでいる場合について説明する。この時、第１の入力ノード１に入力される第１の入力信号は、位相ずれがない場合と同様に図４の（ｃ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。また、第２の入力ノード２に入力される第２の入力信号は、比較クロック信号の立上りに応じて図３の（ｅ）に示すように、“Ｌ”レベルとなり、基準クロック信号の立上りから所定期間経過後“Ｈ”レベルとなる。
【００４９】
第１および第２の入力信号がともに“Ｌ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４から充電電流Ｉ１（図４の（ｄ）参照）が出力ノード３に流れ、放電電流発生回路５により放電電流Ｉ６（図４の（ｅ）参照）が出力ノードから引き込まれる。従って、出力電流Ｉは図４の（ｇ）に示すように０になる。
また、第２の入力信号が“Ｌ”レベル、第１の入力信号が“Ｈ”レベルであると、放電電流発生回路４により放電電流Ｉ６（図４の（ｅ）参照）が出力ノード３から流れ込み、充電電流発生回路５からの充電電流Ｉ１（図４の（ｄ）参照）が０である。従って、出力電流Ｉは図４の（ｇ）に示すように放電電流Ｉ６となって、出力ノード３から引き抜くことになる。
【００５０】
そして、第１および第２の入力信号がともに“Ｈ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４からの充電電流Ｉ１（図４の（ｄ）参照）が０、放電電流発生回路５による放電電流Ｉ６（図４の（ｅ）参照）が０である。従って、出力電流Ｉは図３の（ｇ）に示すように０になる。
このように、基準クロック信号に対して比較クロック信号の位相が進んでいる場合、基準クロック信号と比較クロック信号の位相差に応じた期間、放電電流が出力ノード３から引き抜かれる。
【００５１】
次に、このように構成されるチャージポンプ回路を図５に直線Ａにて示す特性が得られるように各ＭＯＳトランジスタを設計し、種々製作し、基準クロック信号と比較クロック信号の位相差に対する出力電流の関係を測定した。
例えば、各ＭＯＳトランジスタのチャネル長が設計値より短くなると、各ＭＯＳトランジスタが導通状態の時に流れる電流値が、設計値の時に流れる電流値より大きくなる。そして、ＰタイプのＭＯＳトランジスタがＮタイプのＭＯＳトランジスタより大きくなる比率が高い。
しかるに、このような場合における基準クロック信号と比較クロック信号の位相差に対する出力電流の関係は、図５の直線Ｂに示す結果が得られ、位相差が０の時の出力電流がほぼ０であり、オフセットがほとんどなかった。
【００５２】
また、各ＭＯＳトランジスタのチャネル長が設計値より長くなると、各ＭＯＳトランジスタが導通状態の時に流れる電流値が、設計値の時に流れる電流値より小さくなる。そして、ＰタイプのＭＯＳトランジスタがＮタイプのＭＯＳトランジスタより小さくなる比率が高い。
しかるに、このような場合における基準クロック信号と比較クロック信号の位相差に対する出力電流の関係は、図５の直線Ｃに示す結果が得られ、位相差が０の時の出力電流がほぼ０であり、オフセットがほとんどなかった。
【００５３】
このように製造プロセスによって設計値に対して多少ばらついたとしてもほとんどオフセットが生じないのは、以下の理由によるものと考えられる。
すなわち、第１および第２の入力信号は共に同じ導電型であリ、設計値が同じトランジスタサイズを有するＰタイプのＭＯＳトランジスタ４１、５１に入力される。また、第１のＭＯＳトランジスタ４１に流れる電流を第２のＭＯＳトランジスタ４２によって規定するとともに、第３のＭＯＳトランジスタ５１に流れる電流を第４のＭＯＳトランジスタ５２によって規定し、かつ、第２および第４のＭＯＳトランジスタ４２、５２が共に同じ導電型であるＰタイプのＭＯＳトランジスタである。第３のＭＯＳトランジスタ５１に流れる電流を、ＮタイプのＭＯＳトランジスタ５４１、５４３、５４４、５４６によって構成されるカレントミラー回路５４を用いて、放電電流としている。第２のＭＯＳトランジスタ４２のチャネル長を第１のＭＯＳトランジスタ４１のチャネル長より長く、第４のＭＯＳトランジスタ５２のチャネル長を第３のＭＯＳトランジスタ５１のチャネル長より長くしている。
【００５４】
また、電源電位が規定値より高い場合または低い場合に使用した場合、使用環境の温度を変化して使用した場合も、図５に示す直線Ｂまたは直線Ｃのように特性が変化することがあるものの、位相差が０の時の出力電流がほぼ０であり、オフセットがほとんどなかった。
【００５５】
次に、発明者等は、第２のＭＯＳトランジスタ４２と第４のＭＯＳトランジスタ５２の関係とオフセットとの関係を調査したところ、第２のＭＯＳトランジスタのチャネル幅を第４のＭＯＳトランジスタのチャネル幅より太くすることによって、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、ほとんどのものにおいて、位相差０の時に対する出力電流が０になった。
従って、第２のＭＯＳトランジスタのチャネル幅を第４のＭＯＳトランジスタのチャネル幅より太くすることは有効である。
【００５６】
このように構成されたチャージポンプ回路にあっては以下のような効果を有する。
第１に、第１および第２の入力信号を、共に同じ導電型であリ、設計値が同じトランジスタサイズを有するＰタイプのＭＯＳトランジスタ４１、５１によって受ける構成にし、第１のＭＯＳトランジスタ４１に流れる電流を第２のＭＯＳトランジスタ４２によって規定するとともに、第３のＭＯＳトランジスタ５１に流れる電流を第４のＭＯＳトランジスタ５２によって規定し、かつ、第２および第４のＭＯＳトランジスタ４２、５２が共に同じ導電型であるＰタイプのＭＯＳトランジスタによって構成し、第３のＭＯＳトランジスタ５１に流れる電流を、ＮタイプのＭＯＳトランジスタ５４１、５４３、５４４、５４６によって構成されるカレントミラー回路を用いて放電電流としているので、例え、製造上のばらつき、電源電位のばらつき、使用温度が異なったとしても、位相差０の時に対する出力電流がほぼ０になるという効果を有する。
【００５７】
第２に、第２のＭＯＳトランジスタ４２のチャネル長を第１のＭＯＳトランジスタ４１のチャネル長より長く、第４のＭＯＳトランジスタ５２のチャネル長を第３のＭＯＳトランジスタ５１のチャネル長より長くしているので、第２のＭＯＳトランジスタ４２および第４のＭＯＳトランジスタ５２のアーリー効果を小さくでき、補償範囲内でも電源電位のばらつきが大きく予想される場合は、オフセットの抑制に対して効果的である。
第３に、第２のＭＯＳトランジスタのチャネル幅を第４のＭＯＳトランジスタのチャネル幅より太くすれば、オフセットの抑制に対してさらに効果的である。
【００５８】
第４に、第１の電圧発生回路６を第９のＭＯＳトランジスタ６１と、第５の抵抗性素子６２と、第３の容量性素子６３とによって構成したので、小さい占有面積にて、第２および第４のＭＯＳトランジスタ４２、５２のゲート電極に所望の電位を与えることができる。
第５に、第２の電圧発生回路７を第１０のＭＯＳトランジスタ７１と、第６の抵抗性素子７２と、第４の容量性素子７３とによって構成したので、小さい占有面積にて、第５および第７のＭＯＳトランジスタ５４１、５４４のゲート電極に所望の電位を与えることができる。
【００５９】
なお、上記した実施の形態１においては、カレントミラー回路５４を構成するＭＯＳトランジスタ５４１、５４３、５４４、５４６として、チャージポンプ回路がＰＬＬに組み込まれた場合の全体の系の安定性（位相余裕）を図るため、チャネル長を最小寸法にしたＮタイプのＭＯＳトランジスタを用いたが、アーリー効果の低減を図るため、チャネル長を最小寸法より若干長くしてもよい。
【００６０】
実施の形態２．
図６はこの発明の実施の形態２を示すものであり、上記した実施の形態１に対して、第１ないし第４および第９のＭＯＳトランジスタ４１、４２、５１、５２、６１をＮタイプのＭＯＳトランジスタにし、第５ないし第８および第１０のＭＯＳトランジスタ５４１、５４３、５４４、５４６、７１をＰタイプのＭＯＳトランジスタにした点が相違するだけであり、その他の点については全く同様である。
なお、図６において、図１に用いられた符号と同一符号は同一または相当部分を示す。
【００６１】
このように構成されたチャージポンプ回路においても、図７ないし図９に示すように、第１および第２の入力信号の“Ｈ”レベルと“Ｌ”レベルの関係を上記した実施の形態１に対して反転させれば、基準クロック信号に対して比較クロック信号の位相が、同じ場合（図７参照）、遅れている場合（図８参照）、進んでいる場合（図９参照）ともに、上記した実施の形態１と同様に動作する。
しかも、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係は図１０に示すようになり、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、ほとんどのものにおいて、位相差０の時に対する出力電流がほぼ０になる。
すなわち、このように構成されたチャージポンプ回路においても、上記した実施の形態１と同様の効果を奏するものである。
【００６２】
実施の形態３．
図１１はこの発明の実施の形態３であるＰＬＬ回路を示し、図１１において、２００はＰＬＬ回路外部からのクロック信号である基準クロック信号と比較クロック信号とが入力され、これら両クロック信号の位相差に基づいてアップ信号（第１のクロック信号）およびダウン信号（第２のクロック信号）を出力する位相差比較回路である。この位相差比較回路２００は、図２ないし図４（もしくは図７ないし図９）に示すように、基準クロック信号の立上りを受けて所定期間“Ｌ”レベル（“Ｈ”レベル）を出力し、所定期間経過時、比較クロック信号が“Ｈ”レベルであると“Ｈ”レベルになり、比較クロック信号が“Ｌ”レベルであると“Ｌ”レベル（“Ｈ”レベル）を維持し、比較クロック信号の立上りに応じて“Ｈ”レベル（“Ｌ”レベル）になるアップ信号を出力する。また、位相差比較回路２００は、図２ないし図４（もしくは図７ないし図９）に示すように、基準クロック信号が“Ｌ”レベルである時に比較クロック信号の立上りを受けて“Ｌ”レベル（“Ｈ”レベル）になり、基準クロック信号の立上りを受けて所定期間を“Ｌ”レベル（“Ｈ”レベル）出力し、“Ｈ”レベル（“Ｌ”レベル）になるダウン信号を出力する。
なお、ＰＬＬ回路外部からのクロック信号（基準クロック信号）は、この実施の形態３では、１０ＭＨｚ〜２００ＭＨｚのクロック信号に対して使用可能である。
【００６３】
１００は位相差比較回路２００からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路で、図１にて示した実施の形態１または図２にて示した実施の形態２によって構成される。３００はチャージポンプ回路１００からの出力（充電電流、放電電流）に応じて制御電圧を出力するローパスフィルタである。このローパスフィルタ３００は、チャージポンプ回路１００の出力ノード３に一端が接続される抵抗性素子３０１と、この抵抗性素子３０１の他端と接地電位ノードとの間に接続される容量性素子３０２とによって構成される。容量性素子３０２にチャージポンプ回路１００からの充電電流が流れ込むことによって、容量性素子の電位が上昇し、電位が上昇した制御電圧を出力する。逆に、チャージポンプ回路１００によって容量性素子３０２から放電電流が引き抜かれると、容量性素子の電位は下降し、電位が下降した制御電圧を出力する。
【００６４】
４００はローパスフィルタからの制御電圧に制御されたクロック信号を出力端ＯＵＴに出力するとともに位相差比較回路２００への比較クロック信号として出力する電圧制御発振回路で、リングオシレータによって構成される。
なお、これら位相差比較回路２００、チャージポンプ回路１００、ローパスフィルタ３００、および電圧制御発振回路４００は、１つの半導体集積回路装置に集積化される。
【００６５】
このように構成されたＰＬＬ回路は次のように動作する。すなわち、位相差比較回路２００にて、図２ないし図４（もしくは図６ないし図９）の（ａ）に示した基準クロック信号と（ｂ）に示した比較クロック信号との位相差に基づいて図２ないし図４（もしくは図６ないし図９）の（ｃ）に示したアップ信号および（ｅ）に示したダウン信号を出力する。チャージポンプ回路１００は位相差比較回路２００からのアップ信号およびダウン信号を受けて、アップ信号およびダウン信号に基づいて図２ないし図４（もしくは図６ないし図９）の（ｇ）に示した出力電流（充電電流、放電電流）を出力する。
【００６６】
この時、チャージポンプ回路１００は、上記実施の形態１および実施の形態２で述べたように、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差０の時に対する出力電流がほぼ０になる。従って、チャージポンプ回路１００からの出力電流は、位相差比較回路２００に入力される基準クロック信号と比較クロック信号との位相差が０のとき、ほぼ０になっている。
ローパスフィルタ３００はチャージポンプ回路１００からの出力電流に基づいて充電または放電されてチャージポンプ回路１００からの出力電流に応じて制御電圧を出力する。電圧制御発振回路４００はローパスフィルタ３００からの制御電圧に制御されたクロック信号を出力端ＯＵＴに出力するとともに、位相差比較回路２００への比較クロック信号として出力する。
【００６７】
このように構成されたＰＬＬ回路においては、チャージポンプ回路１００が製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差比較回路２００に入力される基準クロック信号と比較クロック信号との位相差が０の時に出力電流がほぼ０になるので、タイミング設計に余裕があるという効果を有する。
【００６８】
実施の形態４．
図１２はこの発明の実施の形態４であるＰＬＬ回路を示すものであり、上記した実施の形態３に示すものが、電圧制御発振回路４００をリングオシレータによって構成しているのに対して、ディレイコントローラによって構成した点が相違するだけであり、その他の点については全く同様である。
なお、図１２において、図１１に用いられた符号と同一符号は同一または相当部分を示す。
【００６９】
ディレイコントローラによって構成される電圧制御発振回路４００はローパスフィルタ３００からの制御電圧によって遅延時間が制御され、ＰＬＬ回路外部からのクロック信号を、上記制御された遅延時間に基づいた位相差ずつずれた複数の遅延クロック信号を発生する。これらの複数の遅延クロック信号のうち、ＰＬＬ回路外部からのクロック信号の１周期分ずれた２つの遅延クロック信号を、位相差比較回路２００の基準クロック信号および比較クロック信号として出力する。また、１周期分ずれた２つの遅延クロック信号のうちの１周期分遅い遅延クロック信号が出力端ＯＵＴから出力される。
なお、ＰＬＬ回路外部からのクロック信号は、この実施の形態４では、１０ＭＨｚ〜２００ＭＨｚのクロック信号に対して使用可能である。
このように構成されたＰＬＬ回路においても、上記した実施の形態３として示すＰＬＬ回路と同様の効果を奏する。
【００７０】
実施の形態５．
図１３ないし図２０はこの発明の実施の形態５であるパルス幅変調回路を示す。図１３において１０００は図１４の（ａ）に示す入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号（図１４の（ｂ）〜（ｆ）参照）を出力する波形生成回路である。この波形生成回路１０００は、この実施の形態５では、１〜６４の６４（２6）個の選択用クロック信号（遅延出力）を出力する。６４個の選択用クロック信号は入力クロック信号の１周期Ｔの１／６４づつ位相がずれている。
【００７１】
２０００は８ビットのデータ信号および２ビットのコントロール信号からなる選択信号と波形生成回路１０００からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路である。波形生成回路１０００と波形選択回路２０００とによって構成されるパルス幅変調回路は集積化され、１つの半導体集積回路装置とされる。
データ信号はパルス幅変調出力信号のパルス幅を指定する信号である。コントロール信号はパルス幅変調出力信号におけるパルスを一周期内における前段部分、中央部分、後段部分のどの位置にするかを指定する信号である。波形選択回路２０００は、選択信号に基づいて、例えば、図１４の（ｂ）に示す１遅延出力（入力クロック信号に対してＴ／６４位相がずれた選択用クロック信号）と図１４の（ｅ）に示す３３遅延出力（入力クロック信号に対して３３Ｔ／６４位相がずれた選択用クロック信号）を選択し、１遅延出力と３３遅延出力との論理積演算（アンド）をし、図１４の（ｈ）に示すパルス幅変調出力を得る。
【００７２】
波形生成回路１０００は、図１５に示すように、前段ＰＬＬ回路５００と、分周回路６００と、後段ＰＬＬ回路７００と、複数の選択用クロック信号発生回路８０１〜８０８とによって構成されている。
前段ＰＬＬ回路５００は入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する。この実施の形態５では、入力クロック信号の１周期Ｔが１４ｎｓ（周波数が７２ＭＨｚ）であり、前段ＰＬＬ回路５００から８つの位相ずれクロック信号が出力される。
前段ＰＬＬ回路５００は、基本的構成は図１２に示した実施の形態４としてのＰＬＬ回路と同じであり、図１６に示すように、位相差比較回路２０１と、チャージポンプ回路１０１と、ローパスフィルタ３０３と、電圧制御発振回路４０１とによって構成される。
【００７３】
位相差比較回路２０１は基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する。チャージポンプ回路１０１は位相差比較回路２０１からのアップ信号およびダウン信号を受けて、出力電流（充電電流、放電電流）を出力し、図１にて示した実施の形態１または図２にて示した実施の形態２によって構成される。ローパスフィルタ３０３はチャージポンプ回路１０１からの出力（充電電流、放電電流）に応じて制御電圧を出力する。ローパスフィルタ３０３は、チャージポンプ回路１０１の出力ノード３に一端が接続される抵抗性素子３０１と、この抵抗性素子３０１の他端と接地電位ノードとの間に接続される容量性素子３０２とによって構成される。
【００７４】
電圧制御発振回路４０１はディレイコントローラによって構成され、ローパスフィルタ３０３からの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、複数の位相ずれクロック信号を出力する。
電圧制御発振回路４０１は、図１７に示すように、電圧制御回路４０１０と複数段、この実施の形態５では９段の遅延回路４０１１〜４０１９とによって構成される。
【００７５】
電圧制御回路４０１０は、ローパスフィルタ３０３からの制御電圧を受け、この制御電圧に制御された遅延時間を与えるための電圧を複数段の遅延回路４０１１〜４０１９に与える。電圧制御回路４０１０にて制御される遅延時間は、この実施の形態５では、前段ＰＬＬ回路５００がロックした状態において、入力クロック信号の１周期Ｔの１／８に設定される。
電圧制御回路４０１０は４つのＭＯＳトランジスタＴp1、Ｔp2、Ｔn1、Ｔn2と１つの抵抗性素子Ｒ1とによって構成される。
【００７６】
ＭＯＳトランジスタＴp1はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極とドレイン電極とが共通接続されている。ＭＯＳトランジスタＴn1はゲート電極にローパスフィルタ３０３からの制御電圧を受け、ドレイン電極がＭＯＳトランジスタＴp1のドレイン電極に接続され、ソース電極が抵抗性素子Ｒ１を介して接地電位ノード２０に接続される。ＭＯＳトランジスタＴn1はＮタイプのＭＯＳトランジスタであり、ローパスフィルタ３０３からの制御電圧に基づいてその導通度が変化し、ローパスフィルタ３０３からの制御電圧に基づいた電流をＭＯＳトランジスタＴp1に流させる。すなわち、前段ＰＬＬ回路５００がロックした状態において、ローパスフィルタ３０３からの制御電圧により、複数段の遅延回路４０１１〜４０１９における遅延時間がＴ／８に設定される電流がＭＯＳトランジスタＴn1、Ｔp1に流れる。基準クロック信号に対して比較クロック信号が遅れた場合、ローパスフィルタ３０３からの制御電圧が上昇するため、複数段の遅延回路４０１１〜４０１９における遅延時間がＴ／８より短くなるような電流がＭＯＳトランジスタＴn1、Ｔp1に流れる。基準クロック信号に対して比較クロック信号が進んだ場合、ローパスフィルタ３０３からの制御電圧が下降するため、複数段の遅延回路４０１１〜４０１９における遅延時間がＴ／８より短くなるような電流がＭＯＳトランジスタＴn1、Ｔp1に流れる。
【００７７】
ＭＯＳトランジスタＴp2はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp1のゲート電極に接続される。ＭＯＳトランジスタＴp2はＭＯＳトランジスタＴp1とカレントミラー回路を構成し、ＭＯＳトランジスタＴp1に流れる電流と同じ値の電流が流れる。ＭＯＳトランジスタＴn2はＮタイプのＭＯＳトランジスタであり、ゲート電極がドレイン電極と共通接続されてＭＯＳトランジスタＴp2のドレイン電極に接続され、ソース電極が接地電位ノードに接続される。ＭＯＳトランジスタＴn2に流れる電流はＭＯＳトランジスタＴp2に流れる電流と同じ値の電流が流れ、結果として、ＭＯＳトランジスタＴn1に流れる電流と同じ値の電流が流れる。
【００７８】
複数段の遅延回路４０１１〜４０１９は、電圧制御回路４０１０からの制御電圧に遅延時間（Ｔ／８）を制御され、各出力が位相ずれクロック信号Ｏ１〜Ｏ９として出力される。この実施の形態５においては、遅延回路４０１１からの位相ずれクロック信号Ｏ１が基準クロック信号として位相差比較回路２０１に与えられる。また、遅延回路４０１１からの位相ずれクロック信号Ｏ１と１周期Ｔずれた遅延回路４０１９のからの位相ずれクロック信号Ｏ９が比較クロック信号として位相差比較回路２０１に与えられる。遅延回路４０１１〜４０１８からの位相ずれクロック信号Ｏ１〜Ｏ８それぞれは対応の選択用クロック信号発生回路８０１〜８０８に与えられる。
【００７９】
各遅延回路４０１１〜４０１９は４つのＭＯＳトランジスタＴp3、Ｔp4、Ｔn3、Ｔn4と２つのインバータ回路ＩＮ1、ＩＮ2とによって構成される。
ＭＯＳトランジスタＴp3はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp1のゲート電極に接続される。ＭＯＳトランジスタＴp3はＭＯＳトランジスタＴp1とカレントミラー回路を構成し、ＭＯＳトランジスタＴp1に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp3のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８０】
ＭＯＳトランジスタＴn3は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn2のゲート電極に接続される。ＭＯＳトランジスタＴn3はＭＯＳトランジスタＴn2とカレントミラー回路を構成し、ＭＯＳトランジスタＴn2に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn3のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８１】
インバータ回路ＩＮ1はＭＯＳトランジスタＴp3のドレイン電極とＭＯＳトランジスタＴn3のドレイン電極との間に接続される。インバータ回路ＩＮ1は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。
ＭＯＳトランジスタＴp3とＭＯＳトランジスタＴn3とインバータ回路ＩＮ1とによって前段反転回路を構成する。
【００８２】
ＭＯＳトランジスタＴp4はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp1のゲート電極に接続される。ＭＯＳトランジスタＴp4はＭＯＳトランジスタＴp1とカレントミラー回路を構成し、ＭＯＳトランジスタＴp1に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp4のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８３】
ＭＯＳトランジスタＴn4は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn2のゲート電極に接続される。ＭＯＳトランジスタＴn4はＭＯＳトランジスタＴn2とカレントミラー回路を構成し、ＭＯＳトランジスタＴn2に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn4のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８４】
インバータ回路ＩＮ2はＭＯＳトランジスタＴp4のドレイン電極とＭＯＳトランジスタＴn4のドレイン電極との間に接続される。インバータ回路ＩＮ2は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。インバータ回路ＩＮ2の入力ノードはインバータ回路ＩＮ1の出力ノードに接続される。
ＭＯＳトランジスタＴp4とＭＯＳトランジスタＴn4とインバータ回路ＩＮ2とによって後段反転回路を構成する。
【００８５】
各遅延回路４０１１〜４０１９は前段反転回路と後段反転回路によって構成しているが、偶数段の反転回路で構成すればよい。
初段の遅延回路４０１１におけるインバータ回路ＩＮ1の入力ノードに入力クロック信号が入力される。２段目以降の遅延回路４０１２〜４０１９におけるインバータ回路ＩＮ1の入力ノードは前段の遅延回路４０１１〜４０１８におけるインバータ回路ＩＮ2の出力ノードに接続される。初段の遅延回路４０１１におけるインバータ回路ＩＮ2の出力ノードは位相差比較回路２０１の基準クロック信号入力ノードに接続される。最終段の遅延回路４０１９におけるインバータ回路ＩＮ2の出力ノードは位相差比較回路２０１の比較クロック信号入力ノードに接続される。各遅延回路４０１１〜４０１８におけるインバータ回路ＩＮ2の出力ノードは対応の選択用クロック信号発生回路８０１〜８０８におけるクロック信号入力ノードに接続される。
【００８６】
図１５に示す分周回路６００は入力クロック信号を分周して分周クロック信号を出力する。分周回路は６００は、この実施の形態５では、入力クロック信号を２／７に分周する。従って、分周クロック信号の１周期Ｔ1は４９ｎｓ（＝Ｔ・７／２＝１４・７／２）である。
【００８７】
図１５に示す後段ＰＬＬ回路７００は分周回路６００からの分周クロック信号を受け、遅延時間設定電圧信号を選択用クロック信号発生回路８０１〜８０８に出力する。
後段ＰＬＬ回路７００は、基本的構成は図１２に示した実施の形態４としてのＰＬＬ回路と同じであり、図１８に示すように、位相差比較回路２０２と、チャージポンプ回路１０２と、ローパスフィルタ３０４と、電圧制御発振回路４０２とによって構成される。
【００８８】
位相差比較回路２０２は基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する。チャージポンプ回路１０２は位相差比較回路２０２からのアップ信号およびダウン信号を受けて、出力電流（充電電流、放電電流）を出力し、図１にて示した実施の形態１または図２にて示した実施の形態２によって構成される。ローパスフィルタ３０４はチャージポンプ回路１０２からの出力（充電電流、放電電流）に応じて制御電圧を出力する。ローパスフィルタ３０４は、チャージポンプ回路１０２の出力ノード３に一端が接続される抵抗性素子３０１と、この抵抗性素子３０１の他端と接地電位ノードとの間に接続される容量性素子３０２とによって構成される。
【００８９】
電圧制御発振回路４０２はディレイコントローラによって構成され、ローパスフィルタ３０４からの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、遅延時間設定電圧信号を選択用クロック信号発生回路８０１〜８０８に出力する。
電圧制御発振回路４０２は、図１９に示すように、電圧制御回路４０２０と複数段、この実施の形態５では３３段の遅延回路４０２０１〜４０２３３とによって構成される。
【００９０】
電圧制御回路４０２０は、ローパスフィルタ３０４からの制御電圧を受け、この制御電圧に制御された遅延時間を与えるための電圧を複数段の遅延回路４０２０１〜４０２３３に与える。電圧制御回路４０２０にて制御される遅延時間は、この実施の形態５では、後段ＰＬＬ回路７００がロックした状態において、分周回路６００からの分周クロック信号の１周期Ｔ1の１／３２、言い換えれば、（７／２）・Ｔ／３２に設定される。
電圧制御回路４０２０は４つのＭＯＳトランジスタＴp11、Ｔp12、Ｔn11、Ｔn12と１つの抵抗性素子Ｒ11とによって構成される。
【００９１】
ＭＯＳトランジスタＴp11はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極とドレイン電極とが共通接続されている。ＭＯＳトランジスタＴn11はゲート電極にローパスフィルタ３０４からの制御電圧を受け、ドレイン電極がＭＯＳトランジスタＴp11のドレイン電極に接続され、ソース電極が抵抗性素子Ｒ1１を介して接地電位ノード２０に接続される。ＭＯＳトランジスタＴn11はＮタイプのＭＯＳトランジスタであり、ローパスフィルタ３０４からの制御電圧に基づいてその導通度が変化し、ローパスフィルタ３０４からの制御電圧に基づいた電流をＭＯＳトランジスタＴp11に流させる。すなわち、後段ＰＬＬ回路7００がロックした状態において、ローパスフィルタ３０４からの制御電圧により、複数段の遅延回路４０２０１〜４０２３３における遅延時間が（７／２）・Ｔ／３２に設定される電流がＭＯＳトランジスタＴn11、Ｔp11に流れる。基準クロック信号に対して比較クロック信号が遅れた場合、ローパスフィルタ３０４からの制御電圧が上昇するため、複数段の遅延回路４０２０１〜４０２３３における遅延時間が（７／２）・Ｔ／３２より短くなるような電流がＭＯＳトランジスタＴn11、Ｔp11に流れる。基準クロック信号に対して比較クロック信号が進んだ場合、ローパスフィルタ３０４からの制御電圧が下降するため、複数段の遅延回路４０２０１〜４０２３３における遅延時間が（７／２）・Ｔ／３２より短くなるような電流がＭＯＳトランジスタＴn11、Ｔp11に流れる。
【００９２】
ＭＯＳトランジスタＴp12はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp11のゲート電極に接続される。ＭＯＳトランジスタＴp12はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。ＭＯＳトランジスタＴn12はＮタイプのＭＯＳトランジスタであり、ゲート電極がドレイン電極と共通接続されてＭＯＳトランジスタＴp12のドレイン電極に接続され、ソース電極が接地電位ノードに接続される。ＭＯＳトランジスタＴn12に流れる電流はＭＯＳトランジスタＴp12に流れる電流と同じ値の電流が流れ、結果として、ＭＯＳトランジスタＴn11に流れる電流と同じ値の電流が流れる。
ＭＯＳトランジスタＴp11のゲート電極に現れる電位およびＭＯＳトランジスタＴn12のゲート電極に現れる電位が選択用クロック信号発生回路８０１〜８０８への遅延時間設定電圧信号ＯＯ1およびＯＯ2として出力される。
【００９３】
複数段の遅延回路４０２０１〜４０２３３は、電圧制御回路４０２０からの制御電圧に遅延時間（（７／２）・Ｔ／３２）を制御される。この実施の形態５においては、初段の遅延回路４０２０１からの位相ずれクロック信号Ｏ１が基準クロック信号として位相差比較回路２０２に与えられる。また、最終段からの遅延回路４０２０１からの位相ずれクロック信号Ｏ１と１周期Ｔずれた遅延回路４０２３３のからの位相ずれクロック信号Ｏ３３が比較クロック信号として位相差比較回路２０２に与えられる。
【００９４】
各遅延回路４０２０１〜４０２３３は４つのＭＯＳトランジスタＴp13、Ｔp14、Ｔn13、Ｔn14と２つのインバータ回路ＩＮ11、ＩＮ12とによって構成される。ＭＯＳトランジスタＴp13はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp11のゲート電極に接続される。ＭＯＳトランジスタＴp13はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp13のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９５】
ＭＯＳトランジスタＴn13は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn12のゲート電極に接続される。ＭＯＳトランジスタＴn13はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn13のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９６】
インバータ回路ＩＮ11はＭＯＳトランジスタＴp13のドレイン電極とＭＯＳトランジスタＴn13のドレイン電極との間に接続される。インバータ回路ＩＮ11は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。
ＭＯＳトランジスタＴp13とＭＯＳトランジスタＴn13とインバータ回路ＩＮ11とによって前段反転回路を構成する。
【００９７】
ＭＯＳトランジスタＴp14はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp11のゲート電極に接続される。ＭＯＳトランジスタＴp14はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp14のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９８】
ＭＯＳトランジスタＴn14は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn12のゲート電極に接続される。ＭＯＳトランジスタＴn14はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn14のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９９】
インバータ回路ＩＮ12はＭＯＳトランジスタＴp14のドレイン電極とＭＯＳトランジスタＴn14のドレイン電極との間に接続される。インバータ回路ＩＮ12は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。インバータ回路ＩＮ12の入力ノードはインバータ回路ＩＮ11の出力ノードに接続される。ＭＯＳトランジスタＴp14とＭＯＳトランジスタＴn14とインバータ回路ＩＮ12とによって後段反転回路を構成する。
【０１００】
各遅延回路４０２０１〜４０２３３は前段反転回路と後段反転回路によって構成しているが、偶数段の反転回路で構成すればよい。
初段の遅延回路４０２０１におけるインバータ回路ＩＮ11の入力ノードに分周クロック回路６００からの分周クロック信号が入力される。２段目以降の遅延回路４０２０２〜４０２３３におけるインバータ回路ＩＮ11の入力ノードは前段の遅延回路４０２０１〜４０２３２におけるインバータ回路ＩＮ12の出力ノードに接続される。初段の遅延回路４０２０１におけるインバータ回路ＩＮ12の出力ノードは位相差比較回路２０２の基準クロック信号入力ノードに接続される。最終段の遅延回路４０２３３におけるインバータ回路ＩＮ12の出力ノードは位相差比較回路２０２の比較クロック信号入力ノードに接続される。
【０１０１】
図１５に示す選択用クロック信号発生回路８０１〜８０８は前段ＰＬＬ回路５００からの複数の位相ずれクロック信号に対応して設けられ、ディレイコントローラによって構成される。各選択用クロック信号発生回路８０１〜８０８は、後段ＰＬＬ回路７００からの遅延時間設定電圧信号に基づいて、対応の前段ＰＬＬ回路５００からの位相ずれクロック信号を所定時間ずつ遅延した複数の選択用クロック信号を波形選択回路２０００に出力する。この実施の形態５では、８つの選択用クロック信号８０１〜８０８が設けられ、各選択用クロック信号８０１〜８０８に対する遅延時間は入力クロック信号の１周期Ｔの１／６４（＝１／８−（７／２）／３２）に設定される。
【０１０２】
各選択用クロック信号発生回路８０１〜８０８は、図２０に示すように、複数段、この実施の形態５では８段の遅延回路８００１〜８００８によって構成される。
複数段の遅延回路８００１〜８００８は、後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ1およびＯＯ2に遅延時間（Ｔ／６４（＝Ｔ／８−（７／２）・Ｔ／３２））を制御され、各出力が選択用クロック信号Ｏ１〜Ｏ８として波形選択回路２０００に出力される。
【０１０３】
各遅延回路８００１〜８００８は４つのＭＯＳトランジスタＴp23、Ｔp24、Ｔn23、Ｔn24と２つのインバータ回路ＩＮ21、ＩＮ22とによって構成される。
ＭＯＳトランジスタＴp23はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続される。ＭＯＳトランジスタＴp23はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ1を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴp23のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴp11のゲート電極に接続される。その結果、ＭＯＳトランジスタＴp23はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp23のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０４】
ＭＯＳトランジスタＴn23は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続される。ＭＯＳトランジスタＴn23はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ2を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴn23のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴn12のゲート電極に接続される。その結果、ＭＯＳトランジスタＴn23はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn23のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０５】
インバータ回路ＩＮ21はＭＯＳトランジスタＴp23のドレイン電極とＭＯＳトランジスタＴn23のドレイン電極との間に接続される。インバータ回路ＩＮ21は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。
ＭＯＳトランジスタＴp23とＭＯＳトランジスタＴn23とインバータ回路ＩＮ21とによって前段反転回路を構成する。
【０１０６】
ＭＯＳトランジスタＴp24はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続される。ＭＯＳトランジスタＴp24はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ1を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴp24のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴp11のゲート電極に接続される。その結果、ＭＯＳトランジスタＴp24はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp24のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０７】
ＭＯＳトランジスタＴn24は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続される。ＭＯＳトランジスタＴn24はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ2を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴn24のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴn12のゲート電極に接続される。その結果、ＭＯＳトランジスタＴn24はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn24のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０８】
インバータ回路ＩＮ22はＭＯＳトランジスタＴp24のドレイン電極とＭＯＳトランジスタＴn24のドレイン電極との間に接続される。インバータ回路ＩＮ22は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。インバータ回路ＩＮ22の入力ノードはインバータ回路ＩＮ21の出力ノードに接続される。ＭＯＳトランジスタＴp24とＭＯＳトランジスタＴn24とインバータ回路ＩＮ22とによって後段反転回路を構成する。
【０１０９】
各遅延回路８００１〜８００８は前段反転回路と後段反転回路によって構成しているが、偶数段の反転回路で構成すればよい。
初段の遅延回路８００１におけるインバータ回路ＩＮ21の入力ノードに前段ＰＬＬ回路５００からの対応の位相ずれクロック信号が入力される。２段目以降の遅延回路８００２〜８００８におけるインバータ回路ＩＮ21の入力ノードは前段の遅延回路８００１〜８００７におけるインバータ回路ＩＮ22の出力ノードに接続される。各遅延回路８００１〜８００８におけるインバータ回路ＩＮ2の出力ノードから選択用クロック信号Ｏ１〜Ｏ８が波形選択回路２０００に出力される。
【０１１０】
このように構成されたパルス幅変調回路においては、前段ＰＬＬ回路５００を構成するチャージポンプ回路１０１が、上記実施の形態４にて述べたように、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差比較回路２０１に入力される基準クロック信号と比較クロック信号との位相差が０の時に出力電流がほぼ０になるので、前段ＰＬＬ回路５００におけるタイミング設計に余裕が生じる。その結果、高速動作に適した周波数の高い複数の位相ずれクロック信号を、各位相ずれクロック信号間における位相差を精度高くして、前段ＰＬＬ回路５００における電圧制御発振回路４０１から選択用クロック信号信号発生回路８０１〜８０８に出力できる。
【０１１１】
しかも、後段ＰＬＬ回路７００を構成するチャージポンプ回路１０２が、上記実施の形態４にて述べたように、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差比較回路２０２に入力される基準クロック信号と比較クロック信号との位相差が０の時に出力電流がほぼ０になるので、後段ＰＬＬ回路７００におけるタイミング設計に余裕が生じる。その結果、選択用クロック信号発生回路８０１〜８０８からの複数の選択用クロック信号間における位相差を決めるための遅延時間設定電圧信号を精度高くして、後段ＰＬＬ回路７００における電圧制御発振回路４０２の電圧制御回路４０２０から選択用クロック信号信号発生回路８０１〜８０８に出力できる。
【０１１２】
従って、前段ＰＬＬ回路５００から高い周波数の位相ずれクロック信号を受け、後段ＰＬＬ回路７００から精度の高い遅延時間設定電圧信号を受ける選択用クロック信号信号発生回路８０１〜８０８は、高速動作に適した周波数の高い複数の選択用クロック信号を、各選択用クロック信号間における位相差を精度高くして、波形選択回路２０００に出力できる。
ゆえに、波形選択回路２０００は、非常に多くのパルス幅を精度高く生成できるので、上記のように構成されたパルス幅変調回路は、数多くのデータ信号（デジタル）に対応した精度の高いパルス幅変調出力が得られるという効果を有する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１を示す充放電電流発生回路であるチャージポンプ回路の回路図。
【図２】 図１に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号の位相差が０の時の出力電流を説明するための波形図。
【図３】 図１に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が遅れている時の出力電流を説明するための波形図。
【図４】 図１に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が進んでいる時の出力電流を説明するための波形図。
【図５】 図１に示したチャージポンプ回路において、製造上のばらつきにより、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係を示す図。
【図６】 この発明の実施の形態２を示す充放電電流発生回路であるチャージポンプ回路の回路図。
【図７】 図６に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号の位相差が０の時の出力電流を説明するための波形図。
【図８】 図６に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が遅れている時の出力電流を説明するための波形図。
【図９】 図６に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が進んでいる時の出力電流を説明するための波形図。
【図１０】 図６に示したチャージポンプ回路において、製造上のばらつきにより、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係を示す図。
【図１１】 この発明の実施の形態３を示すＰＬＬ回路のブロック図。
【図１２】 この発明の実施の形態４を示すＰＬＬ回路のブロック図。
【図１３】 この発明の実施の形態５を示すパルス幅変調回路を示すブロック図。
【図１４】 図１３に示したパルス幅変調回路における主要な信号を示す波形図。
【図１５】 図１３に示したパルス幅変調回路における波形生成回路１０００を示すブロック図。
【図１６】 図１５に示した波形生成回路１０００における前段ＰＬＬ回路５００を示すブロック図。
【図１７】 図１６に示した前段ＰＬＬ回路５００における電圧制御発振回路４０１を示す回路図。
【図１８】 図１５に示した波形生成回路１０００における後段ＰＬＬ回路７００を示すブロック図。
【図１９】 図１６に示した後段ＰＬＬ回路７００における電圧制御発振回路４０２を示す回路図。
【図２０】 図１５に示した波形生成回路１０００における選択用クロック信号発生回路８０１〜８０８を示す回路図。
【図２１】 従来のチャージポンプ回路１００を示すためのブロック図。
【図２２】 図２１に示したチャージポンプ回路において、製造上のばらつきにより、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係を示す図。
【符号の説明】
１ 第１の入力ノード、２ 第２の入力ノード、３ 出力ノード、４ 充電電流発生回路、５ 放電電流発生回路、６ 第１の電圧発生回路、７ 第２の電圧発生回路、１０ 電源電位ノード、２０ 接地電位ノード、４１ 第１のＭＯＳトランジスタ、４２ 第２のＭＯＳトランジスタ、５１ 第３のＭＯＳトランジスタ、５２ 第４のＭＯＳトランジスタ、５４ カレントミラー回路。
【発明の属する技術分野】
この発明は、充電電流および放電電流を発生するための充放電電流発生回路に係り、特に、ＰＬＬ（Phase Locked Loop、位相ロックループ）回路に用いられる充放電電流発生回路であるチャージポンプ回路、ＰＬＬ回路、およびこのＰＬＬ回路を利用したパルス幅変調（ＰＷＭ）回路に関するものである。
【０００２】
【従来の技術】
従来、ＰＬＬ回路に用いられるチャージポンプ回路として図２１に示すものが知られている。
図２１において、２００は基準クロック信号と比較クロック信号との位相差に基づいてアップ（Ｕｐ）信号およびダウン（Ｄｏｗｎ）信号を出力する位相差比較回路、１００はこの位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を、ローパスフィルタに出力するチャージポンプ回路である。
【０００３】
このチャージポンプ回路１００は、インバータ回路Ｉｎと、ＰタイプのＭＯＳトランジスタＴｐと、ＮタイプのＭＯＳトランジスタＴｎとによって構成されている。インバータ回路Ｉｎは位相差比較回路２００からのアップ信号を反転する。トランジスタＴｐは電源電位（Ｖcc）が印加される電源電位ノードと充電電流および放電電流を出力する出力ノードとの間に接続され、ゲート電極にインバータ回路にて反転されたアップ信号を受ける。トランジスタＴｎは接地電位が印加される接地電位ノードと出力ノードとの間に接続され、ゲート電極に位相差比較回路２００からのダウン信号を受ける。
【０００４】
このように構成されたものにおいて、位相差比較回路２００は、基準クロック信号に対する比較クロック信号の位相差に基づきアップ信号およびダウン信号を出力する。
位相差比較回路２００からのアップ信号が“Ｈ”レベルのパルスを出力すると、インバータＩｎに反転された“Ｌ”レベルのパルスがトランジスタＴｐに印加される。この“Ｌ”レベルのパルスを受けたトランジスタＴｐは導通状態になり、充電電流ｉ１を出力ノードに流す。
一方、位相差比較回路２００からのダウン信号が“Ｈ”レベルのパルスを出力すると、この“Ｈ”レベルのパルスがトランジスタＴｎに印加される。この“Ｈ”レベルのパルスを受けたトランジスタＴｎは導通状態になり、放電電流ｉ２を出力ノードから流す。
このようにして充電電流ｉ１および放電電流ｉ２が出力ノードから出力される。
【０００５】
【発明が解決しようとする課題】
ところで、このように構成されたものにおいて、デッドハント（不感帯）を抑制するために、基準クロック信号と比較クロック信号との間に位相差がない時にも、基準クロック信号の１周期における短い期間、位相差比較回路２００はアップ信号およびダウン信号が共に“Ｈ”レベルのパルスとなるように出力する。この短い期間の“Ｈ”レベルのパルスからなるアップ信号およびダウン信号を受けたチャージポンプ回路１００において、トランジスタＴｐおよびＴｎは共に導通状態となり、充電電流ｉ１および放電電流ｉ２が流れる。
【０００６】
この時の充電電流ｉ１と放電電流ｉ２の値を同じになるように設計すれば、出力ノードからローパスフィルタヘの充電電流およびローパスフィルタから出力ノードへの放電電流は０、つまり出力電流は０になる。すなわち、図２２に直線Ａにて示すように、基準クロック信号と比較クロック信号との位相差が０の時、出力電流が０になるように、トランジスタＴｐおよびＴｎを設計すればよい。
【０００７】
なお、図２２において、横軸は基準クロック信号と比較クロック信号との位相差を、縦軸は基準クロック信号の１周期に出力ノードから流れ出すもしくは流れ込む平均電流からなる出力電流を示す。位相差は正の値が基準クロック信号に対して比較クロック信号が進んでいる場合、負の値が遅れている場合を示す。また、出力電流は正の値が出力ノードからローパスフィルタに充電電流が流れ出す場合、負の値がローパスフィルタから出力ノードに放電電流が流れ込む場合を示す。
【０００８】
しかるに、基準クロック信号と比較クロック信号との位相差が０の時、出力電流が０になるように、トランジスタＴｐおよびＴｎを設計したとしても、製造プロセス上のばらつきにより、トランジスタＴｐおよびＴｎが設計値に対してばらつくことがある。
例えば、トランジスタＴｐおよびＴｎのチャネル長が設計値より短くなると、トランジスタＴｐおよびＴｎが導通状態の時に流れる電流値が、設計値の時に流れる電流値より大きくなる。そして、トランジスタＴｐの電流値がトランジスタＴｎより大きくなる比率が高い。つまり、導通状態の時に流れるトランジスタＴｐの電流値が導通状態の時に流れるトランジスタＴｎの電流値より高くなる。結果として、図２２に直線Ｂにて示すように、基準クロック信号と比較クロック信号の位相差が０の時、出力電流（充電電流）が流れ、出力電流が０の時は、基準クロック信号に対して比較クロック信号がオフセット幅Ｗ１だけ遅れた状態になる。
【０００９】
一方、トランジスタＴｐおよびＴｎのチャネル長が設計値より長くなると、トランジスタＴｐおよびＴｎが導通状態の時に流れる電流値が、設計値の時に流れる電流値より小さくなる。そして、トランジスタＴｐの電流値がトランジスタＴｎより小さくなる比率が高い。つまり、導通状態の時に流れるトランジスタＴｐの電流値が導通状態の時に流れるトランジスタＴｎの電流値より低くなる。結果として、図２２に直線Ｃにて示すように、基準クロック信号と比較クロック信号の位相差が０の時、出力電流（放電電流）が流れ、出力電流が０の時は、基準クロック信号に対して比較クロック信号がオフセット幅Ｗ２だけ進んだ状態になる。
【００１０】
また、電源電位ノードに印加される電源電位（Ｖcc）に対してある範囲の電源に対して補償する必要がある。電源電位が規定値より高い場合または低い場合に使用されると、図２２の直線Ａにて示す特性が直線Ｂまたは直線Ｃ側に移動し、やはりオフセットが生じることになる。
使用環境における温度に対しても、例えば、０〜７０゜Ｃに対して補償する必要があり、使用環境の温度によっては、図２２の直線Ａにて示す特性が直線Ｂまたは直線Ｃ側に移動し、やはりオフセットが生じることになる。
【００１１】
このように、製造プロセスによるトランジスタＴｐおよびＴｎの製造ばらつき、電源電位ノードに印加される電源電位（Ｖcc）のばらつき、使用環境の温度のばらつき等により出力電流０に対する位相差のオフセットが生じる。
上記したチャージポンプ回路１００をＰＬＬ回路に用いた場合、上記オフセットは、ＰＬＬ回路がロックしている定常状態において、常に発生している位相差を意味している。このことはＰＬＬ回路からの出力信号のタイミングのずれを意味し、タイミング設計の余裕を削るものであった。
ＰＬＬ回路として低速で動作するもの、言い換えれば、基準クロック信号および比較クロック信号の周波数が低いものに対しては、それ程問題にならなかったが、高速で動作させるようにした場合、言い換えれば、基準クロック信号および比較クロック信号の周波数が高いものに対しては、タイミング設計に余裕がなくなること非常に重要な問題になってきた。
【００１２】
この発明は上記した点に鑑みてなされたものであり、製造プロセスによる素子のばらつき、電源電位ノードに印加される電源電位（Ｖcc）のばらつき、使用環境の温度のばらつき等により出力電流０に対する位相差のオフセットを極力抑制できる充放電電流発生回路およびチャージポンプ回路を得ることを目的とする。
第２の目的は、タイミング設計に余裕のあるＰＬＬ回路を得ることである。
第３の目的は、制度の高いパルス幅変調を行えるパルス幅変調回路を得ることである。
【００１３】
【課題を解決するための手段】
第１の発明に係る充放電電流発生回路は充電電流発生回路と放電電流発生回路とを備え、充電電流発生回路は、第１の入力ノードにゲート電極が接続され、電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、およびゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有し、放電電流発生回路は、第２の入力ノードにゲート電極が接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路とを具備するカレントミラー回路とを有するものである。
【００１４】
第２の発明に係るチャージポンプ回路は、電源電位ノードと接地電位ノードとの間に接続され、第１の電位出力ノードに第１の所定電位を出力する第１の電圧発生回路と、充電電流発生回路と、放電電流発生回路とを備え、充電電流発生回路は、ゲート電極が第１の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有し、放電電流発生回路は、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を具備するカレントミラー回路とを有するものである。
【００１５】
第３の発明に係るチャージポンプ回路は、第１の所定電位を第１の電位出力ノードに出力する電位を第１の電圧発生回路と、第２の所定電位を第２の電位出力ノードに出力する電位を第２の電圧発生回路と、充電電流発生回路と、放電電流発生回路とを備え、充電電流発生回路は、ゲート電極が第１の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、第１の入力トランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有し、放電電流発生回路は、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第１の電圧発生回路の第１の電位出力ノードに接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、ゲート電極が第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が第４のＭＯＳトランジスタのドレイン電極に接続される第２導電型の第５のＭＯＳトランジスタと、ゲート電極が第５のＭＯＳトランジスタのドレイン電極に接続され、第５のＭＯＳトランジスタのソース電極と接地電位ノードとの間に接続される第２導電型の第６のＭＯＳトランジスタと、ゲート電極が第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が出力ノードに接続される第２導電型の第７のＭＯＳトランジスタと、ゲート電極が第６のＭＯＳトランジスタのゲート電極に接続され、第７のＭＯＳトランジスタのソース電極と接地電位ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタとを有し、第１の電圧発生回路は、電源電位ノードと第１の電位出力ノードとの間に接続され、ゲート電極が第１の電位出力ノードに接続される第１導電型の第９のＭＯＳトランジスタと、第１の電位出力ノードと接地電位ノードとの間に接続される第５の抵抗性素子と、電源電位ノードと第１の電位出力ノードとの間に接続される第３の容量性素子とを有し、第２の電圧発生回路は、電源電位ノードと第２の電位出力ノードとの間に接続される第５の抵抗性素子と、第２の電位出力ノードと接地電位ノードとの間に接続され、ゲート電極が第２の電位出力ノードに接続される第２導電型の第１０のＭＯＳトランジスタと、第２の電位出力ノードと電源電位ノードとの間に接続される第４の容量性素子とを有するものである。
【００１６】
第４の発明に係るＰＬＬ回路は、基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、このローパスフィルタからの制御電圧に制御されたクロック信号を位相差比較回路への比較クロック信号として出力する電圧制御発振回路とを備え、チャージポンプ回路は、ゲート電極が第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を具備するカレントミラー回路とを有するものである。
【００１７】
第５の発明に係るパルス幅変調回路は、入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号を出力する波形生成回路と、選択信号と波形生成回路からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路とを備え、波形生成回路は、入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する前段ＰＬＬ回路と、入力クロック信号を分周して分周クロック信号を出力する分周回路と、この分周回路からの分周クロック信号を受け、遅延時間設定電圧信号を出力する後段ＰＬＬ回路と、前段ＰＬＬ回路からの複数の位相ずれクロック信号に対応して設けられ、それぞれが、後段ＰＬＬ回路からの遅延時間設定電圧信号に基づいて、対応の位相ずれクロック信号を所定時間づつ遅延した複数の選択用クロック信号を波形選択回路に出力する選択用クロック信号発生回路とを備え、前段ＰＬＬ回路は、基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、このローパスフィルタからの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、複数の位相ずれクロック信号を出力する電圧制御発振回路とを備え、チャージポンプ回路は、ゲート電極が上記第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を有するカレントミラー回路とを備え、電圧制御発振回路は、ローパスフィルタからの制御電圧を受けて遅延時間設定電圧信号を出力する電圧制御回路と、この電圧制御回路からの遅延時間設定電圧信号を受けて制御され、縦続接続される複数段の遅延手段とを有し、初段の遅延手段に入力クロック信号が入力され、複数段の遅延手段からの出力を複数の位相ずれクロック信号として出力し、複数段の遅延手段のうちの１周期ずれた位相ずれクロック信号を出力する２つの遅延手段からの位相ずれクロック信号を位相差比較回路への基準クロック信号および比較クロック信号として出力するものである。
【００１８】
第６の発明に係るパルス幅変調回路は、入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号を出力する波形生成回路と、選択信号と波形生成回路からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路とを備え、波形生成回路は、入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する前段ＰＬＬ回路と、入力クロック信号を分周して分周クロック信号を出力する分周回路と、この分周回路からの分周クロック信号を受け、遅延時間設定電圧信号を出力する後段ＰＬＬ回路と、前段ＰＬＬ回路からの複数の位相ずれクロック信号に対応して設けられ、それぞれが、後段ＰＬＬ回路からの遅延時間設定電圧信号に基づいて、対応の位相ずれクロック信号を所定時間ずつ遅延した複数の選択用クロック信号を波形選択回路に出力する選択用クロック信号発生回路とを備え、後段ＰＬＬ回路は、基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、このローパスフィルタからの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御発振回路とを備え、チャージポンプ回路は、ゲート電極が第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、ゲート電極が第２の入力ノードに接続され、ソース電極が電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を有するカレントミラー回路とを備え、電圧制御発振回路は、ローパスフィルタからの制御電圧を受けて複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御回路と、この電圧制御回路からの遅延時間設定電圧信号を受けて制御され、縦続接続される複数段の遅延手段とを有し、初段の遅延手段に分周回路からの分周クロック信号が入力され、複数段の遅延手段のうちの１周期ずれたクロック信号を出力する２つの遅延手段からのクロック信号を位相差比較回路への基準クロック信号および比較クロック信号として出力するものである。
【００１９】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１である充放電電流発生回路からなるチャージポンプ回路を示し、図において、１はアップ（Ｕｐ）信号である第１の入力信号を受ける第１の入力ノード、２はダウン（Ｄｏｗｎ）信号である第２の入力信号を受ける第２の入力ノード、３は充電電流または放電電流となる出力電流Ｉが流れる出力ノードである。
【００２０】
４は出力ノード３に充電電流を流すための充電電流発生回路で、Ｐタイプの第１のＭＯＳトランジスタ４１と、Ｐタイプの第２のＭＯＳトランジスタ４２と、第１の抵抗性素子４３と、第１の容量性素子４４とによって構成される。
第１のＭＯＳトランジスタ４１は、ゲート電極が第１の入力ノード１に接続され、ソース電極が電源電位ノード１０に接続される。電源電位ノード１０に印加される電源電位（Ｖcc）は、この実施の形態１では３．３Ｖである。第１のＭＯＳトランジスタ４１は、この実施の形態１では、そのチャネル長を最小寸法より若干長く、電流能力を高くして入力信号に対する感度をよくしてある。なお、最小寸法とは、このチャージポンプ回路が集積化される半導体集積回路装置においてのデザインルールによって決まる最小線幅を意味し、０．５μｍデザインルールであれば、０．５μｍである。また、第１のＭＯＳトランジスタ４１は、この実施の形態１では、そのスレッショルド電圧を０．７Ｖにしている。
【００２１】
第２のＭＯＳトランジスタ４２は、ソース電極が第１のＭＯＳトランジスタ４１のドレイン電極に接続され、ゲート電極に第１の所定電位が印加される。第１の所定電位は、この実施の形態１では、２．２Ｖに設定される。第２のＭＯＳトランジスタ４２は、第１のＭＯＳトランジスタ４１が導通状態の時に第１のＭＯＳトランジスタ４１に流れる電流を規定（一定に）するためのものである。第２のＭＯＳトランジスタ４２は、この実施の形態１では、そのチャネル長を第１のＭＯＳトランジスタ４１のチャネル長より若干長くしてある。このようにチャネル長を長くすることにより、第２のＭＯＳトランジスタ４２のアーリー効果を小さくできる。つまり、第２のＭＯＳトランジスタ４２のソース−ドレイン間電圧（ＶDS）の変動によるソース−ドレイン間電流（ＩDS＝Ｉ１）の変動が小さく設定できるため、例えば電源電位ノード１０に印加される電源電位Ｖccが規定値より補償値範囲内にて多少ずれても、第１のＭＯＳトランジスタ４１の導通状態の時に、第１および第２のＭＯＳトランジスタ４１、４２に流れる電流Ｉ１は規定値の時と略一致する。また、第２のＭＯＳトランジスタ４２は、この実施の形態１では、そのスレッショルド電圧を０．７Ｖにしている。
【００２２】
第１の抵抗性素子４３は、第２のＭＯＳトランジスタ４２のドレイン電極と出力ノード３との間に接続される。第１の容量性素子４４は電源電位ノード１０と第１のＭＯＳトランジスタ４１のドレイン電極との間に接続される。第１の容量性素子４４は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第１の容量性素子４４は、この実施の形態１では、ＰタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は２ｐＦである。
【００２３】
５は出力ノード３から放電電流を引き抜くための放電電流発生回路で、Ｐタイプの第３のＭＯＳトランジスタ５１と、Ｐタイプの第４のＭＯＳトランジスタ５２と、第２の抵抗性素子５３と、ウィルソン型のカレントミラー回路と同様の特性を有するカレントミラー回路５４と、第２の容量性素子５５とによって構成される。
第３のＭＯＳトランジスタ５１は、ゲート電極が第２の入力ノード２に接続され、ソース電極が電源電位ノード１０に接続される。第３のＭＯＳトランジスタ５１は第１のＭＯＳトランジスタ４１と同じトランジスタサイズ、つまり、同じチャネル長および同じチャネル幅をもつトランジスタ特性が同じトランジスタとして形成される。
【００２４】
第４のＭＯＳトランジスタ５２は、ソース電極が第３のＭＯＳトランジスタ５１のドレイン電極に接続され、ゲート電極に第１の所定電位が印加される。第４のＭＯＳトランジスタ５２は、第３のＭＯＳトランジスタ５１が導通状態の時に第３のＭＯＳトランジスタ５１に流れる電流を規定（一定に）するためのものである。第４のＭＯＳトランジスタ５２は、この実施の形態１では、そのチャネル長を第３のＭＯＳトランジスタ５１のチャネル長より若干長くしてある。このようにチャネル長を長くすることにより、第４のＭＯＳトランジスタ５２のアーリー効果を小さくできる。つまり、第４のＭＯＳトランジスタ５２のソース−ドレイン間電圧（ＶDS）の変動によるソース−ドレイン間電流（ＩDS＝Ｉ２）の変動が小さく設定できるため、例えば電源電位ノード１０に印加される電源電位Ｖccが規定値より補償値範囲内にて多少ずれても、第３のＭＯＳトランジスタ５１の導通状態の時に、第１および第２のＭＯＳトランジスタ４１、４２に流れる電流Ｉ２は規定値の時と略一致する。また、第４のＭＯＳトランジスタ５２は、この実施の形態１では、そのスレッショルド電圧を０．７Ｖにしている。
【００２５】
第４のＭＯＳトランジスタ５２のゲート電極には第２のＭＯＳトランジスタ４２のゲート電極に印加される第１の所定電位が印加されるため、第４のＭＯＳトランジスタ５２に流れる電流Ｉ２と第２のＭＯＳトランジスタ４２に流れる電流Ｉ１とは同じ値にされる。従って、第２及び第４のＭＯＳトランジスタ４２、５２は第１及び第３のＭＯＳトランジスタ４１、５１に流れる電流値を同じ値にするように機能する。
【００２６】
第２の抵抗性素子５３は、一方端が第４のＭＯＳトランジスタ５２のドレイン電極に接続される。第２の容量性素子５５は電源電位ノード１０と第３のＭＯＳトランジスタ５１のドレイン電極との間に接続される。カレントミラー回路５４は、第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路と、出力ノード３に接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路とを有する。
【００２７】
カレントミラー回路５４の入力系回路は、Ｎタイプの第５のＭＯＳトランジスタ５４１と、第３の抵抗性素子５４２と、Ｎタイプの第６のＭＯＳトランジスタ５４３とによって構成される。第５のＭＯＳトランジスタ５４１は、ドレイン電極が第２の抵抗性素子５３の他方端に接続され、第２の抵抗性素子５３を介して第４のＭＯＳトランジスタ５２のドレイン電極に接続される。また、第５のＭＯＳトランジスタ５４１は、ゲート電極に第２の所定電位が印加される。第２の所定電位は、この実施の形態１では、１．１Ｖに設定される。第３のＭＯＳトランジスタ５１が導通状態の時に、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ３は、第４のＭＯＳトランジスタ５３に流れる電流値Ｉ２と同じになる。
【００２８】
第３の抵抗性素子５４２は、一方端が第５のＭＯＳトランジスタ５４１のソース電極に接続される。第６のＭＯＳトランジスタ５４３は、ドレイン電極が第３の抵抗性素子５４２の他方端に接続され、第３の抵抗性素子５４２を介して第５のＭＯＳトランジスタ５４１のソース電極に接続される。第６のＭＯＳトランジスタ５４３は、ソース電極が接地電位（ＧＮＤ）が印加される接地電位ノード２０に接続される。接地電位（ＧＮＤ）は、この実施の形態１では、０Ｖである。第６のＭＯＳトランジスタ５４３は、ゲート電極が第５のＭＯＳトランジスタ５４１のドレイン電極に接続される。第６のＭＯＳトランジスタ５４３に流れる電流値Ｉ４は、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ３と同じになる。
【００２９】
カレントミラー回路５４の出力系回路は、Ｎタイプの第７のＭＯＳトランジスタ５４４と、第４の抵抗性素子５４５と、Ｎタイプの第６のＭＯＳトランジスタ５４６とによって構成される。第７のＭＯＳトランジスタ５４４は、ドレイン電極が出力ノード３に接続され、ゲート電極に第２の所定電位が印加される。
【００３０】
第４の抵抗性素子５４５は、一方端が第７のＭＯＳトランジスタ５４４のソース電極に接続される。第８のＭＯＳトランジスタ５４６は、ドレイン電極が第４の抵抗性素子５４５の他方端に接続され、第４の抵抗性素子５４５を介して第７のＭＯＳトランジスタ５４４のソース電極に接続される。第８のＭＯＳトランジスタ５４６は、ソース電極が接地電位ノード２０に接続され、ゲート電極が第６のＭＯＳトランジスタ５４３のゲート電極に接続される。第８のＭＯＳトランジスタ５４６は第６のＭＯＳトランジスタ５４３とカレントミラー構成になるため、第８のＭＯＳトランジスタ５４６に流れる電流値Ｉ５は、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ４と同じになる。また、第８のＭＯＳトランジスタ５４６に流れる電流値Ｉ５は、第７のＭＯＳトランジスタ５４４に流れる電流値Ｉ４と同じになる。
【００３１】
なお、第５ないし第８のＭＯＳトランジスタ５４１、５４３、５４４、５４６は、この実施の形態１では、すべて同じトランジスタサイズにて形成されており、チャネル長は最小寸法にされている。また、第５ないし第８のＭＯＳトランジスタ５４１、５４３、５４４、５４６のスレッショルド電圧は、この実施の形態１では、０．７Ｖである。
【００３２】
第３のＭＯＳトランジスタ５１が導通状態の時、第３のＭＯＳトランジスタ５１に流れる電流値は、第４のＭＯＳトランジスタ５２に流れる電流値Ｉ２に規定され、第４のＭＯＳトランジスタ５２に流れる電流値Ｉ２、第５のＭＯＳトランジスタ５４１に流れる電流値Ｉ３、第６のＭＯＳトランジスタ５４３に流れる電流値Ｉ４、第８のＭＯＳトランジスタ５４６に流れる電流値Ｉ５、及び第７のＭＯＳトランジスタ５４４に流れる電流値Ｉ６と同じになる。そして、第１のＭＯＳトランジスタ４１が導通状態の時、第１のＭＯＳトランジスタ４１に流れる電流値は、第２のＭＯＳトランジスタ４２に流れる電流値Ｉ１に規定され、第２のＭＯＳトランジスタ４２に流れる電流値Ｉ１と同じになる。従って、第１及び第３のＭＯＳトランジスタ４１、５１が導通状態の時、第１及び第３のＭＯＳトランジスタ４１、５１に流れる電流値は同じになる。
【００３３】
第２の容量性素子５５は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第１の容量性素子４は、この実施の形態１では、ＰタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は２ｐＦである。
【００３４】
６は電源電位ノード１０と接地電位ノード２０との間に接続され、第１の所定電位を第２及び第３のＭＯＳトランジスタ４２、５２のゲート電極に出力する第１の電圧発生回路である。第１の電圧発生回路６の第１の電位出力ノード６４は第２及び第３のＭＯＳトランジスタ４２、５２のゲート電極に接続される。第１の電圧発生回路６は、Ｐタイプの第９のＭＯＳトランジスタ６１と、第５の抵抗性素子６２と、第３の容量性素子６３とによって構成される。第９のＭＯＳトランジスタ６１は電源電位ノード２０と第１の電位出力ノード６４との間に接続され、ゲート電極が第１の電位出力ノード６４に接続される。第９のＭＯＳトランジスタ６１は、この実施の形態１では、チャネル長は最小寸法にされており、スレッショルド電圧は、０．７Ｖである。
【００３５】
第５の抵抗性素子６２は第１の電位出力ノード６４と接地電位ノード２０との間に接続される。第９のＭＯＳトランジスタ６１と第５の抵抗性素子６２とは、電源電位ノード１０と接地電位ノード２０との間に直列接続され、これらの接続点となる第１の電位出力ノード６４に第１の所定電位、この実施の形態１ては２．２Ｖを出力する。第３の容量性素子６３は電源電位ノード１０と第１の電位出力ノード６４との間に接続される。第３の容量性素子６３は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第３の容量性素子６３は、この実施の形態１では、ＰタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は５０ｐＦである。
【００３６】
７は電源電位ノード１０と接地電位ノード２０との間に接続され、第２の所定電位を第５及び第７のＭＯＳトランジスタ５４１、５４４のゲート電極に出力する第２の電圧発生回路である。第２の電圧発生回路７の第２の電位出力ノード７４は第５及び第７のＭＯＳトランジスタ５４１、５４４のゲート電極に接続される。第２の電圧発生回路７は、Ｎタイプの第１０のＭＯＳトランジスタ７１と、第６の抵抗性素子７２と、第４の容量性素子７３とによって構成される。第１０のＭＯＳトランジスタ７１は第２の電位出力ノード７４と接地電位ノード２０との間に接続され、ゲート電極が第２の電位出力ノード７４に接続される。第１０のＭＯＳトランジスタ７１は、この実施の形態１では、チャネル長は最小寸法にされており、スレッショルド電圧は、０．７Ｖである。
【００３７】
第６の抵抗性素子７２は電源電位ノード１０と第２の電位出力ノード７４との間に接続される。第１０のＭＯＳトランジスタ７１と第６の抵抗性素子７２とは、電源電位ノード１０と接地電位ノード２０との間に直列接続され、これらの接続点となる第２の電位出力ノード７４に第２の所定電位、この実施の形態１ては１．１Ｖを出力する。第４の容量性素子７３は第２の電位出力ノード７４と接地電位ノード２０との間に接続される。第４の容量性素子７３は、電源電位ノード１０に接続される電源線等に重畳されるノイズを吸収するためのノイズ防止用である。第４の容量性素子７３は、この実施の形態１では、ＮタイプのＭＯＳトランジスタ構成によるＭＯＳキャパシタによって形成され、その容量値は５０ｐＦである。
【００３８】
次に、このように構成されたチャージポンプ回路の動作について説明する。
まず、図２に示すように、基準クロック信号に対して比較クロック信号の位相ずれがない場合、つまり同期がとられている場合について説明する。この時、第１の入力ノード１に入力される第１の入力信号は図２の（ｃ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。また、第２の入力ノード２に入力される第２の入力信号も図２の（ｅ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。この実施の形態１においては基準クロック信号の１周期Ｔは１４ｎｓであり、第１及び第２の入力信号における“Ｌ”レベルとなる所定期間は２ｎｓとしている。
【００３９】
第１の入力信号が“Ｌ”レベルになると、第１のＭＯＳトランジスタ４１は導通状態になり、第２のＭＯＳトランジスタ４２に規定される電流値Ｉ１の電流が電源電位ノード１０から第１及び第２のＭＯＳトランジスタ４１、４２及び第１の抵抗性素子４３を介して出力ノード３に流れる。つまり、図２の（ｄ）に示す充電電流Ｉ１が出力ノード３に向かって流れる。
【００４０】
一方、第２の入力信号が“Ｌ”レベルになると、第３のＭＯＳトランジスタ５１は導通状態になり、第４のＭＯＳトランジスタ４２に規定される電流値Ｉ２の電流が電源電位ノード１０から第３及び第４のＭＯＳトランジスタ５１、５２及び第２の抵抗性素子３３を介してカレントミラー回路５４に流れる。
【００４１】
カレントミラー回路５４では、第５のＭＯＳトランジスタ５４１に電流値Ｉ２と同じ値になるよう制御された電流値Ｉ３の電流が流れ、第６のＭＯＳトランジスタ５４３に電流値Ｉ３と同じ値の電流値Ｉ４の電流が流れる。電源電位ノード１０から第３及び第４のＭＯＳトランジスタ５１、５２、第２の抵抗性素子５３、第５のＭＯＳトランジスタ５４１、第３の抵抗性素子５４２、及び第６のＭＯＳトランジスタ５４３を介して接地電位ノード２０に電流値Ｉ２（＝Ｉ３＝Ｉ４）の電流が流れる。第８のＭＯＳトランジスタ５４６は、第６のＭＯＳトランジスタ５４３とカレントミラー構成をしているため、電流値Ｉ４と同じ値の電流値Ｉ５が流れる。第７のＭＯＳトランジスタ５４４に電流値Ｉ５と同じ値の電流値Ｉ６が流れる。出力ノード３から第７のＭＯＳトランジスタ５４４、第４の抵抗性素子５４５、及び第８のＭＯＳトランジスタ５４６を介して接地電位ノード２０に電流値Ｉ６（＝Ｉ５＝Ｉ４＝Ｉ２）の電流が流れる。つまり、図２の（ｆ）に示す放電電流Ｉ２が出力ノード３から引き込まれる。
【００４２】
この時、第１及び第３のＭＯＳトランジスタ４１、５１は同じトランジスタサイズにて形成され、第２及び第４のＭＯＳトランジスタ４２、５２のゲート電極には、第１の所定電位が印加されているので、第２及び第４のＭＯＳトランジスタ４２、５２に流れる電流値Ｉ１、Ｉ２は同じ値になる。従って、充電電流発生回路４による充電電流Ｉ１と放電電流発生回路５による放電電流Ｉ６（＝Ｉ２）は同じになり、出力ノード３から流れ出す充電電流及び出力ノード３に流れ込む放電電流は０となり、図２の（ｇ）に示すように出力電流は０である。
【００４３】
なお、この状態の各部における電位は、この実施の形態１では次のようになっていた。電源電位ノード１０に印加される電源電位は３．３Ｖ、第２のＭＯＳトランジスタ４２のソース電極における電位は２．９Ｖ、第２のＭＯＳトランジスタ４２のゲート電極における電位、つまり、第１の所定電位は２．２Ｖ、出力ノードの電位は１．７Ｖ、第４のＭＯＳトランジスタ５２のソース電極における電位は２．９Ｖ、第４のＭＯＳトランジスタ５２のゲート電極における電位は２．２Ｖ、第５のＭＯＳトランジスタ５４１のドレイン電極と第６及び第８のＭＯＳトランジスタ５４３、５４６のゲート電極における電位は０．７Ｖ、第７のＭＯＳトランジスタ５４３のソース電極における電位は０．３Ｖであった。
第２及び第４のＭＯＳトランジスタ４２、５２のゲート−ソース間電圧は０．７（＝２．９−２．２）Ｖとこれらトランジスタ４２、５２のスレッショルド電圧と同じであり、これらトランジスタ４２、５２に流れる電流値Ｉ１、Ｉ２は微小な値である。従って、この期間に消費される電力は非常に小さい値となる。
【００４４】
一方、第１の入力信号が“Ｈ”レベルであると、第１のＭＯＳトランジスタ４１は非導通状態になるので、電源電位ノード１０から出力ノード３へ電流が流れない。つまり、図２の（ｄ）に示すように充電電流発生回路４からの充電電流Ｉ１は０である。
また、第２の入力信号が“Ｈ”レベルであると、第３のＭＯＳトランジスタ５１は非導通状態になるので、第４ないし第５のＭＯＳトランジスタ５２、５４１、５４３に電流が流れない。その結果、第８および第７のＭＯＳトランジスタ５４６、５４４にも電流が流れない。つまり、図２の（ｆ）に示すように放電電流発生回路５からの放電電流Ｉ６は０である。
このように、第１および第２の入力信号がともに“Ｈ”レベルであると、充電電流発生回路４からの充電電流Ｉ１および放電電流発生回路５からの放電電流Ｉ６はともに０であり、出力電流Ｉは図２の（ｇ）に示すように０になる。
【００４５】
次に、基準クロック信号に対して比較クロック信号の位相が遅れている場合について説明する。この時、第１の入力ノード１に入力される第１の入力信号は図３の（ｃ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなり、比較クロック信号の立上りに応じて“Ｈ”レベルとなる。また、第２の入力ノード２に入力される第２の入力信号は、位相ずれがない場合と同様に図３の（ｅ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。
【００４６】
第１および第２の入力信号がともに“Ｌ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４から充電電流Ｉ１（図３の（ｄ）参照）が出力ノード３に流れ、放電電流発生回路５により放電電流Ｉ６（図３の（ｅ）参照）が出力ノードから引き込まれる。従って、出力電流Ｉは図３の（ｇ）に示すように０になる。
また、第１の入力信号が“Ｌ”レベル、第２の入力信号が“Ｈ”レベルであると、充電電流発生回路４から充電電流Ｉ１（図３の（ｄ）参照）が出力ノード３に流れ、放電電流発生回路５による放電電流Ｉ６（図３の（ｅ）参照）が０である。従って、出力電流Ｉは図３の（ｇ）に示すように充電電流Ｉ１となって、出力ノード３から流れ出すことになる。
【００４７】
そして、第１および第２の入力信号がともに“Ｈ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４からの充電電流Ｉ１（図３の（ｄ）参照）が０、放電電流発生回路５による放電電流Ｉ６（図３の（ｅ）参照）が０である。従って、出力電流Ｉは図３の（ｇ）に示すように０になる。
このように、基準クロック信号に対して比較クロック信号の位相が遅れている場合、基準クロック信号と比較クロック信号の位相差に応じた期間、充電電流が出力ノード３から流れる。
【００４８】
次に、基準クロック信号に対して比較クロック信号の位相が進んでいる場合について説明する。この時、第１の入力ノード１に入力される第１の入力信号は、位相ずれがない場合と同様に図４の（ｃ）に示すように、基準クロック信号の立上りに応じて所定期間“Ｌ”レベルとなる。また、第２の入力ノード２に入力される第２の入力信号は、比較クロック信号の立上りに応じて図３の（ｅ）に示すように、“Ｌ”レベルとなり、基準クロック信号の立上りから所定期間経過後“Ｈ”レベルとなる。
【００４９】
第１および第２の入力信号がともに“Ｌ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４から充電電流Ｉ１（図４の（ｄ）参照）が出力ノード３に流れ、放電電流発生回路５により放電電流Ｉ６（図４の（ｅ）参照）が出力ノードから引き込まれる。従って、出力電流Ｉは図４の（ｇ）に示すように０になる。
また、第２の入力信号が“Ｌ”レベル、第１の入力信号が“Ｈ”レベルであると、放電電流発生回路４により放電電流Ｉ６（図４の（ｅ）参照）が出力ノード３から流れ込み、充電電流発生回路５からの充電電流Ｉ１（図４の（ｄ）参照）が０である。従って、出力電流Ｉは図４の（ｇ）に示すように放電電流Ｉ６となって、出力ノード３から引き抜くことになる。
【００５０】
そして、第１および第２の入力信号がともに“Ｈ”レベルであると、上記した基準クロック信号と比較クロック信号に位相ずれがない場合と同様に、充電電流発生回路４からの充電電流Ｉ１（図４の（ｄ）参照）が０、放電電流発生回路５による放電電流Ｉ６（図４の（ｅ）参照）が０である。従って、出力電流Ｉは図３の（ｇ）に示すように０になる。
このように、基準クロック信号に対して比較クロック信号の位相が進んでいる場合、基準クロック信号と比較クロック信号の位相差に応じた期間、放電電流が出力ノード３から引き抜かれる。
【００５１】
次に、このように構成されるチャージポンプ回路を図５に直線Ａにて示す特性が得られるように各ＭＯＳトランジスタを設計し、種々製作し、基準クロック信号と比較クロック信号の位相差に対する出力電流の関係を測定した。
例えば、各ＭＯＳトランジスタのチャネル長が設計値より短くなると、各ＭＯＳトランジスタが導通状態の時に流れる電流値が、設計値の時に流れる電流値より大きくなる。そして、ＰタイプのＭＯＳトランジスタがＮタイプのＭＯＳトランジスタより大きくなる比率が高い。
しかるに、このような場合における基準クロック信号と比較クロック信号の位相差に対する出力電流の関係は、図５の直線Ｂに示す結果が得られ、位相差が０の時の出力電流がほぼ０であり、オフセットがほとんどなかった。
【００５２】
また、各ＭＯＳトランジスタのチャネル長が設計値より長くなると、各ＭＯＳトランジスタが導通状態の時に流れる電流値が、設計値の時に流れる電流値より小さくなる。そして、ＰタイプのＭＯＳトランジスタがＮタイプのＭＯＳトランジスタより小さくなる比率が高い。
しかるに、このような場合における基準クロック信号と比較クロック信号の位相差に対する出力電流の関係は、図５の直線Ｃに示す結果が得られ、位相差が０の時の出力電流がほぼ０であり、オフセットがほとんどなかった。
【００５３】
このように製造プロセスによって設計値に対して多少ばらついたとしてもほとんどオフセットが生じないのは、以下の理由によるものと考えられる。
すなわち、第１および第２の入力信号は共に同じ導電型であリ、設計値が同じトランジスタサイズを有するＰタイプのＭＯＳトランジスタ４１、５１に入力される。また、第１のＭＯＳトランジスタ４１に流れる電流を第２のＭＯＳトランジスタ４２によって規定するとともに、第３のＭＯＳトランジスタ５１に流れる電流を第４のＭＯＳトランジスタ５２によって規定し、かつ、第２および第４のＭＯＳトランジスタ４２、５２が共に同じ導電型であるＰタイプのＭＯＳトランジスタである。第３のＭＯＳトランジスタ５１に流れる電流を、ＮタイプのＭＯＳトランジスタ５４１、５４３、５４４、５４６によって構成されるカレントミラー回路５４を用いて、放電電流としている。第２のＭＯＳトランジスタ４２のチャネル長を第１のＭＯＳトランジスタ４１のチャネル長より長く、第４のＭＯＳトランジスタ５２のチャネル長を第３のＭＯＳトランジスタ５１のチャネル長より長くしている。
【００５４】
また、電源電位が規定値より高い場合または低い場合に使用した場合、使用環境の温度を変化して使用した場合も、図５に示す直線Ｂまたは直線Ｃのように特性が変化することがあるものの、位相差が０の時の出力電流がほぼ０であり、オフセットがほとんどなかった。
【００５５】
次に、発明者等は、第２のＭＯＳトランジスタ４２と第４のＭＯＳトランジスタ５２の関係とオフセットとの関係を調査したところ、第２のＭＯＳトランジスタのチャネル幅を第４のＭＯＳトランジスタのチャネル幅より太くすることによって、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、ほとんどのものにおいて、位相差０の時に対する出力電流が０になった。
従って、第２のＭＯＳトランジスタのチャネル幅を第４のＭＯＳトランジスタのチャネル幅より太くすることは有効である。
【００５６】
このように構成されたチャージポンプ回路にあっては以下のような効果を有する。
第１に、第１および第２の入力信号を、共に同じ導電型であリ、設計値が同じトランジスタサイズを有するＰタイプのＭＯＳトランジスタ４１、５１によって受ける構成にし、第１のＭＯＳトランジスタ４１に流れる電流を第２のＭＯＳトランジスタ４２によって規定するとともに、第３のＭＯＳトランジスタ５１に流れる電流を第４のＭＯＳトランジスタ５２によって規定し、かつ、第２および第４のＭＯＳトランジスタ４２、５２が共に同じ導電型であるＰタイプのＭＯＳトランジスタによって構成し、第３のＭＯＳトランジスタ５１に流れる電流を、ＮタイプのＭＯＳトランジスタ５４１、５４３、５４４、５４６によって構成されるカレントミラー回路を用いて放電電流としているので、例え、製造上のばらつき、電源電位のばらつき、使用温度が異なったとしても、位相差０の時に対する出力電流がほぼ０になるという効果を有する。
【００５７】
第２に、第２のＭＯＳトランジスタ４２のチャネル長を第１のＭＯＳトランジスタ４１のチャネル長より長く、第４のＭＯＳトランジスタ５２のチャネル長を第３のＭＯＳトランジスタ５１のチャネル長より長くしているので、第２のＭＯＳトランジスタ４２および第４のＭＯＳトランジスタ５２のアーリー効果を小さくでき、補償範囲内でも電源電位のばらつきが大きく予想される場合は、オフセットの抑制に対して効果的である。
第３に、第２のＭＯＳトランジスタのチャネル幅を第４のＭＯＳトランジスタのチャネル幅より太くすれば、オフセットの抑制に対してさらに効果的である。
【００５８】
第４に、第１の電圧発生回路６を第９のＭＯＳトランジスタ６１と、第５の抵抗性素子６２と、第３の容量性素子６３とによって構成したので、小さい占有面積にて、第２および第４のＭＯＳトランジスタ４２、５２のゲート電極に所望の電位を与えることができる。
第５に、第２の電圧発生回路７を第１０のＭＯＳトランジスタ７１と、第６の抵抗性素子７２と、第４の容量性素子７３とによって構成したので、小さい占有面積にて、第５および第７のＭＯＳトランジスタ５４１、５４４のゲート電極に所望の電位を与えることができる。
【００５９】
なお、上記した実施の形態１においては、カレントミラー回路５４を構成するＭＯＳトランジスタ５４１、５４３、５４４、５４６として、チャージポンプ回路がＰＬＬに組み込まれた場合の全体の系の安定性（位相余裕）を図るため、チャネル長を最小寸法にしたＮタイプのＭＯＳトランジスタを用いたが、アーリー効果の低減を図るため、チャネル長を最小寸法より若干長くしてもよい。
【００６０】
実施の形態２．
図６はこの発明の実施の形態２を示すものであり、上記した実施の形態１に対して、第１ないし第４および第９のＭＯＳトランジスタ４１、４２、５１、５２、６１をＮタイプのＭＯＳトランジスタにし、第５ないし第８および第１０のＭＯＳトランジスタ５４１、５４３、５４４、５４６、７１をＰタイプのＭＯＳトランジスタにした点が相違するだけであり、その他の点については全く同様である。
なお、図６において、図１に用いられた符号と同一符号は同一または相当部分を示す。
【００６１】
このように構成されたチャージポンプ回路においても、図７ないし図９に示すように、第１および第２の入力信号の“Ｈ”レベルと“Ｌ”レベルの関係を上記した実施の形態１に対して反転させれば、基準クロック信号に対して比較クロック信号の位相が、同じ場合（図７参照）、遅れている場合（図８参照）、進んでいる場合（図９参照）ともに、上記した実施の形態１と同様に動作する。
しかも、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係は図１０に示すようになり、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、ほとんどのものにおいて、位相差０の時に対する出力電流がほぼ０になる。
すなわち、このように構成されたチャージポンプ回路においても、上記した実施の形態１と同様の効果を奏するものである。
【００６２】
実施の形態３．
図１１はこの発明の実施の形態３であるＰＬＬ回路を示し、図１１において、２００はＰＬＬ回路外部からのクロック信号である基準クロック信号と比較クロック信号とが入力され、これら両クロック信号の位相差に基づいてアップ信号（第１のクロック信号）およびダウン信号（第２のクロック信号）を出力する位相差比較回路である。この位相差比較回路２００は、図２ないし図４（もしくは図７ないし図９）に示すように、基準クロック信号の立上りを受けて所定期間“Ｌ”レベル（“Ｈ”レベル）を出力し、所定期間経過時、比較クロック信号が“Ｈ”レベルであると“Ｈ”レベルになり、比較クロック信号が“Ｌ”レベルであると“Ｌ”レベル（“Ｈ”レベル）を維持し、比較クロック信号の立上りに応じて“Ｈ”レベル（“Ｌ”レベル）になるアップ信号を出力する。また、位相差比較回路２００は、図２ないし図４（もしくは図７ないし図９）に示すように、基準クロック信号が“Ｌ”レベルである時に比較クロック信号の立上りを受けて“Ｌ”レベル（“Ｈ”レベル）になり、基準クロック信号の立上りを受けて所定期間を“Ｌ”レベル（“Ｈ”レベル）出力し、“Ｈ”レベル（“Ｌ”レベル）になるダウン信号を出力する。
なお、ＰＬＬ回路外部からのクロック信号（基準クロック信号）は、この実施の形態３では、１０ＭＨｚ〜２００ＭＨｚのクロック信号に対して使用可能である。
【００６３】
１００は位相差比較回路２００からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路で、図１にて示した実施の形態１または図２にて示した実施の形態２によって構成される。３００はチャージポンプ回路１００からの出力（充電電流、放電電流）に応じて制御電圧を出力するローパスフィルタである。このローパスフィルタ３００は、チャージポンプ回路１００の出力ノード３に一端が接続される抵抗性素子３０１と、この抵抗性素子３０１の他端と接地電位ノードとの間に接続される容量性素子３０２とによって構成される。容量性素子３０２にチャージポンプ回路１００からの充電電流が流れ込むことによって、容量性素子の電位が上昇し、電位が上昇した制御電圧を出力する。逆に、チャージポンプ回路１００によって容量性素子３０２から放電電流が引き抜かれると、容量性素子の電位は下降し、電位が下降した制御電圧を出力する。
【００６４】
４００はローパスフィルタからの制御電圧に制御されたクロック信号を出力端ＯＵＴに出力するとともに位相差比較回路２００への比較クロック信号として出力する電圧制御発振回路で、リングオシレータによって構成される。
なお、これら位相差比較回路２００、チャージポンプ回路１００、ローパスフィルタ３００、および電圧制御発振回路４００は、１つの半導体集積回路装置に集積化される。
【００６５】
このように構成されたＰＬＬ回路は次のように動作する。すなわち、位相差比較回路２００にて、図２ないし図４（もしくは図６ないし図９）の（ａ）に示した基準クロック信号と（ｂ）に示した比較クロック信号との位相差に基づいて図２ないし図４（もしくは図６ないし図９）の（ｃ）に示したアップ信号および（ｅ）に示したダウン信号を出力する。チャージポンプ回路１００は位相差比較回路２００からのアップ信号およびダウン信号を受けて、アップ信号およびダウン信号に基づいて図２ないし図４（もしくは図６ないし図９）の（ｇ）に示した出力電流（充電電流、放電電流）を出力する。
【００６６】
この時、チャージポンプ回路１００は、上記実施の形態１および実施の形態２で述べたように、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差０の時に対する出力電流がほぼ０になる。従って、チャージポンプ回路１００からの出力電流は、位相差比較回路２００に入力される基準クロック信号と比較クロック信号との位相差が０のとき、ほぼ０になっている。
ローパスフィルタ３００はチャージポンプ回路１００からの出力電流に基づいて充電または放電されてチャージポンプ回路１００からの出力電流に応じて制御電圧を出力する。電圧制御発振回路４００はローパスフィルタ３００からの制御電圧に制御されたクロック信号を出力端ＯＵＴに出力するとともに、位相差比較回路２００への比較クロック信号として出力する。
【００６７】
このように構成されたＰＬＬ回路においては、チャージポンプ回路１００が製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差比較回路２００に入力される基準クロック信号と比較クロック信号との位相差が０の時に出力電流がほぼ０になるので、タイミング設計に余裕があるという効果を有する。
【００６８】
実施の形態４．
図１２はこの発明の実施の形態４であるＰＬＬ回路を示すものであり、上記した実施の形態３に示すものが、電圧制御発振回路４００をリングオシレータによって構成しているのに対して、ディレイコントローラによって構成した点が相違するだけであり、その他の点については全く同様である。
なお、図１２において、図１１に用いられた符号と同一符号は同一または相当部分を示す。
【００６９】
ディレイコントローラによって構成される電圧制御発振回路４００はローパスフィルタ３００からの制御電圧によって遅延時間が制御され、ＰＬＬ回路外部からのクロック信号を、上記制御された遅延時間に基づいた位相差ずつずれた複数の遅延クロック信号を発生する。これらの複数の遅延クロック信号のうち、ＰＬＬ回路外部からのクロック信号の１周期分ずれた２つの遅延クロック信号を、位相差比較回路２００の基準クロック信号および比較クロック信号として出力する。また、１周期分ずれた２つの遅延クロック信号のうちの１周期分遅い遅延クロック信号が出力端ＯＵＴから出力される。
なお、ＰＬＬ回路外部からのクロック信号は、この実施の形態４では、１０ＭＨｚ〜２００ＭＨｚのクロック信号に対して使用可能である。
このように構成されたＰＬＬ回路においても、上記した実施の形態３として示すＰＬＬ回路と同様の効果を奏する。
【００７０】
実施の形態５．
図１３ないし図２０はこの発明の実施の形態５であるパルス幅変調回路を示す。図１３において１０００は図１４の（ａ）に示す入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号（図１４の（ｂ）〜（ｆ）参照）を出力する波形生成回路である。この波形生成回路１０００は、この実施の形態５では、１〜６４の６４（２6）個の選択用クロック信号（遅延出力）を出力する。６４個の選択用クロック信号は入力クロック信号の１周期Ｔの１／６４づつ位相がずれている。
【００７１】
２０００は８ビットのデータ信号および２ビットのコントロール信号からなる選択信号と波形生成回路１０００からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路である。波形生成回路１０００と波形選択回路２０００とによって構成されるパルス幅変調回路は集積化され、１つの半導体集積回路装置とされる。
データ信号はパルス幅変調出力信号のパルス幅を指定する信号である。コントロール信号はパルス幅変調出力信号におけるパルスを一周期内における前段部分、中央部分、後段部分のどの位置にするかを指定する信号である。波形選択回路２０００は、選択信号に基づいて、例えば、図１４の（ｂ）に示す１遅延出力（入力クロック信号に対してＴ／６４位相がずれた選択用クロック信号）と図１４の（ｅ）に示す３３遅延出力（入力クロック信号に対して３３Ｔ／６４位相がずれた選択用クロック信号）を選択し、１遅延出力と３３遅延出力との論理積演算（アンド）をし、図１４の（ｈ）に示すパルス幅変調出力を得る。
【００７２】
波形生成回路１０００は、図１５に示すように、前段ＰＬＬ回路５００と、分周回路６００と、後段ＰＬＬ回路７００と、複数の選択用クロック信号発生回路８０１〜８０８とによって構成されている。
前段ＰＬＬ回路５００は入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する。この実施の形態５では、入力クロック信号の１周期Ｔが１４ｎｓ（周波数が７２ＭＨｚ）であり、前段ＰＬＬ回路５００から８つの位相ずれクロック信号が出力される。
前段ＰＬＬ回路５００は、基本的構成は図１２に示した実施の形態４としてのＰＬＬ回路と同じであり、図１６に示すように、位相差比較回路２０１と、チャージポンプ回路１０１と、ローパスフィルタ３０３と、電圧制御発振回路４０１とによって構成される。
【００７３】
位相差比較回路２０１は基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する。チャージポンプ回路１０１は位相差比較回路２０１からのアップ信号およびダウン信号を受けて、出力電流（充電電流、放電電流）を出力し、図１にて示した実施の形態１または図２にて示した実施の形態２によって構成される。ローパスフィルタ３０３はチャージポンプ回路１０１からの出力（充電電流、放電電流）に応じて制御電圧を出力する。ローパスフィルタ３０３は、チャージポンプ回路１０１の出力ノード３に一端が接続される抵抗性素子３０１と、この抵抗性素子３０１の他端と接地電位ノードとの間に接続される容量性素子３０２とによって構成される。
【００７４】
電圧制御発振回路４０１はディレイコントローラによって構成され、ローパスフィルタ３０３からの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、複数の位相ずれクロック信号を出力する。
電圧制御発振回路４０１は、図１７に示すように、電圧制御回路４０１０と複数段、この実施の形態５では９段の遅延回路４０１１〜４０１９とによって構成される。
【００７５】
電圧制御回路４０１０は、ローパスフィルタ３０３からの制御電圧を受け、この制御電圧に制御された遅延時間を与えるための電圧を複数段の遅延回路４０１１〜４０１９に与える。電圧制御回路４０１０にて制御される遅延時間は、この実施の形態５では、前段ＰＬＬ回路５００がロックした状態において、入力クロック信号の１周期Ｔの１／８に設定される。
電圧制御回路４０１０は４つのＭＯＳトランジスタＴp1、Ｔp2、Ｔn1、Ｔn2と１つの抵抗性素子Ｒ1とによって構成される。
【００７６】
ＭＯＳトランジスタＴp1はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極とドレイン電極とが共通接続されている。ＭＯＳトランジスタＴn1はゲート電極にローパスフィルタ３０３からの制御電圧を受け、ドレイン電極がＭＯＳトランジスタＴp1のドレイン電極に接続され、ソース電極が抵抗性素子Ｒ１を介して接地電位ノード２０に接続される。ＭＯＳトランジスタＴn1はＮタイプのＭＯＳトランジスタであり、ローパスフィルタ３０３からの制御電圧に基づいてその導通度が変化し、ローパスフィルタ３０３からの制御電圧に基づいた電流をＭＯＳトランジスタＴp1に流させる。すなわち、前段ＰＬＬ回路５００がロックした状態において、ローパスフィルタ３０３からの制御電圧により、複数段の遅延回路４０１１〜４０１９における遅延時間がＴ／８に設定される電流がＭＯＳトランジスタＴn1、Ｔp1に流れる。基準クロック信号に対して比較クロック信号が遅れた場合、ローパスフィルタ３０３からの制御電圧が上昇するため、複数段の遅延回路４０１１〜４０１９における遅延時間がＴ／８より短くなるような電流がＭＯＳトランジスタＴn1、Ｔp1に流れる。基準クロック信号に対して比較クロック信号が進んだ場合、ローパスフィルタ３０３からの制御電圧が下降するため、複数段の遅延回路４０１１〜４０１９における遅延時間がＴ／８より短くなるような電流がＭＯＳトランジスタＴn1、Ｔp1に流れる。
【００７７】
ＭＯＳトランジスタＴp2はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp1のゲート電極に接続される。ＭＯＳトランジスタＴp2はＭＯＳトランジスタＴp1とカレントミラー回路を構成し、ＭＯＳトランジスタＴp1に流れる電流と同じ値の電流が流れる。ＭＯＳトランジスタＴn2はＮタイプのＭＯＳトランジスタであり、ゲート電極がドレイン電極と共通接続されてＭＯＳトランジスタＴp2のドレイン電極に接続され、ソース電極が接地電位ノードに接続される。ＭＯＳトランジスタＴn2に流れる電流はＭＯＳトランジスタＴp2に流れる電流と同じ値の電流が流れ、結果として、ＭＯＳトランジスタＴn1に流れる電流と同じ値の電流が流れる。
【００７８】
複数段の遅延回路４０１１〜４０１９は、電圧制御回路４０１０からの制御電圧に遅延時間（Ｔ／８）を制御され、各出力が位相ずれクロック信号Ｏ１〜Ｏ９として出力される。この実施の形態５においては、遅延回路４０１１からの位相ずれクロック信号Ｏ１が基準クロック信号として位相差比較回路２０１に与えられる。また、遅延回路４０１１からの位相ずれクロック信号Ｏ１と１周期Ｔずれた遅延回路４０１９のからの位相ずれクロック信号Ｏ９が比較クロック信号として位相差比較回路２０１に与えられる。遅延回路４０１１〜４０１８からの位相ずれクロック信号Ｏ１〜Ｏ８それぞれは対応の選択用クロック信号発生回路８０１〜８０８に与えられる。
【００７９】
各遅延回路４０１１〜４０１９は４つのＭＯＳトランジスタＴp3、Ｔp4、Ｔn3、Ｔn4と２つのインバータ回路ＩＮ1、ＩＮ2とによって構成される。
ＭＯＳトランジスタＴp3はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp1のゲート電極に接続される。ＭＯＳトランジスタＴp3はＭＯＳトランジスタＴp1とカレントミラー回路を構成し、ＭＯＳトランジスタＴp1に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp3のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８０】
ＭＯＳトランジスタＴn3は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn2のゲート電極に接続される。ＭＯＳトランジスタＴn3はＭＯＳトランジスタＴn2とカレントミラー回路を構成し、ＭＯＳトランジスタＴn2に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn3のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８１】
インバータ回路ＩＮ1はＭＯＳトランジスタＴp3のドレイン電極とＭＯＳトランジスタＴn3のドレイン電極との間に接続される。インバータ回路ＩＮ1は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。
ＭＯＳトランジスタＴp3とＭＯＳトランジスタＴn3とインバータ回路ＩＮ1とによって前段反転回路を構成する。
【００８２】
ＭＯＳトランジスタＴp4はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp1のゲート電極に接続される。ＭＯＳトランジスタＴp4はＭＯＳトランジスタＴp1とカレントミラー回路を構成し、ＭＯＳトランジスタＴp1に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp4のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８３】
ＭＯＳトランジスタＴn4は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn2のゲート電極に接続される。ＭＯＳトランジスタＴn4はＭＯＳトランジスタＴn2とカレントミラー回路を構成し、ＭＯＳトランジスタＴn2に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn4のゲート電極に印加される電位が電圧制御回路４０１０によって制御されることになる。
【００８４】
インバータ回路ＩＮ2はＭＯＳトランジスタＴp4のドレイン電極とＭＯＳトランジスタＴn4のドレイン電極との間に接続される。インバータ回路ＩＮ2は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。インバータ回路ＩＮ2の入力ノードはインバータ回路ＩＮ1の出力ノードに接続される。
ＭＯＳトランジスタＴp4とＭＯＳトランジスタＴn4とインバータ回路ＩＮ2とによって後段反転回路を構成する。
【００８５】
各遅延回路４０１１〜４０１９は前段反転回路と後段反転回路によって構成しているが、偶数段の反転回路で構成すればよい。
初段の遅延回路４０１１におけるインバータ回路ＩＮ1の入力ノードに入力クロック信号が入力される。２段目以降の遅延回路４０１２〜４０１９におけるインバータ回路ＩＮ1の入力ノードは前段の遅延回路４０１１〜４０１８におけるインバータ回路ＩＮ2の出力ノードに接続される。初段の遅延回路４０１１におけるインバータ回路ＩＮ2の出力ノードは位相差比較回路２０１の基準クロック信号入力ノードに接続される。最終段の遅延回路４０１９におけるインバータ回路ＩＮ2の出力ノードは位相差比較回路２０１の比較クロック信号入力ノードに接続される。各遅延回路４０１１〜４０１８におけるインバータ回路ＩＮ2の出力ノードは対応の選択用クロック信号発生回路８０１〜８０８におけるクロック信号入力ノードに接続される。
【００８６】
図１５に示す分周回路６００は入力クロック信号を分周して分周クロック信号を出力する。分周回路は６００は、この実施の形態５では、入力クロック信号を２／７に分周する。従って、分周クロック信号の１周期Ｔ1は４９ｎｓ（＝Ｔ・７／２＝１４・７／２）である。
【００８７】
図１５に示す後段ＰＬＬ回路７００は分周回路６００からの分周クロック信号を受け、遅延時間設定電圧信号を選択用クロック信号発生回路８０１〜８０８に出力する。
後段ＰＬＬ回路７００は、基本的構成は図１２に示した実施の形態４としてのＰＬＬ回路と同じであり、図１８に示すように、位相差比較回路２０２と、チャージポンプ回路１０２と、ローパスフィルタ３０４と、電圧制御発振回路４０２とによって構成される。
【００８８】
位相差比較回路２０２は基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する。チャージポンプ回路１０２は位相差比較回路２０２からのアップ信号およびダウン信号を受けて、出力電流（充電電流、放電電流）を出力し、図１にて示した実施の形態１または図２にて示した実施の形態２によって構成される。ローパスフィルタ３０４はチャージポンプ回路１０２からの出力（充電電流、放電電流）に応じて制御電圧を出力する。ローパスフィルタ３０４は、チャージポンプ回路１０２の出力ノード３に一端が接続される抵抗性素子３０１と、この抵抗性素子３０１の他端と接地電位ノードとの間に接続される容量性素子３０２とによって構成される。
【００８９】
電圧制御発振回路４０２はディレイコントローラによって構成され、ローパスフィルタ３０４からの制御電圧に制御され、互いに１周期ずれた位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、遅延時間設定電圧信号を選択用クロック信号発生回路８０１〜８０８に出力する。
電圧制御発振回路４０２は、図１９に示すように、電圧制御回路４０２０と複数段、この実施の形態５では３３段の遅延回路４０２０１〜４０２３３とによって構成される。
【００９０】
電圧制御回路４０２０は、ローパスフィルタ３０４からの制御電圧を受け、この制御電圧に制御された遅延時間を与えるための電圧を複数段の遅延回路４０２０１〜４０２３３に与える。電圧制御回路４０２０にて制御される遅延時間は、この実施の形態５では、後段ＰＬＬ回路７００がロックした状態において、分周回路６００からの分周クロック信号の１周期Ｔ1の１／３２、言い換えれば、（７／２）・Ｔ／３２に設定される。
電圧制御回路４０２０は４つのＭＯＳトランジスタＴp11、Ｔp12、Ｔn11、Ｔn12と１つの抵抗性素子Ｒ11とによって構成される。
【００９１】
ＭＯＳトランジスタＴp11はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極とドレイン電極とが共通接続されている。ＭＯＳトランジスタＴn11はゲート電極にローパスフィルタ３０４からの制御電圧を受け、ドレイン電極がＭＯＳトランジスタＴp11のドレイン電極に接続され、ソース電極が抵抗性素子Ｒ1１を介して接地電位ノード２０に接続される。ＭＯＳトランジスタＴn11はＮタイプのＭＯＳトランジスタであり、ローパスフィルタ３０４からの制御電圧に基づいてその導通度が変化し、ローパスフィルタ３０４からの制御電圧に基づいた電流をＭＯＳトランジスタＴp11に流させる。すなわち、後段ＰＬＬ回路7００がロックした状態において、ローパスフィルタ３０４からの制御電圧により、複数段の遅延回路４０２０１〜４０２３３における遅延時間が（７／２）・Ｔ／３２に設定される電流がＭＯＳトランジスタＴn11、Ｔp11に流れる。基準クロック信号に対して比較クロック信号が遅れた場合、ローパスフィルタ３０４からの制御電圧が上昇するため、複数段の遅延回路４０２０１〜４０２３３における遅延時間が（７／２）・Ｔ／３２より短くなるような電流がＭＯＳトランジスタＴn11、Ｔp11に流れる。基準クロック信号に対して比較クロック信号が進んだ場合、ローパスフィルタ３０４からの制御電圧が下降するため、複数段の遅延回路４０２０１〜４０２３３における遅延時間が（７／２）・Ｔ／３２より短くなるような電流がＭＯＳトランジスタＴn11、Ｔp11に流れる。
【００９２】
ＭＯＳトランジスタＴp12はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp11のゲート電極に接続される。ＭＯＳトランジスタＴp12はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。ＭＯＳトランジスタＴn12はＮタイプのＭＯＳトランジスタであり、ゲート電極がドレイン電極と共通接続されてＭＯＳトランジスタＴp12のドレイン電極に接続され、ソース電極が接地電位ノードに接続される。ＭＯＳトランジスタＴn12に流れる電流はＭＯＳトランジスタＴp12に流れる電流と同じ値の電流が流れ、結果として、ＭＯＳトランジスタＴn11に流れる電流と同じ値の電流が流れる。
ＭＯＳトランジスタＴp11のゲート電極に現れる電位およびＭＯＳトランジスタＴn12のゲート電極に現れる電位が選択用クロック信号発生回路８０１〜８０８への遅延時間設定電圧信号ＯＯ1およびＯＯ2として出力される。
【００９３】
複数段の遅延回路４０２０１〜４０２３３は、電圧制御回路４０２０からの制御電圧に遅延時間（（７／２）・Ｔ／３２）を制御される。この実施の形態５においては、初段の遅延回路４０２０１からの位相ずれクロック信号Ｏ１が基準クロック信号として位相差比較回路２０２に与えられる。また、最終段からの遅延回路４０２０１からの位相ずれクロック信号Ｏ１と１周期Ｔずれた遅延回路４０２３３のからの位相ずれクロック信号Ｏ３３が比較クロック信号として位相差比較回路２０２に与えられる。
【００９４】
各遅延回路４０２０１〜４０２３３は４つのＭＯＳトランジスタＴp13、Ｔp14、Ｔn13、Ｔn14と２つのインバータ回路ＩＮ11、ＩＮ12とによって構成される。ＭＯＳトランジスタＴp13はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp11のゲート電極に接続される。ＭＯＳトランジスタＴp13はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp13のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９５】
ＭＯＳトランジスタＴn13は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn12のゲート電極に接続される。ＭＯＳトランジスタＴn13はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn13のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９６】
インバータ回路ＩＮ11はＭＯＳトランジスタＴp13のドレイン電極とＭＯＳトランジスタＴn13のドレイン電極との間に接続される。インバータ回路ＩＮ11は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。
ＭＯＳトランジスタＴp13とＭＯＳトランジスタＴn13とインバータ回路ＩＮ11とによって前段反転回路を構成する。
【００９７】
ＭＯＳトランジスタＴp14はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続され、ゲート電極がＭＯＳトランジスタＴp11のゲート電極に接続される。ＭＯＳトランジスタＴp14はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp14のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９８】
ＭＯＳトランジスタＴn14は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続され、ゲート電極がＭＯＳトランジスタＴn12のゲート電極に接続される。ＭＯＳトランジスタＴn14はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn14のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【００９９】
インバータ回路ＩＮ12はＭＯＳトランジスタＴp14のドレイン電極とＭＯＳトランジスタＴn14のドレイン電極との間に接続される。インバータ回路ＩＮ12は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。インバータ回路ＩＮ12の入力ノードはインバータ回路ＩＮ11の出力ノードに接続される。ＭＯＳトランジスタＴp14とＭＯＳトランジスタＴn14とインバータ回路ＩＮ12とによって後段反転回路を構成する。
【０１００】
各遅延回路４０２０１〜４０２３３は前段反転回路と後段反転回路によって構成しているが、偶数段の反転回路で構成すればよい。
初段の遅延回路４０２０１におけるインバータ回路ＩＮ11の入力ノードに分周クロック回路６００からの分周クロック信号が入力される。２段目以降の遅延回路４０２０２〜４０２３３におけるインバータ回路ＩＮ11の入力ノードは前段の遅延回路４０２０１〜４０２３２におけるインバータ回路ＩＮ12の出力ノードに接続される。初段の遅延回路４０２０１におけるインバータ回路ＩＮ12の出力ノードは位相差比較回路２０２の基準クロック信号入力ノードに接続される。最終段の遅延回路４０２３３におけるインバータ回路ＩＮ12の出力ノードは位相差比較回路２０２の比較クロック信号入力ノードに接続される。
【０１０１】
図１５に示す選択用クロック信号発生回路８０１〜８０８は前段ＰＬＬ回路５００からの複数の位相ずれクロック信号に対応して設けられ、ディレイコントローラによって構成される。各選択用クロック信号発生回路８０１〜８０８は、後段ＰＬＬ回路７００からの遅延時間設定電圧信号に基づいて、対応の前段ＰＬＬ回路５００からの位相ずれクロック信号を所定時間ずつ遅延した複数の選択用クロック信号を波形選択回路２０００に出力する。この実施の形態５では、８つの選択用クロック信号８０１〜８０８が設けられ、各選択用クロック信号８０１〜８０８に対する遅延時間は入力クロック信号の１周期Ｔの１／６４（＝１／８−（７／２）／３２）に設定される。
【０１０２】
各選択用クロック信号発生回路８０１〜８０８は、図２０に示すように、複数段、この実施の形態５では８段の遅延回路８００１〜８００８によって構成される。
複数段の遅延回路８００１〜８００８は、後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ1およびＯＯ2に遅延時間（Ｔ／６４（＝Ｔ／８−（７／２）・Ｔ／３２））を制御され、各出力が選択用クロック信号Ｏ１〜Ｏ８として波形選択回路２０００に出力される。
【０１０３】
各遅延回路８００１〜８００８は４つのＭＯＳトランジスタＴp23、Ｔp24、Ｔn23、Ｔn24と２つのインバータ回路ＩＮ21、ＩＮ22とによって構成される。
ＭＯＳトランジスタＴp23はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続される。ＭＯＳトランジスタＴp23はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ1を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴp23のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴp11のゲート電極に接続される。その結果、ＭＯＳトランジスタＴp23はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp23のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０４】
ＭＯＳトランジスタＴn23は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続される。ＭＯＳトランジスタＴn23はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ2を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴn23のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴn12のゲート電極に接続される。その結果、ＭＯＳトランジスタＴn23はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn23のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０５】
インバータ回路ＩＮ21はＭＯＳトランジスタＴp23のドレイン電極とＭＯＳトランジスタＴn23のドレイン電極との間に接続される。インバータ回路ＩＮ21は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。
ＭＯＳトランジスタＴp23とＭＯＳトランジスタＴn23とインバータ回路ＩＮ21とによって前段反転回路を構成する。
【０１０６】
ＭＯＳトランジスタＴp24はＰタイプのＭＯＳトランジスタであり、ソース電極が電源電位ノード１０に接続される。ＭＯＳトランジスタＴp24はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ1を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴp24のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴp11のゲート電極に接続される。その結果、ＭＯＳトランジスタＴp24はＭＯＳトランジスタＴp11とカレントミラー回路を構成し、ＭＯＳトランジスタＴp11に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴp24のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０７】
ＭＯＳトランジスタＴn24は、ＮタイプのＭＯＳトランジスタであり、ソース電極が接地電位ノード２０に接続される。ＭＯＳトランジスタＴn24はゲート電極に後段ＰＬＬ回路７００からの遅延時間設定電圧信号ＯＯ2を受け、流れる電流が制御される。具体的には、ＭＯＳトランジスタＴn24のゲート電極は後段ＰＬＬ回路７００における電圧制御回路４０２０のＭＯＳトランジスタＴn12のゲート電極に接続される。その結果、ＭＯＳトランジスタＴn24はＭＯＳトランジスタＴn12とカレントミラー回路を構成し、ＭＯＳトランジスタＴn12に流れる電流と同じ値の電流が流れる。言い換えれば、ＭＯＳトランジスタＴn24のゲート電極に印加される電位が電圧制御回路４０２０によって制御されることになる。
【０１０８】
インバータ回路ＩＮ22はＭＯＳトランジスタＴp24のドレイン電極とＭＯＳトランジスタＴn24のドレイン電極との間に接続される。インバータ回路ＩＮ22は直列接続されたＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとによって構成され、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタの共通接続されたゲート電極が入力ノードに、ＰタイプのＭＯＳトランジスタとＮタイプのＭＯＳトランジスタとの接続点が出力ノードになる。インバータ回路ＩＮ22の入力ノードはインバータ回路ＩＮ21の出力ノードに接続される。ＭＯＳトランジスタＴp24とＭＯＳトランジスタＴn24とインバータ回路ＩＮ22とによって後段反転回路を構成する。
【０１０９】
各遅延回路８００１〜８００８は前段反転回路と後段反転回路によって構成しているが、偶数段の反転回路で構成すればよい。
初段の遅延回路８００１におけるインバータ回路ＩＮ21の入力ノードに前段ＰＬＬ回路５００からの対応の位相ずれクロック信号が入力される。２段目以降の遅延回路８００２〜８００８におけるインバータ回路ＩＮ21の入力ノードは前段の遅延回路８００１〜８００７におけるインバータ回路ＩＮ22の出力ノードに接続される。各遅延回路８００１〜８００８におけるインバータ回路ＩＮ2の出力ノードから選択用クロック信号Ｏ１〜Ｏ８が波形選択回路２０００に出力される。
【０１１０】
このように構成されたパルス幅変調回路においては、前段ＰＬＬ回路５００を構成するチャージポンプ回路１０１が、上記実施の形態４にて述べたように、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差比較回路２０１に入力される基準クロック信号と比較クロック信号との位相差が０の時に出力電流がほぼ０になるので、前段ＰＬＬ回路５００におけるタイミング設計に余裕が生じる。その結果、高速動作に適した周波数の高い複数の位相ずれクロック信号を、各位相ずれクロック信号間における位相差を精度高くして、前段ＰＬＬ回路５００における電圧制御発振回路４０１から選択用クロック信号信号発生回路８０１〜８０８に出力できる。
【０１１１】
しかも、後段ＰＬＬ回路７００を構成するチャージポンプ回路１０２が、上記実施の形態４にて述べたように、製造上のばらつき、電源電位のばらつき、使用温度の相違によらず、位相差比較回路２０２に入力される基準クロック信号と比較クロック信号との位相差が０の時に出力電流がほぼ０になるので、後段ＰＬＬ回路７００におけるタイミング設計に余裕が生じる。その結果、選択用クロック信号発生回路８０１〜８０８からの複数の選択用クロック信号間における位相差を決めるための遅延時間設定電圧信号を精度高くして、後段ＰＬＬ回路７００における電圧制御発振回路４０２の電圧制御回路４０２０から選択用クロック信号信号発生回路８０１〜８０８に出力できる。
【０１１２】
従って、前段ＰＬＬ回路５００から高い周波数の位相ずれクロック信号を受け、後段ＰＬＬ回路７００から精度の高い遅延時間設定電圧信号を受ける選択用クロック信号信号発生回路８０１〜８０８は、高速動作に適した周波数の高い複数の選択用クロック信号を、各選択用クロック信号間における位相差を精度高くして、波形選択回路２０００に出力できる。
ゆえに、波形選択回路２０００は、非常に多くのパルス幅を精度高く生成できるので、上記のように構成されたパルス幅変調回路は、数多くのデータ信号（デジタル）に対応した精度の高いパルス幅変調出力が得られるという効果を有する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１を示す充放電電流発生回路であるチャージポンプ回路の回路図。
【図２】 図１に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号の位相差が０の時の出力電流を説明するための波形図。
【図３】 図１に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が遅れている時の出力電流を説明するための波形図。
【図４】 図１に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が進んでいる時の出力電流を説明するための波形図。
【図５】 図１に示したチャージポンプ回路において、製造上のばらつきにより、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係を示す図。
【図６】 この発明の実施の形態２を示す充放電電流発生回路であるチャージポンプ回路の回路図。
【図７】 図６に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号の位相差が０の時の出力電流を説明するための波形図。
【図８】 図６に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が遅れている時の出力電流を説明するための波形図。
【図９】 図６に示したチャージポンプ回路において、基準クロック信号に対する比較クロック信号が進んでいる時の出力電流を説明するための波形図。
【図１０】 図６に示したチャージポンプ回路において、製造上のばらつきにより、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係を示す図。
【図１１】 この発明の実施の形態３を示すＰＬＬ回路のブロック図。
【図１２】 この発明の実施の形態４を示すＰＬＬ回路のブロック図。
【図１３】 この発明の実施の形態５を示すパルス幅変調回路を示すブロック図。
【図１４】 図１３に示したパルス幅変調回路における主要な信号を示す波形図。
【図１５】 図１３に示したパルス幅変調回路における波形生成回路１０００を示すブロック図。
【図１６】 図１５に示した波形生成回路１０００における前段ＰＬＬ回路５００を示すブロック図。
【図１７】 図１６に示した前段ＰＬＬ回路５００における電圧制御発振回路４０１を示す回路図。
【図１８】 図１５に示した波形生成回路１０００における後段ＰＬＬ回路７００を示すブロック図。
【図１９】 図１６に示した後段ＰＬＬ回路７００における電圧制御発振回路４０２を示す回路図。
【図２０】 図１５に示した波形生成回路１０００における選択用クロック信号発生回路８０１〜８０８を示す回路図。
【図２１】 従来のチャージポンプ回路１００を示すためのブロック図。
【図２２】 図２１に示したチャージポンプ回路において、製造上のばらつきにより、基準クロック信号と比較クロック信号との位相差に対する出力電流の関係を示す図。
【符号の説明】
１ 第１の入力ノード、２ 第２の入力ノード、３ 出力ノード、４ 充電電流発生回路、５ 放電電流発生回路、６ 第１の電圧発生回路、７ 第２の電圧発生回路、１０ 電源電位ノード、２０ 接地電位ノード、４１ 第１のＭＯＳトランジスタ、４２ 第２のＭＯＳトランジスタ、５１ 第３のＭＯＳトランジスタ、５２ 第４のＭＯＳトランジスタ、５４ カレントミラー回路。
Claims (22)
- 第１の入力信号を受ける第１の入力ノード、
第２の入力信号を受ける第２の入力ノード、
充電電流または放電電流が流れる出力ノード、
ゲート電極が上記第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、上記第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有する充電電流発生回路、
ゲート電極が上記第２の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が上記第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が上記第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を具備するカレントミラー回路とを有する放電電流発生回路を備えた充放電電流発生回路。 - 上記カレントミラー回路の入力系回路は、
ゲート電極に第２の所定電位が印加され、ドレイン電極が上記第４のＭＯＳトランジスタのドレイン電極に接続される第２導電型の第５のＭＯＳトランジスタと、ゲート電極が上記第５のＭＯＳトランジスタのドレイン電極に接続され、上記第５のＭＯＳトランジスタのソース電極と接地電位が印加される接地電位ノードとの間に接続される第２導電型の第６のＭＯＳトランジスタとを有し、
上記カレントミラー回路の出力系回路は、
ゲート電極が上記第５のＭＯＳトランジスタのゲート電極に接続され、ドレイン電極が上記出力ノードに接続される第２導電型の第７のＭＯＳトランジスタと、ゲート電極が上記第６のＭＯＳトランジスタのゲート電極に接続され、上記第７のＭＯＳトランジスタのソース電極と上記接地電位ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタとを有することを特徴とする請求項１記載の充放電電流発生回路。 - 上記充電電流発生回路は、上記第２のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１の抵抗性素子を有し、
上記放電電流発生回路は、上記第４のＭＯＳトランジスタのドレイン電極と上記第５のＭＯＳトランジスタのドレイン電極との間に接続される第２の抵抗性素子と、上記第５のＭＯＳトランジスタのソース電極と上記第６のＭＯＳトランジスタのドレイン電極との間に接続される第３の抵抗性素子と、上記第７のＭＯＳトランジスタのソース電極と上記第８のＭＯＳトランジスタのドレイン電極との間に接続される第４の抵抗性素子とを有することを特徴とする請求項２記載の充放電電流発生回路。 - 上記充電電流発生回路は、上記電源電位ノードと上記第１のＭＯＳトランジスタのドレイン電極との間に接続される第１の容量性素子を有し、
上記放電電流発生回路は、上記電源電位ノードと上記第３のＭＯＳトランジスタのドレイン電極との間に接続される第２の容量性素子を有することを特徴とする請求項１ないし請求項３のいずれかに記載の充放電電流発生回路。 - 電源電位が印加される電源電位ノード、
接地電位が印加される接地電位ノード、
アップ信号を受ける第１の入力ノード、
ダウン信号を受ける第２の入力ノード、
充電電流または放電電流が流れる出力ノード、
上記電源電位ノードと上記接地電位ノードとの間に接続され、第１の電位出力ノードに第１の所定電位を出力する第１の電圧発生回路、
ゲート電極が上記第１の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極が上記第１の電圧発生回路の第１の電位出力ノードに接続され、上記第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有する充電電流発生回路、
ゲート電極が上記第２の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が上記第１の電圧発生回路の第１の電位出力ノードに接続され、ソース電極が上記第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を具備するカレントミラー回路とを有する放電電流発生回路を備えたチャージポンプ回路。 - 上記第２のＭＯＳトランジスタのチャネル長は上記第１のＭＯＳトランジスタのチャネル長より長く、
上記第４のＭＯＳトランジスタのチャネル長は上記第３のＭＯＳトランジスタのチャネル長より長いことを特徴とする請求項５記載のチャージポンプ回路。 - 上記第２のＭＯＳトランジスタのチャネル幅は上記第４のＭＯＳトランジスタのチャネル幅より太いことを特徴とする請求項５または請求項６記載のチャージポンプ回路。
- 上記電源電位ノードと上記接地電位ノードとの間に接続され、第２の電位出力ノードに第２の所定電位を出力する第２の電圧発生回路をさらに備え、
上記カレントミラー回路の入力系回路は、
ゲート電極が上記第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が上記第４のＭＯＳトランジスタのドレイン電極に接続される第２導電型の第５のＭＯＳトランジスタと、ゲート電極が上記第５のＭＯＳトランジスタのドレイン電極に接続され、上記第５のＭＯＳトランジスタのソース電極と上記接地電位ノードとの間に接続される第２導電型の第６のＭＯＳトランジスタとを有し、
上記カレントミラー回路の出力系回路は、
ゲート電極が上記第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が上記出力ノードに接続される第２導電型の第７のＭＯＳトランジスタと、ゲート電極が上記第６のＭＯＳトランジスタのゲート電極に接続され、上記第７のＭＯＳトランジスタのソース電極と上記接地電位ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタとを有することを特徴とする請求項５ないし請求項７のいずれかに記載のチャージポンプ回路。 - 上記充電電流発生回路は、上記第２のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１の抵抗性素子を有し、
上記放電電流発生回路は、上記第４のＭＯＳトランジスタのドレイン電極と上記第５のＭＯＳトランジスタのドレイン電極との間に接続される第２の抵抗性素子と、上記第５のＭＯＳトランジスタのソース電極と上記第６のＭＯＳトランジスタのドレイン電極との間に接続される第３の抵抗性素子と、上記第７のＭＯＳトランジスタのソース電極と上記第８のＭＯＳトランジスタのドレイン電極との間に接続される第４の抵抗性素子とを有することを特徴とする請求項８記載のチャージポンプ回路。 - 上記充電電流発生回路は、上記電源電位ノードと上記第１のＭＯＳトランジスタのドレイン電極との間に接続される第１の容量性素子を有し、
上記放電電流発生回路は、上記電源電位ノードと上記第３のＭＯＳトランジスタのドレイン電極との間に接続される第２の容量性素子を有することを特徴とする請求項５ないし請求項９のいずれかに記載のチャージポンプ回路。 - 上記第１の電圧発生回路は、
上記電源電位ノードと上記第１の電位出力ノードとの間に接続され、ゲート電極が上記第１の電位出力ノードに接続される第１導電型の第９のＭＯＳトランジスタと、上記第１の電位出力ノードと上記接地電位ノードとの間に接続される第５の抵抗性素子とを有することを特徴とする請求項５ないし請求項１０のいずれかに記載のチャージポンプ回路。 - 上記第１の電圧発生回路は、上記電源電位ノードと上記第１の電位出力ノードとの間に接続される第３の容量性素子を有していることを特徴とする請求項１１記載のチャージポンプ回路。
- 上記第２の電圧発生回路は、
上記電源電位ノードと上記第２の電位出力ノードとの間に接続される第６の抵抗性素子と、上記第２の電位出力ノードと上記接地電位ノードとの間に接続され、ゲート電極が上記第２の電位出力ノードに接続される第２導電型の第１０のＭＯＳトランジスタとを有することを特徴とする請求項８または請求項９のいずれかに記載のチャージポンプ回路。 - 上記第１の電圧発生回路は、
上記電源電位ノードと上記第１の電位出力ノードとの間に接続され、ゲート電極が上記第１の電位出力ノードに接続される第１導電型の第９のＭＯＳトランジスタと、上記第１の電位出力ノードと上記接地電位ノードとの間に接続される第５の抵抗性素子とを有し、
上記第２の電圧発生回路は、上記第２の電位出力ノードと上記接地電位ノードとの間に接続される第４の容量性素子を有していることを特徴とする請求項８または請求項９のいずれかに記載のチャージポンプ回路。 - 電源電位が印加される電源電位ノード、
接地電位が印加される接地電位ノード、
アップ信号を受ける第１の入力ノード、
ダウン信号を受ける第２の入力ノード、
充電電流または放電電流が流れる出力ノード、
第１の所定電位を出力する第１の電位出力ノードを有し、上記電源電位ノードと上記第１の電位出力ノードとの間に接続され、ゲート電極が上記第１の電位出力ノードに接続される第１導電型の第９のＭＯＳトランジスタと、上記第１の電位出力ノードと上記接地電位ノードとの間に接続される第５の抵抗性素子と、上記電源電位ノードと上記第１の電位出力ノードとの間に接続される第３の容量性素子とを有する第１の電圧発生回路、
第２の所定電位を出力する第２の電位出力ノードを有し、上記電源電位ノードと上記第２の電位出力ノードとの間に接続される第５の抵抗性素子と、上記第２の電位出力ノードと上記接地電位ノードとの間に接続され、ゲート電極が上記第２の電位出力ノードに接続される第２導電型の第１０のＭＯＳトランジスタと、上記第２の電位出力ノードと上記接地電位ノードとの間に接続される第４の容量性素子とを有する第２の電圧発生回路、
ゲート電極が上記第１の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極が上記第１の電圧発生回路の第１の電位出力ノードに接続され、上記第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタとを有する充電電流発生回路、
ゲート電極が上記第２の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、ゲート電極が上記第１の電圧発生回路の第１の電位出力ノードに接続され、ソース電極が上記第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、ゲート電極が上記第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が上記第４のＭＯＳトランジスタのドレイン電極に接続される第２導電型の第５のＭＯＳトランジスタと、ゲート電極が上記第５のＭＯＳトランジスタのドレイン電極に接続され、上記第５のＭＯＳトランジスタのソース電極と上記接地電位ノードとの間に接続される第２導電型の第６のＭＯＳトランジスタと、ゲート電極が上記第２の電圧発生回路の第２の電位出力ノードに接続され、ドレイン電極が上記出力ノードに接続される第２導電型の第７のＭＯＳトランジスタと、ゲート電極が上記第６のＭＯＳトランジスタのゲート電極に接続され、上記第７のＭＯＳトランジスタのソース電極と上記接地電位ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタとを有する放電電流発生回路を備えたチャージポンプ回路。 - 基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路、
この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路、
このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタ、
このローパスフィルタからの制御電圧に制御されたクロック信号を上記位相差比較回路への比較クロック信号として出力する電圧制御発振回路を備え、
上記チャージポンプ回路は、
上記位相差比較回路からのアップ信号を受ける第１の入力ノードと、
上記位相差比較回路からのダウン信号を受ける第２の入力ノードと、
上記ローパスフィルタの入力ノードに接続される出力ノードと、
ゲート電極が上記第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、上記第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、
ゲート電極が上記第２の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、
ゲート電極が上記第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が上記第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を具備するカレントミラー回路とを有することを特徴とするＰＬＬ回路。 - 上記チャージポンプ回路は、上記第２のＭＯＳトランジスタのゲート電極に所定電位を与える電圧発生回路を有し、
上記電圧発生回路は、上記所定電位を出力する電位出力ノードと、上記電源電位ノードと上記電位出力ノードとの間に接続されるＭＯＳトランジスタと、上記電位出力ノードと接地電位が印加される接地電位ノードとの間に接続される抵抗性素子と、上記電源電位ノードと上記電位出力ノードとの間に接続される容量性素子とを有していることを特徴とする請求項１６記載のＰＬＬ回路。 - 上記電圧制御発振回路は、リングオシレータによって構成されることを特徴とする請求項１６または請求項１７記載のＰＬＬ回路。
- 上記電圧制御発振回路は、ディレイコントローラによって構成されることを特徴とする請求項１６または請求項１７記載のＰＬＬ回路。
- 入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号を出力する波形生成回路、および選択信号と上記波形生成回路からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路を備え、
上記波形生成回路は、
上記入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する前段ＰＬＬ回路と、
上記入力クロック信号を分周して分周クロック信号を出力する分周回路と、
この分周回路からの分周クロック信号を受け、遅延時間設定電圧信号を出力する後段ＰＬＬ回路と、
上記前段ＰＬＬ回路からの複数の位相ずれクロック信号に対応して設けられ、それぞれが、上記後段ＰＬＬ回路からの遅延時間設定電圧信号に基づいて、対応の位相ずれクロック信号を所定時間づつ遅延した複数の選択用クロック信号を上記波形選択回路に出力する選択用クロック信号発生回路とを備え、
上記前段ＰＬＬ回路は、
基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、
この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、
このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、
このローパスフィルタからの制御電圧に制御され、互いに１周期ずれた上記位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、上記複数の位相ずれクロック信号を出力する電圧制御発振回路とを備え、
上記チャージポンプ回路は、
上記位相差比較回路からのアップ信号を受ける第１の入力ノードと、
上記位相差比較回路からのダウン信号を受ける第２の入力ノードと、
上記ローパスフィルタの入力ノードに接続される出力ノードと、
ゲート電極が上記第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、
ゲート電極に所定電位が印加され、上記第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、
ゲート電極が上記第２の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、
ゲート電極が上記第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が上記第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を有するカレントミラー回路とを備え、
上記電圧制御発振回路は、
上記ローパスフィルタからの制御電圧を受けて遅延時間設定電圧信号を出力する電圧制御回路と、
この電圧制御回路からの遅延時間設定電圧信号を受けて制御され、縦続接続される複数段の遅延手段とを有し、初段の遅延手段に上記入力クロック信号が入力され、複数段の遅延手段からの出力を上記複数の位相ずれクロック信号として出力し、複数段の遅延手段のうちの１周期ずれた位相ずれクロック信号を出力する２つの遅延手段からの位相ずれクロック信号を上記位相差比較回路への基準クロック信号および比較クロック信号として出力することを特徴とするパルス幅変調回路。 - 上記後段ＰＬＬ回路は、
基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、
この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、
このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、
このローパスフィルタからの制御電圧に制御され、互いに１周期ずれた上記位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、上記複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御発振回路とを備え、
上記チャージポンプ回路は、
上記位相差比較回路からのアップ信号を受ける第１の入力ノードと、
上記位相差比較回路からのダウン信号を受ける第２の入力ノードと、
上記ローパスフィルタの入力ノードに接続される出力ノードと、
ゲート電極が上記第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、
ゲート電極に所定電位が印加され、上記第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、
ゲート電極が上記第２の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、
ゲート電極が上記第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が上記第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を有するカレントミラー回路とを備え、
上記電圧制御発振回路は、
上記ローパスフィルタからの制御電圧を受けて上記複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御回路と、
この電圧制御回路からの遅延時間設定電圧信号を受けて制御され、縦続接続される複数段の遅延手段とを有し、初段の遅延手段に上記分周回路からの分周クロック信号が入力され、複数段の遅延手段のうちの１周期ずれたクロック信号を出力する２つの遅延手段からのクロック信号を上記位相差比較回路への基準クロック信号および比較クロック信号として出力することを特徴とする請求項２０記載のパルス幅変調回路。 - 入力クロック信号を受け、受けた入力クロック信号に基づいてそれぞれが所定の位相差ずつずれた複数の選択用クロック信号を出力する波形生成回路、および選択信号と上記波形生成回路からの複数の選択用クロック信号とを受け、受けた選択信号に基づいて受けた複数の選択用クロック信号のうちの２つの選択用クロック信号を選択し、選択した２つの選択用クロック信号の論理積演算をし、その演算結果をパルス幅変調出力信号として出力する波形選択回路を備え、
上記波形生成回路は、
上記入力クロック信号に対して所定の位相差ずつずれた複数の位相ずれクロック信号を出力する前段ＰＬＬ回路と、
上記入力クロック信号を分周して分周クロック信号を出力する分周回路と、
この分周回路からの分周クロック信号を受け、遅延時間設定電圧信号を出力する後段ＰＬＬ回路と、
上記前段ＰＬＬ回路からの複数の位相ずれクロック信号に対応して設けられ、それぞれが、上記後段ＰＬＬ回路からの遅延時間設定電圧信号に基づいて、対応の位相ずれクロック信号を所定時間ずつ遅延した複数の選択用クロック信号を上記波形選択回路に出力する選択用クロック信号発生回路とを備え、
上記後段ＰＬＬ回路は、
基準クロック信号と比較クロック信号との位相差に基づいてアップ信号およびダウン信号を出力する位相差比較回路と、
この位相差比較回路からのアップ信号およびダウン信号を受けて、充電電流および放電電流を出力するチャージポンプ回路と、
このチャージポンプ回路からの出力に応じて制御電圧を出力するローパスフィルタと、
このローパスフィルタからの制御電圧に制御され、互いに１周期ずれた上記位相差比較回路への基準クロック信号および比較クロック信号を出力するとともに、上記複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御発振回路とを備え、
上記チャージポンプ回路は、
上記位相差比較回路からのアップ信号を受ける第１の入力ノードと、
上記位相差比較回路からのダウン信号を受ける第２の入力ノードと、
上記ローパスフィルタの入力ノードに接続される出力ノードと、
ゲート電極が上記第１の入力ノードに接続され、電源電位が印加される電源電位ノードにソース電極が接続される第１導電型の第１のＭＯＳトランジスタと、ゲート電極に所定電位が印加され、上記第１のＭＯＳトランジスタのドレイン電極と上記出力ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、
ゲート電極が上記第２の入力ノードに接続され、ソース電極が上記電源電位ノードに接続される第１導電型の第３のＭＯＳトランジスタと、
ゲート電極が上記第２のＭＯＳトランジスタのゲート電極に接続され、ソース電極が上記第３のＭＯＳトランジスタのドレイン電極に接続される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタのドレイン電極に接続され、入力側電流が流れる入力系回路、および上記出力ノードに接続され、入力系回路に流れる入力側電流に応じた出力側電流が流れる出力系回路を有するカレントミラー回路とを備え、
上記電圧制御発振回路は、
上記ローパスフィルタからの制御電圧を受けて上記複数の選択用クロック信号発生回路に対する遅延時間設定電圧信号を出力する電圧制御回路と、
この電圧制御回路からの遅延時間設定電圧信号を受けて制御され、縦続接続される複数段の遅延手段とを有し、初段の遅延手段に上記分周回路からの分周クロック信号が入力され、複数段の遅延手段のうちの１周期ずれたクロック信号を出力する２つの遅延手段からのクロック信号を上記位相差比較回路への基準クロック信号および比較クロック信号として出力することを特徴とするパルス幅変調回路。
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