JP4086371B2

JP4086371B2 - Semiconductor amplifier circuit

Info

Publication number: JP4086371B2
Application number: JP23154898A
Authority: JP
Inventors: 博山▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-08-18
Filing date: 1998-08-18
Publication date: 2008-05-14
Anticipated expiration: 2018-08-18
Also published as: JP2000068761A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に搭載する半導体増幅回路に関するものであり、特にＭＯＳトランジスタを使用したＯＴＡ(Operational Transconductance Amplifier)構造を有する半導体増幅器に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上に伴い、従来は外付け部品であった信号処理のためのフィルタ等を集積回路に搭載することが望まれている。集積回路に搭載するアクティブフィルタとして積分器が用いられるが、クオリティファクター（以下、Ｑ値と略す）の高いフィルタを実現するためには、理想に近い積分器が望まれる。
【０００３】
アクティブフィルタに用いる積分器の回路構成には種々のものがあるが、Ｇｍ−Ｃ構成の積分器はより高周波数まで扱えると言う点で有利な特性を有している。Ｇｍ−Ｃ構成の積分器は、ＧｍアンプであるＯＴＡ回路と容量負荷Ｃによって構成される。ＯＴＡ回路としては、線形領域で動作するＭＯＳトランジスタを用いたものが、その良好な線形特性により優れている。
【０００４】
図１に従来の一般的なＯＴＡの回路構成を示す。このＯＴＡ回路は、線形領域で動作する第１のＭＯＳトランジスタ１と、そのゲートを差動入力端子Ｉｎ＋、Ｉｎ−に接続しかつそのソースをＭＯＳトランジスタ１のソース・ドレイン間に接続した第２、第３のＭＯＳトランジスタ２、３を有している。このＭＯＳトランジスタ２、３のドレインには、一定のバイアス電圧信号を入力するための第４、第５のＭＯＳトランジスタ４、５のソースが接続されている。なお、このバイアス信号は、ＭＯＳトランジスタ４、５のゲートに入力される。
【０００５】
更に、第１のＭＯＳトランジスタ１のソース、ドレインに第１、第２の電流源６、７が、第４、第５のＭＯＳトランジスタ４、５のドレインに第３、第４の電流源８、９が接続されている。差動出力端子Ｏｕｔ＋、Ｏｕｔ−は、第４、第５のＭＯＳトランジスタ４、５のドレインと各電流源８、９間に設けられる。
なお、図１に示すＯＴＡ回路の相互コンダクタンスＧｍは、Ｇｍ制御端子である第１のトランジスタ１のゲートに入力される電圧によって制御される。またバイアス信号が入力される第４、第５のＭＯＳトランジスタ４、５は、このＯＴＡ回路の出力抵抗Ｒｏを増大させるためのものである。
【０００６】
以上のような一般的なＯＴＡ回路において、その各出力端子Ｏｕｔ＋、Ｏｕｔ−に負荷容量Ｃ_Lを接続することにより、積分器が構成される。このようにして構成された積分器のゲイン・位相特性図を図２に示す。また図２の特性図を基にしてこの積分器の等価回路を構成すると、図３に示すものが得られる。なお図３の等価回路は、シングルエンドとして簡略化して示している。
【０００７】
図３において、Ｒ_Oは出力抵抗、Ｃ_Lは積分器を構成するための負荷容量である。バイアス端子が接続される図１のＭＯＳトランジスタ対４、５は、この出力抵抗Ｒ_Oを増大させるためのものである。Ｇ_Oは出力コンダクタンスであって、図１のＭＯＳトランジスタ対４、５によって決まる値である。Ｃ_Mは、第４、第５のＭＯＳトランジスタ対４、５に起因する寄生容量（主にチャネルおよびジャンクション容量）であり、第２、第３のＭＯＳトランジスタ対２、３のドレイン端子に付くものである。
【０００８】
さらにＧ_Iは入力コンダクタンスを示し、図１のＭＯＳトランジスタ対２、３によって決まる値である。Ｒ_cは線形領域で動作するＭＯＳトランジスタ１のオン抵抗、Ｃ_cは第１、第２および第３のＭＯＳトランジスタ１、２、３に起因する寄生容量である。なおＭＯＳトランジスタ１のオン抵抗Ｒ_cは、Ｇｍ制御端子の電圧によってその値が制御される。
【０００９】
以上の様な回路構成を有する積分器において、その特性角周波数は、ゲインが０ｄＢとなる１／（Ｒ_cＣ_L）である。
【００１０】
【発明が解決しようとする課題】
ＯＴＡ回路を用いた従来の積分器では、図２に示す様に、寄生容量Ｃ_cによって角周波数１／（Ｒ_cＣ_c）に寄生の零点、および角周波数Ｇ_O／Ｃ_Mに寄生の極が形成される。寄生の零点１／（Ｒ_cＣ_c）の存在によって、使用帯域で積分器の位相が進むと、図２の位相特性図に示すように位相曲線が−９０°より持ち上がってしまい、積分器としての特性を劣化させる。その結果フィルタのＱ値も小さくなり、高Ｑ値のフィルタの設計が困難となる。
【００１１】
従って、理想的な特性を有する積分器を得るためには、積分器の動作範囲を狭めるこのような零点は存在しない方が良いが、ＭＯＳトランジスタを使用する限りこのような零点および極は避けえない。
寄生容量Ｃ_cを小さくすると、この寄生の零点１／（Ｒ_cＣ_c）は高周波数側に移動し、そのため図２の位相の持ち上がり点も高周波数側に移動するので、この零点による悪影響は小さくなる。寄生容量Ｃ_cを小さくするためには線形領域で動作するＭＯＳトランジスタ１、２および３のサイズを小さくする必要がある。ところが、ＭＯＳトランジスタのサイズを小さくすると、Ｇｍ値の相対精度が悪化する。従って、寄生容量を小さくすることによって積分器の周波数特性を改善しようとする試みは、あまり実現性がない。
【００１２】
本発明は、従来のＯＴＡ回路における上記の問題を解決すべくなされたものであり、線形領域で動作するＭＯＳトランジスタのサイズを小さくすることなく、寄生容量Ｃ_cによって生じる零点を補償し、高Ｑ値のフィルタを実現することが可能な半導体増幅回路を提供する目的でなされたものである。
【００１３】
【課題を解決するための手段】
上記課題は、一対の差動入力端子と、そのゲートを相互コンダクタンス制御端子に接続した第１のＭＯＳトランジスタと、そのゲートを差動入力端子に接続しそのソースを前記第１のＭＯＳトランジスタのソース、ドレインの何れかに接続した一対の第２、第３のＭＯＳトランジスタと、そのゲートを一定のバイアス信号入力端子に接続しそのソースを第２、第３のＭＯＳトランジスタのそれぞれのドレインに接続した一対の第４、第５のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース、ドレインにそれぞれ接続した第１、第２の電流源と、第４および第５のＭＯＳトランジスタのドレインにそれぞれ接続した第３、第４の電流源と、第４、第５のＭＯＳトランジスタのドレインと第３、第４の電流源間に設けた一対の差動出力端子と、更に第４、第５のＭＯＳトランジスタのそれぞれのソースに一端を接続し他端を固定電位に接続した第１、第２の容量とを具備する、半導体増幅回路によって達成される。
【００１４】
以上の構成を有する半導体増幅回路では、第１、第２の容量の値を選択することによって、第４、第５のＭＯＳトランジスタに起因する寄生容量の値を見かけ上制御することができる。従って、この回路の差動出力端子に負荷容量を接続して積分器を構成した場合、第４、第５のＭＯＳトランジスタに起因する寄生容量によって生じるゲイン・位相特性上の寄生の極を、第１、第２の容量の選択によって移動させることができる。そのため、第１、第２および第３のＭＯＳトランジスタに起因する寄生容量によって発生する寄生の零点方向へ、前記の極を移動させることにより、寄生の零点が存在することによる悪影響を補償し、理想に近い特性を有する積分器を構成することが可能となる。
【００１５】
【発明の実施の形態】
本発明では、寄生容量Ｃ_cを小さくすることによって図２に示す寄生の零点１／（Ｒ_cＣ_c）を高周波数側に移動させる代わりに、寄生の極Ｇ_O／Ｃ_Mを寄生の零点方向、即ち低周波数側に移動させることによって、この零点が存在することによる位相特性への悪影響を補償しようとするものである。図２に示す特性図において、寄生の極Ｇ_O／Ｃ_Mよりも角周波数が進むと、ゲインは再び減少を開始し、その結果零点の影響で一旦持ち上がった位相曲線も、再び−９０°に向かって低下を始める。
【００１６】
従って、理想的には寄生の極Ｇ_O／Ｃ_Mを寄生の零点１／（Ｒ_cＣ_c）まで低周波数側に移動させると、この零点における影響が補償され、位相はより高周波数側まで−９０°近くを維持するようになり、積分器としての特性が向上する。Ｇ_Oはバイアス端子が接続されたＭＯＳトランジスタ対４、５で決まる出力コンダクタンスであり、あまり変化させることはできない。
【００１７】
そのため本発明では、トランジスタ対２、３のドレインに付く容量Ｃ_Mの値を調整することによって、寄生の極Ｇ_O／Ｃ_Mを低周波数側に移動させ、零点の悪影響を補償する構成を取る。
以下に本発明の実施例を図面を参照して説明する。なお、以下に示す図面において、図１と同じ符号は同一または類似の構成要素を示し、従ってその説明は重複しない。
【００１８】
図４は本発明の第１の実施例にかかるＯＴＡ回路の回路図である。図示するようにこの実施例では、図１に示す従来のＯＴＡ回路に対して、ＭＯＳトランジスタ対４、５のソースに、新たに容量１０、１１を付加した構成を特徴とする。図４では、容量１０、１１の一端は接地されているが、必ずしも接地する必要はなく、固定電位であれば良い。
【００１９】
容量１０、１１の大きさは、ＭＯＳトランジスタ４、５に起因する寄生容量Ｃ_Mとの合成値ＣＭが、Ｇ_O／ＣＭの値を出来るだけ１／（Ｒ_cＣ_c）の値に近づける様に選択する。この様にすることによって、Ｇｍ値の相対バラツキを増大させることなく、寄生容量Ｃ_cによる零点の積分器特性に与える悪影響を低減できるので、Ｇｍ−Ｃ構成の積分器が理想的な積分器の特性に近くなる。
【００２０】
なお、このＯＴＡ回路によって積分器を構成する場合は、出力端子Ｏｕｔ＋およびＯｕｔ−に、図に点線で示すように負荷容量Ｃ_Lを接続する。
図５は本発明の第２の実施例のＯＴＡ回路を示す。この実施例では、上記容量１０、１１を、ＭＯＳトランジスタ１２、１３で構成したことを特徴とする。なお、ＭＯＳトランジスタ１２、１３は図５に示すようにそのソースおよびドレインを接続しかつゲートを固定電位に接続して容量として動作するように構成されている。
【００２１】
この実施例では、実際の半導体装置の製造に当たって、他のＭＯＳトランジスタと同一の製造工程においてＭＯＳトランジスタ１２、１３を製造することが可能である。これによって、零点を発生させるＭＯＳトランジスタの寄生容量Ｃ_cと、極を生み出すＭＯＳトランジスタ１２、１３の容量とが比例関係となり、容量Ｃ_cの変動による寄生零点の移動と容量ＣＭの変動による極の移動が同じとなる。その結果容量ＣＭは製造工程の変動に伴う容量Ｃ_cの変動の影響を受けず、設計通りの結果を得ることができる。
【００２２】
図６は本発明の第３の実施例のＯＴＡ回路を示す。この実施例では、図５に示す容量１０、１１の値を出来るだけ小さくしようとするものであり、そのために、ＭＯＳトランジスタ対４、５のソース間に、無極性の容量１４を接続した構成を取る。この構成によって、図４、５に示した各実施例の場合に比べて、その必要な容量は１／４となる。
【００２３】
【発明の効果】
以上、実施例を挙げて説明したように、本発明によればＯＴＡ回路のＧｍ値の相対バラツキを増大させることなく、寄生容量による零点の影響を出来るだけ低減することが可能である。そのため、このＯＴＡ回路をＧｍ−Ｃ構成の積分器として用いた場合、その角周波数−位相特性は理想的な積分器の特性に近くなるので、半導体集積回路に搭載可能な高Ｑ値のフィルタを得ることができる。これによって、フィルタを用いる装置全体の小型化に寄与するところが大きい。
【図面の簡単な説明】
【図１】従来のＯＴＡ回路の回路構成を示す図。
【図２】図１のＯＴＡ回路を積分器として使用した場合のゲイン・位相特性を示すグラフ。
【図３】図２の特性を示す積分器の等価回路図。
【図４】本発明の第１の実施例にかかるＯＴＡ回路の回路図。
【図５】本発明の第２の実施例にかかるＯＴＡ回路の回路図。
【図６】本発明の第３の実施例にかかるＯＴＡ回路の回路図。
【符号の説明】
１、２、３、４、５…ＭＯＳトランジスタ
６、７、８、９…電流源
１０、１１…容量
１２、１３…ＭＯＳトランジスタ
１４…容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor amplifier circuit mounted on a semiconductor integrated circuit, and more particularly to a semiconductor amplifier having an OTA (Operational Transconductance Amplifier) structure using a MOS transistor.
[0002]
[Prior art]
In recent years, with the improvement of the degree of integration of semiconductor integrated circuits, it has been desired to mount a filter for signal processing or the like, which has conventionally been an external component, on the integrated circuit. An integrator is used as an active filter mounted on an integrated circuit. To realize a filter having a high quality factor (hereinafter abbreviated as Q value), an integrator that is close to ideal is desired.
[0003]
Although there are various circuit configurations of the integrator used for the active filter, the integrator having the Gm-C configuration has an advantageous characteristic in that it can handle even higher frequencies. The integrator having the Gm-C configuration includes an OTA circuit that is a Gm amplifier and a capacitive load C. An OTA circuit that uses a MOS transistor that operates in a linear region is superior due to its good linear characteristics.
[0004]
FIG. 1 shows a conventional general OTA circuit configuration. The OTA circuit includes a first MOS transistor 1 operating in a linear region, a second MOS transistor 1 having a gate connected to the differential input terminals In + and In− and a source connected between the source and drain of the MOS transistor 1. Third MOS transistors 2 and 3 are provided. The sources of the fourth and fifth MOS transistors 4 and 5 for inputting a constant bias voltage signal are connected to the drains of the MOS transistors 2 and 3. This bias signal is input to the gates of the MOS transistors 4 and 5.
[0005]
Furthermore, the first and second current sources 6 and 7 are connected to the source and drain of the first MOS transistor 1, and the third and fourth current sources 8 are connected to the drains of the fourth and fifth MOS transistors 4 and 5, respectively. 9 is connected. The differential output terminals Out + and Out− are provided between the drains of the fourth and fifth MOS transistors 4 and 5 and the current sources 8 and 9.
Note that the mutual conductance Gm of the OTA circuit shown in FIG. 1 is controlled by a voltage input to the gate of the first transistor 1 which is a Gm control terminal. The fourth and fifth MOS transistors 4 and 5 to which the bias signal is input are for increasing the output resistance Ro of the OTA circuit.
[0006]
In the general OTA circuit as described above, an integrator is configured by connecting a load capacitor C _L to each of the output terminals Out + and Out−. FIG. 2 shows a gain / phase characteristic diagram of the integrator configured as described above. Further, when an equivalent circuit of this integrator is configured based on the characteristic diagram of FIG. 2, the one shown in FIG. 3 is obtained. Note that the equivalent circuit of FIG. 3 is simplified as a single end.
[0007]
In FIG. 3, R _O is an output resistance, and C _L is a load capacity for constituting an integrator. The MOS transistor pair 4 and 5 of FIG. 1 to which the bias terminal is connected is for increasing the output resistance R _O. G _O is the output conductance, and is a value determined by the MOS transistor pairs 4 and 5 in FIG. C _M is a parasitic capacitance (mainly channel and junction capacitance) caused by the fourth and fifth MOS transistor pairs 4 and 5, and is attached to the drain terminals of the second and third MOS transistor pairs 2 and 3. It is.
[0008]
More G _I shows the input conductance is a value determined by the MOS transistor pairs 2 and 3 in Figure 1. R _c is the on-resistance of the MOS transistor 1 operating in the linear region, and C _c is a parasitic capacitance caused by the first, second, and third MOS transistors 1, 2, and 3. The value of the on resistance R _c of the MOS transistor 1 is controlled by the voltage of the Gm control terminal.
[0009]
In the integrator having the circuit configuration as described above, the characteristic angular frequency is 1 / (R _c C _L ) at which the gain becomes 0 dB.
[0010]
[Problems to be solved by the invention]
In a conventional integrator using OTA circuit, as shown in FIG. 2, the parasitic capacitance C angular frequency by _{_{_{c 1 / (R c C c}}} ) the parasitic zero point, and the angular frequency G _O / C _M to parasitic poles Is formed. When the phase of the integrator advances in the operating band due to the presence of the parasitic zero 1 / (R _c C _c ), the phase curve rises from −90 ° as shown in the phase characteristic diagram of FIG. Deteriorating the characteristics of As a result, the Q value of the filter also decreases, making it difficult to design a high Q value filter.
[0011]
Therefore, in order to obtain an integrator having ideal characteristics, it is better not to have such zeros that narrow the operating range of the integrator, but such zeros and poles can be avoided as long as MOS transistors are used. Absent.
When the parasitic capacitance C _c is reduced, the parasitic zero 1 / (R _c C _c ) moves to the high frequency side, and therefore the phase lift point in FIG. 2 also moves to the high frequency side. Get smaller. In order to reduce the parasitic capacitance _Cc , it is necessary to reduce the sizes of the MOS transistors 1, 2 and 3 operating in the linear region. However, when the size of the MOS transistor is reduced, the relative accuracy of the Gm value is deteriorated. Therefore, attempts to improve the frequency characteristics of the integrator by reducing the parasitic capacitance are not very feasible.
[0012]
The present invention has been made to solve the above-described problems in the conventional OTA circuit, and compensates for the zero point caused by the parasitic capacitance C _c without reducing the size of the MOS transistor operating in the linear region, thereby increasing the high Q. The present invention has been made for the purpose of providing a semiconductor amplifier circuit capable of realizing a value filter.
[0013]
[Means for Solving the Problems]
The problem is that a pair of differential input terminals, a first MOS transistor whose gate is connected to the mutual conductance control terminal, a gate connected to the differential input terminal and a source thereof as a source of the first MOS transistor. A pair of second and third MOS transistors connected to one of the drains, a gate thereof connected to a constant bias signal input terminal, and a source connected to the respective drains of the second and third MOS transistors A pair of fourth and fifth MOS transistors, first and second current sources connected to the source and drain of the first MOS transistor, respectively, and first and second current sources connected to the drains of the fourth and fifth MOS transistors, respectively. 3, a pair of differential outputs provided between the fourth current source, the drains of the fourth and fifth MOS transistors, and the third and fourth current sources And child, is achieved by further fourth, first, and second capacitor, the semiconductor amplifier circuit and connected each source to one end and the other end of the fifth MOS transistor is connected to a fixed potential.
[0014]
In the semiconductor amplifier circuit having the above configuration, by selecting the first and second capacitance values, the parasitic capacitance values resulting from the fourth and fifth MOS transistors can be apparently controlled. Therefore, when a load capacitor is connected to the differential output terminal of this circuit to constitute an integrator, the parasitic poles on the gain / phase characteristics caused by the parasitic capacitance caused by the fourth and fifth MOS transistors are It can be moved by selecting the first or second capacity. Therefore, by moving the pole in the direction of the parasitic zero caused by the parasitic capacitance caused by the first, second and third MOS transistors, an adverse effect due to the presence of the parasitic zero is compensated, and ideal It is possible to construct an integrator having characteristics close to.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
In the present invention, instead of moving the parasitic zero 1 / (R _c C _c ) shown in FIG. 2 to the high frequency side by reducing the parasitic capacitance C _c , the parasitic pole G _O / _{CM is changed} to the parasitic zero. By moving in the direction, that is, on the low frequency side, an attempt is made to compensate for an adverse effect on the phase characteristics due to the existence of this zero point. In the characteristic diagram shown in FIG. 2, when the angular frequency advances from the parasitic poles G _O / C _M , the gain starts to decrease again, and as a result, the phase curve once lifted by the influence of the zero point also becomes −90 ° again. Start to decline.
[0016]
Therefore, the ideally move the electrode G _O / C _M parasitic to parasitic zero 1 / (R _{_c C c)} in the low frequency side, the influence of the zero point is compensated, the phase until a higher frequency side Maintaining near -90 ° improves the characteristics as an integrator. G _O is the output conductance determined by the MOS transistor pair 4 and 5 bias terminal is connected, it can not be much change.
[0017]
Therefore, in the present invention, by adjusting the value of the capacitance C _M attached to the drains of the transistor pairs 2 and 3, the parasitic poles G _O / C _M are moved to the low frequency side to compensate for the adverse effect of the zero point. .
Embodiments of the present invention will be described below with reference to the drawings. In the drawings shown below, the same reference numerals as those in FIG. 1 denote the same or similar components, and therefore the description thereof will not be repeated.
[0018]
FIG. 4 is a circuit diagram of the OTA circuit according to the first embodiment of the present invention. As shown in the figure, this embodiment is characterized in that capacitors 10 and 11 are newly added to the sources of the MOS transistor pairs 4 and 5 with respect to the conventional OTA circuit shown in FIG. In FIG. 4, one end of each of the capacitors 10 and 11 is grounded, but is not necessarily grounded, and may be a fixed potential.
[0019]
The size of the capacitor 10 and 11, the combined value CM of the parasitic capacitance C _M due to the MOS transistors 4 and 5, as to approach the value of only 1 / (R _{_c C c)} possible values of G _O / CM Select By doing so, the adverse effect of the parasitic capacitance _Cc on the zero-point integrator characteristics can be reduced without increasing the relative variation of the Gm value, so that the integrator of the Gm-C configuration is an ideal integrator. Close to characteristics.
[0020]
When an integrator is constituted by this OTA circuit, a load capacitor _CL is connected to the output terminals Out + and Out− as shown by dotted lines in the figure.
FIG. 5 shows an OTA circuit according to a second embodiment of the present invention. In this embodiment, the capacitors 10 and 11 are composed of MOS transistors 12 and 13, respectively. As shown in FIG. 5, the MOS transistors 12 and 13 are configured such that their sources and drains are connected and their gates are connected to a fixed potential and operate as capacitors.
[0021]
In this embodiment, in manufacturing an actual semiconductor device, it is possible to manufacture the MOS transistors 12 and 13 in the same manufacturing process as other MOS transistors. Thus, the parasitic capacitance C _c of the MOS transistor for generating a zero, becomes capacity and proportional relationship of the MOS transistors 12 and 13 to produce the pole, the pole due to changes in the mobile and capacity CM parasitic zero point due to variations in the capacitance C _c The movement is the same. As a result capacity CM is not affected by the variation of the capacitance C _c due to variations in the manufacturing process, it is possible to obtain the results as designed.
[0022]
FIG. 6 shows an OTA circuit according to a third embodiment of the present invention. In this embodiment, the values of the capacitors 10 and 11 shown in FIG. 5 are to be made as small as possible. For this purpose, a configuration in which a nonpolar capacitor 14 is connected between the sources of the MOS transistor pairs 4 and 5 is used. take. With this configuration, the required capacity is reduced to ¼ compared to the embodiments shown in FIGS.
[0023]
【The invention's effect】
As described above with reference to the embodiments, according to the present invention, it is possible to reduce the influence of the zero point due to the parasitic capacitance as much as possible without increasing the relative variation of the Gm value of the OTA circuit. Therefore, when this OTA circuit is used as an integrator having a Gm-C configuration, the angular frequency-phase characteristics are close to those of an ideal integrator. Therefore, a high-Q filter that can be mounted on a semiconductor integrated circuit is used. Obtainable. This greatly contributes to miniaturization of the entire apparatus using the filter.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration of a conventional OTA circuit.
FIG. 2 is a graph showing gain / phase characteristics when the OTA circuit of FIG. 1 is used as an integrator;
FIG. 3 is an equivalent circuit diagram of an integrator showing the characteristics of FIG.
FIG. 4 is a circuit diagram of an OTA circuit according to the first embodiment of the present invention.
FIG. 5 is a circuit diagram of an OTA circuit according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram of an OTA circuit according to a third embodiment of the present invention.
[Explanation of symbols]
1, 2, 3, 4, 5 ... MOS transistors 6, 7, 8, 9 ... current sources 10, 11 ... capacitance 12, 13 ... MOS transistor 14 ... capacitance

Claims

A pair of differential input terminals, a first MOS transistor whose gate is connected to the mutual conductance control terminal, a gate connected to the differential input terminal, and a source connected to the source and drain of the first MOS transistor A pair of second and third MOS transistors connected to any one of them and a pair of second MOS transistors whose gates are connected to a constant bias signal input terminal and whose sources are connected to the drains of the second and third MOS transistors, respectively. 4, a fifth MOS transistor, first and second current sources connected to the source and drain of the first MOS transistor, respectively, and a third connected to the drains of the fourth and fifth MOS transistors, respectively. , A fourth current source, a pair provided between the drains of the fourth and fifth MOS transistors and the third and fourth current sources Comprising a differential output terminal, further wherein the fourth, first connecting the connecting respective source to one end and the other end of the fifth MOS transistor to a fixed potential, a second capacitor, the semiconductor amplifier circuit.

The first and second capacitors are parasitic capacitances caused by the first, second, and third MOS transistors in the gain / phase characteristics of an integrator configured by connecting a load capacitor to the differential output terminal. The value is selected so that the parasitic zero generated by the parasitic capacitance generated by the parasitic capacitance generated by the total capacitance of the parasitic capacitance caused by the fourth and fifth MOS transistors and the first and second capacitances is compensated. The semiconductor amplifier circuit according to claim 1, wherein

The first and second capacitors have their gates connected to a fixed potential, their sources and drains connected in common, and sixth and seventh capacitors connected to the sources of the fourth and fifth MOS transistors, respectively. The semiconductor amplifying circuit according to claim 1, wherein the semiconductor amplifying circuit is configured by a MOS transistor.

3. The semiconductor amplifier circuit according to claim 1, wherein the first and second capacitors are constituted by a single capacitor connected between sources of the fourth and fifth MOS transistors.

An integrator configured by connecting a load capacitor to the differential output terminal of the semiconductor amplifier circuit according to claim 1.