JP4072855B2 - サンプルレート変換のための装置及び方法 - Google Patents

Description

本発明は、サンプルレートｑ．ｆ_ｓを備える離散時間入力信号のサンプルレートを、前記入力信号の前記サンプルレートの約数となるサンプルレートｆ_ｓを備える離散時間出力信号に変換する方法であって（ｑは１よりも大きな整数）、前記入力信号のｑサンプルの非オーバラップワード（ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ ｗｏｒｄ）を生成するために前記入力信号を直並列変換するステップと、ローパスフィルタ関数部を有する再帰アルゴリズム（ｒｅｃｕｒｓｉｖｅ ａｌｇｏｒｉｔｈｍ）に従って前記ワードを前記約数レートｆ_ｓで処理するステップとを有する方法に関する。

このような方法は、１９９３年２月ＩＥＥＥ会報「回路及びシステムII：アナログ及びディジタル信号処理」第４０巻第２号（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−II：Ａｎａｌｏｇ ａｎｄ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ−ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ．４０，Ｎｏ．２，Ｆｅｂｒｕａｒｙ １９９３）のＥ．Ｒｏｚａ氏による論文“再帰ビットストリーム変換”から知られている。本発明は更に、サンプルレートｆ_ｓを備える離散時間入力信号のサンプルレートを、前記入力信号のサンプルレートの倍数となるサンプルレートｑ．ｆ_ｓを備える離散時間出力信号に変換する逆の方法であって（ｑは１よりも大きな整数）、前記出力信号のｑ個のサンプルの非オーバラップワードを得るためにローパスフィルタ関数部を有する再帰アルゴリズムに従って前記入力信号を前記サンプルレートｆ_ｓで処理するステップと、前記離散時間ｑ．ｆ_ｓサンプルレート出力信号を生成するために前記ワードを並直列変換するステップとを有する方法に関する。

上記の方法は、“Ｒｅｂｉｃ”（ｒｅｃｕｒｓｉｖｅ ｂｉｔ-ｓｔｒｅａｍ ｃｏｎｖｅｒｓｉｏｎ）の名称で知られている。本願において、表記”順Ｒｅｂｉｃ（ｆｏｒｗａｒｄ Ｒｅｂｉｃ）”は、低精度高サンプルレート信号（ｌｏｗ ｐｒｅｃｉｓｉｏｎ ｈｉｇｈ ｓａｍｐｌｅ ｒａｔｅ ｓｉｇｎａｌ）の、高精度低サンプルレート信号（ｈｉｇｈ ｐｒｅｃｉｓｉｏｎ ｌｏｗ ｓａｍｐｌｅ ｒａｔｅ ｓｉｇｎａｌ）への変換に対して使用される一方、表記”逆Ｒｅｂｉｃ（ｒｅｖｅｒｓｅ Ｒｅｂｉｃ）”は、高精度低サンプルレート信号の、低精度高サンプルレート信号への変換に対して使用される。低精度高サンプルレート信号は、しばしば“単一ビット”のビットストリームとなり得る。この信号は時々サンプル毎に一つより多くのビットを有し得るが、各々のサンプルは一つのビットのみを有する。

通常、アナログ入力信号か、又は高精度低サンプルレート離散信号（ｈｉｇｈ ｐｒｅｃｉｓｉｏｎ ｌｏｗ ｓａｍｐｌｅ ｒａｔｅ ｄｉｓｃｒｅｔｅ ｓｉｇｎａｌ）の何れかからの“単一ビット”のビットストリームの生成は、基本的にフィードバック装置でクロックにより同期される量子化器及びローパスフィルタから構成される従来技術のΣΔ変調器によってなされる。当該変調器は、変換を行うための、低コスト且つロバストな装置である。しかしながら、例えばビデオ信号のような広いベースバンド幅を備える信号が変換されなければならないとき、十分なノイズ整形（ｎｏｉｓｅ ｓｈａｐｉｎｇ）を得るためにサンプルレートは極端に高くなければならず、そのとき従来技術のΣΔ変調器のいくつかの欠点が明らかとなる。上記Ｒｅｂｉｃ構成体の基本的な利点は、当該構成体が、従来技術のΣΔ変調器において必要とされるクロックレートの分数倍（１／ｑ）となる、より低いクロックレートで動作するループ構成体を有することにある。ループ外の並直列変換器（ｏｕｔ−ｏｆ−ｌｏｏｐ ｐａｒａｌｌｅｌ−ｔｏ−ｓｅｒｉｅｓ ｃｏｎｖｅｒｔｅｒ）は、従来技術の構成体からもたらされる特性と同様の特性を備えるシリアルビットストリームを生成するために必要であると共に十分に生成する。従来技術のΣΔ変調器を介するＲｅｂｉｃの利点は、高速回路の低減、より低い消費電力、より小さな干渉トーン（ｉｎｔｅｒｆｅｒｅｎｃｅ ｔｏｎｅ）、及び高次構成体（ｈｉｇｈ−ｏｒｄｅｒ ｃｏｎｆｉｇｕｒａｔｉｏｎ）における増大された安定性にある。

上記参照された論文において、インパルス応答の、指数関数の級数（ａ ｓｅｒｉｅｓ ｏｆ ｅｘｐｏｎｅｎｔｉａｌ ｆｕｎｃｔｉｏｎｓ）への展開によってローパスフィルタ動作が実現される。逆に、本発明は、当該指数展開が必須のものではなく、それ故に本発明によるサンプルレート変換の方法が、前記アルゴリズムはローパスフィルタ関数部のインパルス応答のべき級数展開に基づいていることを特徴としているという認識に基づいている。当該インパルス応答は、離散時間積分（ｄｉｓｃｒｅｔｅ−ｔｉｍｅ ｉｎｔｅｇｒａｔｏｒ）からもたらされてもよく、それ故に実際のディジタル回路から従来技術のインパルス応答よりも容易にもたらされ得る。好ましくは、本発明による方法は、順Ｒｅｂｉｃ変換と逆Ｒｅｂｉｃ変換との両方に対して、前記処理は添付式シートの式

（１）乃至

（３ｅ）によることを特徴とする。ここで、ａ_ｎはサンプルレートｑ．ｆ_ｓを備える離散時間信号のサンプルの数列（ｓｅｑｕｅｎｃｅ）を表しており、ｂ_ｊはサンプルレートｆ_ｓを備える離散時間信号のサンプルの数列を表しており、α_ｍはローパスフィルタ関数部のインパルス応答のべき級数の係数を表しており、α_ｍ’は全ての前記係数の和によって除される前記係数を表している。このアルゴリズムにおいてローパスフィルタ関数部のインパルス応答は

と仮定される。当該関数は、時点ｔ＝０においてインパルス応答がゼロになることを示している。インパルス応答の他のべき級数展開も使用され得ることが以下示されるであろう。

本発明は、サンプルレート変換のための装置であって、それから、前記縦続接続部における前段の積分器（ｆｏｒｍｅｒ ｉｎｔｅｇｒａｔｏｒ）が自身の出力信号を、一つの又はそれより多くの他の信号と共に、前記縦続接続部における後続する積分器（ｎｅｘｔ ｉｎｔｅｇｒａｔｏｒ）に送信するような、縦続接続されている複数の積分器（Ｉ_２−Ｉ_３、Ｉ_４−Ｉ_５−Ｉ_６）を通常有する装置にも関する。Ｒｅｂｉｃ構成体は、Ｒｅｂｉｃアルゴリズムにおいて使用されるローパスフィルタ関数部の次数となる、ある一定の次数であってもよい。通常ローパスフィルタにおける縦続接続された積分器の数は、フィルタの次数を決定する。このことは、Ｒｅｂｉｃアルゴリズムにもあてはまる。しかしながら明らかなことに、順Ｒｅｂｉｃ構成体の場合、積分器の一つは冗長となるので、前記装置は好ましくは積分器の前記縦続接続部における積分器の数が前記アルゴリズムの次数よりも１少ないことを特徴としていてもよい。

本発明による逆Ｒｅｂｉｃ構成体において、低サンプルレート信号のサンプルから直接、高サンプルレート信号のサンプルａ_ｎを算出することが不可能であることは明らかである。添付された式シートの等式

（３ｃ）から、数列ａ_ｎは、この場合時点ｊにおける“束値（ｂｕｎｃｈ ｖａｌｕｅ）”と称される和

内に隠されていることが示されている。前記数列を導き出すために、本発明による逆基本構成体（ｒｅｖｅｒｓｅ ｂａｓｉｃ ｓｔｒｕｃｔｕｒｅ）は、出力信号のｑサンプルの前記非オーバラップワードを生成すると共に縦続接続されている前記積分器からマッパ入力信号を受信するマッパ（ｍａｐｐｅｒ）を有することによって更に特徴付けられる。マッパの機能は、束値

がマッパ入力数列に近付くようにｑの長さのバイナリ数列（ｑ−ｌｅｎｇｔｈ ｂｉｎａｒｙ ｓｅｑｕｅｎｃｅ）ａ_ｎをもたらすことにある。長さｑの２^ｑの可能なバイナリ数列がもたらされるため、マッパ入力数列がマップされる束値の２^ｑ値ももたらされる。一つの可能な手法は、マッパ入力数列の最新の値を、最良適合化（ｂｅｓｔ ｆｉｔ）に基づいて、全ての可能な束値の所定のテーブルと比較することである。しかしながらこのことは、ｑの大きな値に対して非常に煩わしくなり得る。それ故に本発明による好ましい逆Ｒｅｂｉｃ構成体は、好ましくは、前記マッパが、量子化器・減算器の組み合わせ部の縦続接続部を有し、前記組み合わせ部の各々が、ｑビットの前記非オーバラップワードのビットの一つを生成するための１ビット量子化器、及び前記１ビット量子化器の入力信号と出力信号とを減算するための減算器を有し、前記縦続接続部における前記組み合わせ部の初段が、前記マッパ入力信号を受信し、前記縦続接続部における前記組み合わせ部の他の各々が、前記縦続接続部における先行する前記組み合わせ部の減算器の出力信号の重み付けされた和を受信し、最後の量子化器が、前記縦続接続部における全ての減算器の出力信号の重み付けされた和を受信すると共にｑビットの前記非オーバラップワードの最後のビットを生成することを特徴とし得る。

更に、Ｒｅｂｉｃ構成体が不安定になることを防止するために、本発明による装置は、前記積分器の少なくとも一つがクリッパ（ｃｌｉｐｐｅｒ）を有することを更に特徴としていてもよい。

本発明は、添付図面及び添付式シートを参照して記載されるであろう。

サンプルレート変換（ｓａｍｐｌｅ ｒａｔｅ ｃｏｎｖｅｒｓｉｏｎ）に使用されるアルゴリズムは、高いサンプルレート信号ａ_ｎに対するローパスフィルタ動作の応答を、低いサンプルレート信号ｂ_ｊに対する前記ローパスフィルタ動作の応答に等しくさせることに基づいている。ローパスフィルタ動作のインパルス応答は、べき級数（ｐｏｗｅｒ ｓｅｒｉｅｓ）に関する展開（ｅｘｐａｎｓｉｏｎ）であり、次の式：

によって表され得る。ここでＵ（ｔ）はヘビサイドステップ関数（Ｈｅａｖｉｓｉｄｅ’ｓ ｓｔｅｐ ｆｕｎｃｔｉｏｎ）であり、Ｍはフィルタの次数（ｏｒｄｅｒ）を規定し、α_ｍは自由に選択され得るフィルタ係数である。二つの言及された応答が等しいとき、式シート（ｆｏｒｍｕｌａ ｓｈｅｅｔ）の式

（１）が得られる。式

（２）において、この等式は、各々左から右に表されている四つの項、すなわち信号ｂ_ｊの最新サンプル（ｔｈｅ ｍｏｓｔ ｒｅｃｅｎｔ ｓａｍｐｌｅ）、ｑでフィルタリングされた因子（ｆｉｌｔｅｒｅｄ ｃｏｎｔｒｉｂｕｔｉｏｎ）、信号ａ_ｎの最新サンプル、信号ａ_ｎのフィルタリングされた履歴（ヒストリ）（ｆｉｌｔｅｒｅｄ ｈｉｓｔｏｒｙ）、及び最後に信号ｂ_ｊのフィルタリングされた履歴（ヒストリ）に分割される。

式

（２ａ）において、係数α_ｍは、各々の係数α_ｍを全係数の総和によって除することによって得られ、結果として

をもたらす、正規化された係数（ｎｏｒｍａｌｉｚｅｄ ｃｏｅｆｆｉｃｉｅｎｔ）α_ｍ’によって置換される。Ａ_ｉｊ及びｒ_ｉｊが、式

（３ａ）及び

（３ｂ）において示されているように規定されるとき、ｂ_ｊに対する式

（２ａ）は、式

（３ｃ）において示されている

になる。値ｒ_ｍｊは、等式

（３ｄ）を得るように再帰的（ｒｅｃｕｒｓｉｖｅｌｙ）に展開され得る。ここで信号Ｔ_ｉｊは等式

（３ｅ）によって規定される。等式

（３ｄ）における記号

は通常、２項係数（ｂｉｎｏｍｉａｌ ｃｏｅｆｆｉｃｉｎｔ）

を表している。図１、２、及び３を参照して以下示されるように、等式

（３ａ）．．．

（３ｅ）のセットにより、前記アルゴリズムを実現するための構成体が容易に決定され得る。

Ｍの値は、Ｒｅｂｉｃの次数を決定する。Ｍ＝２のとき３次Ｒｅｂｉｃが得られ、Ｍ＝３のとき４次が得られる等となる。通常、ある一定の次数のフィルタは、同じ数の縦続（直列）積分器（ｃａｓｃａｄｅｄ ｉｎｔｅｇｒａｔｏｒ）を必要とする。

しかしながら、明らかなことに、順（フォワード（ｆｏｒｗａｒｄ）） Ｒｅｂｉｃにおいて当該積分器の一つは冗長なので、縦続積分器の数はＲｅｂｉｃの次数よりも１少なくなり得る。これは式シートの式

（４ａ）及び

（４ｂ）からもたらされる。式

（３ｃ）は、新たなサンプルｂ_ｊが算出される基本式を表している。１サンプル期間（ｏｎｅ ｓａｍｐｌｅ ｐｅｒｉｏｄ）早くサンプルｂ_ｊ−１は、対応する式

（４ａ）によって算出されている。

であるため、当該式における項ｂ_ｊ−１は括弧（ｂｒａｃｋｅｔ）の間にもたらされ得るので、式

（３ｅ）のＴ_ｉｊ定義（Ｔ_ｉｊ−ｄｅｆｉｎｉｔｉｏｎ）を使用して等式

（４ｂ）が得られる。この等式により最後の項Ｔ_Ｍｉは、全ての他の項Ｔ_０ｊ−Ｔ_{（Ｍ−１）ｊ}が積分を通じて得られるとき、積分器なしで計算され得る。

図１は、Ｍ＝２、｛α_ｍ｝＝｛０，α_１，α_２｝及びｑ＝４となる場合に対するアルゴリズムの実現のための構成体を示している。Ｍ、α_ｍ、及びｑの他の組み合わせに対する構成体は、容易にもたらされ得る。実際、ｑのより大きな値が通常もたらされるであろう。Ｍ、α_ｍに対する値の場合、ｂ_ｊに対する式

（３ｃ）は、式

（５ａ）において示されているようになる。等式

（３ｄ）からｒ_０ｊ＝Ｔ_０ｊ、ｒ_１ｊ＝Ｔ_０ｊ＋Ｔ_１ｊ、及びｒ_２ｊ＝Ｔ_０ｊ＋２Ｔ_１ｊ＋Ｔ_２ｊとなるため、等式

（５ａ）は等式

（５ｂ）において示されているように書き換えられ得る。当該式によってｂ_ｊを計算するための構成体は、（少なくとも）三つの積分器を必要とし得る。しかしながら、等式

（４ｂ）により、α_１’Ｔ_１ｊ＋α_２’Ｔ_２ｊ＝０となるので、等式

（５ｂ）は等式

（５ｃ）に簡略化される。

図１の左側部分は、１ビットラッチＬを備える直並列変換器（ｓｅｒｉｅｓ ｔｏ ｐａｒａｌｌｅｌ ｃｏｎｖｅｒｔｅｒ）ＳＰを示している。当該変換器により、ａ_ｎのｑ個の１ビットシンボルの非オーバラップ（“孤立された”）ワードがファクタｑでダウンサンプル（ｄｏｗｎｓａｍｐｌｅ）される。ｑビットのワードは、信号Ａ_０ｊを生成するための加算器（ａｄｄｅｒ）Ｄ_０にもたらされ、信号Ａ_１ｊを生成するための加算器Ｄ_１及び乗算器（マルチプライヤ（ｍｕｌｔｉｐｌｉｅｒ））Ｍ_１のセットにもたらされ、信号Ａ_２ｊを生成するための加算器（ａｄｄｅｒ）Ｄ_２及び乗算器Ｍ_２のセットにもたらされる。乗算器Ｍ_１は前記ビットを重み付けファクタ（ｗｅｉｇｈｉｎｇ ｆａｃｔｏｒ）１／ｑ，２／ｑ，３／ｑ．．．ｑ／ｑでそれぞれ乗算し、乗算器Ｍ_２は前記ビットを重み付けファクタ（１／ｑ）^２，（２／ｑ）^２，（３／ｑ）^２．．．（ｑ／ｑ）^２でそれぞれ乗算するので、信号Ａ_０ｊ、Ａ_１ｊ、及びＡ_２ｊの生成は式

（３ａ）に従う。

減算器Ｓ_１は、積分器Ｉ_１にもたらされる信号Ａ_０ｊ−ｂ_ｊを生成する。これはＺ変換（Ｚ−ｔｒａｎｓｆｏｒｍ）１／（ｚ−１）、すなわち自身のフォワードパスに１サンプル遅延を有すると共に自身のフィードバックパスに遅延（ｄｅｌａｙ）を有さない“遅延”積分器（“ｄｅｌａｙｉｎｇ” ｉｎｔｅｇｒａｔｏｒ）である。これはＺ変換（Ｚ−ｔｒａｎｓｆｏｒｍ）ｚ／（ｚ−１）、すなわち自身のフィードバックパスに１サンプル遅延を有すると共に自身のフォワードパスに遅延を有さない“無遅延”積分器（“ｎｏｎ ｄｅｌａｙｉｎｇ” ｉｎｔｅｇｒａｔｏｒ）と対比される。遅延積分器Ｉ_１は、出力信号の先行するサンプルに加えて入力信号の先行するサンプルを出力する。等式

（３ｄ）及び

（３ｅ）から、積分器Ｉ_１の出力はそれからＡ_{０（ｊ―１）}−ｂ_{（ｊ−１）}＋ｒ_{０（ｊ−１）}＝Ｔ_０ｊ＝ｒ_０ｊに等しくなることが容易に導かれる。この信号は、加算器Ｄ_３においてＡ_１ｊに加算され、その結果は乗算器Ｍ_３において重み付けファクタα_１’で乗算されて、信号α_１’（Ａ_１ｊ＋Ｔ_０ｊ）が得られる。

第二の減算器Ｓ_２及び第二の遅延積分器Ｉ_２は、減算器Ｓ_１及び遅延積分器Ｉ_１と同じ入力信号を受信し、その結果同じ出力信号Ｔ_０ｊを生成する。減算器Ｓ_３は信号Ａ_１ｊとｂ_ｊとを減算し、加算器Ｄ_４においてその結果は積分器Ｉ_２の出力Ｔ_０ｊに加算されて、信号Ａ_１ｊ−ｂ_ｊ＋Ｔ_０ｊが生成される。これは第三の遅延積分器Ｉ_３にもたらされる。等式

（３ｄ）及び

（３ｅ）から、積分器Ｉ_３は信号Ｔ_１ｊ＝Ａ_{１（ｊ―１）}−ｂ_ｊ−１＋Ｔ_{０（ｊ−１）}＋Ｔ_{１（ｊ−１）}を生成することが導かれ得る。

乗算器Ｍ_４は、ファクタ２でＴ_１ｊを乗算し、加算器Ｄ_５は、加算器Ｄ_２からの信号Ａ_２ｊと、積分器Ｉ_２からの信号Ｔ_０ｊと、乗算器Ｍ_４からの信号２Ｔ_１ｊとを共に加算して、信号Ａ_２ｊ＋Ｔ_０ｊ＋２Ｔ_１ｊを生成する。当該信号は続いて乗算器Ｍ_５において重み付けファクタα_２’で乗算され、信号α_２’（Ａ_２ｊ＋Ｔ_０ｊ＋２Ｔ_１ｊ）が生成される。乗算器Ｍ_３とＭ_５とからの信号は、加算器Ｄ_６において最終的に加算されて、式シートの等式

（５ｃ）による出力信号ｂ_ｊが得られる。

図１の構成体が同じ最終結果をもたらすいくつかの態様で修正され得ることは注意されなければならない。例えば、加算器Ｄ_３に対する信号Ｔ_０ｊは積分器Ｉ_２の出力から得られうる一方、減算器Ｓ_１及び積分器Ｉ_１は削除され得る。更に、加算器Ｄ_３、Ｄ_５、及びＤ_６と、乗算器Ｍ_３、Ｍ_４、及びＭ_５とは、信号ｂ_ｊ＝α_１’Ａ_１ｊ＋α_２’Ａ_２ｊ＋Ｔ_０ｊ＋２α_２’Ｔ_１ｊを共に得るための、α_１’で加算器Ｄ_１からの信号Ａ_１ｊを乗算するための乗算器、α_２’で加算器Ｄ_２からの信号Ａ_２ｊを乗算するための乗算器、２α_２’で積分器Ｉ_３からの信号Ｔ_１ｊを乗算するための乗算器、及びこれら三つの乗算器からの信号と積分器Ｉ_２からの信号Ｔ_０ｊとを加算するための単一の加算器によって置換され得る。このｂ_ｊ＝α_１’Ａ_１ｊ＋α_２’Ａ_２ｊ＋Ｔ_０ｊ＋２α_２’Ｔ_１ｊの表記は、α_１’＋α_２’＝１であるため、式

（５ｃ）の表記と等しい。

逆Ｒｅｂｉｃプロセス（ｒｅｖｅｒｓｅ Ｒｅｂｉｃ ｐｒｏｃｅｓｓ）は、所与の高精度マルチビット数列（ｈｉｇｈ ｐｒｅｃｉｓｉｏｎ ｍｕｌｔｉｂｉｔ ｓｅｑｕｅｎｃｅ）ｂ_ｊからのビットストリームａ_ｎを決定する。式

（３ｃ）は好ましくは

と記述され、それによって“束値（ｂｕｎｃｈ−ｖａｌｕｅ）”

が入力数列ｂ_ｊ及び算出された数列

から算出されることが示されるが、式シートの式

（１）乃至

（３ｅ）は本発明の逆Ｒｅｂｉｃに等しく適用される。数列ａ_ｎは束値

内に隠されているため、この式がａ_ｎを直接算出し得ないことは明らかである。それ故にマッピングプロセス（ｍａｐｐｉｎｇ ｐｒｏｃｅｓｓ）は、各々の束値

に対してｑビットの特定のワードを割り当てることが必要とされる。“最良適合二分探索（ｂｅｓｔ ｆｉｔ，ｂｉｎａｒｙ ｓｅａｒｃｈ）”（１９９４年５月ＩＥＥＥ会報「回路及びシステム」第４１巻第５号３２９頁乃至３３６頁（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，Ｖｏｌ．４１，ｎｏ．５，ｐｐ．３２９−３３６，Ｍａｙ １９９４）のＥ．Ｒｏｚａ氏による論文“再帰ビットストリーム変換、反転モード（Ｒｅｃｕｒｓｉｖｅ Ｂｉｔｓｔｒｅａｍ Ｃｏｎｖｅｒｓｉｏｎ，ｔｈｅ ｒｅｖｅｒｓｅ ｍｏｄｅ）参照”）、又は“再帰マッピング（ｒｅｃｕｒｓｉｖｅ ｍａｐｐｉｎｇ）”（「ジャーナル回路理論及び応用」１９９７年第２５巻４１９頁乃至４３７頁（Ｉｎｔ．Ｊｏｕｒｎａｌ ｏｆ Ｃｉｒｃｕｉｔ Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，Ｖｏｌ．２５，ｐｐ．４１９−４３７，１９９７）のＤ．Ｂｉｒｒｕ氏による論文“再帰逆畳み込みを使用する低減されたサンプルレートシグマ・デルタ変調（Ｒｅｄｕｃｅｄ−ｓａｍｐｌｅ−ｒａｔｅ ｓｉｇｍａ−ｄｅｌｔａ ｍｏｄｕｌａｔｉｏｎ ｕｓｉｎｇ ｒｅｃｕｒｓｉｖｅ ｄｅｃｏｎｖｏｌｕｔｉｏｎ）参照”）のようなマッピングプロセスのためのいくつかの手法（ｓｔｒａｔｅｇｙ）が可能である。従って、

の値が決定され、マッピングが行われると、ｑビットの並直列変換（ｐａｒａｌｌｅｌ ｔｏ ｓｅｒｉｅｓ ｃｏｎｖｅｒｓｉｏｎ）が必要とされると共に十分にビットストリームａ_ｎのｑ連続ビット（ｑ ｃｏｎｓｅｃｕｔｉｖｅ ｂｉｔ）を得る。

図２は、逆Ｒｅｂｉｃプロセスの実現のための可能な構成体を示している。図１の順Ｒｅｂｉｃとの比較を容易にするために、図２の逆Ｒｅｂｉｃに対して同じパラメータＭ＝２、｛α_ｍ｝＝｛０，α_１，α_２｝及びｑ＝４が選択されている。減算器Ｓ_４は、信号ｂ_ｊ及びＡ_０ｊを受信すると共に、そこで差ｂ_ｊ−Ａ_０ｊを生成する。この信号は、遅延積分器Ｉ_４において信号−Ｔ_０ｊに積分される。減算器Ｓ_５及び加算器Ｄ_７は、信号ｂ_ｊ−Ａ_ｉｊ−Ｔ_０ｊを生成し、遅延積分器Ｉ_５はこの信号を出力信号−Ｔ_１ｊに積分する。乗算器Ｍ_６はこの信号を−２Ｔ_１ｊに２倍化する。減算器Ｓ_５及び１サンプル遅延器（ｏｎｅ−ｓａｍｐｌｅ ｄｅｌａｙ）Ｆは、二つの信号Ａ２ｊ及びｂｊから出力信号ｂ_{（ｊ−１）}−Ａ_{２（ｊ−１）}を生成し、この信号は、乗算器Ｍ_６からの信号−２Ｔ_１ｊ及び積分器Ｉ_４からの信号−Ｔ_０ｊと共に、加算器Ｄ_８において加算され、続いて自身の出力部において信号−ｒ_２ｊを生成する無遅延積分器（ｎｏｎ−ｄｅｌａｙｉｎｇ ｉｎｔｅｇｒａｔｏｒ）Ｉ_６に供給される。更に、積分器Ｉ_４からの信号−Ｔ_０ｊと積分器Ｉ_５からの信号−Ｔ_１ｊとは加算器Ｄ_９において加算されて、その結果信号−ｒ_１ｊが生成される。

信号ｂ_ｊと−ｒ_１ｊとは、加算器Ｄ_１０において加算されると共に乗算器Ｍ_７において係数α_１’で乗算されて、その結果信号α_１’｛ｂ_ｊ−ｒ_１ｊ｝が得られる。同様に信号ｂ_ｊと−ｒ_２ｊとは、加算器Ｄ_１１において加算されると共に乗算器Ｍ_８において係数α_２’で乗算されて、その結果信号α_２’｛ｂ_ｊ−ｒ_２ｊ｝が得られる。最終的に乗算器Ｍ_７及びＭ_８の二つの出力信号は加算器Ｄ_１２において加算されて、その結果マッパ（ｍａｐｐｅｒ）入力信号ｂ_ｊ−α_１’ｒ_１ｊ−α_２’ｒ_２ｊが得られる。式シートの等式

（５ａ）によれば、当該信号ｂ_ｊ−α_１’ｒ_１ｊ−α_２’ｒ_２ｊは束値

に一致すべきである。マッパＰは、各々のサンプル期間の間、自身の出力部において、直列にもたらされると出力信号ａ_ｎのｑビットを表すｑビットの並列ワードを生成する。マッパ出力信号の重み付けされた総和は、束値

になる。当該束値はマッパ入力信号ｂ_ｊに可能な限り近くなるべきである。このことは精度良く設計されたマッパによって保証されるであろう。

マッパＰは、各々のサンプル期間の間、自身の出力部において、直列にもたらされると出力信号ａ_ｎのｑビットを表すｑビットの並列ワードを生成する。当該ｑビットの並列ワードは、高いサンプルレート信号ａ_ｎへの変換のための並直列変換器ＰＳ、信号Ａ_０ｊを生成するための加算器Ｄ_１３、信号Ａ_１ｊを生成するための加算器Ｄ_１４を備える１セットの乗算器Ｍ_９、及び信号Ａ_２ｊを生成するための加算器Ｄ_１５を備える１セットの乗算器Ｍ_１０にもたらされる。加算器Ｄ_１３、Ｄ_１４及びＤ_１５と乗算器Ｍ_９及びＭ_１０との構成は、図１の加算器Ｄ_０、Ｄ_１及びＤ_２と乗算器Ｍ_１及びＭ_２との構成に等しい。

ｑ＝４に対して設計されている図３のマッパは、三つの量子化（ｑｕａｎｔｉｚｅｒ）・減算器組み合わせ部Ｑ_１−Ｓ_７、Ｑ_２−Ｓ_８、及びＱ_３−Ｓ_９、並びに最後の量子化器Ｑ_４を有する。量子化器の各々は、ｑビット出力数列の１ビットを出力する１ビット量子化器である。前記組み合わせ部の各々において、減算器は量子化器の出力と入力との間の差を算出する。第一の組み合わせ部Ｑ_１−Ｓ_７の差信号は乗算器Ｍ_１１において重み付けられ、その重み付けられた差信号は入力信号として第二の組み合わせ部Ｑ_２−Ｓ_８にもたらされる。第一の組み合わせ部の差信号及び第二の組み合わせ部の差信号は、各々乗算器Ｍ_１２及びＭ_１３においてそれぞれ重み付けられ、加算器Ｄ_１５において加算される。この加算器の出力は第三の組み合わせ部の入力信号を構成する。第一、第二、及び第三の組み合わせ部の差信号は、各々乗算器Ｍ_１４、Ｍ_１５及びＭ_１６においてそれぞれ重み付けられ、加算器Ｄ_１７において加算されて、最後の量子化器Ｑ_４の入力信号が構成される。好ましくは、乗算器Ｍ_１１、Ｍ_１３及びＭ_１６は同じ重み付けファクタを有し、乗算器Ｍ_１２及びＭ_１５は同じ重み付けファクタを有している。重み付けファクタの値は、「ジャーナル回路理論及び用途」１９９７年第２５巻４１９頁乃至４３７頁における上記論文に示されているアルゴリズムで算出され得る。

逆Ｒｅｂｉｃアルゴリズムにおいて、フィードバックされる信号Ａ_０ｊ、Ａ_１ｊ、及びＡ_２ｊが誤差を有する結果、マッピングプロセスも誤差を有する。このことは、式

（４ａ）及び

（４ｂ）が逆Ｒｅｂｉｃアルゴリズムに適用され得ず、それ故に一つの積分器を備える逆Ｒｅｂｉｃ構成がＲｅｂｉｃの次数よりも低くなることは不可能となる。

順Ｒｅｂｉｃの構成体の場合、図２の逆Ｒｅｂｉｃ構成体もいくつかの態様で修正され得る。その例が、図２の構成要素Ｓ_６、Ｆ、Ｍ_６、Ｄ_８、Ｄ_９、及びＩ_６の代わりに図３に示されている。前記構成体は、二つの入力信号ｂ_ｊ−Ａ_２ｊ及び−ｒ_１ｊ−Ｔ_１ｊを備える積分器Ｉ_７を有する。入力信号ｂ_ｊ−Ａ_２ｊに対して積分器は、Ｚ変換１／（ｚ−１）を備える遅延積分器として動作する。入力信号−ｒ_１ｊ−Ｔ_１ｊに対して積分器は、Ｚ変換ｚ／（ｚ−１）を備える無遅延積分器として動作する。積分器Ｉ_７の出力信号は

となる。

上記のように、式シートにおいて規定されているようなアルゴリズムは、インパルス応答

を備えるローパスフィルタ関数部に基づいている。しかしながら、他のべき級数展開を備えるインパルス応答が使用されてもよいので、

となる。ここでＣは何れかの実定数（ｒｅａｌ ｃｏｎｓｔａｎｔ）である。例えば、Ｃ＝１のとき、インパルス応答は

となり、カウンタｎに対する加算境界（ｓｕｍｍａｔｉｏｎ−ｂｏｒｄｅｒ）が以下のように変化されなければならない点を除いて、すなわち、等式

（１）における

は

と解釈されるべきであり、等式

（２）、

（２ａ）、及び

（３ａ）における

は

と解釈されるべきであり、最後に、等式

（２）、

（２ａ）、及び

（３ｂ）における

は

と解釈されるべきである点を除いて、式シートの式は等しく適用される。図１及び２の構成体において意味されることは、乗算するセットＭ_１及びＭ_９の重み付けファクタは、１／ｑ、２／ｑ、３／ｑ．．．ｑ／ｑの代わりに１、１＋１／ｑ、１＋２／ｑ．．．２−１／ｑとなるべきであり、乗算器セットＭ_２及びＭ_１０の重み付けファクタは、（１／ｑ）^２、（２／ｑ）^２、（３／ｑ）^２．．．（ｑ／ｑ）^２の代わりに１、（１＋１／ｑ）^２、（１＋２／ｑ）^２．．．（２−１／ｑ）^２となるべきである。

任意のより高い次数のフィードバックシステムとして、Ｒｅｂｉｃシステムは不安定性（ｉｎｓｔａｂｉｌｉｔｙ）に影響され、その危険性は、前記システムの次数が高くなるほど、高くなる。図３の３次システムはノイズがないため、このシステムは安定であると共に更なる手段なしで動作が可能である。ノイズがもたらされる場合、マッピングプロセスの結果としての逆モードにおける場合のように、前記システムは不安定となり得る。実際ノイズが大きいほど、不安定性は高くなる。このことは、内部ノイズがループ量子化器に過負荷（ｏｖｅｒｌｏａｄ）をかけ、それによりフィードバックループの振幅及び位相マージンが侵食されるという事実による。より高次のシステム（線形システム及び非線形システム）に対する安定性を制御するために使用され得る二つの独立のメカニズムがある。図２の３次の例において、線形システムはパラメータα_１’を増大させる。前記システムは３次から２次の特性（ｂｅｈａｖｉｏｕｒ）に移行する傾向があるため、前記パラメータがより増大させられるほど、より高い安定性がもたらされる。図４に示されているように、非線形メカニズムは積分器においてクリッパ（ｃｌｉｐｐｅｒ）Ｇをもたらす。この手段は，大信号に対する積分器のスペクトル特性をより直接的な接続に変化させる。効果的な安定制御のために、両方のメカニズムが同時にもたらされ得る。
式：

（１）

（２）

（２ａ）

（３ａ）

（３ｂ）

（３ｃ）

（３ｄ）

（３ｅ）

（４ａ）

（４ｂ）

（５ａ）

（５ｂ）

（５ｃ）

本発明による順Ｒｅｂｉｃサンプルレート変換器の実施例である。 本発明による逆Ｒｅｂｉｃサンプルレート変換器の実施例である。 図２の逆Ｒｅｂｉｃサンプルレート変換器における使用のためのマッパの実施例である。 図２の逆Ｒｅｂｉｃサンプルレート変換器の一部の変形例である。 本発明によるＲｅｂｉｃサンプルレート変換器における使用のための積分器の変形例である。

Claims (8)

1. ｑが１よりも大きな整数であり、サンプルレートｑ．ｆ_ｓを備える離散時間入力信号のサンプルレートを、前記入力信号の前記サンプルレートの約数となるサンプルレートｆ_ｓを備える離散時間出力信号に変換する方法であって、前記入力信号のｑサンプルの非オーバラップワードを生成するために前記入力信号を直並列変換するステップと、ローパスフィルタ関数部を有する再帰アルゴリズムに従って前記ワードを前記約数レートｆ_ｓで処理するステップとを有する方法において、前記アルゴリズムが前記ローパスフィルタ関数部のインパルス応答のべき級数展開に基づくことを特徴とする方法。
2. ｑが１よりも大きな整数であり、サンプルレートｆ_ｓを備える離散時間入力信号のサンプルレートを、前記入力信号のサンプルレートの倍数となるサンプルレートｑ．ｆ_ｓを備える離散時間出力信号に変換する方法であって、前記出力信号のｑサンプルの非オーバラップワードを得るためにローパスフィルタ関数部を有する再帰アルゴリズムに従って前記入力信号を前記サンプルレートｆ_ｓで処理するステップと、前記離散時間ｑ．ｆ_ｓサンプルレート出力信号を生成するために前記ワードを並直列変換するステップとを有する方法において、前記アルゴリズムが前記ローパスフィルタ関数部のインパルス応答のべき級数展開に基づくことを特徴とする方法。
3. 前記処理するステップが式
   

   

   、
   

   

   、
   

   

   、
   

   

   、
   

   

   、
   

   

   、
   

   

   、及び
   

   

   に従い、ａ_ｎはサンプルレートｑ．ｆ_ｓを備える前記離散時間信号のサンプルの数列を表し、ｂ_ｊはサンプルレートｆ_ｓを備える前記離散時間信号のサンプルの数列を表し、α_ｍは前記ローパスフィルタ関数部のインパルス応答のべき級数の係数を表し、α_ｍ’は全ての前記係数の和によって除される前記係数を表すことを特徴とする請求項１又は２に記載の方法。
4. 縦続接続される複数の積分器を有する請求項１乃至３の何れか一項又は複数の項に記載のサンプルレート変換のための装置。
5. 前記ローパスフィルタ関数部が所定の次数であり、前記積分器の前記縦続接続部における積分器の数が前記所定の次数よりも１少ないことを特徴とする請求項１に記載の方法を実行するための請求項４に記載の装置。
6. 前記出力信号のｑサンプルの前記非オーバラップワードを生成すると共に、縦続接続される前記積分器からマッパ入力信号を受信するマッパを有することを特徴とする請求項２に記載のサンプルレート変換のための請求項４に記載の装置。
7. 前記マッパが、量子化器・減算器の組み合わせ部の縦続接続部を有し、前記組み合わせ部の各々が、ｑビットの前記非オーバラップワードのビットの一つを生成するための１ビット量子化器、及び前記１ビット量子化器の入力信号と出力信号とを減算するための減算器を有し、前記縦続接続部における前記組み合わせ部の初段が、前記マッパ入力信号を受信し、前記縦続接続部における前記組み合わせ部の他の各々が、前記縦続接続部における先行する前記組み合わせ部の前記減算器の前記出力信号の重み付けされた和を受信し、最後の量子化器が、前記縦続接続部における全ての減算器の前記出力信号の重み付けされた和を受信すると共にｑビットの前記非オーバラップワードの最後のビットを生成することを特徴とする請求項６に記載の装置。
8. 前記積分器の少なくとも一つがクリッパを有する請求項４に記載の装置。

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